JP2009130226A - 多層配線基板とこれを用いた電子回路モジュール - Google Patents
多層配線基板とこれを用いた電子回路モジュール Download PDFInfo
- Publication number
- JP2009130226A JP2009130226A JP2007305232A JP2007305232A JP2009130226A JP 2009130226 A JP2009130226 A JP 2009130226A JP 2007305232 A JP2007305232 A JP 2007305232A JP 2007305232 A JP2007305232 A JP 2007305232A JP 2009130226 A JP2009130226 A JP 2009130226A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- layer
- wiring board
- multilayer wiring
- board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Structure Of Printed Boards (AREA)
Abstract
【課題】モジュールの基板内に発生する電磁波を基板の外へ出さずかつ内部での繰り返し起きる反射とこれによる定在波を減衰させる。
【解決手段】多層配線基板1は、絶縁層1aからなる基板、表面グランド層1c、裏面グランド層1d、基板内層には内層配線1eを有し、更に基板内層には、基板端部から基板中央部に向って延在する環状の定電位導電層1fを有している。この定電位導電層1fの幅(基板端部から中央部に向う長さ)は、基板の外層寄りでは短く、内層に向って徐々に長くなっている。そして、基板の外周に沿って、グランド層1c、1dおよび全定電位導電層1fを貫通する貫通導電体1bが所定の間隔で配置されている。多層配線基板1上には、電子部品2が搭載されている。
【選択図】図1
【解決手段】多層配線基板1は、絶縁層1aからなる基板、表面グランド層1c、裏面グランド層1d、基板内層には内層配線1eを有し、更に基板内層には、基板端部から基板中央部に向って延在する環状の定電位導電層1fを有している。この定電位導電層1fの幅(基板端部から中央部に向う長さ)は、基板の外層寄りでは短く、内層に向って徐々に長くなっている。そして、基板の外周に沿って、グランド層1c、1dおよび全定電位導電層1fを貫通する貫通導電体1bが所定の間隔で配置されている。多層配線基板1上には、電子部品2が搭載されている。
【選択図】図1
Description
本発明は、多層配線基板とこれを用いた電子回路モジュールに関し、特に基板端部での信号の反射を抑制して定在波が立つことのないようにした多層配線基板とこれを用いた高速信号処理に適した電子回路モジュールに関するものである。
多層配線基板に電子部品を搭載して電子回路モジュールを構成することは広く知られている(例えば、特許文献1、2参照)。この種のモジュール構造では、電子回路をより小さなスペースに収納するため、配線を微細に形成し、電子回路を構成する実装部品は、微細配線の端部に形成された、接続強度、たとえば半田付け後の強度が十分得られる所定の大きさのパッド上に搭載される。これらの微細配線は、伝送路としての所定のインピーダンスで設けることができず、配線の各所で高周波信号の反射が生じやすく、その反射信号が配線基板内に迷走することでノイズの発生や波形の乱れを生じ、これらを抑制することがすることがモジュール設計の重要な要素の一つとなっている。
この目的のために、通常、基板内に複数のグランド層を設け、各所にグランド層に接続し電気的に一体化させる貫通スルーホールを設け、これにより基板内の定在波を全体に行き渡らないよう局部的に封じ込める設計手法が採用されている。
しかしながら、この手法では、貫通スルーホールが飛び飛びに設けられるため、その間から外部へ電磁波が漏れるという問題があった。また、部品配置設計の制約が生じるばかりか、局部的に封じ込めたとしても、その局部空間内で反射を繰り返して定在波となるという問題があった。
この目的のために、通常、基板内に複数のグランド層を設け、各所にグランド層に接続し電気的に一体化させる貫通スルーホールを設け、これにより基板内の定在波を全体に行き渡らないよう局部的に封じ込める設計手法が採用されている。
しかしながら、この手法では、貫通スルーホールが飛び飛びに設けられるため、その間から外部へ電磁波が漏れるという問題があった。また、部品配置設計の制約が生じるばかりか、局部的に封じ込めたとしても、その局部空間内で反射を繰り返して定在波となるという問題があった。
そこで、例えばモジュール内部の搭載部品からの放射と基板の周辺からの放射を抑制するために、基板の周辺部に細長い筒状導体であるスルーホールを一定間隔で並べて1つの壁を形成し、これにより電磁波が壁の外へ出ないように遮蔽する技術が試みられている。図6は、この目的の貫通導体が設けられた多層配線基板を用いた電子回路モジュールの断面図である。図6に示されるように、電子部品2が搭載された多層配線基板1は、絶縁層1aからなる基板の表面側には表面グランド層1cが、基板裏面側には裏面グランド層1dが形成され、その間の内層には内層配線1eが形成されたものである。そして、基板の周辺部には、基板を貫通して表面グランド層1c、裏面グランド層1dに接続された貫通導電体1bが所定の間隔で全周に渡って形成されている。この構造の配線基板は、不要電磁波放射防止において一応の効果を奏している。また、特許文献1には、配線基板をシールドケース内に配置する構造が開示されている。
特開2002−353842号公報
特開2003−133801号公報
しかしながら、図6に示される、スルーホール(貫通導電体1b)による遮蔽メカニズムは、内部のアグレッサー〔aggressor:ビクティム(victim)側の遷移タイミングに影響を与える側〕側のインピーダンスに対して十分に低いインピーダンスで短絡することであり、そのインピーダンスの不整合よりアグレッサー側の電気信号が全反射することで機能する。つまり、従来は、基板端最外周に細かな間隔で非常に多くのスルーホールを設け、この機能を利用して外部に対しての不要電磁波を抑制していた。実際にはスルーホールは電流の流れに対して細長い形状を有し、1つのスルーホールではインピーダンスが低くならないため、複数設けて短絡状態をつくっていた。しかしながら、全体としては複数個のスルーホールを設けることで短絡に近くても個々のスルーホールはインピーダンスが十分に低いとは言えず、それぞれの間から外部へ電磁波が漏れる。特許文献1に記載されたもののように、配線基板の外周部にシールドケースを配置する場合においては、金属で周辺が覆われており、外部への電磁波は完全に遮断されているが、これにより外部への不要放射が防げたとしても、反射により遮蔽された内部では周辺のスルーホールで繰り返し反射が起き定在波として、不要なアグレッサー電気信号のエネルギーが保存され、遮蔽された内部のビクティム(アグレッサーの動作によりその遷移タイミングが影響を受ける側)側の電気信号に悪影響を及ぼすという問題をもたらしている。
ビクティム側の伝送路にはある程度の長さがあり、これがアグレッサー側の定在波の周波数に共振する場合には、より大きなノイズ源となり、モジュールの性能悪化、たとえば、送信スプリアスの発生、C/N比の悪化、受信感度の低下、増幅率不足などが生じる。
近年の高速高周波化は、モジュール内部での電磁波干渉により、信号劣化が生じやすく、具体的な評価サンプル製作、実験を繰り返し、設計検証を行う必要が生じている。一方で、実装設計効率化、開発期間の短縮により、電子回路の所定の機能単位でいち早くモジュール化することが強く要求され、十分な信号性能出しができないままモジュール化が行なわれ、結果的にモジュール性能の制限により機器の電気的な性能が制限されるという問題を発生する。
本発明の課題は、上述した従来技術の問題点を解決することであって、その目的は、高速な信号処理を行なう多層配線基板内で発生する電磁波が基板外へ漏洩することのないようにすると共に、基板内部で繰り返し起きる反射を抑制し定在波が立ちにくくなるようにして、アグレッサー側のビクティム側への干渉を抑制することであって、このことにより、電磁波漏洩の少ない、かつ動作安定性の高い高速動作の電子回路モジュールを提供できるようにすることである。
近年の高速高周波化は、モジュール内部での電磁波干渉により、信号劣化が生じやすく、具体的な評価サンプル製作、実験を繰り返し、設計検証を行う必要が生じている。一方で、実装設計効率化、開発期間の短縮により、電子回路の所定の機能単位でいち早くモジュール化することが強く要求され、十分な信号性能出しができないままモジュール化が行なわれ、結果的にモジュール性能の制限により機器の電気的な性能が制限されるという問題を発生する。
本発明の課題は、上述した従来技術の問題点を解決することであって、その目的は、高速な信号処理を行なう多層配線基板内で発生する電磁波が基板外へ漏洩することのないようにすると共に、基板内部で繰り返し起きる反射を抑制し定在波が立ちにくくなるようにして、アグレッサー側のビクティム側への干渉を抑制することであって、このことにより、電磁波漏洩の少ない、かつ動作安定性の高い高速動作の電子回路モジュールを提供できるようにすることである。
上記の目的を達成するため、本発明によれば、電子部品が搭載される多層配線基板であって、基板の周囲には全周に渡って接地された貫通導電体が基板を貫通して形成されており、配線層が形成された各内層には、基板周辺で前記貫通導電体に接続され内側に向かって所定の距離延在している接地導電層が形成されていることを特徴とする多層配線基板、が提供される。
そして、好ましくは、前記接地導電層の基板内部方向に向かう長さは、隣接する配線層同士では異なっている。また、好ましくは、前記接地導電層の基板内部方向に向かう長さは、基板表・裏面から内層側に向かって徐々に長くなる。
本発明による多層配線基板では、基板外周部には貫通導電体から基板中央部に向かって延びる接地導電層が形成されているため、個々のスルーホールはインピーダンスが十分に低くないことを各層の接地導体層間での容量結合により高周波でのインピーダンスが下げられ、それぞれのスルーホールの間から外部へ電磁波が漏れることがない。さらに、この貫通導電体は基板の端部へ向けて、徐々に導体体積が増える構造となっているため、高周波でのインピーダンスの急激な短絡となることを緩和、すなわちインピーダンスの不連続性が緩和され、反射が抑制される。この反射抑制効果は、接地導電層の幅が外層から内層に向って徐々に長くする構成によって、層間での容量結合を徐々に大きくすることを可能とし、すなわち、高周波でのインピーダンスが、内側から基板端部へ向かって徐々に下がり短絡に近づき、その結果、基板内部に定在波が立つことが抑制され、ノイズの発生、波形の乱れを抑制することが可能になる。したがって、本発明によれば、動作安定性の高い良好な高周波特性を有する電子回路モジュールを実現することができる。
本発明の上記および他の目的、特徴および利点を明確にすべく、添付した図面を参照しながら、本発明の実施の形態を実施例に即して以下に詳述する。
図1は、本発明の電子回路モジュールの実施例1を示す図であって、図1(a)は上面図、図1(b)は断面図である。図1に示されるように、多層配線基板1は、絶縁層1aからなる基板を有し、基板上表面に表面グランド層1cと部品接続のためのパッドを、基板裏面に裏面グランド層1dと外部接続のための外部接続端子(図示なし)を、基板内層には内層配線1eを有している。そして、更に基板内層には、基板端部から基板中央部に向って延在する環状の定電位導電層1fが形成されている。この定電位導電層1fの幅(基板端部から中央部に向う長さ)は、基板の外層寄りでは短く、内層に向って徐々に長くなり、厚さ中心部では最大の長さとなっている。そして、基板の外周に沿って、グランド層1c、1dおよび全定電位導電層1fを貫通する貫通導電体1bが所定の間隔で配置されている。多層配線基板1上には、LSIなどの電子部品2がフリップチップ法により搭載されており、ここに電子回路モジュールが構成されている。
電子回路が発生するアグレッサー側電気信号は、電子部品2に接続される配線にながれ、内層配線1eを励起し伝達される。一方、周辺部に形成される定電位導体層1fは、その配線幅が、基板の表裏面から配線基板の厚さ方向の中心へ向かうにつれて徐々に広くなっている。この定電位導体層1fにより、基板周辺部での層間容量が増大しインピーダンスが低くなる。これによりアグレッサー側配線を伝播する電気信号の基板端部の貫通導電体での反射が抑制されるという効果がもたらされる。
図2は、本発明の電子回路モジュールの実施例2を示す図であって、図2(a)は上面図、図2(b)は断面図である。図2において、図1に示される実施例1の部分と同等の部分には同一の参照符号を付し、重複する説明は省略する(この点については以下の実施例の場合も同様である)。本実施例においては、搭載された電子部品2はシールドケース3により覆われている。シールドケース3は、表面グランド層1cに電気的に接続されている。本実施例においては、全ての電子部品2が一つのシールドケース3により覆われているが、個々の電子部品ごとに別々のシールドケースを設けるようにしてもよい。
図3は、本発明の電子回路モジュールの実施例3を示す断面図である。本実施例においては、定電位導電層1fは、基板の一辺に沿ってのみ設けられている。この実施例では、アグレッサー側配線の信号は、定電位導電層1fが設けられていない側の貫通導電体1bにおいて反射されるが、この反射した信号が定電位導電層1fにより減衰されるので、定在波となりにくい。本実施例においては、定電位導電層1fは基板の一辺にのみ設けられていたが、隣接する2辺に設けるようにしてもよい。
図4は、本発明の電子回路モジュールの実施例4を示す断面図である。実施例1では、定電位導電層1fの幅(基板端部から中央部に向う長さ)は、基板の外層寄りでは短く、内層に向って徐々に長くなっていたが、本実施例では、定電位導電層1fの幅は、層方向に、長短が交互に入れ替わっている。この定電位導電層1fの幅の長短が層ごとに入れ替わる構造を、実施例3のように基板の一辺のみに設けてもよいし、隣接する二辺に設けるようにしてもよい。
図5は、本発明の多層配線基板の実施例5の内層面を示す平面図である。但し、図5においては内層配線の図示は省略されている。本実施例においては、定電位導電層1fの内側は凹凸を持つように加工されている。このように定電位導電層1fの内側を入り組んだ形状とすることにより、アグレッサー側配線の信号の反射は、一層抑制される。
以上好ましい実施例について説明したが、本発明はこれら実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内において適宜の変更が可能なものである。例えば、電子部品はフリップチップ方式で基板上に搭載されていたが、電子部品はSOP、SOJなどのリードを有するものであってもよくまたダイボンディングされワイヤボンディングされる電子部品であってもよい。そしてこれらの電子部品は、基板上に形成されたリセス部に搭載されていてもよい。また、多層配線基板は、抵抗、コンデンサなどの受動部品を内蔵するものであってもよい。また、基板裏面にはんだボールなどからなる外部接続端子が形成されていてもよい。また、定電圧導電層などの表面は、各種処理により粗化されていてもよい。この粗化は化学的な酸処理で金属表面の面積を大きくしたり、あるいは熱処理で金属表面を酸化させ(たとえば銅であれば黒化処理)たり、あるいは金属表面につきやすい炭化物をあらかじめ付けるなどの方法で行うものである。導電層の表面は高周波領域での電磁波に最も影響を受けるので、粗化された表面では電磁波の損失が大きくなる。
1 多層配線基板
1a 絶縁層
1b 貫通導電体
1c 表面グランド層
1d 裏面グランド層
1e 内層配線
1f 定電位導電層
2 電子部品
3 シールドケース
1a 絶縁層
1b 貫通導電体
1c 表面グランド層
1d 裏面グランド層
1e 内層配線
1f 定電位導電層
2 電子部品
3 シールドケース
Claims (9)
- 電子部品が搭載される多層配線基板であって、基板の周囲には全周に渡って接地された貫通導電体が基板を貫通して形成されており、配線層が形成された各内層には、基板周辺で前記貫通導電体に接続され内側に向かって所定の距離延在している接地導電層が形成されていることを特徴とする多層配線基板。
- 前記接地導電層の基板端部から基板中央部方向に向かう長さは、隣接する配線層同士間では異なっていることを特徴とする請求項1に記載の多層配線基板。
- 前記接地導電層の基板端部から基板中央部方向に向かう長さは、基板表・裏面から内層側に向かって徐々に長くなることを特徴とする請求項1に記載の多層配線基板。
- 前記接地導電層の表面には粗化処理により凹凸が形成されていることを特徴とする請求項1から3のいずれかに記載の多層配線基板。
- 前記接地導電層の内側は凹凸形状に形成されていることを特徴とする請求項1から4のいずれかに記載の多層配線基板。
- 前記接地導電層は、基板の一辺に沿って、または、基板の相隣る二辺に沿って、または、全周に沿って環状に、形成されていることを特徴とする請求項1から5のいずれかに記載の多層配線基板。
- 基板表・裏面は、部品搭載部と外部接続端子部を除き全面的にグランド層によって覆われていることを特徴とする請求項1から6のいずれかに記載の多層配線基板。
- 請求項1から7のいずれかに記載された多層配線基板に1ないし複数の電子部品が搭載されていることを特徴とする電子回路モジュール。
- 前記電子部品がシールドケース内に収容されていることを特徴とする請求項8に記載の電子回路モジュール。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007305232A JP2009130226A (ja) | 2007-11-27 | 2007-11-27 | 多層配線基板とこれを用いた電子回路モジュール |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007305232A JP2009130226A (ja) | 2007-11-27 | 2007-11-27 | 多層配線基板とこれを用いた電子回路モジュール |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009130226A true JP2009130226A (ja) | 2009-06-11 |
Family
ID=40820819
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007305232A Pending JP2009130226A (ja) | 2007-11-27 | 2007-11-27 | 多層配線基板とこれを用いた電子回路モジュール |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2009130226A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013222924A (ja) * | 2012-04-19 | 2013-10-28 | Furukawa Electric Co Ltd:The | 部品内蔵基板 |
JP2014090130A (ja) * | 2012-10-31 | 2014-05-15 | Toppan Printing Co Ltd | 多層プリント配線板およびその製造方法 |
-
2007
- 2007-11-27 JP JP2007305232A patent/JP2009130226A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013222924A (ja) * | 2012-04-19 | 2013-10-28 | Furukawa Electric Co Ltd:The | 部品内蔵基板 |
JP2014090130A (ja) * | 2012-10-31 | 2014-05-15 | Toppan Printing Co Ltd | 多層プリント配線板およびその製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8309863B2 (en) | Printed wiring board | |
KR101385167B1 (ko) | 프린트 회로판 | |
US7271348B1 (en) | Providing decoupling capacitors in a circuit board | |
US7851709B2 (en) | Multi-layer circuit board having ground shielding walls | |
US6515868B1 (en) | Printed circuit board | |
JP4535995B2 (ja) | 多層プリント回路基板のビア構造、それを有する帯域阻止フィルタ | |
JP4830539B2 (ja) | 多層プリント回路基板 | |
JP2007250928A (ja) | 多層プリント配線板 | |
JP2003297963A (ja) | 多層回路基板および電子機器 | |
JP4494714B2 (ja) | プリント配線板 | |
JP2009130226A (ja) | 多層配線基板とこれを用いた電子回路モジュール | |
JPH1187880A (ja) | プリント配線板 | |
US20070228578A1 (en) | Circuit substrate | |
JP2006294769A (ja) | 多層プリント配線基板 | |
JPWO2008010445A1 (ja) | 多層プリント回路基板 | |
JP2007335618A (ja) | プリント回路基板 | |
US20070075418A1 (en) | Emi shielding device for pcb | |
JP5307664B2 (ja) | 多層基板および電子機器 | |
JPH09232014A (ja) | インタフェースケーブル接続用コネクタ | |
JPWO2008105149A1 (ja) | 回路モジュール | |
JP2012038863A (ja) | 多層回路基板、多層回路基板が搭載された回路モジュール及び電子装置 | |
JP2007158243A (ja) | 多層プリント回路基板 | |
KR20080064620A (ko) | 인쇄회로기판 | |
JP2005302799A (ja) | 多層プリント配線板 | |
US7626828B1 (en) | Providing a resistive element between reference plane layers in a circuit board |