JP2009123923A - 半導体装置及びその製造方法 - Google Patents

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connection pad
packages
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Daisuke Tsuji
大輔 辻
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Micron Memory Japan Ltd
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Elpida Memory Inc
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Abstract

【課題】 複数の半導体パッケージを容易に積層することが可能な半導体装置及びその製造方法を提供することにある。
【解決手段】 第１の配線基板２上に複数のパッケージ３ａ，３ｂが順次積層された半導体装置１である。第１の配線基板２は、その表面に第１の接続パッド１７を有する。パッケージ３ａ，３ｂは、第２の配線基板８ａ，８ｂと、第２の配線基板８ａ，８ｂ上に配置された半導体チップ１０ａ，１０ｂと、第２の配線基板８ａ，８ｂの端部に形成された傾斜部３０ａ，３０ｂと、傾斜部３０ａ，３０ｂに沿って傾斜して形成された第２の接続パッド１４ａ，１４ｂとを有する。第１の接続パッド１７と第２の接続パッド１４ａ，１４ｂとはワイヤ４ａ，４ｂにより電気的に接続されている。
【選択図】 図１

Description

本発明は、半導体装置及びその製造方法に関し、特に、パッケージを多段積層した半導体装置及びその製造方法に関する。
半導体パッケージの積層技術としては、配線基板の上面に半導体チップが固定され、半導体チップの電極と配線基板の上面の配線はワイヤで接続され、配線基板の下面には電極を有し、配線基板の上面の半導体チップおよびワイヤは絶縁性樹脂からなる封止体で覆われる構造の半導体装置であって、封止体の外側の配線基板の上面に、上側に積層される半導体装置の接続用ランドを設けるものがある。この接続用ランドに上側の半導体装置の外部端子を接続することでパッケージ積層が行われる。このような積層技術としては、例えば、特開２００６−３０３０７９号公報（特許文献１）が挙げられる。
このようなパッケージ積層技術においては、配線基板の外側上面に上側接続用端子を形成して上側の半導体装置を搭載するように構成されているため、パッケージサイズの小型化が困難となる。されに、同一チップの積層には不向きである。
また、半導体チップの電極を斜めに形成して、その斜めのパッド部にワイヤでリードフレームの外部リードと接続することでループ高さを低くする技術としては、例えば、特開平５−３０４１８６号公報（特許文献２）、特開平１０−１５００６６号公報（特許文献３）、特開平１１−１９５６７２公報（特許文献４）号がある。
しかしながら、このようなループ高さを低くする技術はセンターパッドの半導体チップには適用できない。さらに、複数の半導体チップを積層することができない構造となっている。
特開２００６−３０３０７９号公報 特開平５−３０４１８６号公報 特開平１０−１５００６６号公報 特開平１１−１９５６７２公報
そこで、半発明は、上記従来技術の問題点に鑑みて成されたものであり、その目的は、複数の半導体パッケージを容易に多段積層することが可能な半導体装置及びその製造方法を提供することにある。
また、本発明の他の目的は、多段積層工程とワイヤボンディング工程を一括分離することが可能な半導体装置及びその製造方法を提供することにある。
また、本発明のさらに他の目的は、低ルーピングに有効であり、かつパッケージの薄型化にも寄与する半導体装置及びその製造方法を提供することにある。
上記目的を達成するために、本発明では、第１の配線基板上に複数のパッケージが順次積層された半導体装置において、
上記第１の配線基板は、その表面に第１の接続パッドを有し、
上記パッケージは、第２の配線基板と、この第２の配線基板上に配置された半導体チップと、第２の配線基板の端部に形成された傾斜部と、この傾斜部に沿って傾斜して形成された第２の接続パッドとを有し、
上記第１の接続パッドと上記第２の接続パッドとをワイヤにより電気的に接続したことを特徴とする。
また、本発明の半導体装置の製造方法では、
マトリックス状に配置されかつ表面に接続パッドを有する配線基板を準備し、
上記配線基板のそれぞれに複数のパッケージを積層・搭載し、
上記パッケージの周辺に傾斜部を形成し、
上記傾斜部に沿ってボンディングパッドを傾斜させて形成し、
上記複数のパッケージのボンディングパッドと、上記配線基板の接続パッドとをワイヤボンディングによりワイヤを介して電気的に接続し、
上記配線基板の上面に、上記パッケージとワイヤを覆う封止体を形成し、
上記配線基板の裏面に導電性のボールを搭載して外部端子を形成し、
上記外部端子の形成された配線基板をダイシングラインで切断・分離し個片化することにより複数の半導体装置を得ることを特徴とする。
本発明によれば、複数の半導体パッケージを容易に多段積層することができる。
また、パッケージ（子パッケージ）に傾斜パッドを設けたことで、子パッケージを積層した状態でワイヤボンディングすることが可能となる。このため、子パッケージの積層工程とワイヤボンディング工程を一括分離できるので、組立工程を簡素化でき、それに伴うコスト低減に寄与できる。
また、傾斜パッドは低ルーピングに有効であり、スペーサ等を介在させることなく、子パッケージを積層搭載することができる。
また、スペーサを用いない構造とすることにより、半導体装置（親パッケージ）を薄型化することができる。
以下、実施例に基づいて説明する。
次に、本発明の実施例１について図面を参照して詳細に説明する。
図１は、実施例１のパッケージインパッケージ（ＰｉＰ）タイプの半導体装置を示す断面図である。図２は、実施例１の半導体装置に用いる子パッケージを示す図であり、（ａ）は平面図、（ｂ）は背面図である。
図１に示すように、実施例１の半導体装置１は、略四角形の板状で、所定の配線が形成された第１の配線基板２を有しており、第１の配線基板２上には子パッケージ３ａ，３ｂが積層・搭載されている。第１の配線基板２上には、第１の接続パッド１７が形成され、子パッケージ３ａ，３ｂには第２の接続パッド１４ａ，１４ｂ（ボンディングパッド）が形成されている。
子パッケージ３ａ，３ｂと第１の配線基板２とはワイヤ４ａ，４ｂにより電気的に接続されている。具体的には、子パッケージ３ａ，３ｂに形成された第２の接続パッド１４ａ，１４ｂと第１の配線基板２上に形成された第１の接続パッド１７とがワイヤ４ａ，４ｂにより電気的に接続される。そして、第１の配線基板２の表面、子パッケージ３ａ，３ｂ及びワイヤ４ａ，４ｂは封止体５により覆われている。また、第１の配線基板２の裏面には複数の外部端子（バンプ電極）６がランド部７を介して格子状に配置されている。
子パッケージ３は、所定の配線１５ａ，１５ｂが形成された第２の配線基板８ａ，８ｂを有している。図２（ａ）に示すように、第２の配線基板８の中央領域には凹部９が形成されており、凹部９内に半導体チップ１０が搭載される。
凹部９には第３の接続パッド１１ａ，１１ｂが複数配置されており、第３の接続パッド１１ａ，１１ｂと、対応する半導体チップ１０ａ，１０ｂの電極パッド１２ａ，１２ｂとはフリップチップ接続により電気的に接続される。また、図２（ａ）に示すように、第２の配線基板８と半導体チップ１０との間にはアンダーフィル材１３が設けられている。
また、図２（ａ）に示すように、第２の配線基板８の対向する２辺には、複数の第２の接続パッド１４が設けられている。そして、図１に示すように、第２の接続パッド１４ａ，１４ｂはそれぞれ対応する第３の接続パッド１１ａ，１１ｂと、第２の配線基板８ａ，８ｂの配線１５ａ，１５ｂを介して電気的に接続されている。また、第２の配線基板３ａ，３ｂの両端部には、傾斜部３０ａ，３０ｂが形成されている。
第２の接続パッド１４ａ，１４ｂは、傾斜部３０ａ，３０ｂに沿って傾斜して配置されている。これにより、子パッケージ３ａ，３ｂが積層された状態において、ワイヤボンディングが可能になる。このワイヤボンディングは、第２の配線基板８ａ，８ｂに設けられた第２の接続パッド１４ａ，１４ｂをワイヤ４ａ，４ｂを介して第１の配線基板２に設けられている第１の接続パッド１７に電気的に接続することにより行われる。
また、図２（ｂ）に示すように、第２の配線基板３の裏面側には、テスト用ランド１６が複数配置されている。これにより、子パッケージ３の状態でテストすることが容易となる。
このように、第２の配線基板８の厚さを少し厚めに、例えば通常のガラスエポキシ配線基板を０．２５ｍｍ厚とすれば、０．３５ｍ厚程度とし、さらに第２の配線基板８に凹部９を設け、凹部９に半導体チップ１０を搭載することにより、子パッケージ３の総厚を変えることなく、第２の配線基板３の両端に所定の傾斜部３０を形成できる。
このようにして、第１の配線基板２の上に複数の子パッケージ３ａ，３ｂが順次積層された半導体装置１が構成される。
そして、子パッケージ３に傾斜部３０を設けたことにより、親パッケージ（半導体装置１）の第１の配線基板２と接続するワイヤ４を低ループ化することができる。これにより、子パッケージ３間にスペーサ等を介在させる必要がなくなる。さらに、スペーサを介在させる必要がなくなることにより、半導体装置１（親パッケージ）の薄型化が可能となる。
次に、図３〜図７を参照して実施例１の半導体装置１の製造方法を説明する。
最初に、図３を参照して、子パッケージ３の製造方法について説明する。図３は、子パッケージ３に用いる基板フレーム３００を示す平面図である。
図３に示すように、基板フレーム３００は枠部３１０を有しており、枠部３１０に沿って第２の配線基板８が複数個配置されており、第２の配線基板８は枠部３１０に支持されている。枠部３１０には位置決め孔３２０が形成されており、これにより基板フレーム３００の位置決めが可能になる。また、配線基板８の中央部には、第１の接続パッド１１が配置されている。さらに、第２の配線基板３の対向する２辺には、複数の第２の接続パッド１４が設けられている。このようにして基板フレーム３００が準備される。尚、第２の配線基板８は、フレーム状でなく、MAP（Mold Array Process）方式のマトリックス配線基板としても良い。
図４は、子パッケージ３の製造工程を示す断面図である。図４を用いて子パッケージの製造工程について説明する。図４（ａ）は、図３Ａ−Ａ’間の断面を示す断面図である。
図４（ｂ）に示すように、第２の配線基板８の凹部９に、電極パッド１２上にバンプ電極３３０が形成された半導体チップ１０が、搭載機３４０を使用してフリップチップ実装により搭載される。これにより、第２の配線基板８の凹部９に設けられた第３の接続パッド１１と、半導体チップ１０上の電極パッド１２がバンプ電極３３０を介して電気的に接続される。
次に、図４（ｃ）に示すように、第２の配線基板８と半導体チップ１０との間に、アンダーフィル材１３を流し込む。その後、第２の配線基板８を連結する支持部３５０を切断することで、傾斜部３０に接続パッド１４を有する子パッケージ３が形成できる。
その後、子パッケージ３は、裏面側に設けたテスト用端子１６を用いてテストされ、良品、不良品等の選別がされる。これにより良品の子パッケージ３のみを第１の配線基板２に搭載することが可能となり、半導体装置１（親パッケージ）の製造歩留を向上できる。
次に、実施例１の半導体装置１（親パッケージ）の製造方法について説明する。
図５は複数の第１の配線基板２がマトリックス状に配置されたマトリックス配線基板５００を示す平面図である。マトリックス配置された第１の配線基板２の外側には枠部５１０が設けられており、枠部５１０には位置決め孔５２０が形成されている。また、マトリックス配線基板５００の第１の配線基板２間はダイシングライン５３０となる。このようにして、マトリックス配線基板５００が準備される。
次に、図６（ａ）に示すように、マトリックス配線基板５００の第１の配線基板２のそれぞれに、子パッケージ３を複数個、ここでは２つの子パッケージ３ａ，３ｂを積層・搭載する。子パッケージ３ａ，３ｂは、周辺に傾斜部３０ａ，３０ｂを設け、この傾斜部３０ａ，３０ｂ上に第２の接続パッド１４ａ，１４ｂを設けるように構成している。このため、複数の子パッケージ３ａ，３ｂが積層搭載された後でも、下側の子パッケージ３ａの第２の接続パッド１４ａが認識できる。ここで、図１に示した半導体装置１と同じ構成部分に関しては便宜上説明を省略する。
次に、図６（ｂ）に示すように、第１の配線基板２に積層・搭載された複数の子パッケージ３ａ，３ｂと、第１の配線基板２の第１の接続パッド１７とをワイヤ４ａ，４ｂにより結線することで電気的に接続する。例えば、子パッケージ３ａ，３ｂは同一のチップが搭載されたものであり、同一機能を有するパッドは同一の接続パッドにワイヤ接続される。
ここで、図７を参照して、子パッケージ３ａと第１の配線基板２とのワイヤボンディング方法について説明する。図７はワイヤボンディング工程を示す断面図である。
まず、図７（ａ）に示すように、キャピラリ７００のワイヤ先端７１０にボール７２０を形成する。
次に、図７（ｂ）に示すように、ワイヤボンディング装置（図示せず）においてはキャピラリ７００が回転動作可能に構成されている。このような構成の下、キャピラリ７００を傾斜部３０ａの角度に垂直になるように回転動作させる。
次に、図７（ｃ）に示すように、傾斜部３０ａの第２の接続パッド１４ａに垂直（Ａ方向）にキャピラリ７００を動作させることで、ワイヤ先端７１０に形成したボール７２０をキャピラリ７００で超音波熱圧着によりファーストボンディングする。
次に、図７（ｄ）に示すように、ワイヤが所定のループ形状を描くようにキャピラリ７００がＢ方向に移動される。
その後、図７（ｅ）に示すようにキャピラリ７００が、第１の配線基板２の第３の接続パッド１７に垂直となるように回転動作される。
次に、図７（ｆ）に示すように、超音波熱圧着によりセカンドボンディングすることで、ワイヤ接続される。このように子パッケージ３ａが積層された状態でワイヤボンディングが可能となるため、子パッケージ搭載工程とワイヤボンディング工程とを一括分離することができる。この結果、半導体装置１の製造効率が向上する。また、低ループのワイヤ４ａを形成することもできる。
次に、図６（ｃ）に示すように、マトリックス配線基板５００の表面と、その上に搭載された子パッケージ３ａ，３ｂと、ワイヤ４ａ，４ｂを覆うように、樹脂封止することで封止体５が形成される。封止体５は、例えば、図示しないトランスファモールド装置の上型と下型からなる成形金型で、配線基板を型締めし、ゲートから上型と下型によって形成されたキャビティ内に熱硬化性のエポキシ樹脂を圧入させ、キャビティ内に充填された後、熱硬化させることで封止体５が形成される。
その後、図６（ｄ）に示すように、マトリックス配線基板５００の裏面のランド部７上に半田等からなる導電性のボールを搭載し、外部端子６を形成する。ボールマウント工程では、マトリックス配線基板５００上のランド部７の配置に合わせて複数の吸着孔が形成された図示しない吸着機構を用いて、例えば半田等からなるボールを吸着孔に保持し、保持されたボールにフラックスを転写形成し、第１の配線基板２のランド部７に一括搭載する。ボール搭載後、リフローすることで外部端子６が形成される。
次に、図６（ｅ）に示すように、外部端子６の形成されたマトリックス配線基板５００は、ダイシングライン５３０で切断・分離し個片化する。基板ダイシングは、マトリックス配線基板５００の封止体５をダイシングテープ（図示せず）に接着し、ダイシングテープによってマトリックス配線基板５００を支持する。マトリックス配線基板５００を図示しないダイシングブレードにより縦横にダイシングライン５３０を切断してマトリックス配線基板５００を個片化する。個片化完了後、ダイシングテープからピックアップすることで、図１に示すような半導体装置１が得られる。
本発明の実施例１によれば、子パッケージ３に傾斜した第２の接続パッド１４を設けたことで、子パッケージ３を積層した状態でワイヤボンディングすることが可能となる。このため、子パッケージ３の積層工程とワイヤボンディング工程を一括分離できるので、組立工程を簡素化でき、それに伴うコスト低減に寄与できる。傾斜した接続パッド１４は低ルーピングに有効であり、スペーサ等を介在させることなく、子パッケージ３を積層・搭載することができる。また、スペーサを用いない構造とすることにより、親パッケージ（半導体装置１）を薄型化することができる。
図８は、本発明の実施例２の半導体装置１を示す図である。
実施例１の半導体装置１（図１参照）と異なる点は、図８に示すように、子パッケージ３ａ，３ｂを互いに異なる向きで積層・搭載するように構成していることである。他の構成は、図１に示す半導体装置１と同様なので、その説明は省略する。
図９は、本発明の実施例３の半導体装置を示す図である。
実施例１の半導体装置１（図１参照）と異なる点は、図９に示すように、子パッケージ３ａ，３ｂ，３ｃ，３ｄを３段以上（ここでは４段）積層搭載するように構成していことである。このように構成することにより、半導体装置１の容量をさらに増やすことができる。他の構成は、図１に示す半導体装置１と同様なので、その説明は省略する。
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、本実施例では、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）タイプの半導体装置に適用した場合について説明したが、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）タイプ等の半導体装置に適用することも可能である。
実施例１のパッケージインパッケージ（ＰｉＰ）タイプの半導体装置を示す断面図である。 実施例１の半導体装置に用いる子パッケージを示す図であり、（ａ）は平面図、（ｂ）は背面図である。 子パッケージに用いる基板フレームを示す平面図である。 （ａ）〜（ｃ）は子パッケージの製造工程を示す断面図である。 複数の第１の配線基板がマトリックス状に配置されたマトリックス配線基板を示す平面図である。 （ａ）〜（ｅ）は実施例１の半導体装置（親パッケージ）の製造方法を示す断面図である。 ワイヤボンディング工程を示す断面図である。 本発明の実施例２の半導体装置を示す断面図である。 本発明の実施例３の半導体装置を示す断面図である。
符号の説明
１ 半導体装置
２ 第１の配線基板
３ 子パッケージ
４ａ，４ｂ ワイヤ
５ 封止体
６ 外部端子
７ ランド部
８ 第２の配線基板
９ 凹部
１０ 半導体チップ
１１ 第３の接続パッド
１２ 電極パッド
１３ アンダーフィル材
１４ 第２の接続パッド
１５ａ，１５ｂ 配線
１６ テスト用ランド
１７ 第１の接続パッド

Claims (11)

  1. 第１の配線基板上に複数のパッケージが順次積層された半導体装置において、
    上記第１の配線基板は、その表面に第１の接続パッドを有し、
    上記パッケージは、第２の配線基板と、この第２の配線基板上に配置された半導体チップと、第２の配線基板の端部に形成された傾斜部と、この傾斜部に沿って傾斜して形成された第２の接続パッドとを有し、
    上記第１の接続パッドと上記第２の接続パッドとをワイヤにより電気的に接続したことを特徴とする半導体装置。
  2. 前記第２の配線基板の中央領域には凹部が形成されており、この凹部内に前記半導体チップが搭載されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記半導体チップの裏面には、電極パッドが配置されており、
    前記凹部には、第３の接続パッドが配置されており、
    前記電極パッドと前記第３の接続パッドとは電気的に接続されていることを特徴とする請求項２に記載の半導体装置。
  4. 前記電極パッドと前記第３の接続パッドとは、バンプ電極を介してフリップチップ接続されていることを特徴とする請求項３に記載の半導体装置。
  5. 前記第３の接続パッドは、前記第２の配線基板の中央に配置されており、
    前記電極パッドは、前記第３の接続パッドに対応する前記半導体チップの中央に配置されていることを特徴とする請求項３又は４に記載の半導体装置。
  6. 前記第２の配線基板と前記半導体チップとの間にはアンダーフィル材が設けられていることを特徴とする請求項１乃至５に記載の半導体装置。
  7. 前記第２の配線基板の裏面に、テスト用ランドが配置されていることを特徴とする請求項１乃至６に記載の半導体装置。
  8. マトリックス状に配置されかつ表面に接続パッドを有する配線基板を準備し、
    上記配線基板のそれぞれに複数のパッケージを積層・搭載し、
    上記パッケージの周辺に傾斜部を形成し、
    上記傾斜部に沿ってボンディングパッドを傾斜させて形成し、
    上記複数のパッケージのボンディングパッドと、上記配線基板の接続パッドとをワイヤボンディングによりワイヤを介して電気的に接続し、
    上記配線基板の上面に、上記パッケージとワイヤを覆う封止体を形成し、
    上記配線基板の裏面に導電性のボールを搭載して外部端子を形成し、
    上記外部端子の形成された配線基板をダイシングラインで切断・分離し個片化することにより複数の半導体装置を得ることを特徴とする半導体装置の製造方法。
  9. 前記複数のパッケージが積層された状態でワイヤボンディングを行うことにより、前記パッケージの積層・搭載工程と前記ワイヤボンディング工程とを一括分離して実施することを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記配線基板の切断・分離工程は、
    前記配線基板の封止体をダイシングテープに接着し、
    前記ダイシングテープによって前記配線基板を支持し、
    前記配線基板をダイシングブレードによりダイシングラインに沿って切断することにより実施することを特徴とする請求項８又は９に記載の半導体装置の製造方法。
  11. 前記配線基板の個片化完了後、前記ダイシングテープからピックアップすることにより前記半導体装置を得ることを特徴とする請求項１０に記載の半導体装置の製造方法。
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