JP2009092421A - Ｉｃテスタ - Google Patents
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Abstract
【課題】測定条件パラメータの変化に伴うフェイル率などの測定結果の変化傾向を直観的かつ的確に把握できるＩＣテスタを実現すること。
【解決手段】測定対象ＩＣに対する測定条件の第１パラメータと第２パラメータを変化させながら測定を行い、一方のパラメータをＸ軸にとり他方のパラメータをＹ軸にとって、各パラメータ条件における測定対象ＩＣの測定結果をグラフ形式で表示するシュムー機能を備えたＩＣテスタにおいて、複数個の測定対象ＩＣの測定結果を、３次元のグラフ形式で立体的に表示するように構成されたことを特徴とするもの。
【選択図】 図１
【解決手段】測定対象ＩＣに対する測定条件の第１パラメータと第２パラメータを変化させながら測定を行い、一方のパラメータをＸ軸にとり他方のパラメータをＹ軸にとって、各パラメータ条件における測定対象ＩＣの測定結果をグラフ形式で表示するシュムー機能を備えたＩＣテスタにおいて、複数個の測定対象ＩＣの測定結果を、３次元のグラフ形式で立体的に表示するように構成されたことを特徴とするもの。
【選択図】 図１
Description
本発明は、ＩＣテスタに関し、詳しくは、測定データ表示の改善に関するものである。
ＩＣテスタの機能のひとつに、測定対象ＩＣに対する測定条件の第１パラメータと第２パラメータを変化させながら測定を行い、一方のパラメータをＸ軸にとり他方のパラメータをＹ軸にとって、各パラメータ条件における測定対象ＩＣの良否判定結果をグラフ形式で表示するシュムー機能がある。
図４はシュムー機能を有する従来のＩＣテスタの構成例を示すブロック図である。図４において、操作端末１０はＩＣテスタ本体２０を操作制御するものであり、操作部１１と表示部１２が設けられている。
ＩＣテスタ本体２０は、操作端末１０から設定される測定条件に基づき測定対象ＩＣ３０に対して良否判定するための測定を行い、良否判定の結果を操作端末１０の表示部１２にグラフ形式で表示する。
ＩＣテスタ本体２０において、測定信号発生部２１は、測定対象ＩＣ３０の入力端子に入力する測定信号を出力する。測定部２２は、測定対象ＩＣ３０から測定信号に対応して出力される出力信号Ｓｉｎの立ち上がりや立ち下がりレベル変化点を、コンパレータの閾値やラッチ回路のラッチクロックの遅延時間を変えながら測定し、それらの測定結果に基づき測定対象ＩＣ３０の良否判定を行う。
図５は図４の測定部２２を含む回路例図である。コンパレータ２２ｃの非反転入力端子には測定対象ＩＣ３０の出力信号Ｓｉｎが入力され、反転入力端子には閾値電源２２ｄが接続されている。第２パラメータ設定部２２ｂは、たとえば閾値電源２２ｄの出力電圧Ｖｔｈを所定の電圧間隔で可変設定する。コンパレータ２２ｃの出力信号はラッチ回路２２ｅに入力され、遅延回路２２ｆで所定時間Ｔｄ遅延された同期クロックＣＬＫよりなるラッチクロックＳＣＬＫでラッチされる。第１パラメータ設定部２２ａは、たとえば遅延回路２２ｆの遅延時間Ｔｄを所定の時間間隔で可変設定する。データ格納部２３は、ラッチ回路２２ｅから逐次出力されるＨまたはＬの出力データＳｏｕｔを格納する。
再び図４において、シュムー画像生成部２４は、このようにして得られたデータを、たとえば図６に示すように、Ｘ軸に第２パラメータ設定部２２ｂで可変設定される遅延時間Ｔｄをとり、Ｙ軸に第１パラメータ設定部２２ａで可変設定される閾値Ｖｔｈをとって２次元配列化したシュムー画像を生成する。ここで、斜線をつけたマス目は不良(Ｆａｉｌ)判定を示し、無地のマス目は良(Ｐａｓｓ)判定を示している。このようなシュムー画像を、複数個の測定対象ＩＣ３０それぞれについて生成し、データ格納部２３に格納する。
シュムー画像合成部２５は、これら複数個の測定対象ＩＣ３０それぞれのシュムー画像を重ね合わせて合成する。これにより、重ね合わされた各マス目の良否の度合いが、斜線部の濃淡で表される。
フェイル率演算部２６は、データ格納部２３に格納されたラッチ回路２２ｅのＨまたはＬの出力データＳｏｕｔに基づき、重ね合わされた複数個の測定対象ＩＣ３０それぞれのシュムー画像の各マス目についてフェイルになる確率を求め、これらの演算結果をデータ格納部２３に格納する。
合成画像表示処理部２７は、フェイル率演算部２６のマス目毎のフェイル率演算結果の数値を、図７に示すように２次元的なマトリクスとして表示するための画像を生成し、操作端末１０の表示部１２に表示する。
特許文献１にはＩＣテスタにおけるシュムープロットについて記載されている。
しかし、マス目毎のフェイル率演算結果の数値を図７のように２次元的なマトリクスで表示する表示形態では、測定条件パラメータの変化に伴うフェイル率の変化傾向を直観的に把握することは困難である。
本発明は、このような課題を解決するものであり、その目的は、測定条件パラメータの変化に伴うフェイル率などの測定結果の変化傾向を直観的かつ的確に把握できるＩＣテスタを実現することにある。
このような課題を達成するために、本発明のうち請求項１記載の発明は、測定対象ＩＣに対する測定条件の第１パラメータと第２パラメータを変化させながら測定を行い、一方のパラメータをＸ軸にとり他方のパラメータをＹ軸にとって、各パラメータ条件における測定対象ＩＣの測定結果をグラフ形式で表示するシュムー機能を備えたＩＣテスタにおいて、複数個の測定対象ＩＣの測定結果を、３次元のグラフ形式で立体的に表示するように構成されたことを特徴とする。
請求項２記載の発明は、請求項１記載のＩＣテスタにおいて、前記第１パラメータと第２パラメータは、一方のパラメータが測定対象ＩＣの出力信号を測定するコンパレータに入力される閾値電圧であり、他方のパラメータがコンパレータの出力信号をラッチするラッチ回路のラッチクロックに与えられる遅延時間であることを特徴とする。
請求項３記載の発明は、請求項１または請求項２記載のＩＣテスタにおいて、前記測定結果は、測定対象ＩＣがフェイルになるフェイル率またはパスになるパス率であることを特徴とする。
請求項４記載の発明は、請求項１から請求項４のいずれかに記載のＩＣテスタにおいて、前記３次元のグラフ形式の一部を、Ｘ軸またはＹ軸の所望のパラメータで切り出し表示することを特徴とする。
本発明によれば、測定条件パラメータの変化に伴うフェイル率やパス率などの測定結果の変化傾向を、立体的な３次元のグラフにより、直観的かつ的確に把握できるＩＣテスタを実現できる。
以下、本発明について、図面を用いて詳細に説明する。図１は本発明の一実施例を示すブロック図であり、図４と共通する部分には同一の符号を付けている。図１において、ＩＣテスタ本体２０には、図４の構成の他に、合成画像立体表示処理部２８と立体表示切り出し部２９を設けている。
図１の構成において、測定信号発生部２１から合成画像表示処理部２７までは図４と同様に動作し、図２（Ａ）に示すように、フェイル率演算部２６のマス目毎のフェイル率演算結果の数値を２次元的なマトリクスで表示するための画像を生成する。
そして、合成画像立体表示処理部２８は、図２（Ｂ）に示すように、図２（Ａ）に示すフェイル率演算部２６のマス目毎のフェイル率演算結果の数値を、３次元のグラフ形式で立体的に表示するように演算処理して画像を生成し、操作端末１０の表示部１２に表示する。図２（Ｂ）の例では、図２（Ａ）に２次元的なマトリクスで示されている０〜１００％までの２５％のマス目毎のフェイル率演算結果を、棒グラフで表示している。
このように、マス目毎のフェイル率演算結果の数値を３次元のグラフ形式で立体的に表示することにより、測定条件の各パラメータの設定と測定結果の値の大きさの関係や、測定結果の傾向を、たとえば棒グラフの高低表示に基づき、視覚を通して直観的かつ的確に把握できる。
立体表示切り出し部２９は、図３に示すように、３次元のグラフ形式の一部を、Ｘ軸またはＹ軸の所望のパラメータで切り出して、操作端末１０の表示部１２に表示する。
これにより、注目したい特定の測定条件パラメータにおける測定結果群を抜き出して表示することができ、それらの測定結果の傾向などの解析を容易に行うことができる。なお立体表示切り出し部２９は、必要に応じて設けるようにしてもよい。
なお、上記実施例では、測定対象ＩＣの出力信号をコンパレータで測定してラッチ回路にラッチし、その測定結果をシュムー表示する例について説明したが、これに限るものではなく、測定結果をシュムー表示する各種の測定にも適用できる。
以上説明したように、本発明によれば、測定条件パラメータの変化に伴うフェイル率やパス率などの測定結果の変化傾向を、立体的な３次元のグラフにより、直観的かつ的確に把握できるＩＣテスタが実現できる。
１０ 操作端末
１１ 操作部
１２ 表示部
２０ ＩＣテスタ本体
２１ 測定信号発生部
２２ 測定部
２２ａ 第１パラメータ設定部
２２ｂ 第２パラメータ設定部
２２ｃ コンパレータ
２２ｄ 閾値電源
２２ｅ ラッチ回路
２２ｆ 遅延回路
２３ データ格納部
２４ シュムー画像生成部
２５ シュムー画像合成部
２６ フェイル率演算部
２７ 合成画像表示処理部
２８ 合成画像立体表示処理部
２９ 立体表示切り出し部
３０ 測定対象ＩＣ
１１ 操作部
１２ 表示部
２０ ＩＣテスタ本体
２１ 測定信号発生部
２２ 測定部
２２ａ 第１パラメータ設定部
２２ｂ 第２パラメータ設定部
２２ｃ コンパレータ
２２ｄ 閾値電源
２２ｅ ラッチ回路
２２ｆ 遅延回路
２３ データ格納部
２４ シュムー画像生成部
２５ シュムー画像合成部
２６ フェイル率演算部
２７ 合成画像表示処理部
２８ 合成画像立体表示処理部
２９ 立体表示切り出し部
３０ 測定対象ＩＣ
Claims (4)
- 測定対象ＩＣに対する測定条件の第１パラメータと第２パラメータを変化させながら測定を行い、一方のパラメータをＸ軸にとり他方のパラメータをＹ軸にとって、各パラメータ条件における測定対象ＩＣの測定結果をグラフ形式で表示するシュムー機能を備えたＩＣテスタにおいて、
複数個の測定対象ＩＣの測定結果を、３次元のグラフ形式で立体的に表示するように構成されたことを特徴とするＩＣテスタ。 - 前記第１パラメータと第２パラメータは、一方のパラメータが測定対象ＩＣの出力信号を測定するコンパレータに入力される閾値電圧であり、他方のパラメータがコンパレータの出力信号をラッチするラッチ回路のラッチクロックに与えられる遅延時間であることを特徴とする請求項１記載のＩＣテスタ。
- 前記測定結果は、測定対象ＩＣがフェイルになるフェイル率またはパスになるパス率であることを特徴とする請求項１または請求項２記載のＩＣテスタ。
- 前記３次元のグラフ形式の一部を、Ｘ軸またはＹ軸の所望のパラメータで切り出し表示することを特徴とする請求項１から請求項４のいずれかに記載のＩＣテスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007261117A JP2009092421A (ja) | 2007-10-04 | 2007-10-04 | Ｉｃテスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007261117A JP2009092421A (ja) | 2007-10-04 | 2007-10-04 | Ｉｃテスタ |
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| Publication Number | Publication Date |
|---|---|
| JP2009092421A true JP2009092421A (ja) | 2009-04-30 |
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ID=40664557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007261117A Pending JP2009092421A (ja) | 2007-10-04 | 2007-10-04 | Ｉｃテスタ |
Country Status (1)
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|---|---|
| JP (1) | JP2009092421A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113075527A (zh) * | 2021-02-23 | 2021-07-06 | 普赛微科技(杭州)有限公司 | 基于Shmoo测试的集成电路芯片测试方法、***及介质 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60145599A (ja) * | 1984-01-04 | 1985-08-01 | Nec Corp | メモリｉｃテストシステム |
| JPH03185364A (ja) * | 1989-12-15 | 1991-08-13 | Advantest Corp | 論理レベル比較回路 |
| JPH08335610A (ja) * | 1995-06-08 | 1996-12-17 | Advantest Corp | 半導体デバイス解析装置 |
| JP2005322428A (ja) * | 2004-05-06 | 2005-11-17 | Shimadzu Corp | 有機ｅｌ評価装置 |
-
2007
- 2007-10-04 JP JP2007261117A patent/JP2009092421A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60145599A (ja) * | 1984-01-04 | 1985-08-01 | Nec Corp | メモリｉｃテストシステム |
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