JP2009088019A - ショットキーバリアダイオード - Google Patents
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Abstract
【課題】逆方向リーク電流を低減させながらも順方向電圧降下を抑制可能なショットキーバリアダイオードを提供する。
【解決手段】表面に第1導電型の半導体層を有する半導体基板と、前記第1導電型の半導体層内に表面から所定の深さに面方向に配列された埋め込みバリアと、前記第1導電型の半導体層の表面で前記埋め込みバリアを囲むように環状に形成された第2導電型の半導体層からなるガードリングと、前記第1導電型の半導体層に接するように配設された金属層とを具備したショットキーバリアダイオードであって、前記埋め込みバリアは、電気的に浮遊状態であることを特徴とする。
【選択図】図1
【解決手段】表面に第1導電型の半導体層を有する半導体基板と、前記第1導電型の半導体層内に表面から所定の深さに面方向に配列された埋め込みバリアと、前記第1導電型の半導体層の表面で前記埋め込みバリアを囲むように環状に形成された第2導電型の半導体層からなるガードリングと、前記第1導電型の半導体層に接するように配設された金属層とを具備したショットキーバリアダイオードであって、前記埋め込みバリアは、電気的に浮遊状態であることを特徴とする。
【選択図】図1
Description
本発明は、ショットキーバリアダイオードに関し、特に順方向電圧降下及び逆方向リーク電流が抑制された低損失ショットキーバリアダイオードに関する。
仕事関数の異なる半導体(基板)と金属(層)との接触により形成されるショットキー接合は、その障壁により整流作用を有する。この整流作用を利用したショットキーバリアダイオードは、順方向の電圧降下が低く高速応答特性に優れていることからスイッチング電源として広く用いられている。また、スイッチング電源では、整流を行うショットキーバリアダイオードの順方向降下電圧が電源効率を決定する大きな要因となっており、この順方向電圧の降下をできる限り小さくすることが望まれている。
ところで、デバイスの小型化への要求が増大する状況下で、ショットキーバリアダイオードについても、チップサイズをより小さくすることが望まれている。しかしながら、チップサイズを小さくするためには、ショットキー接合を構成する金属層(アノード電極)の面積を小さくせざるを得ず、その結果、ショットキー接合面積が小さくなり、特性の劣化を招く問題が生じる。それを解決するために、特許文献1には、ショットキー接合表面に凹凸を設けて実効的な接合面積を拡大することが記載されている。
一方、ショットキーバリアダイオードは、ショットキー障壁が小さい故に、逆方向リーク電流が大きい。したがって、特許文献1に記載のようにショットキー接合表面に凹凸を設けることで、ショットキー接合面積は増加するが、同時に逆方向リーク電流の増大も顕著になる。
図13は通例のショットキーバリアダイオードである。このショットキーバリアダイオードは、第一導電型半導体層102の表面にショットキー接合を形成するアノード電極104を配置し、第一導電型半導体層の裏面側にオーミックなカソード電極108を設けたものである。そしてこの逆方向リーク電流の増大に対する解決策の一例として、例えば特許文献2には、図14に示すように、アノード電極の下方に逆導電型の埋め込み層107を配置した構造が開示されている。すなわち、第一導電型半導体層102の表面にショットキー接合を形成するアノード電極104を配置し、第一導電型半導体層の裏面側にオーミックなカソード電極108を設けたショットキーバリアダイオードにおいて、アノード電極104の下方の第一導電型半導体層102の内部に、表面に達しない第二導電型埋め込み層107を形成する。埋め込み層は、アノード電極104と同電位とされ、また、逆方向バイアス時に空乏層が連続するような間隔で形成される。またショットキー接合部の周囲にはガードリング106が形成されている。
この構造により、逆方向バイアス時には、埋め込み層から広がる空乏層により、リーク電流を低く抑えることができる。また埋め込み層は、第一導電型半導体層の内部に配置され、アノード電極が形成された表面には達しないので、ショットキー接合の面積が狭くなることはなく、半導体基板面の利用効率が低減されることはない。
特許文献2に開示された上記従来例の構造では、複数本のストライプ状の埋め込み層が並列に配置され、順方向電圧印加時には、各ストライプの間の間隙が、順方向電流の通電領域となる。そのため、埋め込み層が無い場合に比べると、順方向電流の通電領域の断面積が減少して抵抗が増大し、順方向電圧降下が大きくなり、順方向の直線性が悪化する問題を有していた。
本発明は、逆方向リーク電流を低減させながらも順方向電圧降下を抑制可能なショットキーバリアダイオードを提供することを目的とする。
そこで本発明では、表面に第1導電型の半導体層を有する半導体基板と、前記第1導電型の半導体層内に表面から所定の深さに面方向に配列された埋め込みバリアと、前記第1導電型の半導体層の表面で前記埋め込みバリアを囲むように環状に形成された第2導電型の半導体層からなるガードリングと、前記第1導電型の半導体層に接するように配設された金属層とを具備したショットキーバリアダイオードであって、前記埋め込みバリアは、電気的に浮遊状態であることを特徴とする。
上記構成によれば、ショットキー接合面下に酸化膜と導電性膜とにより構成されるMOS構造を埋め込むことで、ガードリングとして形成したPN接合からの空乏層とMOS構造の空乏層とを連続させることにより、ショットキー接合界面をピンチオフし、従来と同様にリーク電流の低減をはかることができる。
またN−シリコン層表面には金属層が形成されショットキー接合を構成しているため、プレーナ型と同程度の接合面積を確保することができる。
また、PN接合ではなくMOS構造を利用しているため、0バイアスの状態でMOS構造近傍には空乏層がほぼ存在しないため、順方向電圧印加時に電流の妨げになることはない。
従って従来と同等のリーク電流特性を確保したまま、順方向電圧特性を改善することができ、順方向電圧降下―逆方向漏れ電流のトレードオフを改善することができる。
さらにまた、埋め込み層がMOS構造であれば浮遊状態であってもバリア効果を得ることができるため、埋め込みMOS構造への通電のための配線領域が不要となり、半導体装置、パッケージおよび回路の小型化を図ることができる。
またN−シリコン層表面には金属層が形成されショットキー接合を構成しているため、プレーナ型と同程度の接合面積を確保することができる。
また、PN接合ではなくMOS構造を利用しているため、0バイアスの状態でMOS構造近傍には空乏層がほぼ存在しないため、順方向電圧印加時に電流の妨げになることはない。
従って従来と同等のリーク電流特性を確保したまま、順方向電圧特性を改善することができ、順方向電圧降下―逆方向漏れ電流のトレードオフを改善することができる。
さらにまた、埋め込み層がMOS構造であれば浮遊状態であってもバリア効果を得ることができるため、埋め込みMOS構造への通電のための配線領域が不要となり、半導体装置、パッケージおよび回路の小型化を図ることができる。
好ましくは、上記ショットキーバリアダイオードにおいて、前記埋め込みバリアは、周囲を絶縁膜で覆われた導電性層であるものを含む。
また好ましくは、上記ショットキーバリアダイオードにおいて、前記埋め込みバリアは、周囲を酸化シリコン膜で覆われたドープドポリシリコン層であるものを含む。
また好ましくは、上記ショットキーバリアダイオードにおいて、前記埋め込みバリアは、絶縁体であるものを含む。
また好ましくは、上記ショットキーバリアダイオードにおいて、前記半導体基板は、第1導電型の半導体層としてのN−エピタキシャル成長層を形成したN+シリコン基板であり、前記埋め込みバリアは、逆方向電圧印加時に空乏層の広がりによって金属とN−エピタキシャル成長層との界面をピンチオフし得る程度の不純物濃度に設定されたものを含む。
また好ましくは、上記ショットキーバリアダイオードにおいて、前記埋め込みバリアは、次式を満たす間隔で配置されたものを含む。
N:不純物濃度
この構成により、埋め込みバリアの間隔は上式より決定される。つまり、埋め込みバリアの間隔は、空乏層が伸びうる幅以下にしないと接合界面をピンチオフ状態((空乏層がつながった状態)にできない為、上式で決まる空乏層幅以下にする必要がある。
この構成により、埋め込みバリアの間隔は上式より決定される。つまり、埋め込みバリアの間隔は、空乏層が伸びうる幅以下にしないと接合界面をピンチオフ状態((空乏層がつながった状態)にできない為、上式で決まる空乏層幅以下にする必要がある。
また好ましくは、上記ショットキーバリアダイオードにおいて、前記ガードリングの内周に沿って設けられた、前記ガードリングに電気的に接続され、第2導電型の同電位埋め込み層を具備したものを含む。
また好ましくは、上記ショットキーバリアダイオードにおいて、前記金属層は、Ni,Mo,Ti,Cr,Pt,Alあるいはこれらの少なくとも1種を含む合金層で構成されるものを含む。
また好ましくは、上記ショットキーバリアダイオードにおいて、前記埋め込みバリアは、所定の間隔をなすストライプ状に形成されるものを含む。
また好ましくは、上記ショットキーバリアダイオードにおいて、前記埋め込みバリアは、所定の間隔で点在するように形成されるものを含む。
また好ましくは、上記ショットキーバリアダイオードにおいて、前記埋め込みバリアは、前記ショットキー接合面から所定の深さ位置で、六角形の頂点位置に対応して点在するように形成されるものを含む。
また上記ショットキーバリアダイオードは、半導体基板表面に、表面から所定の深さに、面方向に所定の間隔で互いに離間して配列され、電気的に浮遊状態となる埋め込みバリアを有する第1導電型の半導体層を形成する工程と、前記第1導電型の半導体層の表面で前記埋め込みバリアを囲むように環状に第2導電型の半導体層からなるガードリングを形成する工程と、前記第1導電型の半導体層に接するように金属層を形成する工程とを具備したことを特徴とする。
また本発明では、上記ショットキーバリアダイオードの製造方法において、前記埋め込みバリアを有する第1導電型の半導体層を形成する工程は、前記半導体層を形成する第1の工程と、前記半導体層内に埋め込みバリアを形成する工程と、前記埋め込みバリアの形成された半導体層上に再度半導体層を形成する第2の工程とを含む。
また本発明では、上記ショットキーバリアダイオードの製造方法において、前記埋め込みバリアを形成する工程は、前記第1導電型の半導体層にトレンチを形成する工程と、前記トレンチ内壁を酸化し、酸化シリコン膜を形成する工程と、前記酸化シリコン膜で被覆されたトレンチ内に導電体層を充填する工程と、前記導電体層上を酸化する工程と、再度第1導電型の半導体層を形成する第2の工程とを含む。
また本発明では、上記ショットキーバリアダイオードの製造方法において、前記埋め込みバリアを形成する工程は、前記第1導電型の半導体層に、酸素イオンを注入し、酸化シリコン膜を形成する工程とを含む。
以下本発明の実施の形態について図面を参照しつつ詳細に説明する。
(実施の形態1)
実施の形態1におけるショットキーバリアダイオードの構造を図1に示す。(a)は側断面図、(b)は平面断面図である。(a)の側断面図は(b)におけるB−B線に沿って示した図、(b)の平面断面図は(a)におけるA−A線に沿って示した図である。
(実施の形態1)
実施の形態1におけるショットキーバリアダイオードの構造を図1に示す。(a)は側断面図、(b)は平面断面図である。(a)の側断面図は(b)におけるB−B線に沿って示した図、(b)の平面断面図は(a)におけるA−A線に沿って示した図である。
本実施の形態のショットキーバリアダイオードは、表面に第1導電型の半導体層として低濃度のN−シリコン層2を有するN+シリコン基板1と、前記N−シリコン層2の表面から所定の深さに埋め込まれたドープドポリシリコンからなる導電体層7と前記導電体層7の周りを被覆する酸化シリコン膜3とで構成されたMOS構造の埋め込みバリア部VRと、前記N−シリコン層2の表面で埋め込みバリアVRを囲むように環状に形成された第2導電型の半導体層からなるガードリング6と、前記N−シリコン層2及びガードリング6に接するように配設されたショットキーメタル4としての金属層とを具備したショットキーバリアダイオードである。ここでガードリングの幅は30μm、ストライプ状に複数形成された導電体層7と前記導電体層7の周りを被覆する60nmの酸化シリコン膜3とで構成されたMOS構造の埋め込みバリアの幅は0.3μmとした。
ここでは、N+シリコン基板1の表面に形成されたN−シリコン層2上に開口部を備えたシリコン酸化膜3がその開口部からN−シリコン層2表面を露出するよう形成され、露出したN−シリコン層2表面にモリブデンからなるショットキーメタル4を蒸着しショットキー接触状態を構成している。またN−シリコン層2の表面にはイオン注入法などでボロンを注入することで形成された高濃度P型半導体層であるガードリング6が環状に形成され、アルミニウムからなる電極がショットキーメタル4上を被覆している。さらに、N+型シリコン基板1のN−シリコン層2と相対向する側にはオーミック接続された金、銀などからなる電極8が形成されている。
各部で用いられる材料および寸法の一例を以下に示す。半導体基板1には、Siを用い、不純物濃度2×1019cm-3、厚さ160μmである。N型シリコン層2は下部N型エピタキシャル層2aと上部N型エピタキシャル層2bとで構成される。ここで下部N型エピタキシャル層2aは、不純物濃度1×1015cm-3、厚さ2.5μmである。アノード電極は、例えば、ショットキーメタル4としての0.2μmのMo層上に1μmのTi層(図示せず)6μmのAl層(図示せず)を積層したものである。ガードリング6は、不純物ピーク濃度1×1018cm-3、深さ1.2μm、幅30μmである。また、埋め込みバリアの上部における、上部N型エピタキシャル層2bの厚さは1μmである。
本実施の形態のショットキーバリアダイオードによれば、図2に要部拡大図を示すように、埋め込みバリアVRがMOS構造を構成しているため、順方向電圧印加時に、空乏層は形成されないため、電流通路は埋め込みバリアVRの間隔で決まる幅となり、電流通路が狭小化されないため、順方向電圧の降下が低減される。また、逆方向電圧印加時には、ガードリング6から、埋め込みバリアVRを介して即時に空乏層が拡がり、良好にピンチオフされ、逆方向漏れ電流が低減される。比較のために図15にP型領域からなる埋め込みバリア107を形成した場合を示すが、この場合には、順方向電圧の印加時にも空乏層が消えず電流通路が狭小化され、順方向電圧の降下が大きいことがわかる。
なおこの埋め込みバリアの間隔は次式を満たすように形成されることで、逆方向電圧印加時に空乏層の広がりによってショットキー接合界面をピンチオフし得る程度の間隔Wをもつように、N型エピタキシャル成長層2の不純物濃度によって決定される。
N:不純物濃度
この構成により、埋め込みバリアの間隔は上式より決定される。つまり、埋め込みバリア層の間隔は、空乏層が伸びうる幅以下にしないと接合界面をピンチオフ状態にできない為、上式で決まる空乏層幅以下にする必要がある。
この構成により、埋め込みバリアの間隔は上式より決定される。つまり、埋め込みバリア層の間隔は、空乏層が伸びうる幅以下にしないと接合界面をピンチオフ状態にできない為、上式で決まる空乏層幅以下にする必要がある。
なお、上記ショットキーバリアダイオードにおいて、前記ガードリングの内周に沿って設けられた、前記ガードリング6に電気的に接続され、第2導電型すなわちP型の同電位埋め込み層を配設するようにしてもよい。この構成により、空乏層の広がりを促進することができる。
また前記実施の形態では、金属層として、Mo層をショットキーメタルとし、この上にアルミニウム電極を形成したものを用いたが、金属層は、Ni,Mo,Ti,Cr,Pt,Alあるいはこれらの少なくとも1種を含む合金層で構成されるなど適宜変更可能である。
すなわち、埋め込みバリアVRは電気的に浮遊状態であり、ガードリング6と接続されていないが、図3(a)乃至(c)に示すように、ガードリング6からショットキー接合領域端部から最も近い埋め込みバリアVRに達し、そこから順に空乏層が広がりショットキー接合部全体を覆うことができる為、接合界面をピンチオフすることができる。図3(a)は、0バイアスのとき、図3(b)は、逆方向電圧を印加したとき、図3(c)は、逆方向ピンチオフ時の空乏層の広がりを示す図である。
また埋め込みバリアにPN接合ではなくMOS構造を利用しているため、0バイアスの状態でMOS構造近傍には空乏層がほぼ存在しないため、順方向電圧印加時に電流の妨げになることはないので、従来構造に比べて順方向電流の直線性を良好に維持することができる。
さらにまた、埋め込みバリアはショットキー接合面には存在しないため、実用的に十分な大きさのショットキー接合を確保することができる。ショットキー接合面積の増加に伴い、逆方向もれ電流が増大するが、これは、アノード電極4の下方に配置された埋め込みバリアVRにより抑制される。すなわち、逆電圧印加時に、埋め込みバリアVRの存在によりショットキー接合部が空乏層で覆われて、逆方向漏れ電流が抑制される。
次に、本実施の形態のショットキーバリアダイオードの製造方法について、説明する。
まず図4(a)に示すように、N+シリコン基板1に、下部N型エピタキシャル層2aを形成し、フォトリソグラフィによりレジストパターンを形成し、このレジストパターンをマスクとして、N型エピタキシャル層2aをエッチングし、0.25μmでトレンチTを形成し、熱酸化法により、60nmの酸化シリコン膜3aを形成する。
まず図4(a)に示すように、N+シリコン基板1に、下部N型エピタキシャル層2aを形成し、フォトリソグラフィによりレジストパターンを形成し、このレジストパターンをマスクとして、N型エピタキシャル層2aをエッチングし、0.25μmでトレンチTを形成し、熱酸化法により、60nmの酸化シリコン膜3aを形成する。
続いて、ドープドポリシリコン層を形成し、エッチバック法により、トレンチ内壁にドープドポリシリコン層7を充填し、さらに表面酸化を行うことでドープドポリシリコン層7の上面にも60nmの酸化シリコン膜3bを形成する(図4(b))。このときN型エピタキシャル層2aの酸化速度はドープドポリシリコン層の酸化速度に比べて1/10以下であるため、ドープドポリシリコン層7上で酸化シリコン膜3bを所定の厚さまで形成しても、N型エピタキシャル層2a上の酸化シリコン膜は十分に薄く形成される。
この後、レジストエッチバックにより、N型エピタキシャル層2a上の酸化シリコン膜を除去し、露呈させたのち、再度エピタキシャル成長を行い、上部N型エピタキシャル層2bを形成する(図4(c))。
そして最後に、図4(d)に示すように、上部N型エピタキシャル層2bの表面に0.6μm程度の酸化シリコン膜を形成しパターニングして、ガードリング6に対応するイオン注入用の開口を形成し、開口を通して、例えばドーズ量2×1013/cm2、加速電圧50keVでホウ素イオン(B+)を注入し、1100℃で50分程度の熱拡散を行いドライブインする。する。イオン注入の変わりにボロン珪化ガラスを蒸着し、これを不純物源として固相拡散を行うようにしても良い。
ガードリング形成後にはCVD法によりノンドープドシリコンガラス、リンドープドシリコンガラスを保護膜として形成してから、パターニングしてコンタクト領域を開口し、ショットキーメタルとしてのモリブデン薄膜をCVD法により形成しパターニングして図1に示したようなショットキーバリアダイオードが形成される。ショットキーメタルはCVD法のほか、電子ビーム蒸着法やスパッタなどのPVD法で形成しても良い。
次に、これらのショットキーバリアダイオードの順方向電圧とその電圧降下との関係を図7に示す。また逆方向電圧と漏れ電流との関係を図8に示す。
図7および図8から明らかなように、本発明によれば、バリア構造追加による順方向電圧の降下を低減しつつも逆方向漏れ電流の抑制を図ることができる。図中aは、MOS構造の埋め込みバリアを用いた本実施の形態1のショットキーバリアダイオード、bは、P層を埋め込みバリアに用いた特許文献2のショットキーバリアダイオード、cは図9に示した、ジャンクションバリアを形成しないショットキーバリアダイオードについて測定した結果を示す。この図から明らかなように、MOS構造の埋め込みバリアを用いた本実施の形態1のショットキーバリアダイオードは、P層をジャンクションバリアに用いたショットキーバリアダイオードに比べて順方向電圧降下を小さく抑えることができ、逆方向もれ電流の抑制効果は同等であることがわかる。
図7および図8から明らかなように、本発明によれば、バリア構造追加による順方向電圧の降下を低減しつつも逆方向漏れ電流の抑制を図ることができる。図中aは、MOS構造の埋め込みバリアを用いた本実施の形態1のショットキーバリアダイオード、bは、P層を埋め込みバリアに用いた特許文献2のショットキーバリアダイオード、cは図9に示した、ジャンクションバリアを形成しないショットキーバリアダイオードについて測定した結果を示す。この図から明らかなように、MOS構造の埋め込みバリアを用いた本実施の形態1のショットキーバリアダイオードは、P層をジャンクションバリアに用いたショットキーバリアダイオードに比べて順方向電圧降下を小さく抑えることができ、逆方向もれ電流の抑制効果は同等であることがわかる。
(実施の形態2)
なお前記実施の形態では、MOS型バリアを構成する導電体層7を電気的に浮遊状態としたが、本実施の形態では、電気的接続部を形成して所望の電位となるようにしてもよい。その場合図5(a)乃至(c)にバイアスと空乏層の伸びとの関係を示すように、アノード電極4の下面すなわちショットキー接合面から空乏層が延びて埋め込みバリアVRに達し、埋め込みバリアVRから空乏層が広がりショットキー接合部全体を覆う。この場合は、埋め込みバリアVRの導電体層7がガードリング6と接続されているので前記実施の形態1で示した場合よりも、十分に速やかに空乏層が広がるようにすることができる。図5(a)は、0バイアスのとき、図5(b)は、逆方向電圧を印加したとき、図5(c)は、逆方向ピンチオフ時の空乏層の広がりを示す図である。
この場合は、導電層への配線接続によって電流路を狭めないように例えば八角形の辺上に配線を形成し電流路を形成するハニカム配列とするなどレイアウトを工夫する必要がある。
なお前記実施の形態では、MOS型バリアを構成する導電体層7を電気的に浮遊状態としたが、本実施の形態では、電気的接続部を形成して所望の電位となるようにしてもよい。その場合図5(a)乃至(c)にバイアスと空乏層の伸びとの関係を示すように、アノード電極4の下面すなわちショットキー接合面から空乏層が延びて埋め込みバリアVRに達し、埋め込みバリアVRから空乏層が広がりショットキー接合部全体を覆う。この場合は、埋め込みバリアVRの導電体層7がガードリング6と接続されているので前記実施の形態1で示した場合よりも、十分に速やかに空乏層が広がるようにすることができる。図5(a)は、0バイアスのとき、図5(b)は、逆方向電圧を印加したとき、図5(c)は、逆方向ピンチオフ時の空乏層の広がりを示す図である。
この場合は、導電層への配線接続によって電流路を狭めないように例えば八角形の辺上に配線を形成し電流路を形成するハニカム配列とするなどレイアウトを工夫する必要がある。
(実施の形態3)
実施の形態3におけるショットキーバリアダイオードの構造を図6に示す。(a)は側断面図、(b)は平面断面図である。(a)の側断面図は(b)におけるB−B線に沿って示した図、(b)の平面断面図は(a)におけるA−A線に沿って示した図である。
実施の形態3におけるショットキーバリアダイオードの構造を図6に示す。(a)は側断面図、(b)は平面断面図である。(a)の側断面図は(b)におけるB−B線に沿って示した図、(b)の平面断面図は(a)におけるA−A線に沿って示した図である。
前記実施の形態1および2ではMOS構造の埋め込みバリアVRを構成したが、本実施の形態のショットキーバリアダイオードは、MOS型バリアに代えて酸化シリコン層3を埋め込み、絶縁性の埋め込みバリアを構成したものである。他の構造は前記実施の形態1と同様に形成されており、表面に第1導電型の半導体層として低濃度のN−シリコン層2を有するN+シリコン基板1と、前記N−シリコン層2の表面で酸化シリコン層3からなる埋め込みバリアを囲むように環状に形成された第2導電型の半導体層からなるガードリング6と、前記N−シリコン層2及びガードリング6に接するように配設されたショットキーメタル4とを具備したショットキーバリアダイオードである。ここでストライプ状に複数形成された酸化シリコン膜3とで構成された埋め込みバリアの幅は0.25μmとした。
なお前記実施の形態では、N型エピタキシャル成長層を2回に分けて形成したが、本実施の形態では、一度にエピタキシャル成長層を形成してN型シリコン層2を形成し、高エネルギーで酸素イオンを注入し酸化シリコン膜3からなる埋め込みバリアを形成することで、埋め込みバリアを形成することができる。
なお前記実施の形態では、N型エピタキシャル成長層を2回に分けて形成したが、本実施の形態では、一度にエピタキシャル成長層を形成してN型シリコン層2を形成し、高エネルギーで酸素イオンを注入し酸化シリコン膜3からなる埋め込みバリアを形成することで、埋め込みバリアを形成することができる。
次に、これらのショットキーバリアダイオードの順方向電圧とその電圧降下との関係を測定した結果、MOS構造の埋め込みバリアを用いた本実施の形態1のショットキーバリアダイオードと同様、本実施の形態のショットキーバリアダイオードは、P層をジャンクションバリアに用いたショットキーバリアダイオードに比べて順方向電圧降下を小さく抑えることができ、逆方向もれ電流の抑制効果は同等であることがわかる。
(実施の形態4)
実施の形態4におけるショットキーバリアダイオードの構造を図9および図10に示す。(a)は側断面図、(b)は平面断面図である。(a)の側断面図は(b)におけるB−B線に沿って示した図、(b)の平面断面図は(a)におけるA−A線に沿って示した図である。図10は本実施の形態のガードリングの埋め込みバリアの要部拡大断面図である。
実施の形態4におけるショットキーバリアダイオードの構造を図9および図10に示す。(a)は側断面図、(b)は平面断面図である。(a)の側断面図は(b)におけるB−B線に沿って示した図、(b)の平面断面図は(a)におけるA−A線に沿って示した図である。図10は本実施の形態のガードリングの埋め込みバリアの要部拡大断面図である。
本実施の形態のショットキーバリアダイオードは、MOS型バリアであるが、球状ののポリシリコン7の周りを酸化シリコン層3で被覆したものを、埋め込みバリアVRとしてショットキー接合面から所定の深さ位置で、六角形の頂点位置に対応して点在するように形成したものである。他の構造は前記実施の形態1と同様に形成されており、表面に第1導電型の半導体層として低濃度のN−シリコン層2を有するN+シリコン基板1と、前記N−シリコン層2の表面で埋め込みバリアVRを囲むように環状に形成された第2導電型の半導体層からなるガードリング6と、前記N−シリコン層2及びガードリング6に接するように配設されたショットキーメタル4とを具備したショットキーバリアダイオードである。9は酸化シリコン膜、5は配線電極であり、TiおよびAlの2層膜などで構成され、ショットキーメタルとともにアノード電極を構成する。8は金層で形成されるカソード電極である。
この構成によれば、埋め込みバリアは浮遊状態でよいため、製造が容易である上、六角形をなすように最密充填することで最小限の占有面積で形成でき、有効電流路すなわち通電領域を最大限にとることができるように配列することができる。
この構成によれば、埋め込みバリアは浮遊状態でよいため、製造が容易である上、六角形をなすように最密充填することで最小限の占有面積で形成でき、有効電流路すなわち通電領域を最大限にとることができるように配列することができる。
(実施の形態5)
実施の形態5におけるショットキーバリアダイオードの構造を示す断面図を図11に示す。
実施の形態5におけるショットキーバリアダイオードの構造を示す断面図を図11に示す。
本実施の形態のショットキーバリアダイオードは、前記実施の形態3の絶縁膜からなる埋め込みバリア3をストライプ状に形成するのに加え、埋め込みバリア3を囲むように環状の埋め込み高濃度P領域10をガードリング6に接触するように、追加形成したものである。他部については前記実施の形態3と同様である。
この構成によればガードリング6からのびる空乏層をより小さな電圧で埋め込みバリアに接続できるため、より低電圧でピンチオフ状態を得ることができる。
製造に際しては、ガードリング形成後に高エネルギーで高濃度のイオン注入を行い、RTAなどで活性化することで、得ることが出来る。
この構成によればガードリング6からのびる空乏層をより小さな電圧で埋め込みバリアに接続できるため、より低電圧でピンチオフ状態を得ることができる。
製造に際しては、ガードリング形成後に高エネルギーで高濃度のイオン注入を行い、RTAなどで活性化することで、得ることが出来る。
(実施の形態6)
実施の形態6におけるショットキーバリアダイオードの構造を示す断面図を図12に示す。
実施の形態6におけるショットキーバリアダイオードの構造を示す断面図を図12に示す。
本実施の形態のショットキーバリアダイオードは、前記実施の形態3の絶縁膜からなる埋め込みバリア3をストライプ状に形成するのに加え、ガードリング6の外側に環状のP型領域11を、追加形成したものである。他部については前記実施の形態3と同様である。
この構成によればガードリング6からの空乏層をチップ外周部へ延ばすことができるため、ガードリングから伸びる空乏層の曲率を緩和し、電界の集中を緩和することができるため素子の耐圧特性を上げることができる。
製造に際しては、ガードリング形成後にイオン注入を行い、RTAなどで活性化することで、得ることが出来る。
この構成によれば、埋め込みバリアは浮遊状態でよいため、製造が容易である。
またこの構造に加え、前記実施の形態5の埋め込み高濃度P型領域10を追加形成してもよいことはいうまでもない。
この構成によればガードリング6からの空乏層をチップ外周部へ延ばすことができるため、ガードリングから伸びる空乏層の曲率を緩和し、電界の集中を緩和することができるため素子の耐圧特性を上げることができる。
製造に際しては、ガードリング形成後にイオン注入を行い、RTAなどで活性化することで、得ることが出来る。
この構成によれば、埋め込みバリアは浮遊状態でよいため、製造が容易である。
またこの構造に加え、前記実施の形態5の埋め込み高濃度P型領域10を追加形成してもよいことはいうまでもない。
さらにまた、前記実施の形態1乃至4の構造において、前記実施の形態5および6に示した埋め込み高濃度P型領域10、高濃度P型領域11を追加形成してもよいことはいうまでもない。
また埋め込みバリアを浮遊状態にする場合には、配列が自由であり、ストライプ配列、ハニカム配列など適宜選択可能である。
本発明のショットキーバリアダイオードによれば、逆方向リーク電流は電気的に浮遊状態にある埋め込みバリアにより抑制され、しかも、順方向電圧が印加される場合には、空乏層は形成されず、通電領域を確保して、順方向の直線性を良好に維持することができることから、小型で高速のスイッチングデバイスとして有効である。
1 N型シリコン基板
2 N型シリコン層
2a 下部エピタキシャル層
2b 上部エピタキシャル層
3a 酸化シリコン膜
3b 酸化シリコン層
3 埋め込みバリア
4 電極
2 N型シリコン層
2a 下部エピタキシャル層
2b 上部エピタキシャル層
3a 酸化シリコン膜
3b 酸化シリコン層
3 埋め込みバリア
4 電極
Claims (12)
- 表面に第1導電型の半導体層を有する半導体基板と、
前記第1導電型の半導体層内に表面から所定の深さに面方向に配列された埋め込みバリアと、
前記第1導電型の半導体層の表面で前記埋め込みバリアを囲むように環状に形成された第2導電型の半導体層からなるガードリングと、
前記第1導電型の半導体層に接するように配設された金属層とを具備したショットキーバリアダイオードであって、
前記埋め込みバリアは、電気的に浮遊状態であるショットキーバリアダイオード。 - 請求項1に記載のショットキーバリアダイオードであって、
前記埋め込みバリアが、逆方向電圧印加時に、空乏層の広がりによって前記第1導電型の半導体層と前記金属層との接合界面をピンチオフし得る程度の間隔でもうけられたショットキーバリアダイオード。 - 請求項1に記載のショットキーバリアダイオードであって、
前記埋め込みバリアは、周囲を絶縁膜で覆われた導電性層であるショットキーバリアダイオード。 - 請求項1に記載のショットキーバリアダイオードであって、
前記埋め込みバリアは、周囲を酸化シリコン膜で覆われたドープドポリシリコン層であるショットキーバリアダイオード。 - 請求項1に記載のショットキーバリアダイオードであって、
前記埋め込みバリアは、絶縁体であることを特徴とするショットキーバリアダイオード。 - 請求項1乃至5のいずれかに記載のショットキーバリアダイオードであって、
前記半導体基板は、第1導電型の半導体層としてのN−エピタキシャル成長層を形成したN+シリコン基板であり、
前記埋め込みバリアは、逆方向電圧印加時に空乏層の広がりによってショットキー接合界面をピンチオフし得る程度の間隔で設けられたショットキーバリアダイオード。 - 請求項1乃至7のいずれかに記載のショットキーバリアダイオードであって、
前記ガードリングの内周に沿って設けられた、前記ガードリングに電気的に接続され、第2導電型の同電位埋め込み層を具備したショットキーバリアダイオード。 - 請求項1乃至8のいずれかに記載のショットキーバリアダイオードであって、
前記金属層は、Ni,Mo,Ti,Cr,Pt,Alあるいはこれらの少なくとも1種を含む合金層で構成されるショットキーバリアダイオード。 - 請求項1乃至9のいずれかに記載のショットキーバリアダイオードであって、
前記埋め込みバリアは、所定の間隔をなすストライプ状に形成されるショットキーバリアダイオード。 - 請求項1乃至9のいずれかに記載のショットキーバリアダイオードであって、
前記埋め込みバリアは、所定の間隔で点在するように形成されるショットキーバリアダイオード。 - 請求項11に記載のショットキーバリアダイオードであって、
前記埋め込みバリアは、前記ショットキー接合面から所定の深さ位置で、六角形の頂点位置に対応して点在するように形成されるショットキーバリアダイオード。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007252366A JP2009088019A (ja) | 2007-09-27 | 2007-09-27 | ショットキーバリアダイオード |
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JP2007252366A JP2009088019A (ja) | 2007-09-27 | 2007-09-27 | ショットキーバリアダイオード |
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ID=40661102
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JP2007252366A Withdrawn JP2009088019A (ja) | 2007-09-27 | 2007-09-27 | ショットキーバリアダイオード |
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JP (1) | JP2009088019A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103247671A (zh) * | 2013-04-29 | 2013-08-14 | 西安电子科技大学 | 一种具有块状浮动结的碳化硅sbd器件及其制造方法 |
JP2013541218A (ja) * | 2010-10-29 | 2013-11-07 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | ショットキーダイオードを備えた半導体装置 |
-
2007
- 2007-09-27 JP JP2007252366A patent/JP2009088019A/ja not_active Withdrawn
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Publication number | Priority date | Publication date | Assignee | Title |
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US9263597B2 (en) | 2010-10-29 | 2016-02-16 | Robert Bosch Gmbh | Semiconductor arrangement having a Schottky diode |
CN103247671A (zh) * | 2013-04-29 | 2013-08-14 | 西安电子科技大学 | 一种具有块状浮动结的碳化硅sbd器件及其制造方法 |
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