JP2009080786A - Reference voltage circuit for compensating temperature nonlinearity - Google Patents

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JP2009080786A JP2008034748A JP2008034748A JP2009080786A JP 2009080786 A JP2009080786 A JP 2009080786A JP 2008034748 A JP2008034748 A JP 2008034748A JP 2008034748 A JP2008034748 A JP 2008034748A JP 2009080786 A JP2009080786 A JP 2009080786A
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Katsuharu Kimura
克治 木村
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Abstract

<P>PROBLEM TO BE SOLVED: To obtain a reference voltage by compensating temperature nonlinearity of a diode without increasing a circuit scale, and to provide a low current-consumptive reference voltage circuit that operates at a low voltage. <P>SOLUTION: First, second and third current-voltage conversion circuits I-V1, I-V2 and I-V3, first, second and third current mirror circuits M1, M2 and M3, and a control means AP1 that equalizes an output voltage from the first current-voltage conversion circuit I-V1 and an output voltage from the second current-voltage conversion circuit I-V2 to each other are included; a predetermined voltage from the third current-voltage conversion circuit I-V3 is used as the reference voltage; the first current-voltage conversion circuit I-V1 includes a resistor that is connected in parallel with the diode; the second current-voltage conversion circuit I-V2 includes a plurality of diodes that are connected in parallel with each other, a resistor that is connected in parallel with the plurality of diodes, a resistor that is connected in series with the parallel circuit of the plurality of diodes and the resistor, and a resistor that is connected in parallel with the serial circuit of the parallel circuit and the resistor; and the third current-voltage conversion circuit (I-V3) includes a resistor. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、ＣＭＯＳ基準電圧発生回路に関し、特に半導体集積回路上に形成され、チップ面積が小さく、低電圧から動作し、温度特性の小さな1 V以下の基準電圧を供給するＣＭＯＳ基準電圧発生回路に関する。   The present invention relates to a CMOS reference voltage generation circuit, and more particularly to a CMOS reference voltage generation circuit which is formed on a semiconductor integrated circuit, has a small chip area, operates from a low voltage, and supplies a reference voltage of 1 V or less with small temperature characteristics. .

特開平１１−４５１２５号公報および特許第３５８６０７３号公報Japanese Patent Laid-Open No. 11-45125 and Japanese Patent No. 3586073 US 7,253,597 B2 (Aug. 7, 2007)US 7,253,597 B2 (Aug. 7, 2007) 特開２００６−２０９２１２号公報JP 2006-209212 A

基準電圧回路といえば、長い間、温度補償された１．２V前後の基準電圧を出力するものであった。これは、回路内部で温度に比例する（PTAT:proportinal to Absolute temperature）電流を発生させ、抵抗で電圧変換し、負の温度特性を持つダイオードの順方向電圧と電圧加算して温度特性を相殺するものであり、第１世代の基準電圧回路と呼ぶべきである。   Speaking of the reference voltage circuit, for a long time, a reference voltage of about 1.2 V compensated for temperature was output. This generates a current proportional to temperature (PTAT: Proportinal to Absolute temperature) inside the circuit, converts the voltage with a resistor, and adds the voltage to the forward voltage of a diode with negative temperature characteristics to cancel the temperature characteristics. And should be referred to as a first generation reference voltage circuit.

第１世代の基準電圧回路の代表回路を図１に示す。ダイオードD1からなる第１の電流電圧変換回路と、N個並列接続されたダイオードD2と該並列接続されたダイオードD2に直列接続された抵抗R1からなる第２の電流電圧変換回路と、抵抗R2とダイオードD３の直列回路からなる第３の電流電圧変換回路と、ソースが電源VDDに接続されゲートが共通接続されたｐチャネルMOSトランジスタM1、M2、M3と、トランジスタM1のドレインとダイオードD1のアノードの接続点に反転端子（−）が接続され、トランジスタM２のドレインと抵抗R1の接続点に非反転端子（＋）が接続され、トランジスタM1、M2、M3の共通ゲートに出力が接続された演算増幅器（OP amp；差動増幅器）(AP1)とを備え、トランジスタM３のドレインと抵抗R２の接続点から基準電圧Vrefが取り出される。   A representative circuit of the first generation reference voltage circuit is shown in FIG. A first current-voltage conversion circuit composed of a diode D1, a second current-voltage conversion circuit composed of N diodes D2 connected in parallel, a resistor R1 connected in series to the parallel-connected diode D2, and a resistor R2. A third current-voltage conversion circuit composed of a series circuit of a diode D3, p-channel MOS transistors M1, M2, and M3 whose sources are connected to the power supply VDD and whose gates are commonly connected; the drain of the transistor M1 and the anode of the diode D1 An operational amplifier in which the inverting terminal (−) is connected to the connection point, the non-inverting terminal (+) is connected to the connection point of the drain of the transistor M2 and the resistor R1, and the output is connected to the common gate of the transistors M1, M2, and M3 (OP amp; differential amplifier) (AP1), and a reference voltage Vref is taken out from a connection point between the drain of the transistor M3 and the resistor R2.

カレントミラー比は等しく、出力電流I1、I2、I3はいずれも等しいものとする。ここで、電流I1は第１の電流−電圧変換回路(I-V1)を構成するダイオードD1に直接流れて電圧変換されるが、第2の電流−電圧変換回路(I-V2)については、電流I2は抵抗R1を介して並列ダイオードD2に流れる。   It is assumed that the current mirror ratio is equal and the output currents I1, I2, and I3 are all equal. Here, the current I1 flows directly to the diode D1 constituting the first current-voltage conversion circuit (I-V1) and is voltage-converted, but the second current-voltage conversion circuit (I-V2) is The current I2 flows through the parallel diode D2 via the resistor R1.

図１において、OP ampによりVA＝VBに制御されているから
VA＝VF1＝VB (1)
となる。 In FIG. 1, VA = VB is controlled by OP amp.
VA = VF1 = VB (1)
It becomes.

I2はダイオードD1の順方向電圧VF1とダイオードD2の順方向電圧VF2の差電圧を抵抗R1で除した値で与えられ、
I1＝I2＝I3
＝(VF1-VF2)/R1
＝ΔVF/R１ (2)
となる。 I2 is given by the difference voltage between the forward voltage VF1 of diode D1 and the forward voltage VF2 of diode D2 divided by resistor R1,
I1 = I2 = I3
= (VF1-VF2) / R1
= ΔVF / R1 (2)
It becomes.

また、D1を単位ダイオードとすると、VF1=VTln(I1/IS)、 VF2=VTln{I1/(N*IS)}
（ただし、ISは飽和電流、VTは熱温度でありVT=kT/qで与えられる（Tは絶対温度[K]、kはボルツマン定数、qは単位電子電荷である））
から、
ΔVF＝(VF1 - VF2)
＝VTln(N) (3)
と表わされる。 If D1 is a unit diode, VF1 = V T ln (I1 / IS), VF2 = V T ln {I1 / (N * IS)}
(Where IS is the saturation current, V T is the thermal temperature and is given by V T = kT / q (T is the absolute temperature [K], k is the Boltzmann constant, and q is the unit electronic charge))
From
ΔVF = (VF1-VF2)
＝ V T ln (N) (3)
It is expressed as

したがって、
Vref＝VF3＋R2I3＝VF3＋VT(R2/R1)ln(N) (4)
と表わされる。 Therefore,
Vref = VF3 + R2I3 = VF3 + V T (R2 / R1) ln (N) (4)
It is expressed as

ここで、VF3はおよそ−1.9mV/℃の温度特性を持つ。熱電圧VTの温度特性は0.0853mV/℃）にほぼ比例する。すなわち負の温度特性を持つVF3と正の温度特性を持つVTを(R2/R1)ln(N)で重み付け加算することで、Vrefの温度特性をほぼ相殺することができる。この温度補償の仕組みを図２に示す。 Here, VF3 has a temperature characteristic of approximately −1.9 mV / ° C. The temperature characteristic of the thermal voltage V T is approximately proportional to 0.0853 mV / ° C). That is, by weighted addition of V T with VF 3 and the positive temperature characteristic having a negative temperature characteristic (R2 / R1) ln (N ), it is possible to substantially cancel the temperature characteristics of the Vref. This temperature compensation mechanism is shown in FIG.

実際にシミュレーション値を図３に示す。VDD＝1.8Vの時に、N=4に設定し、R1=1.08kΩ、R2=17.8kΩとした場合に、Vrefの値は−53℃で1.38827V、−10℃で1.3934V、0℃で1.39399V、27℃で1.39399V、107℃で1.3889Vと、お椀を伏せた形の特性が得られた。この第１世代の基準電圧回路の温度特性はダイオードの温度非直線性がそのまま現れ、０．５％前後の温度変動幅を持つ。   Actual simulation values are shown in FIG. When VDD = 1.8V, N = 4, R1 = 1.08kΩ, R2 = 17.8kΩ, Vref value is 1.38827V at −53 ° C, 1.3934V at −10 ° C, 1.39399 at 0 ° C V, 1.39399V at 27 ° C, and 1.3889V at 107 ° C, the characteristics of the face-down shape were obtained. The temperature characteristics of the first generation reference voltage circuit show the temperature nonlinearity of the diode as it is and have a temperature fluctuation range of about 0.5%.

しかし、１９９０年台に入り、プロセスの微細化がさらに進み、電源電圧が５Vから３．３Vと低下した。その後も更なるプロセスの微細化が進み、電源電圧は２V以下、例えば、１．２Vとか、場合によっては１V以下、具体的には０．５V程度の場合さえも目にするようになって来ている。そのために、当然ではあるが、基準電圧回路の基準電圧も１V以下の要求が強かった。こうしたなかで温度補償された(temperature-compensated)電流を発生させ、抵抗で電圧変換して任意の電圧を得る基準電圧回路が現れ出した。このなかで、番場の基準電圧回路は最も優れた秀作であり、「電流モード基準電圧回路」と本願発明者により呼ばれるようになっている。こうした温度補償された(temperature-compensated)電流を利用する基準電圧回路は第２世代の基準電圧回路と呼ぶべきである。   However, in the 1990s, process miniaturization further progressed, and the power supply voltage decreased from 5V to 3.3V. Since then, further miniaturization of the process has progressed, and the power supply voltage is 2V or less, for example, 1.2V, in some cases 1V or less, more specifically, even about 0.5V, and so on. ing. Therefore, as a matter of course, there is a strong demand for the reference voltage of the reference voltage circuit to be 1 V or less. Under such circumstances, a reference voltage circuit that generates a temperature-compensated current and converts the voltage with a resistor to obtain an arbitrary voltage has appeared. Among them, the reference voltage circuit of the address is the most excellent work, and is called “current mode reference voltage circuit” by the inventors of the present application. A reference voltage circuit that utilizes such temperature-compensated current should be referred to as a second generation reference voltage circuit.

第２世代の基準電圧回路の代表回路である番場の基準電圧回路を図４に示す。図４において、OP amp DA1によりVA=VBとなるようにトランジスタP1とP2の共通ゲート電圧が制御される。したがって、
VA＝VB (5)
また、
I1＝I2 (6)
である。 FIG. 4 shows a reference voltage circuit for the number field which is a representative circuit of the second generation reference voltage circuit. In FIG. 4, the common gate voltage of the transistors P1 and P2 is controlled by OP amp DA1 so that VA = VB. Therefore,
VA = VB (5)
Also,
I1 ＝ I2 (6)
It is.

また、I1はダイオードD1に流れるI1Aと抵抗R3に流れるI1Bとに分流される。同様にI2は直列接続される抵抗R1とN個並列接続されたダイオードD2に共通に流れるI2Aと抵抗R2に流れるI2Bとに分流される。   Further, I1 is divided into I1A flowing through the diode D1 and I1B flowing through the resistor R3. Similarly, I2 is divided into I2A that flows in common to the resistor R1 connected in series and N diodes D2 connected in parallel, and I2B that flows in the resistor R2.

ここで、
R2＝R3 (7)
とすると、
I1A＝I2A (8)
I1B＝I2B (9)
となる。 here,
R2 ＝ R3 (7)
Then,
I1A ＝ I2A (8)
I1B = I2B (9)
It becomes.

また、
VA＝VF1 (10)
VB＝VF2＋ΔVF (11)
とおけ、
ΔVF＝VF1−VF2 (12)
となる。 Also,
VA = VF1 (10)
VB = VF2 + ΔVF (11)
Took,
ΔVF = VF1−VF2 (12)
It becomes.

R1での電圧降下がΔVFであり、
I2A＝ΔVF/R1 (13)
I1B＝I2B＝VF1/R2 (14)
となる。 The voltage drop at R1 is ΔVF,
I2A ＝ ΔVF / R1 (13)
I1B = I2B = VF1 / R2 (14)
It becomes.

ここで、
ΔVF＝VTln(N) (15)
である。ただし、VTは熱電圧である。 here,
ΔVF ＝ V T ln (N) (15)
It is. Where V T is a thermal voltage.

したがって、I3（＝I2）が抵抗R4で電圧変換され、基準電圧Vrefは
Vref＝R4×I3
＝R4｛VF1/R2＋(VTln(N))/R1｝
＝(R4/R2){VF1＋(R2/R1)(VTln(N))} (16)
と表わされる。温度補償の仕組みを図５に示す。 Therefore, I3 (= I2) is voltage-converted by the resistor R4, and the reference voltage Vref is
Vref = R4 × I3
= R4 {VF1 / R2 + (V T ln (N)) / R1}
= (R4 / R2) {VF1 + (R2 / R1) (V T ln (N))} (16)
It is expressed as The mechanism of temperature compensation is shown in FIG.

実際にシミュレーション値を図６に示す。VDD＝1.3Vの時に、N=2に設定し、R1=0.5178kΩ、R2=R4=19kΩ、R3=5kΩとした場合に、Vrefの値は−53℃で367.858mV、−10℃で368.47mV、0℃で368.55mV、27℃で368.645mV、107℃で367.847mVと、お椀を伏せた形の特性が得られた。   Actual simulation values are shown in FIG. When VDD = 1.3V, N = 2 and R1 = 0.5178kΩ, R2 = R4 = 19kΩ, R3 = 5kΩ, Vref value is 367.858mV at -53 ° C, 368.47mV at -10 ° C The characteristics of the face-down shape were obtained: 368.55mV at 0 ° C, 368.645mV at 27 ° C, and 367.847mV at 107 ° C.

この第２世代の基準電圧回路（番場の基準電圧回路）の温度特性は０．２％強の温度変動幅を持つ。すなわち、第２世代の基準電圧回路の代表回路である番場の基準電圧回路においてはダイオードの温度非直線性が改善されていることに注目すべきである。   The temperature characteristics of the second generation reference voltage circuit (basic reference voltage circuit) have a temperature fluctuation range of more than 0.2%. That is, it should be noted that the temperature non-linearity of the diode is improved in the reference voltage circuit of the number field, which is a representative circuit of the second generation reference voltage circuit.

番場の基準電圧回路においてダイオードの温度非直線性が改善される理由は、図４において、抵抗R3に流れる電流にはダイオードの温度非直線性に起因する電流が流れるのに対し、ダイオードD1にはダイオードの温度非直線性に起因する電流成分が含まれないために、抵抗R3に流れる電流とダイオードD1に流れる電流の比でダイオードの温度非直線性が改善されることになる。   The reason why the temperature nonlinearity of the diode is improved in the reference voltage circuit of the field is that the current due to the temperature nonlinearity of the diode flows in the current flowing through the resistor R3 in FIG. Since the current component due to the temperature nonlinearity of the diode is not included, the temperature nonlinearity of the diode is improved by the ratio of the current flowing through the resistor R3 and the current flowing through the diode D1.

さらに、２００５年頃からは、こうした「電流モード基準電圧回路」のなかに、番場の基準電圧回路と同等の回路規模でダイオードの温度非直線性を補償した(carvature-compensated)電流を発生させて温度平坦性を向上させた基準電圧回路が現れはじめた。   Furthermore, since around 2005, in such a “current mode reference voltage circuit”, a temperature-compensated current that compensates for the temperature nonlinearity of the diode is generated with a circuit scale equivalent to that of the reference voltage circuit of the field. Reference voltage circuits with improved flatness have begun to appear.

こうした温度補償された(curvature-compensated)電流を利用する基準電圧回路は第３世代の基準電圧回路と呼ぶべきである。こうした第３世代の基準電圧回路がダイオードの温度非直線性を補償する仕組みは図７に示される。   A reference voltage circuit using such a temperature-compensated current should be referred to as a third generation reference voltage circuit. The mechanism by which such a third generation reference voltage circuit compensates for the temperature nonlinearity of the diode is shown in FIG.

すなわち、ダイオードの温度非直線性と丁度逆の温度特性を持つようにPTAT電流を変化させれば良い。回路上はダイオードに並列接続された抵抗で実現される。したがって、回路規模としては大して変化なく実現できることになる。   That is, the PTAT current may be changed so as to have a temperature characteristic just opposite to the temperature nonlinearity of the diode. The circuit is realized by a resistor connected in parallel to a diode. Therefore, the circuit scale can be realized without much change.

図８に示す基準電圧回路はUS Patentに出願されようやく登録された回路である。筆頭発明者(first inventor)はこの分野の最長老のBrokawである。この基準電圧回路は回路解析が可能である。   The reference voltage circuit shown in FIG. 8 is a circuit that is finally registered in the US Patent. The first inventor is Brokaw, the oldest in the field. This reference voltage circuit can be analyzed.

図８において、OP ampによりVA＝VBに制御されているから、VA＝VB＝VF1であり、

Figure 2009080786
と表わされる。 In FIG. 8, since VA = VB is controlled by the OP amp, VA = VB = V F1 ,
Figure 2009080786
It is expressed as

(1)式からV1は

Figure 2009080786
となり、(1)式は
Figure 2009080786
と求められる。 From equation (1), V1 is
Figure 2009080786
(1) is
Figure 2009080786
Is required.

また、ダイオードD2に流れる電流I2Aは

Figure 2009080786
であるから、
Figure 2009080786
と表わされる。 The current I2A flowing through the diode D2 is
Figure 2009080786
Because
Figure 2009080786
It is expressed as

ここで、R1,R2<<R3であるから、
ΔVF≒VTln(N) (22)
と近似できる。 Here, since R1, R2 << R3,
ΔV F ≒ V T ln (N) (22)
Can be approximated.

したがって、I1＝I2＝I3とすれば、得られる基準電圧は

Figure 2009080786
と表わされる。 Therefore, if I1 = I2 = I3, the resulting reference voltage is
Figure 2009080786
It is expressed as

ここで、{VF1＋(R3/R2)ΔVF}は温度特性が相殺されたおよそ1.2Vの電圧に設定できるから、分圧比{R2R4/(R1R2＋R2R3＋R3R1)}(<1)により1.2V以下の基準電圧が得られる。ただし、(21)式に示したΔVFの温度特性はln内が温度で変化するために2次の係数を持ち、図７に示すようなPTAT直線を漸近線とする正の温度特性となっている。 Here, since {V F1 + (R 3 / R 2 ) ΔV F } can be set to a voltage of about 1.2 V with the temperature characteristic canceled, the voltage dividing ratio {R 2 R 4 / (R 1 R 2 + R 2 R 3 + R 3 R 1 )} (<1) gives a reference voltage of 1.2V or less. However, the temperature characteristic of ΔV F shown in equation (21) has a second-order coefficient because ln changes with temperature, and becomes a positive temperature characteristic with the PTAT line asymptotic as shown in FIG. ing.

実際にシミュレーション値を図９に示す。VDD＝1.3Vの時に、N=5に設定し、R1=1.8kΩ、R2=0.502kΩ、R3=27kΩ、R3=10kΩとした場合に、Vrefの値は−53℃で365.434mV、−10℃で364.74mV、0℃で364.8mV、27℃で365.08mV、107℃で365.183mVと、波型の特性が得られた。温度変動幅は0.2％弱に抑えられている。この温度変動幅は特許公報に示された0.3％より低い値になっている。付け加えるなら、抵抗R３の挿入箇所を入れ替えて接地点に変更すれば（R3をダイオードD2のカソードと抵抗R2の接続点と接地間に挿入）、抵抗R3の他方の端子からもトランジスタの温度非直線性が補償された66mVの基準電圧を得ることができる。ただし、定数を変更してもその電圧は高々数10mVから100数10mV、せいぜい200mVである。   Actual simulation values are shown in FIG. When VDD = 1.3V, N = 5, R1 = 1.8kΩ, R2 = 0.502kΩ, R3 = 27kΩ, R3 = 10kΩ, Vref value is -53 ° C, 365.434mV, -10 ° C 364.74 mV, 364.8 mV at 0 ° C, 365.08 mV at 27 ° C, 365.183 mV at 107 ° C. The temperature fluctuation range is suppressed to less than 0.2%. This temperature fluctuation range is lower than 0.3% shown in the patent publication. In addition, if the insertion point of the resistor R3 is replaced and changed to the ground point (R3 is inserted between the cathode of the diode D2 and the connection point of the resistor R2 and the ground), the temperature non-linearity of the transistor is also detected from the other terminal of the resistor R3. A reference voltage of 66 mV with compensated characteristics can be obtained. However, even if the constant is changed, the voltage is at most several tens of mV to several hundred tens of mV, and at most 200 mV.

このように、第３世代の基準電圧回路の温度変動幅は第１世代や第２世代の基準電圧回路の温度変動幅よりも小さくなることが期待されるが、拡大して見て見ると温度特性を波打つ形に押さえ込むことで温度変動幅を抑えていることが理解できよう。   As described above, the temperature fluctuation width of the third generation reference voltage circuit is expected to be smaller than the temperature fluctuation width of the first generation or second generation reference voltage circuit. It can be understood that the temperature fluctuation range is suppressed by pressing the characteristics into a wave shape.

すなわち、明らかに、この基準電圧回路ではダイオードの温度非直線性を補償していることが確認できる。付け加えると、第１世代や第２世代の基準電圧回路の温度特性が波打つ形になる場合は、通常はトランジスタのドレイン−ソース間電圧が不足する場合にしばしば現れる。電源電圧を高くすると元のお椀を伏せた形に戻る。   That is, it can be clearly confirmed that the reference voltage circuit compensates for the temperature nonlinearity of the diode. In addition, when the temperature characteristics of the first-generation or second-generation reference voltage circuits become undulating, it usually appears often when the drain-source voltage of the transistor is insufficient. When the power supply voltage is increased, it returns to its original shape.

このように、抵抗1本を追加するだけ（最も効果的なのはダイオードに抵抗を並列接続するやり方）でダイオードの温度非直線性を補償する機能を実現できる。   In this way, the function of compensating for the temperature nonlinearity of the diode can be realized by adding only one resistor (the most effective way is to connect the resistor in parallel with the diode).

ただし、このBrokawの基準電圧回路にある抵抗R1は回路的には冗長であり、この抵抗R1を取り去ることで後述する図１５の回路が得られ、特性が改善されることが理解できる。   However, it can be understood that the resistor R1 in the Brokaw reference voltage circuit is redundant in terms of circuit, and by removing the resistor R1, a circuit shown in FIG.

並列接続したダイオードに直列に抵抗を接続することはこうした基準電圧回路の構成には必須の技術であるが、比較される２つのダイオード間（、単位ダイオードと並列接続されたダイオード間）の動作点を合わせるために、抵抗を挿入するものであり、Brokawの基準電圧回路においては、その働きは抵抗R3が負っている。   Connecting a resistor in series to a diode connected in parallel is an essential technology for the construction of such a reference voltage circuit, but the operating point between the two diodes to be compared (and between the diode connected in parallel with the unit diode) In order to match the above, in the reference voltage circuit of Brokaw, the function is borne by the resistor R3.

したがって、抵抗R1は回路的には無意味であることが理解できよう。このような新しい回路を提案する場合に、意味の無い回路素子を付け加えることは致命的でもある。   Therefore, it can be understood that the resistor R1 is meaningless in terms of the circuit. When proposing such a new circuit, adding meaningless circuit elements is also fatal.

この分野の通常の技術レベルを有する者には技術内容が理解されることが無く、審査官(Examiner)にさえも理解されなかったり、理解されても無意味な回路素子を付け加えてあることに不信感を抱かせ、審査期間が長くなる要因となろう。   Those who have a normal technical level in this field have not understood the technical contents, and even an examiner (Examiner) has not understood it or added circuit elements that are meaningless even if understood. This may cause distrust and increase the examination period.

また、逆に、抵抗R3を取り外すと温度特性はダイオードの温度非直線性が顕著に現れるようになる。図７において、PTAT(Proportional To Absolute Temperature)電流のカーブが逆に低温時に直線よりも下になるようになるからである。   On the other hand, when the resistor R3 is removed, the temperature characteristic of the diode becomes noticeable in the temperature characteristics. This is because the PTAT (Proportional To Absolute Temperature) current curve in FIG. 7 becomes lower than the straight line at low temperatures.

このことからも、図８における抵抗R1は無駄な抵抗であることが理解できよう（あるいは、図８において抵抗R1は出来るだけ小さな値、具体的には0Ωに設定することで所望の特性が得られる）。   From this, it can be understood that the resistor R1 in FIG. 8 is a useless resistor (or the desired characteristic is obtained by setting the resistor R1 in FIG. 8 as small as possible, specifically, 0Ω. ).

図８に示したBrokawの基準電圧回路は稚拙であることは否めない。しかし、本願や特開２００６−２０９２１２号公報、特願２００６−２８１６１９号などに記載された第３世代の基準電圧回路を生み出す端緒を与えたことは肯定できる。   The reference voltage circuit of Brokaw shown in FIG. 8 cannot be denied. However, it can be affirmed that the beginning of generating the third generation reference voltage circuit described in the present application, Japanese Patent Application Laid-Open No. 2006-209212, Japanese Patent Application No. 2006-281619, and the like has been given.

ダイオードの温度非直線性を補償する機能を実現した基準電圧発生回路は、図１０に示される。この回路は本願発明者と同一発明者によるものであり、特開2006-209212号公報(2006.08.10)の図１２に記載されている。   A reference voltage generating circuit that realizes a function of compensating for the temperature nonlinearity of the diode is shown in FIG. This circuit is by the same inventor as the present inventor and is described in FIG. 12 of Japanese Patent Application Laid-Open No. 2006-209212 (2006.08.10).

図１０に、電流電圧変換回路I-V1、I-V2共に、ダイオードに抵抗を並列接続し、さらに抵抗を直列接続した電流−電圧変換回路に変更した基準電圧発生回路を示す。しかし、図１０に示す回路は解析的ではない。   FIG. 10 shows a reference voltage generation circuit in which both of the current-voltage conversion circuits I-V1 and I-V2 are changed to a current-voltage conversion circuit in which a resistor is connected in parallel to a diode and a resistor is connected in series. However, the circuit shown in FIG. 10 is not analytical.

図１０において、カレントミラー比は等しく、出力電流I1、I2、I3はいずれも等しいものとすると
I1＝I2＝I3 (24)
である。 In FIG. 10, it is assumed that the current mirror ratios are equal and the output currents I1, I2, and I3 are all equal.
I 1 = I 2 = I 3 (24)
It is.

また、OP ampによりVA＝VBに制御されており、
VA＝VF1＋R1I1 (25)
VB＝VF2＋R3I2 (26)
であるから、
VF1−VF2＝ΔVF＝I1(R3−R1) (27)
である。 In addition, VA = VB is controlled by OP amp,
V A = V F1 + R 1 I 1 (25)
V B = V F2 + R 3 I 2 (26)
Because
V F1 −V F2 = ΔV F = I 1 (R 3 −R 1 ) (27)
It is.

したがって、
I1＝I2＝I3＝ΔVF/(R3−R1) (28)
となる。 Therefore,
I 1 = I 2 = I 3 = ΔV F / (R 3 −R 1 ) (28)
It becomes.

得られる基準電圧VREFは
Vref＝R5I3＝ΔVFR5/(R3−R1) (29)
と表わされる。 The resulting reference voltage V REF is
V ref = R 5 I 3 = ΔV F R 5 / (R 3 −R 1 ) (29)
It is expressed as

ここで、Vrefが温度特性を持たないためにはΔVFが温度特性を持たないように設定しなければならない。 In order to Vref is no temperature characteristics must be set so that [Delta] V F has no temperature characteristics.

また、

Figure 2009080786
とも表わされる。 Also,
Figure 2009080786
It is also expressed.

ここで、VTは絶対温度に比例するから、±76℃の温度変化では224/300〜1〜376/300まで変化する。この指数値は2.10995〜2.71828〜3.501997となり、―22.4％〜0％〜＋28.8％の変化率となる。しかし、±76℃の温度変化幅は152°であるから、変化率51.2％を温度変化幅で割ると高々−0.337％/℃に過ぎない。 Here, since V T is proportional to the absolute temperature, it changes from 224/300 to 1 to 376/300 at a temperature change of ± 76 ° C. This index value is 2.10995 to 2.71828 to 3.501997, and the rate of change is -22.4% to 0% to + 28.8%. However, since the temperature change width of ± 76 ° C. is 152 °, the change rate of 51.2% divided by the temperature change width is only −0.337% / ° C. at most.

この程度の温度変化であれば、{1−VF1/(I1R2)}/{1−VF2/(I1R4)}に持たせることが可能であるように思われる。すなわち、(30)式に示したΔVFの温度特性はln内が温度で変化するために2次の係数を持ち、各ダイオードの順方向電圧VF1、VF2は、図１１にそれぞれ１点鎖線と２点鎖線で示すような関係にあり、VF1とVF2との差電圧ΔVFは温度が変化しても一定値を維持している。参考のために鎖線で示したVF2は、図１や図４に示した回路で得られる特性であり、VF1とVF2との差電圧ΔVFは温度に比例して変化している。 It seems that {1−V F1 / (I 1 R 2 )} / {1−V F2 / (I 1 R 4 )} can be provided with such a temperature change. That is, the temperature characteristic of the [Delta] V F as shown in equation (30) has a second-order coefficients to the ln changes at temperature, the forward voltage VF1, VF2 of the diodes, and the chain line respectively one point in FIG. 11 The relationship is as shown by a two-dot chain line, and the difference voltage ΔVF between VF1 and VF2 maintains a constant value even if the temperature changes. For reference, VF2 indicated by a chain line is a characteristic obtained by the circuits shown in FIGS. 1 and 4, and the difference voltage ΔVF between VF1 and VF2 changes in proportion to the temperature.

このように、第３世代の基準電圧回路を実現するために、ダイオードの順方向電圧が持つ温度非直線性を補償するやり方は、図７に示したやり方の他に、図１１に示したやり方があり、２つのやり方が混在して用いられることになる。   As described above, in order to realize the third generation reference voltage circuit, the method for compensating the temperature nonlinearity of the forward voltage of the diode is not limited to the method shown in FIG. There are two methods that are used together.

実際にシミュレーション値を図１２に示す。VDD＝1.3Vの時に、N=2に設定しR1=1.2kΩ、R2=80kΩ、R3=2.311kΩ、R4=34kΩ、R5=20kΩとした場合に、Vrefの値は−53℃で633.13mV、−10℃で632.692mV、0℃で632.74mV、27℃で632.948mV、107℃で632.799mVと、波打つ形の特性が得られた。温度変動幅は0.07％強に抑えられている。この基準電圧発生回路においても、ダイオードの温度非直線性を補償していることが確認できた。付け加えるなら、抵抗R1とR３の挿入箇所を入れ替えて、ダイオードD1（のカソード）と抵抗R2の接続点と接地間、ダイオードD２（のカソード）と抵抗R４の接続点と接地間に変更すれば、抵抗R1とR3の他方の端子（接地される側の端子とは別の端子）からもトランジスタの温度非直線性が補償されたそれぞれ38mVと73mVの基準電圧を得ることができる。ただし、定数を変更してもその電圧は高々数10mVから100数10mV、せいぜい200mVである。   Actual simulation values are shown in FIG. When VDD = 1.3V and N = 2 and R1 = 1.2kΩ, R2 = 80kΩ, R3 = 2.311kΩ, R4 = 34kΩ, R5 = 20kΩ, the value of Vref is 633.13mV at -53 ° C. Wave-shaped characteristics were obtained: 632.692 mV at -10 ° C, 632.74 mV at 0 ° C, 632.948 mV at 27 ° C, and 632.799 mV at 107 ° C. The temperature fluctuation range is suppressed to just over 0.07%. It was confirmed that the reference voltage generation circuit compensates for the temperature nonlinearity of the diode. In addition, if the insertion point of the resistors R1 and R3 is changed, and the connection point between the connection point of the diode D1 (cathode) and the resistor R2 is changed between the connection point between the diode D2 (cathode) and the resistor R4 and the ground, Reference voltages of 38 mV and 73 mV, in which the temperature nonlinearity of the transistor is compensated, can be obtained from the other terminals of the resistors R1 and R3 (terminals different from the grounded terminal), respectively. However, even if the constant is changed, the voltage is at most several tens of mV to several hundred tens of mV, and at most 200 mV.

他に、本願と同一発明者によりこの種の第３世代の基準電圧回路が４回路ほど特許出願されている。回路数がまだ少ないので全て記載しておく。   In addition, the same inventors of the present application have filed patent applications for this kind of third-generation reference voltage circuit in about four circuits. Since the number of circuits is still small, all are described.

図１３は、図１０の回路の抵抗R1（MOSトランジスタM1のドレインとD1/R2間の抵抗R1）を取り去ったものである。なお、図１３のR1、R3は、図１０のR3、R4にそれぞれ対応する。   FIG. 13 is obtained by removing the resistor R1 (the resistor R1 between the drain of the MOS transistor M1 and D1 / R2) of the circuit of FIG. Note that R1 and R3 in FIG. 13 correspond to R3 and R4 in FIG. 10, respectively.

図１３において、電流I1、I2、I3は等しいものとすると、

Figure 2009080786
となっている。 In FIG. 13, if the currents I1, I2, and I3 are equal,
Figure 2009080786
It has become.

得られる基準電圧Vrefは
Vref＝R4I3＝ΔVFR4/R1 (32)
と表わされる。 The resulting reference voltage Vref is
Vref = R 4 I 3 = ΔV F R 4 / R 1 (32)
It is expressed as

ここで、

Figure 2009080786
とも表わされる。 here,
Figure 2009080786
It is also expressed.

ここで、VTは絶対温度に比例するから、±76℃の温度変化では224/300〜1〜376/300まで変化する。この指数値は2.10995〜2.71828〜3.501997となり、―22.4％〜0％〜＋28.8％の変化率となる。しかし、±76℃の温度変化幅は152°であるから、変化率51.2％を温度変化幅で割ると高々−0.337％/℃に過ぎない。 Here, V T is proportional to absolute temperature, the temperature change of ± 76 ° C. varies from 224 / 300～1～376 / 300. This index value is 2.10995 to 2.71828 to 3.501997, and the rate of change is -22.4% to 0% to + 28.8%. However, since the temperature change width of ± 76 ° C. is 152 °, the change rate of 51.2% divided by the temperature change width is only −0.337% / ° C. at most.

この程度の温度変化であれば、{1−VF1/(I1R2)}/{1−VF2/(I1R3)}に持たせることが可能であるように思われる。すなわち、図１０において、R3−R1を新たにR1に置き換えたのと等価である。 It seems that {1−V F1 / (I 1 R 2 )} / {1−V F2 / (I 1 R 3 )} can be provided with such a temperature change. That is, in FIG. 10, a new equivalent to replacing the R 1 and R3-R1.

ただし、(33)式に示したΔVFの温度特性はln内が温度で変化するために、2次の係数を持ち、各ダイオードの順方向電圧VF1、VF2は、図１１にそれぞれ１点鎖線と２点鎖線で示すような関係にあり、VF1とVF2との差電圧ΔVFは温度が変化しても一定値を維持している。 However, the temperature characteristic of ΔV F shown in the equation (33) has a second order coefficient because ln changes with temperature, and the forward voltages VF1 and VF2 of each diode are shown in FIG. The difference voltage ΔVF between VF1 and VF2 maintains a constant value even when the temperature changes.

実際にシミュレーション値を図１４に示す。VDD＝1.3Vの時に、N=2に設定し、R1=0.9887kΩ、R2=70kΩ、R3=30kΩ、R4=20kΩとした場合に、Vrefの値は−53℃で709.6mV、−10℃で709.16mV、0℃で709.21mV、27℃で709.425mV、107℃で709.221mVと、波打つ形の特性が得られた。温度変動幅は0.065％までに抑えられている。付け加えるなら、抵抗R1の挿入箇所を入れ替えて接地点に変更すれば（ダイオードD2（のカソード）と抵抗R3の接続点と接地間に挿入するように変更すれば）、抵抗R1の他方の端子（接地される側の端子とは別の端子）からもトランジスタの温度非直線性が補償された35mVの基準電圧を得ることができる。ただし、定数を変更してもその電圧は高々数10mVから100数10mV、せいぜい200mVである。   Actual simulation values are shown in FIG. When VDD = 1.3V, N = 2 is set, and R1 = 0.9887kΩ, R2 = 70kΩ, R3 = 30kΩ, R4 = 20kΩ, the value of Vref is 709.6mV at −53 ° C, −10 ° C Rippling characteristics were obtained: 709.16 mV, 709.21 mV at 0 ° C, 709.425 mV at 27 ° C, and 709.221 mV at 107 ° C. The temperature fluctuation range is limited to 0.065%. In addition, if the insertion point of the resistor R1 is replaced and changed to the ground point (changed so that it is inserted between the connection point of the diode D2 (cathode) and the resistor R3 and the ground), the other terminal of the resistor R1 ( A reference voltage of 35 mV in which the temperature nonlinearity of the transistor is compensated can also be obtained from a terminal different from the terminal on the ground side). However, even if the constant is changed, the voltage is at most several tens of mV to several hundred tens of mV, and at most 200 mV.

図１５は、図１０の回路に抵抗R5を追加したものである。抵抗R5は、複数のダイオードD2、抵抗R4からなる並列回路と該並列回路に直列に接続された抵抗R3とからなる回路に並列に接続されている。図１５において、電流I1、I2、I3は等しいものとする。

Figure 2009080786
となっている。 FIG. 15 is obtained by adding a resistor R5 to the circuit of FIG. The resistor R5 is connected in parallel to a circuit including a parallel circuit including a plurality of diodes D2 and a resistor R4 and a resistor R3 connected in series to the parallel circuit. In FIG. 15, the currents I1, I2, and I3 are assumed to be equal.
Figure 2009080786
It has become.

また、OP amp(AP1)でVA＝VBに制御されているから、(34)式から、

Figure 2009080786
と求められる。 Also, because OP amp (AP1) is controlled to VA = VB, from equation (34)
Figure 2009080786
Is required.

したがって、

Figure 2009080786
と求められる。 Therefore,
Figure 2009080786
Is required.

したがって、得られる基準電圧Vrefは

Figure 2009080786
と表わされる。 Therefore, the obtained reference voltage Vref is
Figure 2009080786
It is expressed as

(17)式で、{VF1＋(R5/R3)ΔVF}の項は、定性的には、VF1は負の温度特性を持ち、(R5/R3)ΔVFは正の温度特性を持つことになる。したがって、(R5/R3)を設定することで、{VF1＋(R5/R3)ΔVF}の項の温度特性を相殺できる。 In the equation (17), the term {V F1 + (R 5 / R 3 ) ΔV F } qualitatively indicates that V F1 has a negative temperature characteristic and (R 5 / R 3 ) ΔV F is positive. It will have the temperature characteristics. Accordingly, (R 5 / R 3) By setting the can offset the temperature characteristics of the section of {V F1 + (R 5 / R 3) ΔV F}.

また、係数{R3R6/(R3R5−R1R3−R1R5)}(＜1)を設定することで、1.2V以下の基準電圧が得られる。ただし、(36)式に示したΔVFの温度特性はln内が温度で変化するために2次の係数を持ち、図７に示すようなPTAT直線を漸近線とする正の温度特性となっている。 Further, by setting the coefficient {R 3 R 6 / (R 3 R 5 −R 1 R 3 −R 1 R 5 )} (<1), a reference voltage of 1.2 V or less can be obtained. However, the temperature characteristic of ΔV F shown in equation (36) has a second order coefficient because ln changes with temperature, and is a positive temperature characteristic with the PTAT straight line asymptotic as shown in FIG. ing.

実際にシミュレーション値を図１６に示す。VDD＝1.3Vの時に、N=2に設定し、R1=1kΩ、R2=36kΩ、R3=2.2147kΩ、R4=59kΩ、R5=90kΩ、R6=10kΩとした場合に、Vrefの値は−53℃で304.308mV、−10℃で304.06mV、0℃で304.082mV、27℃で304.18mV、107℃で304.25mVと、波打つ形の特性が得られた。温度変動幅は0.08％強までに抑えられている。付け加えるなら、抵抗R1の挿入箇所を入れ替えて接地点に変更すれば、抵抗R1の他方の端子（接地される側の端子とは別の端子）からもトランジスタの温度非直線性が補償された30.4mVの基準電圧を得ることができる。ただし、定数を変更してもその電圧は高々数10mVから100数10mV、せいぜい200mVである。   Actual simulation values are shown in FIG. When VDD = 1.3V, N = 2 and R1 = 1kΩ, R2 = 36kΩ, R3 = 2.2147kΩ, R4 = 59kΩ, R5 = 90kΩ, R6 = 10kΩ, the value of Vref is -53 ° C As a result, undulating characteristics of 304.308 mV, 304.06 mV at −10 ° C., 304.082 mV at 0 ° C., 304.18 mV at 27 ° C., and 304.25 mV at 107 ° C. were obtained. The temperature fluctuation range is suppressed to just over 0.08%. In addition, if the insertion point of the resistor R1 is changed to a ground point, the temperature nonlinearity of the transistor is compensated from the other terminal of the resistor R1 (a terminal different from the grounded terminal) 30.4 A mV reference voltage can be obtained. However, even if the constant is changed, the voltage is at most several tens of mV to several hundred tens of mV, and at most 200 mV.

図１７は、図１０の回路に抵抗R3とR6を追加したものである。抵抗R3は、ダイオードD1及び抵抗R2の並列回路と該並列回路に直列接続された抵抗R１とからなる回路に並列に接続されており、抵抗R6は、複数のダイオードD2と抵抗R5からなる並列回路と該並列回路に直列接続された抵抗R4とからなる回路に並列に接続されている。図１７において、電流I1、I2、I3は等しいものとする。

Figure 2009080786
となっている。 FIG. 17 is obtained by adding resistors R3 and R6 to the circuit of FIG. The resistor R3 is connected in parallel to a circuit composed of a parallel circuit of a diode D1 and a resistor R2 and a resistor R1 connected in series to the parallel circuit, and the resistor R6 is a parallel circuit composed of a plurality of diodes D2 and a resistor R5. And a resistor R4 connected in series to the parallel circuit. In FIG. 17, the currents I1, I2, and I3 are assumed to be equal.
Figure 2009080786
It has become.

また、OP amp(AP1)でVA＝VBに制御されているから、(38)式から、

Figure 2009080786
と求められる。 Also, because OP amp (AP1) is controlled to VA = VB, from equation (38),
Figure 2009080786
Is required.

したがって、

Figure 2009080786
と求められる。 Therefore,
Figure 2009080786
Is required.

したがって、得られる基準電圧Vrefは

Figure 2009080786
と表わされる。 Therefore, the obtained reference voltage Vref is
Figure 2009080786
It is expressed as

（41）式で、定性的には、R3R4＞R1R6とすれば、(R3R4VF1−R1R6VF2)は負の温度特性を持ち、R3R6ΔVFは正の温度特性を持つことになる。したがって、温度特性を相殺できる。ただし、(40)式に示したΔVFの温度特性は2次の係数を持ち、図７に示すようなPTAT直線を漸近線とする正の温度特性となっている。 In the equation (41), qualitatively, if R 3 R 4 > R 1 R 6 , (R 3 R 4 V F1 −R 1 R 6 V F2 ) has a negative temperature characteristic and R 3 R 4 6 ΔV F has a positive temperature characteristic. Therefore, temperature characteristics can be offset. However, it has a positive temperature characteristic to the temperature characteristic of the [Delta] V F as shown in Equation (40) has a second order coefficient, asymptotes the PTAT straight line as shown in FIG.

実際にシミュレーション値を図１８に示す。VDD＝1.3Vの時に、N=2に設定し、R1=1.2kΩ、R2=76kΩ、R3=97kΩ、R4=2.00505kΩ、R5=35kΩ、R6=100kΩ、R7=10kΩとした場合に、Vrefの値は−53℃で448.564mV、−10℃で448.3948mV、0℃で448.4137mV、27℃で448.4928mV、107℃で448.446mVと、波打つ形の特性が得られた。温度変動幅は0.04％弱までに抑えられている。このように、新たにそれぞれ並列抵抗を追加することで、図７の回路よりも温度特性を小さくできる。   Actual simulation values are shown in FIG. When VDD = 1.3V, N = 2 and R1 = 1.2kΩ, R2 = 76kΩ, R3 = 97kΩ, R4 = 2.00505kΩ, R5 = 35kΩ, R6 = 100kΩ, R7 = 10kΩ, Vref The values were 448.564 mV at −53 ° C., 448.3948 mV at −10 ° C., 448.4137 mV at 0 ° C., 448.4928 mV at 27 ° C., 448.446 mV at 107 ° C., and waved characteristics were obtained. The temperature fluctuation range is suppressed to less than 0.04%. Thus, by adding a new parallel resistor, the temperature characteristics can be made smaller than that of the circuit of FIG.

図１９は、図１０の回路から抵抗R1とR2を取り去ったものである。図１９のR1、R2は、図１０のR3、R4にそれぞれ対応する。図１９において、電流I1、I2、I3は等しいものとすると、

Figure 2009080786
となっている。 FIG. 19 is obtained by removing the resistors R1 and R2 from the circuit of FIG. R1 and R2 in FIG. 19 correspond to R3 and R4 in FIG. 10, respectively. In FIG. 19, assuming that the currents I1, I2, and I3 are equal,
Figure 2009080786
It has become.

得られる基準電圧Vrefは
Vref＝R3I3＝ΔVFR3/R1 (43)
と表わされる。 The resulting reference voltage Vref is
Vref = R 3 I 3 = ΔV F R 3 / R 1 (43)
It is expressed as

ここで、

Figure 2009080786
とも表わされる。 here,
Figure 2009080786
It is also expressed.

(44)式において、VTは絶対温度に比例するから、±76℃の温度変化では224/300〜1〜376/300まで変化する。この指数値は2.10995〜2.71828〜3.501997となり、―22.4％〜0％〜＋28.8％の変化率となる。しかし、±76℃の温度変化幅は152°であるから、変化率51.2％を温度変化幅で割ると高々−0.337％/℃に過ぎない。この程度の温度変化であれば、1/{1−VF2/(I1R2)}に持たせることが可能であるように思われる。 In the equation (44), V T is proportional to the absolute temperature, and therefore changes from 224/300 to 1 to 376/300 with a temperature change of ± 76 ° C. This index value is 2.10995 to 2.71828 to 3.501997, and the rate of change is -22.4% to 0% to + 28.8%. However, since the temperature change width of ± 76 ° C. is 152 °, the change rate of 51.2% divided by the temperature change width is only −0.337% / ° C. at most. It seems that 1 / {1-V F2 / (I 1 R 2 )} can be provided with such a temperature change.

すなわち、(44)式に示したΔVFの温度特性はln内が温度で変化するために2次の係数を持ち、各ダイオードの順方向電圧VF1、VF2は図１１にそれぞれ１点鎖線と２点鎖線で示すような関係にあり、VF1とVF2との差電圧ΔVFは温度が変化しても一定値を維持している。 That is, (44) the temperature characteristic of the [Delta] V F shown in formula has a second-order coefficients to the ln changes at temperature, the forward voltage VF1, VF2 of the diodes and chain line respectively one point in FIG. 11 2 The relationship is shown by the dotted line, and the difference voltage ΔVF between VF1 and VF2 maintains a constant value even if the temperature changes.

実際にシミュレーション値を図２０に示す。VDD＝1.3Vの時に、N=3に設定し、R1=6.8065kΩ、R2=120kΩ、R3=20kΩとした場合に、Vrefの値は−53℃で165.872mV、−10℃で165.602mV、0℃で165.637mV、27℃で165.77mV、107℃で165.592mVと、波打つ形の特性が得られた。温度変動幅は0.17％までに抑えられている。付け加えるなら、抵抗R1の挿入箇所を入れ替えて接地点に変更すれば、抵抗R1の他方の端子（接地される側の端子とは別の端子）からもトランジスタの温度非直線性が補償された56.4mVの基準電圧を得ることができる。ただし、定数を変更してもその電圧は高々数10mVから100数10mV、せいぜい200mVである。   Actual simulation values are shown in FIG. When VDD = 1.3V, N = 3, R1 = 6.8065kΩ, R2 = 120kΩ, R3 = 20kΩ, the value of Vref is 165.872mV at −53 ℃, 165.602mV at −10 ℃, 0 Wave-shaped characteristics of 165.637 mV at ℃, 165.77 mV at 27 ℃, and 165.592 mV at 107 ℃ were obtained. The temperature fluctuation range is limited to 0.17%. In addition, if the insertion point of the resistor R1 is replaced and changed to the ground point, the temperature nonlinearity of the transistor is compensated from the other terminal of the resistor R1 (a terminal different from the terminal on the ground side). A mV reference voltage can be obtained. However, even if the constant is changed, the voltage is at most several tens of mV to several hundred tens of mV, and at most 200 mV.

以上、詳しく説明したように、図１や図４に示した第１世代や第２世代の基準電圧回路と同様に、大して回路規模を増やすこともなく、また、図４に示した第２世代の基準電圧回路と同様に回路電流を大して増やすこともなく、ダイオードの温度非直線性を補償した第３世代の基準電圧回路が実現できることを示した。   As described in detail above, as in the case of the first generation and second generation reference voltage circuits shown in FIGS. 1 and 4, the circuit scale is not greatly increased, and the second generation shown in FIG. It has been shown that a third generation reference voltage circuit that compensates for the temperature nonlinearity of the diode can be realized without increasing the circuit current as in the case of the reference voltage circuit.

本発明は、こうした第３世代の基準電圧回路をさらに提案することにある。   The present invention further proposes such a third generation reference voltage circuit.

従来の基準電圧回路は下記記載の問題点を有している。   The conventional reference voltage circuit has the following problems.

第１の問題点は、ダイオードの温度非直線性の影響が顕著に現れる、ということである。その理由は、回路がダイオードの温度非直線性を補償する意図を持って構成されていないためである。   The first problem is that the influence of the temperature nonlinearity of the diode appears remarkably. The reason is that the circuit is not configured with the intention to compensate for the temperature nonlinearity of the diode.

第２の問題点は、ダイオードの温度非直線性を補償する回路を付加すると回路規模が大きくなる、ということである。その理由は、ダイオードと抵抗の組み合わせを変えることのみでダイオードの温度非直線性が補償できるように回路を工夫したためである。   The second problem is that adding a circuit that compensates for the temperature nonlinearity of the diode increases the circuit scale. The reason is that the circuit is devised so that the temperature nonlinearity of the diode can be compensated only by changing the combination of the diode and the resistor.

第３の問題点は、ダイオードの温度非直線性を補償する回路を付加すると消費電流が増える、ということである。その理由は、回路を付加せずに抵抗の挿入位置を変更したためである。   The third problem is that current consumption increases when a circuit for compensating for the temperature nonlinearity of the diode is added. The reason is that the insertion position of the resistor is changed without adding a circuit.

本発明の目的は、回路規模を増やさないでダイオードの持つ温度非直線性を補償した基準電圧を得、低電圧で動作する低消費電流の基準電圧回路を提供することにある。   An object of the present invention is to provide a reference voltage circuit with a low current consumption that operates at a low voltage by obtaining a reference voltage that compensates for temperature nonlinearity of a diode without increasing the circuit scale.

本発明においては、第１、第２、及び第３の電流−電圧変換回路と、
前記第１、第２、及び第３の電流−電圧変換回路に電流を供給するカレントミラー回路と、
前記第１の電流−電圧変換回路の所定の出力電圧と前記第２の電流−電圧変換回路の所定の出力電圧とが互いに等しくなるように制御する制御手段と、
を有し、
前記第３の電流−電圧変換回路の所定の電圧を基準電圧とし、
前記第１の電流−電圧変換回路は、ダイオードと、該ダイオードに並列接続された抵抗からなり、
前記第２の電流−電圧変換回路は、並列接続された複数のダイオードと、該複数のダイオードに並列接続された抵抗と、該複数のダイオードと抵抗の並列回路に直列接続された抵抗と、さらに、該並列回路と抵抗の直列回路に並列接続された抵抗からなり、
前記第３の電流−電圧変換回路は、抵抗からなる基準電圧発生回路が提供される。 In the present invention, first, second, and third current-voltage conversion circuits;
A current mirror circuit for supplying current to the first, second, and third current-voltage conversion circuits;
Control means for controlling the predetermined output voltage of the first current-voltage conversion circuit and the predetermined output voltage of the second current-voltage conversion circuit to be equal to each other;
Have
The predetermined voltage of the third current-voltage conversion circuit is set as a reference voltage,
The first current-voltage conversion circuit includes a diode and a resistor connected in parallel to the diode,
The second current-voltage conversion circuit includes a plurality of diodes connected in parallel, a resistor connected in parallel to the plurality of diodes, a resistor connected in series to a parallel circuit of the plurality of diodes and resistors, and A resistor connected in parallel to the parallel circuit and a series circuit of resistors,
The third current-voltage conversion circuit is provided with a reference voltage generation circuit including a resistor.

あるいは、本発明においては、
第１、第２、及び第３の電流−電圧変換回路と、
前記第１、第２、及び第３の電流−電圧変換回路に電流を供給するカレントミラー回路と、
前記第１の電流−電圧変換回路の所定の中間端子電圧と前記第２の電流−電圧変換回路の所定の中間端子電圧とが互いに等しくなるように制御する制御手段と、
を有し、
前記第３の電流−電圧変換回路の所定の電圧を基準電圧とし、
前記第１の電流−電圧変換回路は、ダイオードと、該ダイオードに並列接続された抵抗と、該ダイオードと抵抗の並列回路に直列接続された抵抗と、さらに、該並列回路と抵抗の直列回路に抵抗が並列接続され、前記並列接続された抵抗より前記第１の電流−電圧変換回路の中間端子電圧を出力する構成とし、
前記第２の電流−電圧変換回路は、並列接続された複数のダイオードと、該複数のダイオードに並列接続された抵抗と、該複数のダイオードと抵抗の並列回路に直列接続された抵抗と、さらに、該並列回路と抵抗の直列回路に抵抗が並列接続され、前記並列接続された抵抗より前記第２の電流−電圧変換回路の中間端子電圧を出力する構成とし、
前記第３の電流−電圧変換回路は、抵抗からなる。 Alternatively, in the present invention,
First, second and third current-voltage conversion circuits;
A current mirror circuit for supplying current to the first, second, and third current-voltage conversion circuits;
Control means for controlling the predetermined intermediate terminal voltage of the first current-voltage conversion circuit and the predetermined intermediate terminal voltage of the second current-voltage conversion circuit to be equal to each other;
Have
The predetermined voltage of the third current-voltage conversion circuit is set as a reference voltage,
The first current-voltage conversion circuit includes a diode, a resistor connected in parallel to the diode, a resistor connected in series to a parallel circuit of the diode and resistor, and a series circuit of the parallel circuit and resistor. A resistor is connected in parallel, and the intermediate terminal voltage of the first current-voltage conversion circuit is output from the parallel connected resistor.
The second current-voltage conversion circuit includes a plurality of diodes connected in parallel, a resistor connected in parallel to the plurality of diodes, a resistor connected in series to a parallel circuit of the plurality of diodes and resistors, and A resistor is connected in parallel to the series circuit of the parallel circuit and the resistor, and the intermediate terminal voltage of the second current-voltage conversion circuit is output from the parallel connected resistor.
The third current-voltage conversion circuit includes a resistor.

あるいは、本発明においては、
第１、第２、及び第３の電流−電圧変換回路と、
前記第１、第２、及び第３の電流−電圧変換回路に電流を供給するカレントミラー回路と、
前記第１の電流−電圧変換回路の所定の出力電圧と前記第２の電流−電圧変換回路の所定の出力電圧とが互いに等しくなるように制御する制御手段と、
を有し、
前記第３の電流−電圧変換回路の所定の電圧を基準電圧とし、
前記第１の電流−電圧変換回路は、ダイオードからなり、
前記第２の電流−電圧変換回路は、並列接続された複数のダイオードと、該複数のダイオードに並列接続された抵抗と、該複数のダイオードと抵抗の並列回路に直列接続された抵抗と、さらに、該並列回路と抵抗の直列回路に並列接続された抵抗からなり、
前記第３の電流−電圧変換回路は、抵抗からなる。 Alternatively, in the present invention,
First, second and third current-voltage conversion circuits;
A current mirror circuit for supplying current to the first, second, and third current-voltage conversion circuits;
Control means for controlling the predetermined output voltage of the first current-voltage conversion circuit and the predetermined output voltage of the second current-voltage conversion circuit to be equal to each other;
Have
The predetermined voltage of the third current-voltage conversion circuit is set as a reference voltage,
The first current-voltage conversion circuit comprises a diode,
The second current-voltage conversion circuit includes a plurality of diodes connected in parallel, a resistor connected in parallel to the plurality of diodes, a resistor connected in series to a parallel circuit of the plurality of diodes and resistors, and A resistor connected in parallel to the parallel circuit and a series circuit of resistors,
The third current-voltage conversion circuit includes a resistor.

あるいは、本発明においては、
第１、第２、及び第３の電流−電圧変換回路と、
前記第１、第２、及び第３の電流−電圧変換回路に電流を供給するカレントミラー回路と、
前記第１の電流−電圧変換回路の所定の出力電圧と前記第２の電流−電圧変換回路の所定の中間端子電圧とが互いに等しくなるように制御する制御手段と、
を有し、
前記第３の電流−電圧変換回路の所定の電圧を基準電圧とし、
前記第１の電流−電圧変換回路は、ダイオードからなり、
前記第２の電流−電圧変換回路は、並列接続された複数のダイオードと、該複数のダイオードに並列接続された抵抗と、該複数のダイオードと抵抗の並列回路に直列接続された抵抗と、さらに、該並列回路と抵抗の直列回路に抵抗が並列接続され、前記並列接続された抵抗より前記第２の電流−電圧変換回路の中間端子電圧を出力する構成とし、
前記第３の電流−電圧変換回路は、抵抗からなる。 Alternatively, in the present invention,
First, second and third current-voltage conversion circuits;
A current mirror circuit for supplying current to the first, second, and third current-voltage conversion circuits;
Control means for controlling the predetermined output voltage of the first current-voltage conversion circuit and the predetermined intermediate terminal voltage of the second current-voltage conversion circuit to be equal to each other;
Have
The predetermined voltage of the third current-voltage conversion circuit is set as a reference voltage,
The first current-voltage conversion circuit comprises a diode,
The second current-voltage conversion circuit includes a plurality of diodes connected in parallel, a resistor connected in parallel to the plurality of diodes, a resistor connected in series to a parallel circuit of the plurality of diodes and resistors, and A resistor is connected in parallel to the series circuit of the parallel circuit and the resistor, and the intermediate terminal voltage of the second current-voltage conversion circuit is output from the parallel connected resistor.
The third current-voltage conversion circuit includes a resistor.

あるいは、本発明においては、
前記制御手段は、２つの電圧を正相入力端子と逆相入力端子より入力し、出力端子が、対応する前記カレントミラー回路の共通ゲートに接続された演算増幅器（OP amp）よりなる。 Alternatively, in the present invention,
The control means inputs two voltages from a positive phase input terminal and a negative phase input terminal, and an output terminal is composed of an operational amplifier (OP amp) connected to the common gate of the corresponding current mirror circuit.

あるいは、本発明においては、前記制御手段は、対応する前記カレントミラー回路と前記電流−電圧変換回路間に配置されたカレントミラー回路よりなる。   Alternatively, in the present invention, the control means includes a current mirror circuit disposed between the corresponding current mirror circuit and the current-voltage conversion circuit.

あるいは、本発明においては、前記ダイオードは、ダイオード接続されたバイポーラジャンクショントランジスタよりなる。   Alternatively, in the present invention, the diode is a diode-connected bipolar junction transistor.

あるいは、本発明においては、第１、第２のバイポーラトランジスタを含む非線形カレントミラー回路と、
前記非線形カレントミラー回路の出力に接続される第３のバイポーラトランジスタと
出力抵抗と
前記非線形カレントミラー回路と前記第３のバイポーラトランジスタと前記出力抵抗に電流を供給する線形カレントミラー回路と、
前記非線形カレントミラー回路の入力端子電圧と出力端子電圧とが互いに等しくなるように制御する制御手段としての差動増幅器（OP amp）と、
を有し、
前記出力抵抗の所定の端子電圧を基準電圧とする。 Alternatively, in the present invention, a nonlinear current mirror circuit including first and second bipolar transistors,
A third bipolar transistor connected to the output of the nonlinear current mirror circuit, an output resistor, a linear current mirror circuit for supplying current to the nonlinear current mirror circuit, the third bipolar transistor, and the output resistor;
A differential amplifier (OP amp) as a control means for controlling the input terminal voltage and the output terminal voltage of the nonlinear current mirror circuit to be equal to each other;
Have
A predetermined terminal voltage of the output resistor is set as a reference voltage.

あるいは、本発明においては、前記第３のバイポーラトランジスタとそれにに電流を供給するカレントミラー回路を削除する。   Alternatively, in the present invention, the third bipolar transistor and the current mirror circuit that supplies current thereto are deleted.

あるいは、本発明においては、第１、第２のバイポーラトランジスタを含む非線形カレントミラー回路と、
前記非線形カレントミラー回路の出力に接続される第３のバイポーラトランジスタと、
出力抵抗と、
前記非線形カレントミラー回路と前記出力抵抗に電流を供給する線形カレントミラー回路と、
を有し、
前記線形カレントミラー回路が前記第３のバイポーラトランジスタで駆動され、前記出力抵抗の所定の端子電圧を基準電圧とする。 Alternatively, in the present invention, a nonlinear current mirror circuit including first and second bipolar transistors,
A third bipolar transistor connected to the output of the nonlinear current mirror circuit;
Output resistance,
A linear current mirror circuit for supplying current to the nonlinear current mirror circuit and the output resistor;
Have
The linear current mirror circuit is driven by the third bipolar transistor, and a predetermined terminal voltage of the output resistor is used as a reference voltage.

あるいは、本発明においては、第１、第２のバイポーラトランジスタを含む非線形カレントミラー回路と、
出力抵抗と、
前記非線形カレントミラー回路と前記出力抵抗に電流を供給する線形カレントミラー回路と、
を有し、
前記線形カレントミラー回路が前記非線形カレントミラー回路の出力電流で駆動されることで自己バイアスされ、前記出力抵抗の所定の端子電圧を基準電圧とする。 Alternatively, in the present invention, a nonlinear current mirror circuit including first and second bipolar transistors,
Output resistance,
A linear current mirror circuit for supplying current to the nonlinear current mirror circuit and the output resistor;
Have
The linear current mirror circuit is self-biased by being driven by the output current of the nonlinear current mirror circuit, and a predetermined terminal voltage of the output resistor is used as a reference voltage.

あるいは、本発明においては、
第１、第２のバイポーラトランジスタを含む非線形カレントミラー回路と、
出力抵抗と、
前記非線形カレントミラー回路に電流を供給する線形カレントミラー回路と、
を有し、
前記線形カレントミラー回路が前記非線形カレントミラー回路の出力電流で駆動されることで自己バイアスされ、前記出力抵抗を介して接地され、前記出力抵抗の端子電圧を基準電圧とする。 Alternatively, in the present invention,
A non-linear current mirror circuit including first and second bipolar transistors;
Output resistance,
A linear current mirror circuit for supplying current to the nonlinear current mirror circuit;
Have
The linear current mirror circuit is self-biased by being driven by the output current of the nonlinear current mirror circuit, is grounded via the output resistor, and the terminal voltage of the output resistor is used as a reference voltage.

あるいは、本発明においては、
第１、第２、及び第３の電流−電圧変換回路と、
前記第１、及び第２の電流−電圧変換回路に電流を供給するカレントミラー回路と、
前記第１の電流−電圧変換回路の所定の出力電圧と前記第２の電流−電圧変換回路の所定の出力電圧とが互いに等しくなるように制御する制御手段と、
を有し、
前記第１、第２の電流−電圧変換回路に直列接続されて接地される前記第３の電流−電圧変換回路の端子電圧を基準電圧とし、
前記第１の電流−電圧変換回路は、ダイオード、あるいはダイオードと抵抗の組み合わせからなり、
前記第２の電流−電圧変換回路は、並列接続された複数のダイオードと抵抗の組み合わせからなり、
前記第３の電流−電圧変換回路は、抵抗からなる。 Alternatively, in the present invention,
First, second and third current-voltage conversion circuits;
A current mirror circuit for supplying current to the first and second current-voltage conversion circuits;
Control means for controlling the predetermined output voltage of the first current-voltage conversion circuit and the predetermined output voltage of the second current-voltage conversion circuit to be equal to each other;
Have
The terminal voltage of the third current-voltage conversion circuit connected in series to the first and second current-voltage conversion circuits and grounded is used as a reference voltage,
The first current-voltage conversion circuit includes a diode or a combination of a diode and a resistor.
The second current-voltage conversion circuit comprises a combination of a plurality of diodes and resistors connected in parallel,
The third current-voltage conversion circuit includes a resistor.

あるいは、本発明においては、
第１、第２、及び第３の電流−電圧変換回路と、
前記第１、及び第２の電流−電圧変換回路に電流を供給する第１のカレントミラー回路と、
前記第１のカレントミラー回路を自己バイアスする第2のカレントミラー回路と、
を有し、
前記第１、第２の電流−電圧変換回路に直列接続されて接地される前記第３の電流−電圧変換回路の端子電圧を基準電圧とし、
前記第１の電流−電圧変換回路は、ダイオード、あるいはダイオードと抵抗の組み合わせからなり、
前記第２の電流−電圧変換回路は、並列接続された複数のダイオードと抵抗の組み合わせからなり、
前記第３の電流−電圧変換回路は、抵抗からなる。 Alternatively, in the present invention,
First, second and third current-voltage conversion circuits;
A first current mirror circuit for supplying current to the first and second current-voltage conversion circuits;
A second current mirror circuit for self-biasing the first current mirror circuit;
Have
The terminal voltage of the third current-voltage conversion circuit connected in series to the first and second current-voltage conversion circuits and grounded is used as a reference voltage,
The first current-voltage conversion circuit includes a diode or a combination of a diode and a resistor.
The second current-voltage conversion circuit comprises a combination of a plurality of diodes and resistors connected in parallel,
The third current-voltage conversion circuit includes a resistor.

あるいは、本発明においては、
第１、第２、第３、第４、及び第５の電流−電圧変換回路と、
前記第１、及び第２の電流−電圧変換回路にそれぞれ電流を供給する第1、第2のトランジスタはそれぞれのゲートが共通接続されて第１のカレントミラー回路を構成し、
前記第１のトランジスタに流れる電流を第3のトランジスタに流し込む第2カレントミラー回路と、
前記第2のトランジスタに流れる電流を第4のトランジスタに流し込む第3カレントミラー回路と、
前記第3、第4のトランジスタからそれぞれ電流が供給される第４、第５の電流−電圧変換回路と
を有し、
前記第3、第4のトランジスタはそれぞれゲートが共通接続されて第4のカレントミラー回路を構成し、
前記第3のトランジスタのドレインは前記第1、第2のトランジスタの共通ゲートに接続され、
前記第1、第2、第4、第5の電流−電圧変換回路に直列接続されて接地される前記第３の電流−電圧変換回路の端子電圧を基準電圧とし、
前記第１の電流−電圧変換回路は、ダイオード、あるいはダイオードと抵抗の組み合わせからなり、
前記第２の電流−電圧変換回路は、並列接続された複数のダイオードと抵抗の組み合わせからなり、
前記第３の電流−電圧変換回路は、抵抗からなり、
前記第4、第5の電流−電圧変換回路は前記第１の電流−電圧変換回路と同じである。 Alternatively, in the present invention,
First, second, third, fourth, and fifth current-voltage conversion circuits;
The first and second transistors for supplying current to the first and second current-voltage conversion circuits respectively have gates connected in common to form a first current mirror circuit;
A second current mirror circuit for flowing a current flowing through the first transistor into a third transistor;
A third current mirror circuit for flowing a current flowing through the second transistor into the fourth transistor;
And fourth and fifth current-voltage conversion circuits to which currents are respectively supplied from the third and fourth transistors,
The gates of the third and fourth transistors are connected in common to form a fourth current mirror circuit,
The drain of the third transistor is connected to the common gate of the first and second transistors,
A terminal voltage of the third current-voltage conversion circuit connected in series to the first, second, fourth, and fifth current-voltage conversion circuits and grounded is set as a reference voltage,
The first current-voltage conversion circuit includes a diode or a combination of a diode and a resistor.
The second current-voltage conversion circuit comprises a combination of a plurality of diodes and resistors connected in parallel,
The third current-voltage conversion circuit comprises a resistor,
The fourth and fifth current-voltage conversion circuits are the same as the first current-voltage conversion circuit.

あるいは、本発明においては、
第１、第２、第３、及び第４の電流−電圧変換回路と、
前記第１、第２、及び第３の電流−電圧変換回路にそれぞれ電流を供給する第1、第2、第3のトランジスタはそれぞれのゲートが共通接続されて第１のカレントミラー回路を構成し、
前記第1、第2のトランジスタを自己バイアスする第2のカレントミラー回路を有し、
前記第2のカレントミラー回路の出力信号で制御され、前記第3のトランジスタにカスコード接続される第4のトランジスタを有し、
前記第2のカレントミラー回路は非線形カレントミラー回路（逆ワイドラーカレントミラー回路）からなり、
前記第1、第2、第4の電流−電圧変換回路に直列接続されて接地される前記第３の電流−電圧変換回路の端子電圧を基準電圧とし、
前記第１の電流−電圧変換回路は、ダイオード、あるいはダイオードと抵抗の組み合わせからなり、
前記第２の電流−電圧変換回路は、並列接続された複数のダイオードと抵抗の組み合わせからなり、
前記第３の電流−電圧変換回路は、抵抗からなり、
前記第4の電流−電圧変換回路は前記第１の電流−電圧変換回路と同じである。 Alternatively, in the present invention,
First, second, third and fourth current-voltage conversion circuits;
The first, second, and third transistors that supply current to the first, second, and third current-voltage conversion circuits, respectively, have gates connected in common to form a first current mirror circuit. ,
A second current mirror circuit for self-biasing the first and second transistors;
A fourth transistor controlled by an output signal of the second current mirror circuit and cascode-connected to the third transistor;
The second current mirror circuit comprises a non-linear current mirror circuit (inverse Wideler current mirror circuit),
The terminal voltage of the third current-voltage conversion circuit connected in series to the first, second, and fourth current-voltage conversion circuits and grounded is used as a reference voltage,
The first current-voltage conversion circuit includes a diode or a combination of a diode and a resistor.
The second current-voltage conversion circuit comprises a combination of a plurality of diodes and resistors connected in parallel,
The third current-voltage conversion circuit comprises a resistor,
The fourth current-voltage conversion circuit is the same as the first current-voltage conversion circuit.

あるいは、本発明においては、
第１、第２のバイポーラトランジスタを含む非線形カレントミラー回路と、
第3のバイポーラトランジスタと、
演算増幅器(OP amp)と、
出力抵抗と、
前記非線形カレントミラー回路に電流を供給する線形カレントミラー回路と、
を有し、
前記線形カレントミラー回路が前記非線形カレントミラー回路の出力電流で駆動されることで自己バイアスされ、
前記演算増幅器(OP amp)の逆相入力端子と正相入力端子はそれぞれ前記非線形カレントミラー回路の入力端子と出力端子に接続され、出力端子で前記線形カレントミラー回路を制御して前記非線形カレントミラー回路の入力端子電圧と出力端子電圧が等しくなるように動作し、
前記非線形カレントミラー回路と前記第3のバイポーラトランジスタに流れる電流が前記出力抵抗を介して流れ、前記出力抵抗の所定の端子電圧を基準電圧とすることを特徴とする。 Alternatively, in the present invention,
A non-linear current mirror circuit including first and second bipolar transistors;
A third bipolar transistor;
An operational amplifier (OP amp),
Output resistance,
A linear current mirror circuit for supplying current to the nonlinear current mirror circuit;
Have
The linear current mirror circuit is self-biased by being driven by the output current of the nonlinear current mirror circuit,
The operational amplifier (OP amp) has a negative phase input terminal and a positive phase input terminal connected to an input terminal and an output terminal of the nonlinear current mirror circuit, respectively, and the linear current mirror circuit is controlled by an output terminal to control the nonlinear current mirror. Operates so that the input terminal voltage and output terminal voltage of the circuit are equal,
A current flowing through the nonlinear current mirror circuit and the third bipolar transistor flows through the output resistor, and a predetermined terminal voltage of the output resistor is used as a reference voltage.

あるいは、本発明においては、
第１、第２のバイポーラトランジスタを含む非線形カレントミラー回路と、
第3のバイポーラトランジスタと、
出力抵抗と、
前記第3のバイポーラトランジスタに流れる電流に比例するか、あるいは等しい電流を前記非線形カレントミラー回路に供給する線形カレントミラー回路と、
を有し、
前記線形カレントミラー回路が前記非線形カレントミラー回路の出力電流で駆動されることで自己バイアスされ、
前記非線形カレントミラー回路と前記第3のバイポーラトランジスタに流れる電流が前記出力抵抗を介して流れ、前記出力抵抗の所定の端子電圧を基準電圧とすることを特徴とする。 Alternatively, in the present invention,
A non-linear current mirror circuit including first and second bipolar transistors;
A third bipolar transistor;
Output resistance,
A linear current mirror circuit that supplies a current that is proportional to or equal to the current flowing through the third bipolar transistor to the nonlinear current mirror circuit;
Have
The linear current mirror circuit is self-biased by being driven by the output current of the nonlinear current mirror circuit,
A current flowing through the nonlinear current mirror circuit and the third bipolar transistor flows through the output resistor, and a predetermined terminal voltage of the output resistor is used as a reference voltage.

あるいは、本発明においては、
エミッタ面積比が１：N（N＞0）の第1、第2のバイポーラトランジスタのベースが共通接続されて出力端子を構成し、前記第2のバイポーラトランジスタのベースとコレクタが共通接続され、ベース−エミッタ間には第１の抵抗が挿入され、
前記第１のバイポーラトランジスタのエミッタと前記第2のバイポーラトランジスタのエミッタ間には第2の抵抗が挿入され、
前記第１のバイポーラトランジスタのエミッタは第3の抵抗を介して接地され、
前記第1、第2のバイポーラトランジスタがカレントミラー回路により自己バイアスされる。 Alternatively, in the present invention,
The bases of the first and second bipolar transistors having an emitter area ratio of 1: N (N> 0) are connected in common to form an output terminal, and the base and collector of the second bipolar transistor are connected in common. A first resistor is inserted between the emitter and
A second resistor is inserted between the emitter of the first bipolar transistor and the emitter of the second bipolar transistor;
The emitter of the first bipolar transistor is grounded via a third resistor;
The first and second bipolar transistors are self-biased by a current mirror circuit.

あるいは、本発明においては、
第１のダイオードと、
並列接続された複数のダイオードからなる第2のダイオードと、
前記第2のダイオードに並列接続される第１の抵抗と
前記第2のダイオードと前記第１の抵抗に直列接続される第2の抵抗と
第3の抵抗と第3のダイオードが直列接続されてなる出力回路と
前記第１のダイオードと前記第2のダイオードと前記第1、および第2の抵抗と前記出力回路に電流を供給する線形カレントミラー回路と、
前記第１のダイオード端子電圧と前記第2のダイオードと前記第1、および第2の抵抗の端子電圧とが互いに等しくなるように制御する制御手段としての差動増幅器（OP amp）と、
を有し、
前記出力回路の所定の端子電圧を基準電圧とする。 Alternatively, in the present invention,
A first diode;
A second diode comprising a plurality of diodes connected in parallel;
A first resistor connected in parallel to the second diode, a second resistor connected in series to the second diode, the first resistor, a third resistor, and a third diode connected in series; An output circuit, a first current diode, a second diode, the first and second resistors, and a linear current mirror circuit that supplies current to the output circuit;
A differential amplifier (OP amp) as control means for controlling the first diode terminal voltage, the second diode, and the terminal voltages of the first and second resistors to be equal to each other;
Have
A predetermined terminal voltage of the output circuit is set as a reference voltage.

あるいは、本発明においては、
第１のダイオードと、
並列接続された複数のダイオードからなる第2のダイオードと、
前記第2のダイオードに並列接続される第１の抵抗と、
前記第2のダイオードと前記第１の抵抗に直列接続される第2の抵抗と、
第3の抵抗と第3のダイオードが直列接続され、さらに第4の抵抗は並列接続されてなる出力回路と
前記第１のダイオードと前記第2のダイオードと前記第1、および第2の抵抗と前記出力回路に電流を供給する線形カレントミラー回路と、
前記第１のダイオード端子電圧と前記第2のダイオードと前記第1、および第2の抵抗の端子電圧とが互いに等しくなるように制御する制御手段としての差動増幅器（OP amp）と、
を有し、
前記出力回路の所定の端子電圧を基準電圧とする。 Alternatively, in the present invention,
A first diode;
A second diode comprising a plurality of diodes connected in parallel;
A first resistor connected in parallel to the second diode;
A second resistor connected in series with the second diode and the first resistor;
An output circuit in which a third resistor and a third diode are connected in series, and a fourth resistor is connected in parallel; the first diode, the second diode, the first and second resistors; A linear current mirror circuit for supplying current to the output circuit;
A differential amplifier (OP amp) as control means for controlling the first diode terminal voltage, the second diode, and the terminal voltages of the first and second resistors to be equal to each other;
Have
A predetermined terminal voltage of the output circuit is set as a reference voltage.

あるいは、本発明においては、
第１のダイオードと、
並列接続された複数のダイオードからなる第2のダイオードと、
前記第2のダイオードに並列接続される第１の抵抗と、
前記第2のダイオードと前記第１の抵抗に直列接続される第2の抵抗と、
前記第１のダイオードに直列接続される第3の抵抗と前記第2のダイオードと、前記第1、および第2の抵抗に直列接続される第４の抵抗と、
前記第3と第4の抵抗に出力が接続され、前記第１のダイオード端子電圧と前記第2のダイオードと前記第1、および第2の抵抗の端子電圧とが互いに等しくなるように制御する制御手段としての差動増幅器（OP amp）と、
を有し、
前記差動増幅器（OP amp）の出力電圧を基準電圧とする。 Alternatively, in the present invention,
A first diode;
A second diode comprising a plurality of diodes connected in parallel;
A first resistor connected in parallel to the second diode;
A second resistor connected in series with the second diode and the first resistor;
A third resistor connected in series to the first diode and the second diode; a fourth resistor connected in series to the first and second resistors;
Control for connecting an output to the third and fourth resistors and controlling the first diode terminal voltage, the second diode, and the terminal voltages of the first and second resistors to be equal to each other A differential amplifier (OP amp) as a means,
Have
The output voltage of the differential amplifier (OP amp) is used as a reference voltage.

あるいは、本発明においては、
エミッタ面積比が１：N（N＞0）の第1、第2のバイポーラトランジスタのエミッタが共通接続されて定電流源で駆動され、
前記第１のバイポーラトランジスタのベースは第1、第2の抵抗によりエミッタ−接地間の分圧電圧が印加され、
前記第2のバイポーラトランジスタのベースとコレクタは共通接続されて出力端子を構成し、ベース−エミッタ間には第3の抵抗が挿入され、
前記第1、第2のバイポーラトランジスタがカレントミラー回路により自己バイアスされる。 Alternatively, in the present invention,
The emitters of the first and second bipolar transistors having an emitter area ratio of 1: N (N> 0) are connected in common and driven by a constant current source,
A divided voltage between the emitter and the ground is applied to the base of the first bipolar transistor by the first and second resistors,
The base and collector of the second bipolar transistor are connected in common to form an output terminal, and a third resistor is inserted between the base and emitter,
The first and second bipolar transistors are self-biased by a current mirror circuit.

本発明において、前記非線形カレントミラー回路を備えた構成では、前記非線形カレントミラー回路において、
前記第１のバイポーラトランジスタのコレクタとベースが接続され、ベースとエミッタ間に第１の抵抗が接続され、エミッタは第２の抵抗を介して接地され、
前記第２のバイポーラトランジスタのベースは前記第１のバイポーラトランジスタのベースに接続され、エミッタは接地され、
前記第１、第２のバイポーラトランジスタのエミッタ面積比はN：１とされ、
前記第１、第２のバイポーラトランジスタのコレクタが前記非線形カレントミラー回路の入力端子と出力端子をそれぞれ構成する。
あるいは、前記非線形カレントミラー回路が出力抵抗を介して接地される構成の場合、
前記第１のバイポーラトランジスタのコレクタとベースが接続され、ベースとエミッタ間に第１の抵抗が接続され、エミッタは第２の抵抗を介して前記出力抵抗の一端に接続され、
前記第２のバイポーラトランジスタのベースは前記第１のバイポーラトランジスタのベースに接続され、エミッタは前記出力抵抗の一端に接続される。 In the present invention, in the configuration including the nonlinear current mirror circuit, in the nonlinear current mirror circuit,
A collector and a base of the first bipolar transistor are connected, a first resistor is connected between the base and the emitter, and the emitter is grounded via a second resistor;
The base of the second bipolar transistor is connected to the base of the first bipolar transistor, the emitter is grounded,
The emitter area ratio of the first and second bipolar transistors is N: 1,
The collectors of the first and second bipolar transistors constitute the input terminal and the output terminal of the nonlinear current mirror circuit, respectively.
Alternatively, when the nonlinear current mirror circuit is configured to be grounded via an output resistor,
A collector and a base of the first bipolar transistor are connected; a first resistor is connected between the base and the emitter; an emitter is connected to one end of the output resistor via a second resistor;
The base of the second bipolar transistor is connected to the base of the first bipolar transistor, and the emitter is connected to one end of the output resistor.

あるいは、本発明において、前記非線形カレントミラー回路を備えた構成では、前記非線形カレントミラー回路において、
前記第１のバイポーラトランジスタのコレクタとベースが接続され、エミッタは直列接続された第１の抵抗と第２の抵抗を介して接地され、ベースと、前記第１の抵抗と第２の抵抗の接続点の間に第３の抵抗が接続され、
前記第２のバイポーラトランジスタのベースは前記第１のバイポーラトランジスタのベースに接続され、エミッタは接地され、
前記第１、第２のバイポーラトランジスタのエミッタ面積比はN：１とされ、
前記第１、第２のバイポーラトランジスタのコレクタが前記非線形カレントミラー回路の入力端子と出力端子をそれぞれ構成する。
あるいは、前記非線形カレントミラー回路が出力抵抗を介して接地される構成の場合、前記非線形カレントミラー回路において、
前記第１のバイポーラトランジスタのコレクタとベースが接続され、エミッタは直列接続された第１の抵抗と第２の抵抗を介して前記出力抵抗の一端に接続され、ベースと、前記第１の抵抗と第２の抵抗の接続点の間に第３の抵抗が接続され、
前記第２のバイポーラトランジスタのベースは前記第１のバイポーラトランジスタのベースに接続され、エミッタは前記出力抵抗の一端に接続される。 Alternatively, in the present invention, in the configuration including the nonlinear current mirror circuit, in the nonlinear current mirror circuit,
The collector and base of the first bipolar transistor are connected, the emitter is grounded via a first resistor and a second resistor connected in series, and the base is connected to the first resistor and the second resistor. A third resistor is connected between the points,
The base of the second bipolar transistor is connected to the base of the first bipolar transistor, the emitter is grounded,
The emitter area ratio of the first and second bipolar transistors is N: 1,
The collectors of the first and second bipolar transistors constitute the input terminal and the output terminal of the nonlinear current mirror circuit, respectively.
Alternatively, in the case where the nonlinear current mirror circuit is configured to be grounded via an output resistor, in the nonlinear current mirror circuit,
The collector and base of the first bipolar transistor are connected, the emitter is connected to one end of the output resistor via a first resistor and a second resistor connected in series, and the base, the first resistor, A third resistor is connected between the connection points of the second resistors,
The base of the second bipolar transistor is connected to the base of the first bipolar transistor, and the emitter is connected to one end of the output resistor.

あるいは、本発明において、前記非線形カレントミラー回路を備えた構成では、前記非線形カレントミラー回路において、
前記第１のバイポーラトランジスタのコレクタとベースが接続され、ベースとエミッタ間に第１の抵抗が接続され、エミッタは第２の抵抗を介して接地され、さらにコレクタは第３の抵抗を介して接地され、
前記第２のバイポーラトランジスタのベースは前記第１のバイポーラトランジスタのベースに接続され、エミッタは接地され、
前記第１、第２のバイポーラトランジスタのエミッタ面積比はN：１とされ、
前記第１、第２のバイポーラトランジスタのコレクタが前記非線形カレントミラー回路の入力端子と出力端子をそれぞれ構成する。あるいは、前記非線形カレントミラー回路が出力抵抗を介して接地される構成の場合、前記非線形カレントミラー回路において、
前記第１のバイポーラトランジスタのコレクタとベースが接続され、ベースとエミッタ間に第１の抵抗が接続され、エミッタは第２の抵抗を介して前記出力抵抗の一端に接続され、さらにコレクタは第３の抵抗を介して前記出力抵抗の一端に接続され、
前記第２のバイポーラトランジスタのベースは前記第１のバイポーラトランジスタのベースに接続され、エミッタは前記出力抵抗の一端に接続される。 Alternatively, in the present invention, in the configuration including the nonlinear current mirror circuit, in the nonlinear current mirror circuit,
The collector and base of the first bipolar transistor are connected, a first resistor is connected between the base and emitter, the emitter is grounded via a second resistor, and the collector is grounded via a third resistor. And
The base of the second bipolar transistor is connected to the base of the first bipolar transistor, the emitter is grounded,
The emitter area ratio of the first and second bipolar transistors is N: 1,
The collectors of the first and second bipolar transistors constitute the input terminal and the output terminal of the nonlinear current mirror circuit, respectively. Alternatively, in the case where the nonlinear current mirror circuit is configured to be grounded via an output resistor, in the nonlinear current mirror circuit,
The collector and base of the first bipolar transistor are connected, a first resistor is connected between the base and emitter, the emitter is connected to one end of the output resistor via a second resistor, and the collector is third Is connected to one end of the output resistor via a resistor of
The base of the second bipolar transistor is connected to the base of the first bipolar transistor, and the emitter is connected to one end of the output resistor.

あるいは、本発明において、前記非線形カレントミラー回路を備えた構成では、前記非線形カレントミラー回路において、
前記第１のバイポーラトランジスタのエミッタは接地され、コレクタは、前記第２のバイポーラトランジスタのベースに接続されるとともに、第１の抵抗の一端に接続され、前記第１の抵抗の他端は前記第１のバイポーラトランジスタのベースに接続され、
前記第２のバイポーラトランジスタのエミッタは接地され、
前記第１、第２のバイポーラトランジスタのエミッタ面積比は１：Nとされ、
前記第１の抵抗の他端と前記第２のバイポーラトランジスタのコレクタが前記非線形カレントミラー回路の入力端子と出力端子をそれぞれ構成する。あるいは、前記非線形カレントミラー回路が出力抵抗を介して接地される構成の場合、前記非線形カレントミラー回路において、前記第１のバイポーラトランジスタのエミッタは前記出力抵抗の一端に接続され、コレクタは、前記第２のバイポーラトランジスタのベースに接続されるとともに、第１の抵抗の一端に接続され、前記第１の抵抗の他端は前記第１のバイポーラトランジスタのベースに接続され、前記第２のバイポーラトランジスタのエミッタは前記出力抵抗の一端に接続される。 Alternatively, in the present invention, in the configuration including the nonlinear current mirror circuit, in the nonlinear current mirror circuit,
The emitter of the first bipolar transistor is grounded, the collector is connected to the base of the second bipolar transistor, and is connected to one end of a first resistor, and the other end of the first resistor is connected to the first resistor. Connected to the base of one bipolar transistor,
The emitter of the second bipolar transistor is grounded;
The emitter area ratio of the first and second bipolar transistors is 1: N.
The other end of the first resistor and the collector of the second bipolar transistor constitute an input terminal and an output terminal of the nonlinear current mirror circuit, respectively. Alternatively, when the nonlinear current mirror circuit is grounded via an output resistor, the emitter of the first bipolar transistor is connected to one end of the output resistor in the nonlinear current mirror circuit, and a collector is connected to the first resistor. And the other end of the first resistor is connected to the base of the first bipolar transistor, and is connected to the base of the first bipolar transistor. The emitter is connected to one end of the output resistor.

本発明によれば、温度変動幅を小さくできる。あるいは、温度変動幅を最小化することが可能である。その理由は、本発明においては、ダイオードの温度非直線性を補償した電流を発生させているからである。本発明によれば、低電圧で動作させることができる。その理由は、本発明においては、出力電圧が低電圧値に設定できるからである。   According to the present invention, the temperature fluctuation range can be reduced. Alternatively, the temperature fluctuation range can be minimized. This is because the present invention generates a current that compensates for the temperature nonlinearity of the diode. According to the present invention, it can be operated at a low voltage. The reason is that in the present invention, the output voltage can be set to a low voltage value.

次に、本発明の実施の形態について図面を参照して詳細に説明する。   Next, embodiments of the present invention will be described in detail with reference to the drawings.

＜実施例１＞
図２１は、本発明請求項１に記載されたＣＭＯＳ基準電圧発生回路の構成を一部をブロック化し、一般化して示した回路図である。実は、この図２１は、これまでの従来回路である図１、図４、図８、図１０、図１３、図１５、図１８、図１９の全てに適用できる。 <Example 1>
FIG. 21 is a circuit diagram showing a part of the configuration of the CMOS reference voltage generating circuit according to the first aspect of the present invention in a block form. In fact, this FIG. 21 can be applied to all of the conventional circuits of FIG. 1, FIG. 4, FIG. 8, FIG. 10, FIG.

図２１を参照すると、この基準電圧発生回路は、第１の電流−電圧変換回路(I-V1)、第２の電流−電圧変換回路(I-V2)、第３の電流−電圧変換回路(I-V3)のそれぞれに抵抗とダイオードからなる、あるいは抵抗のみからなるネットワークを組み込むことで上述した回路が導け出せる。この種の無駄を省いて回路規模や消費電流に留意した多くの回路に適用できる汎用性の高い回路トポロジを有している。   Referring to FIG. 21, the reference voltage generation circuit includes a first current-voltage conversion circuit (I-V1), a second current-voltage conversion circuit (I-V2), and a third current-voltage conversion circuit ( By incorporating a network consisting of resistors and diodes or resistors only into each of I-V3), the circuit described above can be derived. It has a highly versatile circuit topology that can be applied to many circuits that eliminate this kind of waste and pay attention to the circuit scale and current consumption.

図２１において、第１の電流−電圧変換回路(I-V1)には電流I1が流し込まれて端子電圧VAを発生し、第２の電流−電圧変換回路(I-V2)には電流I2が流し込まれて端子電圧VBを発生し、第３の電流−電圧変換回路(I-V3)には電流I3が流し込まれて端子電圧が基準電圧Vrefとして出力される。   In FIG. 21, the current I1 flows into the first current-voltage conversion circuit (I-V1) to generate the terminal voltage VA, and the current I2 flows into the second current-voltage conversion circuit (I-V2). The terminal voltage VB is generated by flowing into the third current-voltage conversion circuit (I-V3) and the terminal voltage is output as the reference voltage Vref.

第１の電流−電圧変換回路(I-V1)、第２の電流−電圧変換回路(I-V2)、第３の電流−電圧変換回路(I-V3)にそれぞれ供給される電流I1、I2および電流I3は、ソースが電源VDDに接続されゲートが共通接続されたpチャネルMOSトランジスタM1、M2、M3のドレインからそれぞれ供給される。MOSトランジスタM1、M2、M3は、カレントミラー回路を構成する。   Currents I1 and I2 supplied to the first current-voltage conversion circuit (I-V1), the second current-voltage conversion circuit (I-V2), and the third current-voltage conversion circuit (I-V3), respectively. The current I3 is supplied from the drains of the p-channel MOS transistors M1, M2, and M3 whose sources are connected to the power supply VDD and whose gates are commonly connected. MOS transistors M1, M2, and M3 form a current mirror circuit.

OP amp(AP1)の出力端子は、MOSトランジスタM1、M2、M3の共通ゲートに接続され、OP amp(AP1)の出力電圧でMOSトランジスタM1、M2、M3の共通ゲートの電圧が制御されている。   The output terminal of OP amp (AP1) is connected to the common gate of MOS transistors M1, M2, and M3, and the voltage of the common gate of MOS transistors M1, M2, and M3 is controlled by the output voltage of OP amp (AP1) .

OP amp(AP1)の逆相入力端子（-）は第１の電流−電圧変換回路(I-V1)の出力端に接続され、正相入力端子（+）は第2の電流−電圧変換回路(I-V2)の出力端に接続されている。このOP amp(AP1)により、第１の電流−電圧変換回路(I-V1)の端子電圧VAと第2の電流−電圧変換回路(I-V2)の端子電圧VBとが等しい電圧になるように制御される。   The OP amp (AP1) 's negative phase input terminal (-) is connected to the output terminal of the first current-voltage conversion circuit (I-V1), and the positive phase input terminal (+) is the second current-voltage conversion circuit. It is connected to the output terminal of (I-V2). By this OP amp (AP1), the terminal voltage VA of the first current-voltage conversion circuit (I-V1) and the terminal voltage VB of the second current-voltage conversion circuit (I-V2) become equal to each other. Controlled.

また、基準電圧Vrefは、MOSトランジスタM３からの電流I3を受ける第３の電流−電圧変換回路(I-V3)の端子電圧として現れる。   The reference voltage Vref appears as a terminal voltage of the third current-voltage conversion circuit (I-V3) that receives the current I3 from the MOS transistor M3.

第１の電流−電圧変換回路(I-V1)、第２の電流−電圧変換回路(I-V2)、および第３の電流−電圧変換回路(I-V3)はいずれもカレントミラー回路（M1、M2、M3）からの電流I1、I2、I3が供給されており、等しい温度特性を有している。   The first current-voltage conversion circuit (I-V1), the second current-voltage conversion circuit (I-V2), and the third current-voltage conversion circuit (I-V3) are all current mirror circuits (M1 , M2, M3) are supplied with currents I1, I2, I3 and have equal temperature characteristics.

ただし、第１の電流−電圧変換回路(I-V1)および第２の電流−電圧変換回路(I-V2)を全く同一の回路構成とすると動作点が無数となって定まらないために、ここでは第１の電流−電圧変換回路(I-V1)と第２の電流−電圧変換回路(I-V2)とでは回路構成を異ならせる必要がある。ここでは簡単にするために、起動回路（スタートアップ回路）は省略してある。以下の動作説明や各実施例についても起動回路（スタートアップ回路）に関しては省略するものとする。   However, if the first current-voltage conversion circuit (I-V1) and the second current-voltage conversion circuit (I-V2) have exactly the same circuit configuration, the number of operating points is indefinite, Then, it is necessary to make the circuit configuration different between the first current-voltage conversion circuit (I-V1) and the second current-voltage conversion circuit (I-V2). Here, for the sake of simplicity, the startup circuit (startup circuit) is omitted. In the following description of the operation and each embodiment, the startup circuit (startup circuit) will be omitted.

＜実施例１−１−１＞
図２２は、本発明請求項１に記載されたＣＭＯＳ基準電圧発生回路の一実施例の回路構成を示す図である。図２２は、図２１において第１の電流−電圧変換回路(I-V1)をダイオードD1と抵抗R2が並列接続された並列回路とし、第２の電流−電圧変換回路(I-V2)を複数のダイオードD2と抵抗R3が並列接続された並列回路にさらに直列に抵抗R1が直列接続された直列回路となり、さらにこの直列回路に抵抗R4が並列接続された複合並列回路とし、第３の電流−電圧変換回路(I-V3)は抵抗のみから構成されている。 <Example 1-1-1>
FIG. 22 is a diagram showing a circuit configuration of an embodiment of the CMOS reference voltage generating circuit according to the first aspect of the present invention. In FIG. 22, the first current-voltage conversion circuit (I-V1) in FIG. 21 is a parallel circuit in which a diode D1 and a resistor R2 are connected in parallel, and a plurality of second current-voltage conversion circuits (I-V2) are provided. A series circuit in which a resistor R1 is further connected in series to a parallel circuit in which a diode D2 and a resistor R3 are connected in parallel, and a series parallel circuit in which a resistor R4 is connected in parallel to the series circuit. The voltage conversion circuit (I-V3) is composed only of a resistor.

ただし、第１の電流−電圧変換回路(I-V1)および第２の電流−電圧変換回路(I-V2)を全く同一の回路構成とすると動作点が無数となって定まらないために、ここでは第１の電流−電圧変換回路(I-V1)と第２の電流−電圧変換回路(I-V2)ではダイオードの個数が異なるものとする。   However, if the first current-voltage conversion circuit (I-V1) and the second current-voltage conversion circuit (I-V2) have exactly the same circuit configuration, the number of operating points is indefinite, The first current-voltage conversion circuit (I-V1) and the second current-voltage conversion circuit (I-V2) have different numbers of diodes.

比較される第１の電流−電圧変換回路(I-V1)と第２の電流−電圧変換回路(I-V2)では並列接続されるダイオード（またはダイオード接続されたバイポーラトランジスタ）の数を１：Nとする。   In the first current-voltage conversion circuit (I-V1) and the second current-voltage conversion circuit (I-V2) to be compared, the number of diodes (or diode-connected bipolar transistors) connected in parallel is 1: N.

具体的には第１の電流−電圧変換回路(I-V1)では、1個のダイオードD1とし、第２の電流−電圧変換回路(I-V2)では２〜４個のダイオードD2を並列接続することを考える。   Specifically, one diode D1 is used in the first current-voltage conversion circuit (I-V1), and two to four diodes D2 are connected in parallel in the second current-voltage conversion circuit (I-V2). Think about what to do.

図２２において、ダイオード（またはダイオード接続されたバイポーラトランジスタ）D1、D2の順方向電圧をVF1、VF2とすると、OP amp（AP1）により２つの入力端子電圧が等しく（VA＝VB）なるように制御される。   In FIG. 22, when the forward voltages of diodes (or diode-connected bipolar transistors) D1 and D2 are VF1 and VF2, the two input terminal voltages are controlled to be equal (VA = VB) by OP amp (AP1). Is done.

図２２において、MOSトランジスタM1、M2、M3からの電流I1、I2、I3は等しいものとする。また、OP amp(AP1)でVA＝VBに制御されているから、

Figure 2009080786
となっている。 In FIG. 22, the currents I1, I2, and I3 from the MOS transistors M1, M2, and M3 are assumed to be equal. Also, because OP amp (AP1) is controlled to VA = VB,

Figure 2009080786
It has become.

したがって、得られる基準電圧Vrefは

Figure 2009080786
と求められる。 Therefore, the obtained reference voltage Vref is
Figure 2009080786
Is required.

ここで、それぞれのダイオードD1、D2に流れる電流I1A、I2Aは

Figure 2009080786

Figure 2009080786
であるから、
Figure 2009080786
と表わされる。 Here, the currents I 1A and I 2A flowing through the diodes D1 and D2 are
Figure 2009080786

Figure 2009080786
Because
Figure 2009080786
It is expressed as

ΔVFはおよそ正の温度特性を持ち、(46)式の()内の温度特性をほぼ相殺できる。 ΔV F has approximately a positive temperature characteristic and can substantially cancel the temperature characteristic in () of the equation (46).

実際にシミュレーション値を図２３に示す。VDD＝1.3Vの時に、N=2に設定し、R1=0.9578kΩ、R2=43.4kΩ、R3=55kΩ、R4=75kΩ、R5=10kΩとした場合に、Vrefの値は−53℃で372.167mV、−10℃で372.1072mV、0℃で372.1152mV、27℃で372.1468mV、107℃で372.1067mVと、波打つ形の特性が得られた。温度変動幅は0.018％弱までに抑えられている。   Actual simulation values are shown in FIG. When VDD = 1.3V, N = 2 and R1 = 0.9578kΩ, R2 = 43.4kΩ, R3 = 55kΩ, R4 = 75kΩ, R5 = 10kΩ, the value of Vref is -372.167mV at -53 ° C As a result, wave-like characteristics were obtained: 372.1072 mV at −10 ° C., 372.1152 mV at 0 ° C., 372.1468 mV at 27 ° C., and 372.1067 mV at 107 ° C. The temperature fluctuation range is suppressed to less than 0.018%.

本実施例によれば、第２の電流−電圧変換回路(I-V2)に新たに並列抵抗R４を追加したことで、図９の回路よりも温度特性を小さくできる。   According to the present embodiment, the temperature characteristic can be made smaller than that of the circuit of FIG. 9 by newly adding the parallel resistor R4 to the second current-voltage conversion circuit (I-V2).

＜実施例１−１−２＞
これまでに詳細に説明した本請求項１の実施例（図２１）では、所定の電圧が等しくなるように制御する制御手段として、OP ampの場合を例にして説明してきた。しかし、OP ampの代わりにカレントミラー回路を、所定の電圧が等しくなるように制御する制御手段として用いることができる。 <Example 1-1-2>
In the embodiment of the present invention (FIG. 21) described in detail so far, the case of the OP amp has been described as an example of the control means for controlling the predetermined voltages to be equal. However, a current mirror circuit can be used as a control means for controlling the predetermined voltage to be equal instead of the OP amp.

具体的には、元となるOP ampを制御手段に用いた基準電圧回路の回路ブロックである図２１は、図２４、図２５、図２６のように展開される。   Specifically, FIG. 21, which is a circuit block of a reference voltage circuit using the original OP amp as a control means, is developed as shown in FIGS.

ただし、図２５や図２６のように、制御回路内の電流−電圧変換回路(I-V)はダイオードの数が少ない第１の電流−電圧変換回路(I-V1)を選択するのがチップ面積を小さくする目的にかなうが、ダイオードの数が多くなる第２の電流−電圧変換回路(I-V2)を選択しても、回路動作上は同一の効果が得られる。   However, as shown in FIG. 25 and FIG. 26, the current-voltage conversion circuit (IV) in the control circuit selects the first current-voltage conversion circuit (I-V1) with a small number of diodes to reduce the chip area. Even if the second current-voltage conversion circuit (I-V2) having a larger number of diodes is selected, the same effect can be obtained in terms of circuit operation, although it serves the purpose of reducing the size.

図２４において、ｎチャネルMOSトランジスタM1とM2はゲートが共通接続されて、M1はゲートとドレインが共通接続されている。また、ｐチャネルMOSトランジスタM3とM4とM5はゲートが共通接続されて、ｐチャネルMOSトランジスタM4はゲートとドレインが接続されている。したがって、ｎチャネルMOSトランジスタM1とM2、ｐチャネルMOSトランジスタM3とM4とM5はそれぞれカレントミラー回路を構成しており、ｐチャネルMOSトランジスタM3とM4のカレントミラー回路は、ｎチャネルMOSトランジスタM1とM2のカレントミラー回路を自己バイアスしている。   In FIG. 24, the gates of n-channel MOS transistors M1 and M2 are commonly connected, and the gate and drain of M1 are commonly connected. The gates of the p-channel MOS transistors M3, M4, and M5 are connected in common, and the gate and drain of the p-channel MOS transistor M4 are connected. Therefore, the n-channel MOS transistors M1 and M2 and the p-channel MOS transistors M3, M4 and M5 constitute current mirror circuits, respectively. The current mirror circuits of the p-channel MOS transistors M3 and M4 are n-channel MOS transistors M1 and M2. The current mirror circuit is self-biased.

したがって、MOSトランジスタM1とM3には電流I1が流れ、第１の電流−電圧変換回路(I-V1)を駆動している。同様に、MOSトランジスタM2とM4には電流I2が流れ、第２の電流−電圧変換回路(I-V2)を駆動している。また、MOSトランジスタM5には電流I3が流れ、第３の電流−電圧変換回路(I-V3)を駆動し、出力電圧Vrefを得ている。   Therefore, the current I1 flows through the MOS transistors M1 and M3, and drives the first current-voltage conversion circuit (I-V1). Similarly, a current I2 flows through the MOS transistors M2 and M4, and drives the second current-voltage conversion circuit (I-V2). The current I3 flows through the MOS transistor M5, drives the third current-voltage conversion circuit (I-V3), and obtains the output voltage Vref.

本実施例の動作を以下に説明する。図２４に示すように、自己バイアス化することで、図２１に示した構成におけるOP ampを省略することができる。   The operation of this embodiment will be described below. As shown in FIG. 24, the OP amp in the configuration shown in FIG. 21 can be omitted by performing self-bias.

図２４において、ｎチャネルMOSトランジスタM1とM2はゲートが共通接続されて、ｎチャネルMOSトランジスタM1はゲートとドレインが共通接続されている。また、ｐチャネルMOSトランジスタM3とM4とM5はゲートが共通接続されて、ｐチャネルMOSトランジスタM4はゲートとドレインが共通接続されている。したがって、ｎチャネルMOSトランジスタM1とM2、ｐチャネルMOSトランジスタM3とM4とM5はそれぞれカレントミラー回路を構成しており、ｐチャネルMOSトランジスタM3とM4のカレントミラー回路はｎチャネルMOSトランジスタM1とM2のカレントミラー回路を自己バイアスしている。   In FIG. 24, the gates of n-channel MOS transistors M1 and M2 are connected in common, and the gate and drain of n-channel MOS transistor M1 are connected in common. The gates of the p-channel MOS transistors M3, M4, and M5 are commonly connected, and the gate and drain of the p-channel MOS transistor M4 are commonly connected. Therefore, the n-channel MOS transistors M1 and M2 and the p-channel MOS transistors M3, M4 and M5 constitute current mirror circuits, respectively. The current mirror circuit of the p-channel MOS transistors M3 and M4 is composed of the n-channel MOS transistors M1 and M2. The current mirror circuit is self-biasing.

ここで、ｎチャネルMOSトランジスタM1とM2に流れる電流は比例し、ｎチャネルMOSトランジスタM1とM2とがトランジスタサイズが等しく、ｐチャネルMOSトランジスタM3とM4とがトランジスタサイズが等しい場合には、ｎチャネルMOSトランジスタM1とM2に流れる電流は等しくなる。   Here, the currents flowing through the n-channel MOS transistors M1 and M2 are proportional, and when the n-channel MOS transistors M1 and M2 have the same transistor size and the p-channel MOS transistors M3 and M4 have the same transistor size, The currents flowing through the MOS transistors M1 and M2 are equal.

このようにして、自己バイアスされることで、ｎチャネルMOSトランジスタM1とM2のそれぞれのゲート−ソース間電圧が等しくなるから、第１の電流−電圧変換回路(I-V1）の端子電圧VAと第２の電流−電圧変換回路(I-V2）の端子電圧VBは等しくなり、上述したOP ampを用いた場合と等しい動作条件が実現できる。すなわち、図２１と同等の特性が得られ、基準電圧回路が実現できる。   Since the gate-source voltages of the n-channel MOS transistors M1 and M2 become equal by self-biasing in this way, the terminal voltage VA of the first current-voltage conversion circuit (I-V1) The terminal voltage VB of the second current-voltage conversion circuit (I-V2) is equal, and the same operating condition as when the above-described OP amp is used can be realized. That is, characteristics equivalent to those in FIG. 21 can be obtained, and a reference voltage circuit can be realized.

ただし、上述した図２４に示した基準電圧回路においては、トランジスタのチャネル長変調の影響が出易い。また、簡単にするためにスタートアップ回路は省略している。   However, in the reference voltage circuit shown in FIG. 24 described above, the influence of the channel length modulation of the transistor tends to occur. For simplicity, the startup circuit is omitted.

＜実施例１−１−３＞
図２５において、第１の電流−電圧変換回路(I-V1)と第２の電流−電圧変換回路(I-V2)にソースが接続されたｎチャネルMOSトランジスタM1とM2と、ｎチャネルMOSトランジスタM1とM2のそれぞれのドレインと電源VDD間に接続され、ドレインとゲートが共通接続されたｐチャネルMOSトランジスタM5とM8と、２つの第１の電流−電圧変換回路(I-V1)にソースが接続されゲートが共通接続されたｎチャネルMOSトランジスタM3とM4とはカレントミラー回路を構成し、ｎチャネルMOSトランジスタM3とM4のそれぞれのドレインと電源VDD間に接続されたｐチャネルMOSトランジスタM6とM9と、ｎチャネルMOSトランジスタM1とM2のゲートが共通接続され、ｎチャネルMOSトランジスタM3のドレインに接続され、ｐチャネルMOSトランジスタM8とM9のゲートは共通接続されてカレントミラー回路を構成している。 <Example 1-1-3>
In FIG. 25, n-channel MOS transistors M1 and M2 whose sources are connected to the first current-voltage conversion circuit (I-V1) and the second current-voltage conversion circuit (I-V2), and the n-channel MOS transistor The p-channel MOS transistors M5 and M8 are connected between the respective drains of M1 and M2 and the power supply VDD, and the drain and gate are connected in common, and the two first current-voltage conversion circuits (I-V1) have a source. N-channel MOS transistors M3 and M4 connected in common and having a common gate constitute a current mirror circuit, and p-channel MOS transistors M6 and M9 connected between respective drains of n-channel MOS transistors M3 and M4 and the power supply VDD. And the gates of n-channel MOS transistors M1 and M2 are connected in common, connected to the drain of n-channel MOS transistor M3, and the gates of p-channel MOS transistors M8 and M9 are connected in common to form a current mirror. The circuit is configured.

第３の電流−電圧変換回路(I-V3)にドレインが接続されソースが電源VDDに接続されゲートがトランジスタM5、M6のゲートに共通接続されたｐチャネルMOSトランジスタM7を備え、ｐチャネルMOSトランジスタM5、M6、M7はカレントミラー回路を構成している。   A p-channel MOS transistor having a p-channel MOS transistor M7 having a drain connected to the third current-voltage conversion circuit (I-V3), a source connected to the power supply VDD, and a gate commonly connected to the gates of the transistors M5 and M6; M5, M6, and M7 constitute a current mirror circuit.

したがって、トランジスタM１とM5には電流I1が流れ、第１の電流−電圧変換回路(I-V1)を駆動し、端子電圧VAを得ている。   Therefore, the current I1 flows through the transistors M1 and M5, and the first current-voltage conversion circuit (I-V1) is driven to obtain the terminal voltage VA.

同様に、MOSトランジスタM2とM8には電流I2が流れ、第２の電流−電圧変換回路(I-V2)を駆動し、端子電圧VBを得ている。また、MOSトランジスタM7には電流I3が流れ、第３の電流−電圧変換回路(I-V3)を駆動し、端子電圧Vrefを得ている。   Similarly, the current I2 flows through the MOS transistors M2 and M8, and the second current-voltage conversion circuit (I-V2) is driven to obtain the terminal voltage VB. Further, the current I3 flows through the MOS transistor M7, and the third current-voltage conversion circuit (I-V3) is driven to obtain the terminal voltage Vref.

なお、図２５において、MOSトランジスタM7はトランジスタM5、M6とカレントミラー回路を構成しているが、MOSトランジスタM7のゲートをトランジスタM8、M9のゲートと共通接続し、MOSトランジスタM8、M9とカレントミラー回路を構成しても良い。   In FIG. 25, the MOS transistor M7 forms a current mirror circuit with the transistors M5 and M6. However, the gate of the MOS transistor M7 is commonly connected to the gates of the transistors M8 and M9, and the MOS transistors M8 and M9 are connected to the current mirror circuit. A circuit may be configured.

本実施例の動作を以下に説明する。図２５において、第１の電流−電圧変換回路(I-V1）と第２の電流−電圧変換回路(I-V2）に接続するｎチャネルMOSトランジスタM1とM2のそれぞれに流れる電流は、ｐチャネルMOSトランジスタM5とM6からなるカレントミラー回路とｐチャネルMOSトランジスタM8とM9からなるカレントミラー回路を介して、ｎチャネルMOSトランジスタM3とM4からなるカレントミラー回路において、電流比較され、ｎチャネルMOSトランジスタM1とM2のそれぞれに流れる電流が等しくなるように、ｎチャネルMOSトランジスタM1とM2の共通ゲートが制御される。   The operation of this embodiment will be described below. In FIG. 25, the current flowing in each of the n-channel MOS transistors M1 and M2 connected to the first current-voltage conversion circuit (I-V1) and the second current-voltage conversion circuit (I-V2) is p-channel. The current is compared in the current mirror circuit composed of the n-channel MOS transistors M3 and M4 through the current mirror circuit composed of the MOS transistors M5 and M6 and the current mirror circuit composed of the p-channel MOS transistors M8 and M9, and the n-channel MOS transistor M1 And M2 are controlled so that the common gates of the n-channel MOS transistors M1 and M2 are controlled so that the currents flowing through the transistors M2 and M2 become equal.

したがって、ｎチャネルMOSトランジスタM1とM2のそれぞれのゲート−ソース間電圧が等しくなるから、第１の電流−電圧変換回路(I-V1)に印加される電圧VAと第２の電流−電圧変換回路(I-V2)に印加される電圧VBは等しくなり、上述したOP ampを用いた場合と等しい動作条件が実現できる。   Accordingly, since the gate-source voltages of the n-channel MOS transistors M1 and M2 are equal, the voltage VA applied to the first current-voltage conversion circuit (I-V1) and the second current-voltage conversion circuit. The voltage VB applied to (I-V2) is equal, and the same operating conditions as when the above-mentioned OP amp is used can be realized.

すなわち、図２１と同等の特性が得られ、基準電圧回路が実現できる。ここで、２つの第１の電流−電圧変換回路(I-V1）はｎチャネルMOSトランジスタM3とM4のそれぞれのゲート−ソース間電圧が等しくなり、もって、ｎチャネルMOSトランジスタM3とM4のそれぞれのドレイン電圧が等しくなるように挿入している。   That is, characteristics equivalent to those in FIG. 21 can be obtained, and a reference voltage circuit can be realized. Here, in the two first current-voltage conversion circuits (I-V1), the gate-source voltages of the n-channel MOS transistors M3 and M4 are equal, so that the n-channel MOS transistors M3 and M4 have their respective voltages. The drain voltages are inserted so as to be equal.

したがって、ｐチャネルMOSトランジスタM5とM6とM7からなるカレントミラー回路を介して、MOSトランジスタM7には電流I1に比例する電流I3が流れ、第３の電流−電圧変換回路(I-V3)を駆動し、端子電圧Vrefが得られる。   Therefore, the current I3 proportional to the current I1 flows through the MOS transistor M7 through the current mirror circuit composed of the p-channel MOS transistors M5, M6, and M7, and drives the third current-voltage conversion circuit (I-V3). Thus, the terminal voltage Vref is obtained.

＜実施例１−１−４＞
図２６において、ｐチャネルMOSトランジスタM4のソースと電源VDD間には抵抗R0が挿入され、ｐチャネルMOSトランジスタM5とゲート電圧が共通であるから、等しい電流が流せるように、ｐチャネルMOSトランジスタM4のトランジスタサイズはｐチャネルMOSトランジスタM5のトランジスタサイズよりも大きくしてある。 <Example 1-1-4>
In FIG. 26, a resistor R0 is inserted between the source of the p-channel MOS transistor M4 and the power supply VDD, and since the gate voltage is common to the p-channel MOS transistor M5, the p-channel MOS transistor M4 has a common voltage. The transistor size is larger than that of the p-channel MOS transistor M5.

ここで、ｐチャネルMOSトランジスタM4とM5からなるカレントミラー回路は、逆ワイドラーカレントミラー回路を構成している。この逆ワイドラーカレントミラー回路（M4、M5）により、ｎチャネルMOSトランジスタM1、M2がバイアスされ、それぞれ第1、第2の電流−電圧変換回路（I-V1、I-V2）を駆動している。ここで、ｎチャネルMOSトランジスタM3のゲートとドレインは共通接続され、ｎチャネルMOSトランジスタM1、M2のゲートに接続されており、ｎチャネルMOSトランジスタM1、M2、M3はカレントミラー回路を構成している。   Here, the current mirror circuit composed of the p-channel MOS transistors M4 and M5 constitutes an inverse Wider current mirror circuit. The n-channel MOS transistors M1 and M2 are biased by the reverse Wider current mirror circuit (M4 and M5) to drive the first and second current-voltage conversion circuits (I-V1 and I-V2), respectively. Yes. Here, the gate and drain of the n-channel MOS transistor M3 are connected in common and connected to the gates of the n-channel MOS transistors M1 and M2, and the n-channel MOS transistors M1, M2 and M3 constitute a current mirror circuit. .

ｎチャネルMOSトランジスタM3を駆動しているｐチャネルMOSトランジスタM６は、ゲートが逆ワイドラーカレントミラー回路の出力を構成しているｐチャネルMOSトランジスタM5のドレインに接続されている。   In the p-channel MOS transistor M6 driving the n-channel MOS transistor M3, the gate is connected to the drain of the p-channel MOS transistor M5 that constitutes the output of the reverse Wider current mirror circuit.

またｎチャネルMOSトランジスタM3のソースは第4の電流−電圧変換回路（I-V1）に接続され、第4の電流−電圧変換回路（I-V1）を駆動している。この第4の電流−電圧変換回路（I-V1）は、ｎチャネルMOSトランジスタM1、M2、M3に流れる電流が等しくなるように挿入されている。   The source of the n-channel MOS transistor M3 is connected to the fourth current-voltage conversion circuit (I-V1) and drives the fourth current-voltage conversion circuit (I-V1). The fourth current-voltage conversion circuit (I-V1) is inserted so that the currents flowing in the n-channel MOS transistors M1, M2, and M3 are equal.

ｐチャネルMOSトランジスタM7のゲートはｐチャネルMOSトランジスタM5のゲートに共通接続されてカレントミラー回路を構成しており、ｐチャネルMOSトランジスタM7に流れる電流I3が第3の電流−電圧変換回路（I-V3）を駆動し、電圧変換されて基準電圧Vrefを得る。   The gate of the p-channel MOS transistor M7 is commonly connected to the gate of the p-channel MOS transistor M5 to form a current mirror circuit, and the current I3 flowing through the p-channel MOS transistor M7 is a third current-voltage conversion circuit (I− V3) is driven, and the voltage is converted to obtain the reference voltage Vref.

図２６の本実施例の動作を以下に説明する。ｎチャネルMOSトランジスタM1に流れる電流が大きくなると、その分だけｐチャネルMOSトランジスタM4に流れる電流が大きくなる。しかし、ｐチャネルMOSトランジスタM5に流れる電流はそれ以上に大きくなるために、ｎチャネルMOSトランジスタM2では、増えた分の電流を流しきれなくなり、ｐチャネルMOSトランジスタM5のドレイン電圧が高くなり、ｐチャネルMOSトランジスタM5のドレインにゲートが接続されたｐチャネルMOSトランジスタM6に流れる電流が減少する。したがって、ドレイン電流が共通であるｎチャネルMOSトランジスタM3に流れる電流も減少する。   The operation of this embodiment of FIG. 26 will be described below. When the current flowing through the n-channel MOS transistor M1 increases, the current flowing through the p-channel MOS transistor M4 increases accordingly. However, since the current flowing through the p-channel MOS transistor M5 becomes larger than that, the n-channel MOS transistor M2 cannot pass the increased amount of current, and the drain voltage of the p-channel MOS transistor M5 becomes high. The current flowing through the p-channel MOS transistor M6 whose gate is connected to the drain of the MOS transistor M5 decreases. Accordingly, the current flowing through the n-channel MOS transistor M3 having a common drain current is also reduced.

ここで、ｎチャネルMOSトランジスタM3とｎチャネルMOSトランジスタM2はカレントミラー回路を構成しており、ｎチャネルMOSトランジスタM1とｎチャネルMOSトランジスタM2とはゲート電圧が共通になっているから、トランジスタM1-M3の共通ゲート電圧が低下し、したがって、ｎチャネルMOSトランジスタM1に流れる電流も減少する。   Here, the n-channel MOS transistor M3 and the n-channel MOS transistor M2 constitute a current mirror circuit. Since the n-channel MOS transistor M1 and the n-channel MOS transistor M2 have a common gate voltage, the transistor M1- The common gate voltage of M3 is lowered, so that the current flowing through the n-channel MOS transistor M1 is also reduced.

したがって、ｎチャネルMOSトランジスタM1とM2のそれぞれのゲート−ソース間電圧が等しくなるから、第１の電流−電圧変換回路(I-V1）に印加される電圧VAと、第２の電流−電圧変換回路(I-V2）に印加される電圧VBは等しくなり、上述したOP ampを用いた場合と等しい動作条件が実現できる。すなわち、図２１と同等の特性が得られ、基準電圧回路が実現できる。ここで、第１の電流−電圧変換回路(I-V1）はｎチャネルMOSトランジスタM3のゲート−ソース間電圧がｎチャネルMOSトランジスタM1とM2のそれぞれのドレイン電圧が等しくなるように挿入している。   Accordingly, the gate-source voltages of the n-channel MOS transistors M1 and M2 are equalized, so that the voltage VA applied to the first current-voltage conversion circuit (I-V1) and the second current-voltage conversion. The voltage VB applied to the circuit (I-V2) is equal, and the same operating conditions as when the above-described OP amp is used can be realized. That is, characteristics equivalent to those in FIG. 21 can be obtained, and a reference voltage circuit can be realized. Here, the first current-voltage conversion circuit (I-V1) is inserted so that the gate-source voltage of the n-channel MOS transistor M3 is equal to the drain voltages of the n-channel MOS transistors M1 and M2. .

こうして、ｎチャネルMOSトランジスタM1とM2に流れる電流I1、I2が等しくなるように制御され、ｐチャネルMOSトランジスタM7に流れる電流I3もI1、I2に比例する。したがって、第３の電流−電圧変換回路(I-V3)に電流I3を流し込み、端子電圧Vrefが得られる。   Thus, the currents I1 and I2 flowing through the n-channel MOS transistors M1 and M2 are controlled to be equal, and the current I3 flowing through the p-channel MOS transistor M7 is also proportional to I1 and I2. Therefore, the current I3 is supplied to the third current-voltage conversion circuit (I-V3), and the terminal voltage Vref is obtained.

＜実施例１−２−１＞
図２４を参照して説明した実施例において、具体的には第１の電流−電圧変換回路(I-V1)、第２の電流−電圧変換回路(I-V2)、第３の電流−電圧変換回路(I-V3)を、元となるOP ampを制御手段に用いた図２２の第１の電流−電圧変換回路(I-V1)（ダイオードD1と抵抗R２の並列回路）、第２の電流−電圧変換回路(I-V2)（複数のダイオードD2と抵抗R3の並列回路に直列接続された抵抗R1からなる回路にR4が並列接続される）、第３の電流−電圧変換回路(I-V3)（抵抗R5）に置き換えると、OP ampの代わりにカレントミラー回路を、所定の電圧が等しくなるように制御する制御手段として用いた基準電圧回路が得られる。図２７に具体的な実現回路を示す。 <Example 1-2-1>
In the embodiment described with reference to FIG. 24, specifically, the first current-voltage conversion circuit (I-V1), the second current-voltage conversion circuit (I-V2), and the third current-voltage The first current-voltage conversion circuit (I-V1) (parallel circuit of the diode D1 and the resistor R2) of FIG. 22 using the conversion circuit (I-V3), the original OP amp as the control means, and the second Current-voltage conversion circuit (I-V2) (R4 is connected in parallel to a circuit composed of a resistor R1 connected in series to a parallel circuit of a plurality of diodes D2 and a resistor R3), a third current-voltage conversion circuit (I When replaced with -V3) (resistor R5), a reference voltage circuit is obtained which uses a current mirror circuit instead of the OP amp as a control means for controlling the predetermined voltage to be equal. FIG. 27 shows a specific implementation circuit.

図２７の回路は、図２２のOP ampを、図２４のカレントミラー回路（M1、M2）で置き換えたものである。図２７を参照すると、電源VDDにソースが接続されゲートが共通接続されたｐチャネルMOSトランジスタM３、M4、M５を備え、MOSトランジスタM4のドレインとゲートは接続され、ｐチャネルMOSトランジスタM3のドレインにドレインとゲートが接続されたｎチャネルMOSトランジスタM1と、ｐチャネルMOSトランジスタM４のドレインにドレインが接続されたｎチャネルMOSトランジスタM２とを備えている。MOSトランジスタM１のソースとグランド間には、ダイオードD1と抵抗R2の並列回路からなる第１の電流電圧変換回路(I-V1)が接続され、MOSトランジスタM２のソースとグランド間には、複数のダイオードD２と抵抗R３の並列回路と該並列回路に直列接続された抵抗R1からなる回路に並列接続された抵抗R4からなる第２の電流電圧変換回路(I-V２)が接続され、MOSトランジスタM３のソースとグランド間には、抵抗R5からなる第３の電流電圧変換回路(I-V３)が接続されている。   The circuit of FIG. 27 is obtained by replacing the OP amp of FIG. 22 with the current mirror circuit (M1, M2) of FIG. Referring to FIG. 27, p-channel MOS transistors M3, M4, and M5 having sources connected to a power supply VDD and gates connected in common are provided. The drain and gate of the MOS transistor M4 are connected, and the drain of the p-channel MOS transistor M3 is connected. An n-channel MOS transistor M1 having a drain and a gate connected to each other and an n-channel MOS transistor M2 having a drain connected to the drain of a p-channel MOS transistor M4 are provided. A first current-voltage conversion circuit (I-V1) composed of a parallel circuit of a diode D1 and a resistor R2 is connected between the source of the MOS transistor M1 and the ground. A plurality of current transistors are connected between the source of the MOS transistor M2 and the ground. A parallel circuit of a diode D2 and a resistor R3 and a second current-voltage conversion circuit (I-V2) composed of a resistor R4 connected in parallel to a circuit composed of a resistor R1 connected in series to the parallel circuit are connected, and a MOS transistor M3 A third current-voltage conversion circuit (I-V3) composed of a resistor R5 is connected between the source and the ground.

＜実施例１−２−２＞
図２５を参照して説明した実施例において、具体的には第１の電流−電圧変換回路(I-V1)、第２の電流−電圧変換回路(I-V2)、第３の電流−電圧変換回路(I-V3)を、元となるOP ampを制御手段に用いた図２２の第１の電流−電圧変換回路(I-V1)、第２の電流−電圧変換回路(I-V2)、第３の電流−電圧変換回路(I-V3)に置き換えると、OP ampの代わりにカレントミラー回路を、所定の電圧が等しくなるように制御する制御手段として用いた基準電圧回路が得られる。 <Example 1-2-2>
In the embodiment described with reference to FIG. 25, specifically, the first current-voltage conversion circuit (I-V1), the second current-voltage conversion circuit (I-V2), and the third current-voltage The first current-voltage conversion circuit (I-V1) and the second current-voltage conversion circuit (I-V2) of FIG. 22 using the conversion circuit (I-V3) as the control means. When replaced with the third current-voltage conversion circuit (I-V3), a reference voltage circuit using a current mirror circuit instead of the OP amp as control means for controlling the predetermined voltage to be equal is obtained.

図２８に具体的な実現回路を示す。図２５及び図２８を参照すると、トランジスタM1のソースとグランド間に接続する第１の電流−電圧変換回路(I-V1)は、ダイオードD1と抵抗R２の並列回路からなり、ｎチャネルMOSトランジスタM３、M4のソースとグランド間にそれぞれ接続する第１の電流−電圧変換回路(I-V1)は、ダイオードD４と抵抗R６の並列回路、ダイオードD３と抵抗R５の並列回路からなり、ｎチャネルMOSトランジスタM２のソースとグランド間に接続する第２の電流−電圧変換回路(I-V２)は、複数のダイオードD2と抵抗R3の並列回路に直列接続された抵抗R1からなる回路に抵抗R4が並列接続されている。ｐチャネルMOSトランジスタM7のドレインとグランド間に接続される第３の電流−電圧変換回路(I-V3)は抵抗R7からなる。   FIG. 28 shows a specific implementation circuit. Referring to FIGS. 25 and 28, the first current-voltage conversion circuit (I-V1) connected between the source of the transistor M1 and the ground is composed of a parallel circuit of a diode D1 and a resistor R2, and an n-channel MOS transistor M3. The first current-voltage conversion circuit (I-V1) connected between the source of M4 and the ground is composed of a parallel circuit of a diode D4 and a resistor R6, a parallel circuit of a diode D3 and a resistor R5, and an n-channel MOS transistor. In the second current-voltage conversion circuit (I-V2) connected between the source of M2 and the ground, a resistor R4 is connected in parallel to a circuit comprising a resistor R1 connected in series to a parallel circuit of a plurality of diodes D2 and a resistor R3. Has been. The third current-voltage conversion circuit (I-V3) connected between the drain of the p-channel MOS transistor M7 and the ground is composed of a resistor R7.

＜実施例１−２−３＞
図２６を参照して説明した実施例において、具体的には第１の電流−電圧変換回路(I-V1)、第２の電流−電圧変換回路(I-V2)、第３の電流−電圧変換回路(I-V3)を、元となるOP ampを制御手段に用いた図２２の第１の電流−電圧変換回路(I-V1)、第２の電流−電圧変換回路(I-V2)、第３の電流−電圧変換回路(I-V3)に置き換えると、OP ampの代わりにカレントミラー回路を、所定の電圧が等しくなるように制御する制御手段として用いた基準電圧回路が得られる。図２９に具体的な実現回路を示す。図２５及び図２９を参照すると、トランジスタM1のソースとグランド間に接続する第１の電流−電圧変換回路(I-V1)は、ダイオードD1と抵抗R２の並列回路からなり、トランジスタM３のソースとグランド間にそれぞれ接続する第１の電流−電圧変換回路(I-V1)は、ダイオードD３と抵抗R５の並列回路からなり、トランジスタM２のソースとグランド間に接続する第２の電流−電圧変換回路(I-V２)は、複数のダイオードD2と抵抗R3の並列回路に直列接続された抵抗R1からなる回路にR4が並列接続されている。トランジスタM7のドレインとグランド間に接続される第３の電流−電圧変換回路(I-V3)は抵抗R7からなる。 <Example 1-2-3>
In the embodiment described with reference to FIG. 26, specifically, the first current-voltage conversion circuit (I-V1), the second current-voltage conversion circuit (I-V2), and the third current-voltage The first current-voltage conversion circuit (I-V1) and the second current-voltage conversion circuit (I-V2) of FIG. 22 using the conversion circuit (I-V3) as the control means. When replaced with the third current-voltage conversion circuit (I-V3), a reference voltage circuit using a current mirror circuit instead of the OP amp as control means for controlling the predetermined voltage to be equal is obtained. FIG. 29 shows a specific implementation circuit. Referring to FIGS. 25 and 29, the first current-voltage conversion circuit (I-V1) connected between the source of the transistor M1 and the ground is composed of a parallel circuit of a diode D1 and a resistor R2, and includes the source of the transistor M3. A first current-voltage conversion circuit (I-V1) connected between the grounds is composed of a parallel circuit of a diode D3 and a resistor R5, and a second current-voltage conversion circuit connected between the source of the transistor M2 and the ground. In (I-V2), R4 is connected in parallel to a circuit composed of a resistor R1 connected in series to a parallel circuit of a plurality of diodes D2 and a resistor R3. The third current-voltage conversion circuit (I-V3) connected between the drain of the transistor M7 and the ground includes a resistor R7.

＜実施例２＞
図３０は、本発明請求項２に記載されたＣＭＯＳ基準電圧発生回路の一実施例の回路構成を示す図である。 <Example 2>
FIG. 30 is a diagram showing a circuit configuration of an embodiment of the CMOS reference voltage generating circuit according to claim 2 of the present invention.

図３０を参照すると、本実施例は、図２１において、第１の電流−電圧変換回路(I-V1)を、ダイオード(D1)と、抵抗(R2aとR2b)が並列接続された並列回路とし、該並列接続された抵抗(R2aとR2b)の中間端子電圧を所定の出力電圧とする。第２の電流−電圧変換回路(I-V2)を、複数のダイオード（D2)と抵抗(R3)が並列接続された並列回路にさらに直列に抵抗(R1)が直列接続された直列回路となり、さらにこの直列回路に抵抗(R4aとR4ｂ)が並列接続された複合並列回路とし、該並列接続された抵抗(R4aとR4b)の中間端子電圧を所定の出力電圧とする。第３の電流−電圧変換回路(I-V3)は抵抗R5のみから構成されている。   Referring to FIG. 30, in this embodiment, in FIG. 21, the first current-voltage conversion circuit (I-V1) is a parallel circuit in which a diode (D1) and resistors (R2a and R2b) are connected in parallel. The intermediate terminal voltage of the resistors (R2a and R2b) connected in parallel is set as a predetermined output voltage. The second current-voltage conversion circuit (I-V2) becomes a series circuit in which a resistor (R1) is further connected in series to a parallel circuit in which a plurality of diodes (D2) and a resistor (R3) are connected in parallel. Further, a complex parallel circuit in which resistors (R4a and R4b) are connected in parallel to the series circuit is used, and an intermediate terminal voltage of the resistors (R4a and R4b) connected in parallel is set as a predetermined output voltage. The third current-voltage conversion circuit (I-V3) is composed of only the resistor R5.

ただし、ここでは、第１の電流−電圧変換回路(I-V1)と第２の電流−電圧変換回路(I-V2)ではダイオードの個数が異なるものとする。比較される第１の電流−電圧変換回路(I-V1)と第２の電流−電圧変換回路(I-V2)では並列接続されるダイオード（またはダイオード接続されたバイポーラトランジスタ）の数を１：Nとする。具体的には第１の電流−電圧変換回路(I-V1)では1個のダイオードとし、第２の電流−電圧変換回路(I-V2)では２〜４個のダイオードを並列接続することを考える。   However, here, it is assumed that the number of diodes is different between the first current-voltage conversion circuit (I-V1) and the second current-voltage conversion circuit (I-V2). In the first current-voltage conversion circuit (I-V1) and the second current-voltage conversion circuit (I-V2) to be compared, the number of diodes (or diode-connected bipolar transistors) connected in parallel is 1: N. Specifically, one diode is used in the first current-voltage conversion circuit (I-V1), and two to four diodes are connected in parallel in the second current-voltage conversion circuit (I-V2). Think.

本実施例は、図２２のOP amp(AP1)の入力電圧を下げることができる。図３０に示すように、図２２のダイオードD1に並列接続された抵抗R2を、分割してR2aとR2bに変更し、同様に並列接続されている抵抗R4を分割してR4aとR4bに変更し、それぞれの分圧抵抗VA、VBの中間端子とOP amp(AP1)の逆相入力端子（−）、正相入力端子（＋）を接続することでOP amp(AP1)への入力電圧を下げるようにしたものである。   In this embodiment, the input voltage of the OP amp (AP1) in FIG. 22 can be lowered. As shown in FIG. 30, the resistor R2 connected in parallel to the diode D1 in FIG. 22 is divided and changed to R2a and R2b. Similarly, the resistor R4 connected in parallel is divided and changed to R4a and R4b. The input voltage to OP amp (AP1) is lowered by connecting the intermediate terminal of each voltage dividing resistor VA and VB to the negative phase input terminal (-) and positive phase input terminal (+) of OP amp (AP1). It is what I did.

ここで、
R3a＋R3b＝R3 (50)
R6a＋R6b＝R6 (51)
とし、
R3a/R3b＝R6a/R6b (52)
が成り立つように抵抗で分圧比を設定すれば、本実施例は、回路動作においては、図２２の場合と、およそ変化はない。したがって、図２２と同様の基準電圧Vrefが得られる。 here,
R3a + R3b = R3 (50)
R6a + R6b = R6 (51)
age,
R3a / R3b ＝ R6a / R6b (52)
If the voltage dividing ratio is set by the resistance so that the following holds, the present embodiment has almost no change in the circuit operation from the case of FIG. Therefore, the reference voltage Vref similar to that in FIG. 22 is obtained.

＜実施例３＞
図３１は、本発明請求項３に記載されたＣＭＯＳ基準電圧発生回路の一実施例の回路構成を示す図である。図３１に示す構成は、図２１において第１の電流−電圧変換回路(I-V1)はダイオード(D1)からなり、第２の電流−電圧変換回路(I-V2)は複数のダイオード（D2)と抵抗(R2)が並列接続された並列回路にさらに直列に抵抗(R1)が直列接続された直列回路となり、さらにこの直列回路に抵抗(R3)が並列接続された複合並列回路とし、第３の電流−電圧変換回路(I-V3)は抵抗のみから構成されている。 <Example 3>
FIG. 31 is a diagram showing a circuit configuration of an embodiment of the CMOS reference voltage generating circuit according to claim 3 of the present invention. In the configuration shown in FIG. 31, in FIG. 21, the first current-voltage conversion circuit (I-V1) is composed of a diode (D1), and the second current-voltage conversion circuit (I-V2) is a plurality of diodes (D2). ) And resistor (R2) are connected in parallel to form a series circuit in which a resistor (R1) is further connected in series, and this series circuit is connected to a resistor (R3) in parallel. The current-voltage conversion circuit (I-V3) 3 is composed of only resistors.

ただし、ここでは第１の電流−電圧変換回路(I-V1)と第２の電流−電圧変換回路(I-V2)ではダイオードの個数が異なるものとする。比較される第１の電流−電圧変換回路(I-V1)と第２の電流−電圧変換回路(I-V2)では並列接続されるダイオード（またはダイオード接続されたバイポーラトランジスタ）の数を１：Nとする。具体的には第１の電流−電圧変換回路(I-V1)では1個のダイオードとし、第２の電流−電圧変換回路(I-V2)では２〜４個のダイオードを並列接続することを考える。   However, here, the number of diodes is different between the first current-voltage conversion circuit (I-V1) and the second current-voltage conversion circuit (I-V2). In the first current-voltage conversion circuit (I-V1) and the second current-voltage conversion circuit (I-V2) to be compared, the number of diodes (or diode-connected bipolar transistors) connected in parallel is 1: N. Specifically, one diode is used in the first current-voltage conversion circuit (I-V1), and two to four diodes are connected in parallel in the second current-voltage conversion circuit (I-V2). Think.

図２７において、ソースが電源VDDに共通に接続されゲートが共通接続されたｐチャネルMOSトランジスタM1とM2とM3はカレントミラー回路を構成し、MOSトランジスタM1とM2とM3の共通ゲート電圧はOP amp（AP1）により、OP ampの２つの入力端子電圧が等しくなるように制御され、それによりカレントミラー回路に流れる電流I1、I2、I3が決定される。   In FIG. 27, p-channel MOS transistors M1, M2 and M3 having sources connected in common to the power supply VDD and gates connected in common form a current mirror circuit, and the common gate voltage of the MOS transistors M1, M2 and M3 is OP amp. (AP1) controls the two input terminal voltages of the OP amp to be equal, thereby determining the currents I1, I2, and I3 flowing through the current mirror circuit.

図３１において、ダイオード（またはダイオード接続されたバイポーラトランジスタ）D1、D2の順方向電圧をVF1、VF2とすると、OP amp（AP1）により２つの入力端子電圧が等しく（VA＝VB）なるように制御される。   In FIG. 31, assuming that the forward voltages of the diodes (or diode-connected bipolar transistors) D1 and D2 are VF1 and VF2, the OP amp (AP1) controls the two input terminal voltages to be equal (VA = VB). Is done.

ここで、カレントミラー回路M1、M2、M3からの出力電流（ドレイン電流）I1、I2、I3が等しいとすると、
I1＝I2＝I3 (53)
となる。 Here, if output currents (drain currents) I1, I2, and I3 from the current mirror circuits M1, M2, and M3 are equal,
I1 = I2 = I3 (53)
It becomes.

また、電流I1はダイオードD1に流れる。同様に電流I2はN個並列接続されたダイオードD2に流れるI2Aとそれに並列接続された抵抗R2に流れるI2Bと並列抵抗R3に流れるI2Cとに分流される。   Further, the current I1 flows through the diode D1. Similarly, the current I2 is divided into I2A flowing through the N diodes D2 connected in parallel, I2B flowing through the resistor R2 connected in parallel thereto, and I2C flowing through the parallel resistor R3.

したがって、
I2＝I2A＋I2B＋I2C (54)
である。 Therefore,
I2 = I2A + I2B + I2C (54)
It is.

ここで、
I2B＝VF2/R2 (55)
I2C＝VF1/R3 (56)
である。 here,
I2B ＝ VF2 / R2 (55)
I2C ＝ VF1 / R3 (56)
It is.

また、
ΔVF＝VF1−VF2 (57)
とおくと、
I2＝VF1/R3＋ΔVF /R1 (58)
となり、
得られる基準電圧Vrefは
Vref＝R4I3＝（R4/R3）｛VF1＋（R3/R1）ΔVF｝ (59)
と表される。 Also,
ΔVF = VF1-VF2 (57)
After all,
I2 = VF1 / R3 + ΔVF / R1 (58)
And
The resulting reference voltage Vref is
Vref = R4I3 = (R4 / R3) {VF1 + (R3 / R1) ΔVF} (59)
It is expressed.

(59)式で、R4/R3＜1に設定し、｛｝内は負の温度特性を持つVF1と正の温度特性を持つΔVFで温度特性が相殺されるように、R3/R1の値を設定すれば良い。   In equation (59), set R4 / R3 <1, and in {}, set the value of R3 / R1 so that the temperature characteristics are offset by VF1 with negative temperature characteristics and ΔVF with positive temperature characteristics Set it.

ここで、

Figure 2009080786
である。 here,
Figure 2009080786
It is.

ΔVFは線形な正の温度特性を持つのではなく、ln｛｝の｛｝内の分母は正の温度特性を有する関数であり、｛｝は負の温度特性を持つ。さらに対数圧縮され、ΔVFは、線形な正の温度特性を持つのではなく、低温で値が大きくなり、高温で値が小さくなる。   ΔVF does not have a linear positive temperature characteristic, but the denominator in {} of ln {} is a function having a positive temperature characteristic, and {} has a negative temperature characteristic. Further, logarithmically compressed, ΔVF does not have a linear positive temperature characteristic, but increases at a low temperature and decreases at a high temperature.

したがって、(59)式においては｛｝内では、ダイオードのVF1が持つ温度非直線性をΔVFが相殺するように設定できる。   Therefore, in the expression (59), within {}, ΔVF can be set so as to cancel out the temperature nonlinearity of the diode VF1.

実際にシミュレーション値を図３２に示す。VDD＝1.3Vの時に、N=4に設定し、R1=1.2405kΩ、R2=20kΩ、R3=100kΩ、R4=10kΩとした場合に、Vrefの値は−53℃で602.3mV、−10℃で601.123mV、0℃で601.215mV、27℃で601.683mV、107℃で601.856mVと、波打つ形の特性が得られた。温度変動幅は0.2％弱までに抑えられている。   Actual simulation values are shown in FIG. When VDD = 1.3V, N = 4 is set, R1 = 1.2405kΩ, R2 = 20kΩ, R3 = 100kΩ, R4 = 10kΩ, the value of Vref is 602.3mV at −53 ° C, −10 ° C Rippling characteristics were obtained: 601.123 mV, 60.215 mV at 0 ° C, 601.683 mV at 27 ° C, and 601.956 mV at 107 ° C. The temperature fluctuation range is suppressed to less than 0.2%.

＜実施例３-１＞
図３１を参照して説明した実施例において、OP ampの代わりにカレントミラー回路を、所定の電圧が等しくなるように制御する制御手段として用いた基準電圧回路が得られる。図３３に具体的な実現回路を示す。図３３を参照すると、図３１のOP ampの代わりに、カレントミラー回路（M1、M2）が設けられている。 <Example 3-1>
In the embodiment described with reference to FIG. 31, a reference voltage circuit using a current mirror circuit as a control means for controlling a predetermined voltage to be equal can be obtained instead of the OP amp. FIG. 33 shows a specific implementation circuit. Referring to FIG. 33, current mirror circuits (M1, M2) are provided in place of the OP amp of FIG.

＜実施例３−２＞
図３１を参照して説明した実施例において、具体的には第１の電流−電圧変換回路(I-V1)、第２の電流−電圧変換回路(I-V2)、第３の電流−電圧変換回路(I-V3)を、元となるOP ampを制御手段に用いた図１９の第１の電流−電圧変換回路(I-V1)、第２の電流−電圧変換回路(I-V2)、第３の電流−電圧変換回路(I-V3)に置き換えると、OP ampの代わりにカレントミラー回路を、所定の電圧が等しくなるように制御する制御手段として用いた基準電圧回路が得られる。図３４に具体的な実現回路を示す。 <Example 3-2>
In the embodiment described with reference to FIG. 31, specifically, a first current-voltage conversion circuit (I-V1), a second current-voltage conversion circuit (I-V2), and a third current-voltage The first current-voltage conversion circuit (I-V1) and the second current-voltage conversion circuit (I-V2) of FIG. 19 using the conversion circuit (I-V3) as a control means. When replaced with the third current-voltage conversion circuit (I-V3), a reference voltage circuit using a current mirror circuit instead of the OP amp as control means for controlling the predetermined voltage to be equal is obtained. FIG. 34 shows a specific implementation circuit.

図３４の回路構成は、図２５において、トランジスタM1のソースとグランド間に接続する第１の電流−電圧変換回路(I-V1)はダイオードD1からなり、トランジスタM３、M4のソースとグランド間にそれぞれ接続する第１の電流−電圧変換回路(I-V1)は、ダイオードD４、D3からなり、トランジスタM２のソースとグランド間に接続する第２の電流−電圧変換回路(I-V２)は、複数のダイオードD2と抵抗R２の並列回路に直列接続された抵抗R1からなる回路にR３が並列接続されている。トランジスタM7のドレインとグランド間に接続される第３の電流−電圧変換回路(I-V3)は抵抗R４からなる。   In the circuit configuration of FIG. 34, in FIG. 25, the first current-voltage conversion circuit (I-V1) connected between the source of the transistor M1 and the ground is composed of a diode D1, and between the sources of the transistors M3 and M4 and the ground. The first current-voltage conversion circuit (I-V1) connected to each other is composed of diodes D4 and D3, and the second current-voltage conversion circuit (I-V2) connected between the source of the transistor M2 and the ground is R3 is connected in parallel to a circuit composed of a resistor R1 connected in series to a parallel circuit of a plurality of diodes D2 and a resistor R2. The third current-voltage conversion circuit (I-V3) connected between the drain of the transistor M7 and the ground includes a resistor R4.

＜実施例３−３＞
図３１を参照して説明した実施例において、具体的には第１の電流−電圧変換回路(I-V1)、第２の電流−電圧変換回路(I-V2)、第３の電流−電圧変換回路(I-V3)を、元となるOP ampを制御手段に用いた図１９の第１の電流−電圧変換回路(I-V1)、第２の電流−電圧変換回路(I-V2)、第３の電流−電圧変換回路(I-V3)に置き換えると、OP ampの代わりにカレントミラー回路を、所定の電圧が等しくなるように制御する制御手段として用いた基準電圧回路が得られる。図３５に具体的な実現回路を示す。 <Example 3-3>
In the embodiment described with reference to FIG. 31, specifically, a first current-voltage conversion circuit (I-V1), a second current-voltage conversion circuit (I-V2), and a third current-voltage The first current-voltage conversion circuit (I-V1) and the second current-voltage conversion circuit (I-V2) of FIG. 19 using the conversion circuit (I-V3) as a control means. When replaced with the third current-voltage conversion circuit (I-V3), a reference voltage circuit using a current mirror circuit instead of the OP amp as control means for controlling the predetermined voltage to be equal is obtained. FIG. 35 shows a specific implementation circuit.

図３５を参照すると、本実施例では、逆ワイドラーカレントミラー回路（M4、M5）を備えた図２６において、トランジスタM1のソースとグランド間に接続する第１の電流−電圧変換回路(I-V1)はダイオードD1からなり、トランジスタM３のソースとグランド間に接続する第１の電流−電圧変換回路(I-V1)は、ダイオードD3からなり、トランジスタM２のソースとグランド間に接続する第２の電流−電圧変換回路(I-V2)は、複数のダイオードD2と抵抗R２の並列回路に直列接続された抵抗R1からなる回路にR３が並列接続されている。トランジスタM7のドレインとグランド間に接続される第３の電流−電圧変換回路(I-V3)は抵抗R４からなる。   Referring to FIG. 35, in this embodiment, the first current-voltage conversion circuit (I−) connected between the source of the transistor M1 and the ground in FIG. 26 provided with the inverse Wider current mirror circuit (M4, M5). V1) includes a diode D1, and a first current-voltage conversion circuit (I-V1) connected between the source of the transistor M3 and the ground includes a diode D3 and is connected between the source of the transistor M2 and the ground. In the current-voltage conversion circuit (I-V2), R3 is connected in parallel to a circuit including a resistor R1 connected in series to a parallel circuit of a plurality of diodes D2 and a resistor R2. The third current-voltage conversion circuit (I-V3) connected between the drain of the transistor M7 and the ground includes a resistor R4.

＜実施例４＞
図３６は、本発明請求項４に記載されたＣＭＯＳ基準電圧発生回路の一実施例の回路構成を示す図である。図３６を参照すると、本実施例は、図２１において、第１の電流−電圧変換回路(I-V1)はダイオードD1からなり、第２の電流−電圧変換回路(I-V2)は、複数のダイオードD2と抵抗R4が並列接続された並列回路にさらに直列に抵抗R1が直列接続された直列回路となり、さらにこの直列回路に抵抗(R2とR3)が並列接続された複合並列回路とし、該並列接続された抵抗(R2とR3)の中間端子電圧を、所定の出力電圧としている。第３の電流−電圧変換回路(I-V3)は抵抗のみから構成されている。 <Example 4>
FIG. 36 is a diagram showing a circuit configuration of an embodiment of the CMOS reference voltage generating circuit according to claim 4 of the present invention. Referring to FIG. 36, in this embodiment, in FIG. 21, the first current-voltage conversion circuit (I-V1) is composed of a diode D1, and the second current-voltage conversion circuit (I-V2) is a plurality of the current-voltage conversion circuits (I-V2). A series circuit in which a resistor R1 is further connected in series to a parallel circuit in which a diode D2 and a resistor R4 are connected in parallel, and a resistor (R2 and R3) is connected in parallel to the series circuit. The intermediate terminal voltage of the resistors (R2 and R3) connected in parallel is set as a predetermined output voltage. The third current-voltage conversion circuit (I-V3) is composed only of a resistor.

ただし、ここでは、第１の電流−電圧変換回路(I-V1)と第２の電流−電圧変換回路(I-V2)ではダイオードの個数が異なるものとする。比較される第１の電流−電圧変換回路(I-V1)と第２の電流−電圧変換回路(I-V2)では並列接続されるダイオード（またはダイオード接続されたバイポーラトランジスタ）の数を１：Nとする。具体的には第１の電流−電圧変換回路(I-V1)では1個のダイオードとし、第２の電流−電圧変換回路(I-V2)では２〜６個のダイオードを並列接続することを考える。   However, here, it is assumed that the number of diodes is different between the first current-voltage conversion circuit (I-V1) and the second current-voltage conversion circuit (I-V2). In the first current-voltage conversion circuit (I-V1) and the second current-voltage conversion circuit (I-V2) to be compared, the number of diodes (or diode-connected bipolar transistors) connected in parallel is 1: N. Specifically, one diode is used in the first current-voltage conversion circuit (I-V1), and 2-6 diodes are connected in parallel in the second current-voltage conversion circuit (I-V2). Think.

図３６において、ダイオード（またはダイオード接続されたバイポーラトランジスタ）D1、D2の順方向電圧をVF1、VF2とすると、OP amp（AP1）により２つの入力端子電圧が等しく（VA＝VB）なるように制御される。   In FIG. 36, assuming that the forward voltages of the diodes (or diode-connected bipolar transistors) D1 and D2 are VF1 and VF2, the OP amp (AP1) controls the two input terminal voltages to be equal (VA = VB). Is done.

ここで、カレントミラー回路M1、M2、M3からの出力電流I1、I2、I3が等しいとすると、
I1＝I2＝I3 (61)
となる。 Here, if output currents I1, I2, and I3 from current mirror circuits M1, M2, and M3 are equal,
I1 ＝ I2 ＝ I3 (61)
It becomes.

また、電流I1はダイオードD1に流れる。同様に電流I2はN個並列接続されたダイオードD2に流れるI2Aとそれに並列接続された抵抗R4に流れるI2Bと並列抵抗（R2＋R3）に流れるI2Cとに分流される。したがって、
I2＝I2A＋I2B＋I2C (62)
である。 Further, the current I1 flows through the diode D1. Similarly, the current I2 is divided into I2A flowing through the N diodes D2 connected in parallel, I2B flowing through the resistor R4 connected in parallel thereto, and I2C flowing through the parallel resistor (R2 + R3). Therefore,
I2 = I2A + I2B + I2C (62)
It is.

ここで、
I2B＝VF2/R4 (63)
I2C＝VF1/R3 (64)
である。 here,
I2B = VF2 / R4 (63)
I2C ＝ VF1 / R3 (64)
It is.

また、
ΔVF＝VF1−VF2 (65)
とおくと、

Figure 2009080786
となる。 Also,
ΔVF = VF1-VF2 (65)
After all,
Figure 2009080786
It becomes.

よって、得られる基準電圧Vrefは

Figure 2009080786
と表される。 Therefore, the obtained reference voltage Vref is
Figure 2009080786
It is expressed.

(67)式で、R5(R1＋R2)/(R1R3)＜1に設定し、｛｝内は負の温度特性を持つVF1と正の温度特性を持つΔVFで温度特性が相殺されるようにR3/(R1＋R2)の値を設定すれば良い。 In equation (67), set R5 (R1 + R2) / (R1R3) <1 so that the temperature characteristics are offset between V F1 with negative temperature characteristics and ΔV F with positive temperature characteristics in {}. What is necessary is just to set the value of R3 / (R1 + R2).

ここで、

Figure 2009080786
であるから、ΔVFは線形な正の温度特性を持つのではなく、ln｛｝の｛｝内の分母は正の温度特性を有する関数であり、｛｝は負の温度特性を持つ。さらに対数圧縮されて、ΔVFは線形な正の温度特性を持つのではなく、低温で値が大きくなり、高温で値が小さくなる。 here,
Figure 2009080786
Therefore, ΔV F does not have a linear positive temperature characteristic, but the denominator in {} of ln {} is a function having a positive temperature characteristic, and {} has a negative temperature characteristic. Further logarithmically compressed, ΔV F does not have a linear positive temperature characteristic, but increases at a low temperature and decreases at a high temperature.

したがって、(67)式において、｛｝内では、ダイオードのVF1が持つ温度非直線性をΔVFが相殺するように設定できる。 Therefore, in the expression (67), within {}, ΔV F can be set so as to cancel out the temperature nonlinearity of the diode V F1 .

実際にシミュレーション値を図３７に示す。VDD＝1.3Vの時に、N=6に設定し、R1=1.829kΩ、R2=10kΩ、R3=500kΩ、R4=20kΩ、R5=10kΩとした場合に、Vrefの値は−53℃で511.85mV、−10℃で510.589mV、0℃で510.645mV、27℃で511.06mV、107℃で511.75mVと、波打つ形の特性が得られた。温度変動幅は0.25％弱までに抑えられている。   The actual simulation values are shown in FIG. When VDD = 1.3V, N = 6, R1 = 1.829kΩ, R2 = 10kΩ, R3 = 500kΩ, R4 = 20kΩ, R5 = 10kΩ, the value of Vref is 511.85mV at −53 ° C, Waveform characteristics of 510.589 mV at −10 ° C., 510.645 mV at 0 ° C., 511.06 mV at 27 ° C., and 511.75 mV at 107 ° C. were obtained. The temperature fluctuation range is suppressed to less than 0.25%.

＜実施例５＞
これまでの説明では、第１の電流−電圧変換回路(I-V1)と第２の電流−電圧変換回路(I-V2)ではダイオード（またはダイオード接続されたバイポーラトランジスタ）としてきた。 <Example 5>
In the above description, the first current-voltage conversion circuit (I-V1) and the second current-voltage conversion circuit (I-V2) have been diodes (or diode-connected bipolar transistors).

しかし、ベース、コレクタ、エッミタが分離された3端子素子のバイポーラトランジスタが実現できるのであれば、第１の電流−電圧変換回路(I-V1)と第２の電流−電圧変換回路(I-V2)はベースを共通接続して非線形カレントミラー構成とすることができる。   However, if a bipolar transistor with a three-terminal element in which the base, collector, and emitter are separated can be realized, the first current-voltage conversion circuit (I-V1) and the second current-voltage conversion circuit (I-V2) ) Can be connected to bases in a non-linear current mirror configuration.

すなわち、第１、第２のバイポーラトランジスタを含む非線形カレントミラー回路を線形カレントミラー回路で自己バイアスすることでも第３世代の基準電圧回路が実現できる。あるいは、第１、第２のバイポーラトランジスタを含む非線形カレントミラー回路を非線形カレントミラー回路で相互バイアスすることでも第３世代の基準電圧回路が実現できる。ここでは、簡単のために、第１、第２のバイポーラトランジスタを含む非線形カレントミラー回路を線形カレントミラー回路で自己バイアスすることで実現される第３世代の基準電圧回路に限って説明する。   That is, the third generation reference voltage circuit can also be realized by self-biasing the nonlinear current mirror circuit including the first and second bipolar transistors by the linear current mirror circuit. Alternatively, the third generation reference voltage circuit can also be realized by mutually biasing the nonlinear current mirror circuit including the first and second bipolar transistors with the nonlinear current mirror circuit. Here, for the sake of simplicity, only the third generation reference voltage circuit realized by self-biasing the nonlinear current mirror circuit including the first and second bipolar transistors by the linear current mirror circuit will be described.

図３８（ａ）、（ｂ）、（ｃ）は、本発明請求項８に記載された基準電圧発生回路を構成するための第１、第２のバイポーラトランジスタを含む非線形カレントミラー回路の構成を示す図である。   38 (a), (b) and (c) show the configuration of a nonlinear current mirror circuit including first and second bipolar transistors for constituting a reference voltage generating circuit according to claim 8 of the present invention. FIG.

図３９は、本発明請求項８に記載された基準電圧発生回路の一実施例の回路構成を示す図である。   FIG. 39 is a diagram showing a circuit configuration of an embodiment of the reference voltage generating circuit according to the eighth aspect of the present invention.

図３８（ａ）の非線形カレントミラー回路は、コレクタとベースが接続され、エミッタが抵抗R２を介して接地され、ベースとエミッタ間に抵抗R1が接続されたｎｐｎ型バイポーラトランジスタQ1（エミッタ面積は単位トランジスタのN倍）と、ベースがトランジスタQ1のベースに接続されエミッタが接地されたｎｐｎ型バイポーラトランジスタQ２（単位トランジスタ）を備えている。   The nonlinear current mirror circuit of FIG. 38A has an npn-type bipolar transistor Q1 in which a collector and a base are connected, an emitter is grounded via a resistor R2, and a resistor R1 is connected between the base and the emitter (the emitter area is a unit). Npn bipolar transistor Q2 (unit transistor) having a base connected to the base of transistor Q1 and an emitter grounded.

図３８（ｂ）の非線形カレントミラー回路は、図３８（ａ）の構成に抵抗R０が追加されており、トランジスタQ1のエミッタは、直列に接続された抵抗R0と抵抗R2を介して接地され、一端がトランジスタQ1のベースに接続された抵抗R1の他端は、抵抗R0と抵抗R2の接続点に接続されている。   In the nonlinear current mirror circuit of FIG. 38 (b), a resistor R0 is added to the configuration of FIG. 38 (a), and the emitter of the transistor Q1 is grounded via a resistor R0 and a resistor R2 connected in series. The other end of the resistor R1 having one end connected to the base of the transistor Q1 is connected to a connection point between the resistor R0 and the resistor R2.

図３８（ｃ）の構成は、図３８（ａ）の構成に抵抗R3が追加され、抵抗R3は、トランジスタQ１のコレクタとグランド間に接続されている。   In the configuration of FIG. 38C, a resistor R3 is added to the configuration of FIG. 38A, and the resistor R3 is connected between the collector of the transistor Q1 and the ground.

図３８に示した回路構成は、本願発明者により逆ワイドラーカレントミラー回路と呼ばれている。   The circuit configuration shown in FIG. 38 is called an inverse Wider current mirror circuit by the inventors of the present application.

本願においては、バイポ−ラトランジスタのベース−エミッタ間電圧ＶＢＥが持つ温度非直線性を補償した基準電圧回路を提供することになるから、逆ワイドラーカレントミラー回路のダイオード接続されたバイポーラトランジスタＱ１側（入力側）には更に抵抗が追加される。基本的にはバイポーラトランジスタＱ１のベース−エミッタ間に抵抗Ｒ１が接続される。   In the present application, a reference voltage circuit that compensates for the temperature nonlinearity of the base-emitter voltage VBE of the bipolar transistor is provided. Therefore, the diode-connected bipolar transistor Q1 side of the reverse Wider current mirror circuit is provided. A resistor is further added to the (input side). Basically, a resistor R1 is connected between the base and emitter of the bipolar transistor Q1.

ただし、図３８(a)と図３８(c)には、そのまま適用されるが、図３８(b)には冗長ではあるがエミッタ抵抗R0が挿入される。図３８（ｂ）において、エミッタ抵抗R０を零として短絡すると、図３８(a)となる。更に、図３８(c)ではベース（コレクタ）から抵抗R3が接地されている。   However, although it is applied as it is to FIGS. 38 (a) and 38 (c), an emitter resistor R0 is inserted in FIG. 38 (b) although it is redundant. In FIG. 38B, when the emitter resistance R0 is set to zero and short-circuited, FIG. 38A is obtained. Further, in FIG. 38 (c), the resistor R3 is grounded from the base (collector).

図３８に示した非線形カレントミラー回路を用いて基準電圧回路を構成するためには、図３９に示すように、非線形カレントミラー回路内のバイポーラトランジスタQ2（不図示）のコレクタにベースが接続されたエミッタ接地の単位トランジスタからなるバイポーラトランジスタQ3を追加し、これら３つのバイポーラトランジスタQ1、Q2、Q3を自己バイアスすれば良い。   In order to configure the reference voltage circuit using the nonlinear current mirror circuit shown in FIG. 38, the base is connected to the collector of the bipolar transistor Q2 (not shown) in the nonlinear current mirror circuit as shown in FIG. A bipolar transistor Q3 composed of a grounded-emitter unit transistor is added, and these three bipolar transistors Q1, Q2, and Q3 may be self-biased.

図３９においては、ソースが電源VDDに共通に接続され、ゲートが共通接続されたMOSトランジスタM1、M2、M3からなる１：１：１のカレントミラー回路で、それぞれバイポーラトランジスタQ1、Q2、Q3を駆動している。   In FIG. 39, a 1: 1: 1 current mirror circuit composed of MOS transistors M1, M2, and M3, whose sources are commonly connected to the power supply VDD and whose gates are commonly connected, is bipolar transistors Q1, Q2, and Q3, respectively. Is driving.

MOSトランジスタM1、M2、M3の共通ゲートは、OPアンプ（AP1）の出力に接続されており、OPアンプの逆相入力端子（−）と正相入力端子（＋）は、それぞれ、非線形カレントミラー回路の入力端子（バイポーラトランジスタQ1のベース（コレクタ））と非線形カレントミラー回路の出力端子（バイポーラトランジスタQ2のコレクタ（バイポーラトランジスタQ3のベース））に接続されている。   The common gates of the MOS transistors M1, M2, and M3 are connected to the output of the OP amplifier (AP1). The negative-phase input terminal (−) and the positive-phase input terminal (+) of the OP amplifier are nonlinear current mirrors, respectively. It is connected to the input terminal of the circuit (base (collector) of bipolar transistor Q1) and the output terminal of the nonlinear current mirror circuit (collector of bipolar transistor Q2 (base of bipolar transistor Q3)).

図３８(a)において、ダイオード接続されたバイポーラトランジスタＱ１のコレクタ電流IC1が多少増加してもベース−エミッタ間電圧VBE1は、対数圧縮されるためにその変化は小さくなる。したがって、抵抗R1に流れる電流もVBE1に比例するからほぼ一定となる。   In FIG. 38 (a), even if the collector current IC1 of the diode-connected bipolar transistor Q1 increases somewhat, the base-emitter voltage VBE1 is logarithmically compressed, so that the change is small. Therefore, the current flowing through the resistor R1 is also substantially constant because it is proportional to VBE1.

一方、抵抗R2にはバイポーラトランジスタＱ１の直流電流増幅率hFEが大きくベース電流が無視できるものとすると、コレクタ電流IC1と抵抗R1に流れる電流が加算されて流れる。このために、エミッタ接地されているバイポーラトランジスタＱ２のベース−エミッタ間電圧VBE2は多少高くなり、大きなコレクタ電流IC2が流れることになる。この動作はこれまでに知られている逆ワイドラーカレントミラー回路の入出力電流特性と同様になっている。   On the other hand, if the DC current amplification factor hFE of the bipolar transistor Q1 is large and the base current can be ignored, the current flowing through the collector current IC1 and the resistance R1 flows through the resistor R2. For this reason, the base-emitter voltage VBE2 of the bipolar transistor Q2 whose emitter is grounded is somewhat high, and a large collector current IC2 flows. This operation is the same as the input / output current characteristics of the inverse Wider current mirror circuit known so far.

図３８(b)においても、抵抗R0が挿入されているが回路動作はおよそ類似したものである。   In FIG. 38 (b), the resistor R0 is inserted, but the circuit operation is almost similar.

さらに、図３８(c)においては、図３８(a)に示した非線形カレントミラー回路にさらにベースから抵抗R3を追加して接地している。抵抗R3に流れる電流は、バイポーラトランジスタＱ２のベース−エミッタ間電圧VBE2に比例し、バイポーラトランジスタＱ２のベース−エミッタ間電圧VBE2が多少高くなっても、その分の多少しか増えないが、コレクタ電流IC2としては大きな電流が流れることになる。この動作はこれまでに知られている逆ワイドラーカレントミラー回路の入出力電流特性と類似している。   Further, in FIG. 38 (c), a resistor R3 is further added from the base to the nonlinear current mirror circuit shown in FIG. 38 (a) and grounded. The current flowing through the resistor R3 is proportional to the base-emitter voltage VBE2 of the bipolar transistor Q2, and even if the base-emitter voltage VBE2 of the bipolar transistor Q2 is slightly increased, the collector current IC2 As a result, a large current flows. This operation is similar to the input / output current characteristics of the known inverse wider current mirror circuit.

前述したように、図３８（a）、(b)、（ｃ）に示した非線形カレントミラー回路を用いて基準電圧回路を構成するためには、図３９に示すように、バイポーラトランジスタＱ２のコレクタにベースが接続されたエミッタ接地の単位トランジスタからなるバイポーラトランジスタＱ３を追加し、これら３つのバイポーラトランジスタを自己バイアスすれば良い。図３９の構成においては、バイポーラトランジスタQ2とQ3に等しい電流を流すことでベース−エミッタ間電圧VBE2とVBE3が互いに等しくなるようにしている。   As described above, in order to construct the reference voltage circuit using the nonlinear current mirror circuit shown in FIGS. 38A, 38B, and 38C, as shown in FIG. 39, the collector of the bipolar transistor Q2 A bipolar transistor Q3 composed of a grounded-emitter unit transistor having a base connected thereto is added, and these three bipolar transistors may be self-biased. In the configuration of FIG. 39, base-emitter voltages VBE2 and VBE3 are made equal to each other by flowing equal currents through bipolar transistors Q2 and Q3.

図３９において、MOSトランジスタM1、M2、M3、M4の共通ゲートはOPアンプ（AP1）の出力に接続されており、OPアンプ（AP1）の逆相入力端子（−）と正相入力端子（＋）はそれぞれ、非線形カレントミラー回路の入力端子電圧（バイポーラトランジスタQ1のベース（コレクタ）の端子電圧）と非線形カレントミラー回路の出力端子電圧（バイポーラトランジスタQ2のコレクタの端子電圧（バイポーラトランジスタQ3のベースの端子電圧））が等しくなるように制御している。   In FIG. 39, the common gates of the MOS transistors M1, M2, M3, and M4 are connected to the output of the OP amplifier (AP1), and the negative phase input terminal (−) and the positive phase input terminal (+ of the OP amplifier (AP1)) ) Is the input terminal voltage of the nonlinear current mirror circuit (terminal voltage of the base (collector) of the bipolar transistor Q1) and the output terminal voltage of the nonlinear current mirror circuit (terminal voltage of the collector of the bipolar transistor Q2 (base voltage of the bipolar transistor Q3). The terminal voltage is controlled to be equal.

したがって、
VA＝VB (69)
となり、この時のMOSトランジスタM1、M2、M3、M4からなる１：１：１：１のカレントミラー回路の出力電流I1、I2、I3、I4は等しくなり、
I1＝I2＝I3＝I4 (70)
である。 Therefore,
VA = VB (69)
At this time, the output currents I1, I2, I3, and I4 of the 1: 1: 1: 1 current mirror circuit composed of the MOS transistors M1, M2, M3, and M4 are equal,
I1 ＝ I2 ＝ I3 ＝ I4 (70)
It is.

＜実施例５−１＞
図３９における非線形カレントミラー回路として図３８(a)の構成を用いると、図４０のようになる。 <Example 5-1>
When the configuration of FIG. 38A is used as the nonlinear current mirror circuit in FIG. 39, the configuration is as shown in FIG.

図４０において、バイポーラトランジスタQ1とQ2の各コレクタ電流IC1、IC2は

Figure 2009080786

Figure 2009080786
と表される。ここで、ISは飽和電流、VTは熱電圧である。 In FIG. 40, the collector currents IC1 and IC2 of the bipolar transistors Q1 and Q2 are
Figure 2009080786

Figure 2009080786
It is expressed. Here, I S is a saturation current, and V T is a thermal voltage.

MOSトランジスタM1からの出力電流I1は、I1=IC1+VBE1/R1で与えられ、MOSトランジスタM1からの出力電流I2=IC2より、バイポーラトランジスタQ２とQ１のベース-エミッタ間電圧VBE2とVBE1の差分ΔVBEは、

Figure 2009080786
と表される。 The output current I1 from the MOS transistor M1 is given by I1 = IC1 + VBE1 / R1, and the difference ΔVBE between the base-emitter voltages VBE2 and VBE1 of the bipolar transistors Q2 and Q1 from the output current I2 = IC2 from the MOS transistor M1. Is

Figure 2009080786
It is expressed.

なお、図４０より、VBE2=VBE1+R2I1より、(73)式のΔVBE=Ｒ２I1が成り立つ。 Incidentally, from FIG. 40, from the V BE2 = V BE1 + R 2 I 1, it holds true (73) below the ΔVBE = R2I1.

(73)式で、VTは絶対温度に比例するから、±76℃の温度変化では224/300〜1〜376/300まで変化する。この指数値は2.10995〜2.71828〜3.501997となり、―22.4％〜0％〜＋28.8％の変化率となる。しかし、±76℃の温度変化幅は152°であるから、変化率51.2％を温度変化幅で割ると、高々−0.337％/℃に過ぎない。この程度の温度変化であれば、R1を設定することで、1/{1−VBE1/(I1R1)}に持たせることが可能であるように思われる。 In equation (73), V T is proportional to the absolute temperature, and therefore changes from 224/300 to 1 to 376/300 with a temperature change of ± 76 ° C. This index value is 2.10995 to 2.71828 to 3.501997, and the rate of change is -22.4% to 0% to + 28.8%. However, since the temperature change width of ± 76 ° C. is 152 °, the rate of change of 51.2% divided by the temperature change width is only −0.337% / ° C. at most. If the temperature change of this order, by setting the R 1, appears to be possible to have a 1 / {1-V BE1 / (I 1 R 1)}.

すなわち、(73)式に示したΔVFの温度特性はln内が温度で変化するために2次の係数を持ち、各ダイオードの順方向電圧VF1、VF2は、図１１にそれぞれ１点鎖線と２点鎖線で示すような関係にあり、VF1とVF2との差電圧ΔVFは温度が変化しても一定値を維持している。 That is, the temperature characteristic of the [Delta] V F as shown in (73) equation has a second-order coefficients to the ln changes at temperature, the forward voltage VF1, VF2 of the diodes, and the chain line respectively one point in FIG. 11 The relationship is as shown by a two-dot chain line, and the difference voltage ΔVF between VF1 and VF2 maintains a constant value even if the temperature changes.

したがって、得られる基準電圧Vrefは
Vref＝RLI4＝(RL/R2)ΔVBE (74)
と表される。 Therefore, the obtained reference voltage Vref is
Vref = R L I 4 = (R L / R 2 ) ΔV BE (74)
It is expressed.

よって、本実施例は、図２２に示した基準電圧回路と同等の特性が得られるものと期待できる。付け加えるなら、抵抗R2の他方の端子（接地される側の端子とは別の端子）からもトランジスタの温度非直線性が補償された基準電圧を得ることができる。   Therefore, it can be expected that the present embodiment can obtain characteristics equivalent to those of the reference voltage circuit shown in FIG. In addition, a reference voltage in which the temperature nonlinearity of the transistor is compensated can be obtained from the other terminal of the resistor R2 (a terminal different from the grounded terminal).

＜実施例５−２＞
同様に、図３９における非線形カレントミラー回路として図３８(b)の構成を用いると、図４１の構成になる。 <Example 5-2>
Similarly, when the configuration of FIG. 38B is used as the nonlinear current mirror circuit in FIG. 39, the configuration of FIG. 41 is obtained.

本実施例においても、バイポーラトランジスタQ1とQ2の各コレクタ電流IC1、IC2は、(71)式、(72)式で与えられる。MOSトランジスタM1からの出力電流I1は、
I1=IC1+（VBE1＋R0IC1）/R1 (75)
で与えられ、MOSトランジスタM1からの出力電流I2=IC2より、バイポーラトランジスタQ２とQ１のベース-エミッタ間電圧VBE2とVBE1の差分ΔVBEは、

Figure 2009080786
と表される。 Also in this embodiment, the collector currents IC1 and IC2 of the bipolar transistors Q1 and Q2 are given by the equations (71) and (72). The output current I1 from the MOS transistor M1 is
I 1 = I C1 + (V BE1 + R 0 I C1 ) / R 1 (75)
From the output current I 2 = I C2 from the MOS transistor M1, the difference ΔVBE between the base-emitter voltages VBE2 and VBE1 of the bipolar transistors Q2 and Q1 is

Figure 2009080786
It is expressed.

(75)式において、VTは絶対温度に比例するから、±76℃の温度変化では224/300〜1〜376/300まで変化する。この指数値は2.10995〜2.71828〜3.501997となり、―22.4％〜0％〜＋28.8％の変化率となる。しかし、±76℃の温度変化幅は152°であるから、変化率51.2％を温度変化幅で割ると高々−0.337％/℃に過ぎない。この程度の温度変化であればR0を小さな値とし、R1を設定することで、1/{1−(VBE1＋R0IC1)/(R1I1)}に持たせることが可能であるように思われる。 In equation (75), V T is proportional to the absolute temperature, and therefore changes from 224/300 to 1 to 376/300 when the temperature changes by ± 76 ° C. This index value is 2.10995 to 2.71828 to 3.501997, and the rate of change is -22.4% to 0% to + 28.8%. However, since the temperature change width of ± 76 ° C. is 152 °, the change rate of 51.2% divided by the temperature change width is only −0.337% / ° C. at most. If the temperature changes to this level, R 0 can be set to a small value and R 1 can be set to 1 / {1− (V BE1 + R 0 I C1 ) / (R 1 I 1 )} Seems to be.

すなわち、(75)式に示したΔVFの温度特性はln内が温度で変化するために2次の係数を持ち、各ダイオードの順方向電圧VF1、VF2は、図１１にそれぞれ１点鎖線と２点鎖線で示すような関係にあり、VF1とVF2との差電圧ΔVFは温度が変化しても一定値を維持している。   That is, the temperature characteristic of ΔVF shown in the equation (75) has a second-order coefficient because ln changes with temperature, and the forward voltages VF1 and VF2 of each diode are shown in FIG. The relationship is shown by the dotted line, and the difference voltage ΔVF between VF1 and VF2 maintains a constant value even if the temperature changes.

したがって、得られる基準電圧Vrefは
Vref＝RLI4＝(RL/R2)(ΔVBE−R0IC1) (77)
と表され、図８に示した基準電圧回路と同等の特性が得られるものと期待できる。付け加えるなら、抵抗R2の他方の端子（接地される側の端子とは別の端子）からもトランジスタの温度非直線性が補償された基準電圧を得ることができる。 Therefore, the obtained reference voltage Vref is
Vref = R L I 4 = (R L / R 2 ) (ΔV BE −R 0 I C1 ) (77)
It can be expected that the same characteristics as those of the reference voltage circuit shown in FIG. In addition, a reference voltage in which the temperature nonlinearity of the transistor is compensated can be obtained from the other terminal of the resistor R2 (a terminal different from the grounded terminal).

＜実施例５−３＞
同様に、図３９における非線形カレントミラー回路として図３８(c)の構成を用いると図４２の構成となる。バイポーラトランジスタQ1とQ2の各コレクタ電流IC1、IC2は、(71)式、(72)式で与えられる。MOSトランジスタM1からの出力電流I1は

Figure 2009080786
と表され、MOSトランジスタM２からの出力電流I２はIC2である。したがって、バイポーラトランジスタQ２とQ１のベース-エミッタ間電圧VBE2とVBE1の差分ΔVBEは、

Figure 2009080786
と表される。 <Example 5-3>
Similarly, when the configuration of FIG. 38C is used as the nonlinear current mirror circuit in FIG. 39, the configuration of FIG. 42 is obtained. The collector currents IC1 and IC2 of the bipolar transistors Q1 and Q2 are given by the equations (71) and (72). The output current I1 from the MOS transistor M1 is
Figure 2009080786
The output current I2 from the MOS transistor M2 is IC2. Therefore, the difference ΔVBE between the base-emitter voltages VBE2 and VBE1 of the bipolar transistors Q2 and Q1 is

Figure 2009080786
It is expressed.

したがって、得られる基準電圧Vrefは

Figure 2009080786
と求められる。 Therefore, the obtained reference voltage Vref is
Figure 2009080786
Is required.

(80)式で、R4/R3＜1に設定し、｛｝内は負の温度特性を持つVBE2と正の温度特性を持つΔVBEで温度特性が相殺されるように、R3/R1の値を設定すれば良い。 In equation (80), R4 / R3 <1 is set. In {}, R3 / R1 is set so that the temperature characteristics are offset by V BE2 having negative temperature characteristics and ΔV BE having positive temperature characteristics. A value should be set.

また、(79)式に示されるように、ΔVBEは線形な正の温度特性を持つのではなく、ln()の()内の分母は正の温度特性を有する関数であり、()は負の温度特性を持つ。さらに対数圧縮され、ΔVBEは、線形な正の温度特性を持つのではなく、低温で値が大きくなり、高温で値が小さくなる。 Further, as shown in (79) equation, [Delta] V BE rather than having linear positive temperature characteristics, the denominator in the ln () of () is a function having a positive temperature characteristic, () is Has negative temperature characteristics. Further, logarithmically compressed, ΔV BE does not have a linear positive temperature characteristic, but increases at a low temperature and decreases at a high temperature.

したがって、(80)式においては、（）内では、VBE2が持つ温度非直線性をΔVBEが相殺するように設定できる。 Therefore, in the equation (80), in (), the temperature nonlinearity of V BE2 can be set so that ΔV BE cancels.

また、(79)式に示したΔVBEの温度特性はln内が温度で変化するために2次の係数を持ち、図７に示すようなPTAT直線を漸近線とする正の温度特性に近い特性となっている。 Further, the temperature characteristic of ΔV BE shown in the equation (79) has a second-order coefficient because ln changes with temperature, and is close to a positive temperature characteristic with the PTAT straight line as shown in FIG. 7 as an asymptotic line. It is a characteristic.

したがって、図３１に示した基準電圧回路と同等の特性が得られるものと期待できる。   Therefore, it can be expected that characteristics equivalent to those of the reference voltage circuit shown in FIG. 31 can be obtained.

＜実施例６＞
非線形カレントミラー回路において、いずれの端子電圧が任意（不定）にはならないなら、図３９に示したバイポーラトランジスタQ3が不要となり、削除することができる。 <Example 6>
In the non-linear current mirror circuit, if any of the terminal voltages does not become arbitrary (undefined), the bipolar transistor Q3 shown in FIG. 39 becomes unnecessary and can be deleted.

図４３に示す基準電圧回路において、非線形カレントミラー回路の入力端子と出力端子にOPアンプ(AP1)の逆相入力端子(-)と正相入力端子(+)がそれぞれ接続されている。   In the reference voltage circuit shown in FIG. 43, the negative phase input terminal (−) and the positive phase input terminal (+) of the OP amplifier (AP1) are connected to the input terminal and the output terminal of the nonlinear current mirror circuit, respectively.

ここで、非線形カレントミラー回路は、図３８等を参照して説明した２つのバイポーラトランジスタQ1、Q2を含んでいる。また、OPアンプの出力端子は、ソースが電源VDDに接続されゲートが共通接続されたｐチャネルMOSトランジスタM1、M２（線形カレントミラー回路を構成する）の共通ゲートに接続されている。さらに、ソースが電源VDDに接続されゲートがM1、M2と共通接続されたｐチャネルMOSトランジスタM3（線形カレントミラー回路のもう一方の出力である）のドレインは、一端がグランドに接続された抵抗RLの他端に接続され、抵抗RLの端子電圧が基準電圧Vrefとなっている。   Here, the nonlinear current mirror circuit includes the two bipolar transistors Q1 and Q2 described with reference to FIG. The output terminal of the OP amplifier is connected to the common gate of p-channel MOS transistors M1 and M2 (which constitute a linear current mirror circuit) whose source is connected to the power supply VDD and whose gate is commonly connected. Furthermore, the drain of a p-channel MOS transistor M3 (which is the other output of the linear current mirror circuit) whose source is connected to the power supply VDD and whose gate is commonly connected to M1 and M2 is a resistor RL whose one end is connected to the ground. The terminal voltage of the resistor RL is the reference voltage Vref.

図４３に示す基準電圧回路において、第１、第２のバイポーラトランジスタ（例えば図３８のQ1、Q2参照）を含む非線形カレントミラー回路の入力端子の電圧と出力端子の電圧が等しくなるように、OPアンプ（AP1）の逆相入力端子（−）と正相入力端子（＋）がそれぞれ接続され、OPアンプ（AP1）の出力端子は線形カレントミラー回路を構成するトランジスタM1、M2の共通ゲート電圧を制御しており、線形カレントミラー回路のもう一方の出力であるMOSトランジスタM3のドレインは抵抗RLに接続され、抵抗RLにて電流−電圧変換されて基準電圧Vrefを出力している。   In the reference voltage circuit shown in FIG. 43, the OP voltage is set so that the input terminal voltage and the output terminal voltage of the nonlinear current mirror circuit including the first and second bipolar transistors (see, for example, Q1 and Q2 in FIG. 38) are equal. The negative-phase input terminal (-) and positive-phase input terminal (+) of the amplifier (AP1) are connected to each other, and the output terminal of the OP amplifier (AP1) uses the common gate voltage of the transistors M1 and M2 that make up the linear current mirror circuit. The drain of the MOS transistor M3, which is the other output of the linear current mirror circuit, is connected to the resistor RL, and is converted from current to voltage by the resistor RL to output the reference voltage Vref.

図４３において、MOSトランジスタM1、M2、M3からなる１：１：１のカレントミラー回路でそれぞれバイポーラトランジスタQ1、Q2を駆動している。MOSトランジスタM1、M2、M3の共通ゲートはOPアンプ（AP1）の出力に接続されており、OPアンプの逆相入力端子（−）と正相入力端子（＋）は、非線形カレントミラー回路のバイポーラトランジスタQ1（図３８参照）のベース（コレクタ）の端子電圧とバイポーラトランジスタQ2（図３８参照）のコレクタの端子電圧（バイポーラトランジスタQ3のベースの端子電圧）が等しくなるように制御している。したがって、
VA＝VB (80)
となり、この時のMOSトランジスタM1、M2、M3からなる１：１：１のカレントミラー回路の出力電流I1、I2、I3は等しくなり、
I1＝I2＝I3 (81)
である。 In FIG. 43, bipolar transistors Q1 and Q2 are driven by a 1: 1: 1 current mirror circuit comprising MOS transistors M1, M2 and M3, respectively. The common gate of the MOS transistors M1, M2, and M3 is connected to the output of the OP amplifier (AP1), and the negative-phase input terminal (−) and the positive-phase input terminal (+) of the OP amplifier are the bipolars of the nonlinear current mirror circuit. The terminal voltage of the base (collector) of the transistor Q1 (see FIG. 38) and the terminal voltage of the collector of the bipolar transistor Q2 (see FIG. 38) (the terminal voltage of the base of the bipolar transistor Q3) are controlled to be equal. Therefore,
VA = VB (80)
At this time, the output currents I1, I2, and I3 of the 1: 1: 1 current mirror circuit composed of the MOS transistors M1, M2, and M3 are equal,
I1 ＝ I2 ＝ I3 (81)
It is.

＜実施例６−１＞
図４４に示す基準電圧回路は、第１、第２のバイポーラトランジスタQ1、Q2を含む非線形カレントミラー回路を有する。第１のバイポーラトランジスタQ1はエミッタ面積が単位バイポーラトランジスタのN倍であり、ベースとコレクタが共通接続されて非線形カレントミラー回路の入力端子を構成し、ベース−エミッタ間には抵抗R1が接続され、エミッタ抵抗R2を介して接地されている。一方、第2のバイポーラトランジスタQ2は単位バイポーラトランジスタであり、エミッタは直接接地され、コレクタは抵抗R3を介して接地され、コレクタが非線形カレントミラー回路の出力端子を構成している。 <Example 6-1>
The reference voltage circuit shown in FIG. 44 has a nonlinear current mirror circuit including first and second bipolar transistors Q1 and Q2. The first bipolar transistor Q1 has an emitter area N times that of the unit bipolar transistor, and the base and collector are connected in common to form the input terminal of the nonlinear current mirror circuit, and the resistor R1 is connected between the base and emitter. It is grounded via the emitter resistor R2. On the other hand, the second bipolar transistor Q2 is a unit bipolar transistor, the emitter is directly grounded, the collector is grounded via a resistor R3, and the collector constitutes the output terminal of the nonlinear current mirror circuit.

また、OPアンプ（AP1）により、VA＝VBに制御されるから、
VBE1＋R2I1＝R3(I2−IC2)＝VBE2 (82) Moreover, since it is controlled to VA = VB by the OP amplifier (AP1),
V BE1 + R 2 I 1 = R 3 (I 2 −I C2 ) = V BE2 (82)

MOSトランジスタM1の出力電流（ドレイン電流）I1は、バイポーラトランジスタQ1のコレクタ電流IC1にVBE1／R1を加えた値であり
I1=IC1＋VBE1/R1 (82-1)
MOSトランジスタM2の出力電流（ドレイン電流）I2は、バイポーラトランジスタQ2のコレクタ電流IC2にVBE2／R3を加えた値である。
I２=IC２＋VBE２/R３ (82-2) The output current (drain current) I1 of the MOS transistor M1 is a value obtained by adding VBE1 / R1 to the collector current IC1 of the bipolar transistor Q1.
I 1 = I C1 + V BE1 / R 1 (82-1)
The output current (drain current) I2 of the MOS transistor M2 is a value obtained by adding VBE2 / R3 to the collector current IC2 of the bipolar transistor Q2.
I 2 = I C2 + V BE2 / R 3 (82-2)

したがって、バイポーラトランジスタQ２とQ１のベース-エミッタ間電圧VBE2とVBE1の差分ΔVBEは、

Figure 2009080786
と表される。 Therefore, the difference ΔVBE between the base-emitter voltages VBE2 and VBE1 of the bipolar transistors Q2 and Q1 is

Figure 2009080786
It is expressed.

(83)式において、VTは絶対温度に比例するから、±76℃の温度変化では224/300〜1〜376/300まで変化する。この指数値は2.10995〜2.71828〜3.501997となり、―22.4％〜0％〜＋28.8％の変化率となる。しかし、±76℃の温度変化幅は152°であるから、変化率51.2％を温度変化幅で割ると高々−0.337％/℃に過ぎない。この程度の温度変化であれば、R1、R2、R3を設定することで、{1−VBE2/(R3I1)}/{1−VBE1/(R1I1)}に持たせることが可能であるように思われる。 In equation (83), V T is proportional to the absolute temperature, and therefore changes from 224/300 to 1 to 376/300 when the temperature changes by ± 76 ° C. This index value is 2.10995 to 2.71828 to 3.501997, and the rate of change is -22.4% to 0% to + 28.8%. However, since the temperature change width of ± 76 ° C. is 152 °, the change rate of 51.2% divided by the temperature change width is only −0.337% / ° C. at most. If the temperature change of this order, by setting the R 1, R 2, R 3 , {1-V BE2 / (R 3 I 1)} / {1-V BE1 / (R 1 I 1)} Seems to be possible.

すなわち、(83)式に示したΔVFの温度特性はln内が温度で変化するために2次の係数を持ち、各ダイオードの順方向電圧VF1、VF2は、図１１にそれぞれ１点鎖線と２点鎖線で示すような関係にあり、VF1とVF2との差電圧ΔVFは温度が変化しても一定値を維持している。   That is, the temperature characteristic of ΔVF shown in the equation (83) has a second-order coefficient because ln changes with temperature, and the forward voltages VF1 and VF2 of each diode are shown in FIG. The relationship is shown by the dotted line, and the difference voltage ΔVF between VF1 and VF2 maintains a constant value even if the temperature changes.

したがって、得られる基準電圧Vrefは
Vref＝RLI3＝(RL/R2)ΔVBE (84)
と表され、図１４に示した基準電圧回路と同等の特性が得られるものと期待できる。付け加えるなら、抵抗R2の他方の端子からもトランジスタの温度非直線性が補償された基準電圧を得ることができる。 Therefore, the obtained reference voltage Vref is
Vref = R L I 3 = (R L / R 2 ) ΔV BE (84)
It can be expected that the same characteristics as those of the reference voltage circuit shown in FIG. In addition, a reference voltage in which the temperature nonlinearity of the transistor is compensated can be obtained from the other terminal of the resistor R2.

＜実施例６−２＞
図４５に示す基準電圧回路は、第１、第２のバイポーラトランジスタQ1、Q2を含む非線形カレントミラー回路を有する。第１のバイポーラトランジスタQ1はエミッタ面積が単位バイポーラトランジスタのN倍であり、ベースとコレクタが共通接続されて非線形カレントミラー回路の入力端子を構成し、ベース−エミッタ間には抵抗R1が接続され、エミッタ抵抗R2を介して接地され、コレクタ（ベース）は抵抗R3を介して接地されている。一方、第2のバイポーラトランジスタQ2は単位バイポーラトランジスタであり、エミッタは直接接地され、コレクタは抵抗R4を介して接地され、コレクタが非線形カレントミラー回路の出力端子を構成している。 <Example 6-2>
The reference voltage circuit shown in FIG. 45 has a nonlinear current mirror circuit including first and second bipolar transistors Q1 and Q2. The first bipolar transistor Q1 has an emitter area N times that of the unit bipolar transistor, and the base and collector are connected in common to form the input terminal of the nonlinear current mirror circuit, and the resistor R1 is connected between the base and emitter. The emitter (R2) is grounded via an emitter resistor R2, and the collector (base) is grounded via a resistor R3. On the other hand, the second bipolar transistor Q2 is a unit bipolar transistor, the emitter is directly grounded, the collector is grounded via a resistor R4, and the collector constitutes the output terminal of the nonlinear current mirror circuit.

また、OPアンプにより、VA＝VBに制御されるから、
VBE1＋R2(I1−VBE2/R3)＝R3(I2−IC2)＝VBE2 (85) In addition, because VA = VB is controlled by the OP amplifier,
V BE1 + R 2 (I 1 −V BE2 / R 3 ) = R 3 (I 2 −I C2 ) = V BE2 (85)

MOSトランジスタM1の出力電流（ドレイン電流）I1は、バイポーラトランジスタQ1のコレクタ電流IC1にVBE1/R1、VBE２/R3を加えた値であり
I1=IC1＋VBE1/R1＋VBE２/R3 (85-1)
MOSトランジスタM2の出力電流（ドレイン電流）I2は、バイポーラトランジスタQ2のコレクタ電流IC2にVBE2／R４を加えた値である。
I２=IC２＋VBE２/R４ (85-2) The output current (drain current) I1 of the MOS transistor M1 is a value obtained by adding VBE1 / R1 and VBE2 / R3 to the collector current IC1 of the bipolar transistor Q1.
I 1 = I C1 + V BE1 / R 1 + V BE2 / R 3 (85-1)
The output current (drain current) I2 of the MOS transistor M2 is a value obtained by adding VBE2 / R4 to the collector current IC2 of the bipolar transistor Q2.
I 2 = I C2 + V BE2 / R 4 (85-2)

したがって、バイポーラトランジスタQ２とQ１のベース-エミッタ間電圧VBE2とVBE1の差分ΔVBEは、

Figure 2009080786
と表される。 Therefore, the difference ΔVBE between the base-emitter voltages VBE2 and VBE1 of the bipolar transistors Q2 and Q1 is
Figure 2009080786
It is expressed.

したがって、得られる基準電圧Vrefは

Figure 2009080786
と表される。 Therefore, the obtained reference voltage Vref is
Figure 2009080786
It is expressed.

(87)式において、ΔVBEが正の温度特性を持つ場合、(73)式の()内の温度特性を相殺することができる。ただし、(86)式に示したΔVBEの温度特性はln内が温度で変化するために2次の係数を持ち、図７に示すようなPTAT直線を漸近線とする正の温度特性に設定することができる。したがって、本実施例は、図２２に示した基準電圧回路と同等の特性が得られるものと期待できる。 In the equation (87), when ΔV BE has a positive temperature characteristic, the temperature characteristic in () of the equation (73) can be canceled. However, the temperature characteristic of ΔV BE shown in equation (86) has a second-order coefficient because ln changes with temperature, and is set to a positive temperature characteristic with the PTAT line as shown in Fig. 7 as an asymptotic line. can do. Therefore, the present embodiment can be expected to obtain the same characteristics as the reference voltage circuit shown in FIG.

＜実施例６−３＞
図４６に示す基準電圧回路は、第１、第２のバイポーラトランジスタQ1、Q2を含む非線形カレントミラー回路を有する。第１のバイポーラトランジスタQ1はエミッタ面積が単位バイポーラトランジスタのN倍であり、ベースとコレクタが共通接続されて非線形カレントミラー回路の入力端子を構成し、ベース−エミッタ間には抵抗R1が接続され、エミッタ抵抗R2を介して接地されている。一方、第2のバイポーラトランジスタQ2は単位バイポーラトランジスタであり、コレクタ−エミッタ間には抵抗R4が接続され、エミッタ抵抗R3を介して接地され、コレクタが非線形カレントミラー回路の出力端子を構成している。 <Example 6-3>
The reference voltage circuit shown in FIG. 46 has a nonlinear current mirror circuit including first and second bipolar transistors Q1 and Q2. The first bipolar transistor Q1 has an emitter area N times that of the unit bipolar transistor, and the base and collector are connected in common to form the input terminal of the nonlinear current mirror circuit, and the resistor R1 is connected between the base and emitter. It is grounded via the emitter resistor R2. On the other hand, the second bipolar transistor Q2 is a unit bipolar transistor, a resistor R4 is connected between the collector and the emitter, and grounded via the emitter resistor R3, and the collector constitutes the output terminal of the nonlinear current mirror circuit. .

また、OPアンプにより、VA＝VBに制御されるから、
VBE1＋R2(I1−VBE1/R1)＝VBE2＋R3(I2−VBE2/R4) (88) In addition, because VA = VB is controlled by the OP amplifier,
V BE1 + R 2 (I 1 −V BE1 / R 1 ) = V BE2 + R 3 (I 2 −V BE2 / R 4 ) (88)

MOSトランジスタM1の出力電流（ドレイン電流）I1は、バイポーラトランジスタQ1のコレクタ電流IC1にVBE1/R1を加えた値であり
I1=IC1＋VBE1/R1 (88-1)
MOSトランジスタM2の出力電流（ドレイン電流）I2は、バイポーラトランジスタQ2のコレクタ電流IC2にVBE2／R４を加えた値である。
I２=IC２＋VBE２/R４ (88-2) The output current (drain current) I1 of the MOS transistor M1 is a value obtained by adding VBE1 / R1 to the collector current IC1 of the bipolar transistor Q1.
I 1 = I C1 + V BE1 / R 1 (88-1)
The output current (drain current) I2 of the MOS transistor M2 is a value obtained by adding VBE2 / R4 to the collector current IC2 of the bipolar transistor Q2.
I 2 = I C2 + V BE2 / R 4 (88-2)

したがって、バイポーラトランジスタQ２とQ１のベース-エミッタ間電圧VBE2とVBE1の差分ΔVBEは、

Figure 2009080786
と表される。 Therefore, the difference ΔVBE between the base-emitter voltages VBE2 and VBE1 of the bipolar transistors Q2 and Q1 is
Figure 2009080786
It is expressed.

(89)式において、VTは絶対温度に比例するから、±76℃の温度変化では224/300〜1〜376/300まで変化する。この指数値は2.10995〜2.71828〜3.501997となり、―22.4％〜0％〜＋28.8％の変化率となる。しかし、±76℃の温度変化幅は152°であるから、変化率51.2％を温度変化幅で割ると高々−0.337％/℃に過ぎない。この程度の温度変化であれば、R1、R2、R3を設定することで、{1−VBE2/(R4I1)}/{1−VBE1/(R1I1)}に持たせることが可能であるように思われる。 In equation (89), V T is proportional to the absolute temperature, and therefore changes from 224/300 to 1 to 376/300 with a temperature change of ± 76 ° C. This index value is 2.10995 to 2.71828 to 3.501997, and the rate of change is -22.4% to 0% to + 28.8%. However, since the temperature change width of ± 76 ° C. is 152 °, the change rate of 51.2% divided by the temperature change width is only −0.337% / ° C. at most. If the temperature changes to this extent, setting R 1 , R 2 and R 3 will allow {1−V BE2 / (R 4 I 1 )} / {1−V BE1 / (R 1 I 1 )} Seems to be possible.

すなわち、(89)式に示したΔVBEの温度特性はln内が温度で変化するために2次の係数を持ち、各ダイオードの順方向電圧VF1、VF2は、図１１にそれぞれ１点鎖線と２点鎖線で示すような関係にあり、VF1とVF2との差電圧ΔVFは温度が変化しても一定値を維持している。 That is, the temperature characteristic of ΔV BE shown in the equation (89) has a second-order coefficient because ln changes with temperature, and the forward voltages VF1 and VF2 of each diode are shown in FIG. The relationship is as shown by a two-dot chain line, and the difference voltage ΔVF between VF1 and VF2 maintains a constant value even if the temperature changes.

したがって、得られる基準電圧Vrefは
Vref＝RLI3＝{(RL/(R3−R2))ΔVBE (90)
と表され、図１０に示した基準電圧回路と同等の特性が得られるものと期待できる。付け加えるなら、抵抗R2とR3の他方の端子からもトランジスタの温度非直線性が補償された基準電圧を得ることができる。 Therefore, the obtained reference voltage Vref is
Vref = R L I 3 = {(R L / (R 3 −R 2 )) ΔV BE (90)
It can be expected that characteristics equivalent to those of the reference voltage circuit shown in FIG. In addition, a reference voltage in which the temperature nonlinearity of the transistor is compensated can be obtained from the other terminals of the resistors R2 and R3.

＜実施例６−４＞
図４７に示す基準電圧回路は、第１、第２のバイポーラトランジスタを含む非線形カレントミラー回路を有する。第１のバイポーラトランジスタQ1はエミッタ面積が単位バイポーラトランジスタのN倍であり、ベースとコレクタが共通接続されて非線形カレントミラー回路の入力端子を構成し、ベース−エミッタ間には抵抗R1が接続され、エミッタ抵抗R2を介して接地され、コレクタ（ベース）は抵抗R3を介して接地されている。一方、第2のバイポーラトランジスタQ2は単位バイポーラトランジスタであり、コレクタ−エミッタ間には抵抗R5が接続され、エミッタ抵抗R4を介して接地され、コレクタが非線形カレントミラー回路の出力端子を構成している。 <Example 6-4>
The reference voltage circuit shown in FIG. 47 has a non-linear current mirror circuit including first and second bipolar transistors. The first bipolar transistor Q1 has an emitter area N times that of the unit bipolar transistor, and the base and collector are connected in common to form the input terminal of the nonlinear current mirror circuit, and the resistor R1 is connected between the base and emitter. The emitter (R2) is grounded via an emitter resistor R2, and the collector (base) is grounded via a resistor R3. On the other hand, the second bipolar transistor Q2 is a unit bipolar transistor. A resistor R5 is connected between the collector and the emitter, and grounded via the emitter resistor R4. The collector constitutes the output terminal of the nonlinear current mirror circuit. .

また、OPアンプ（AP1）により、VA＝VBに制御されるから、
R3(I1−IC1−VBE1/R1)＝VBE2＋R4(I1−VBE2/R5) (91) Moreover, since it is controlled to VA = VB by the OP amplifier (AP1),
R 3 (I 1 −I C1 −V BE1 / R 1 ) = V BE2 + R 4 (I 1 −V BE2 / R 5 ) (91)

MOSトランジスタM1の出力電流（ドレイン電流）I1は、バイポーラトランジスタQ1のコレクタ電流IC1にVBE1/R1、(VBE２+R4I4)/R３を加えた値であり
I1=IC1＋VBE1/R1＋(VBE２+R4I4)/R３ (91-1)
MOSトランジスタM2の出力電流（ドレイン電流）I2は、バイポーラトランジスタQ2のコレクタ電流IC2にVBE2／R5を加えた値である。
I２=IC２＋VBE２/R5 (91-2) The output current (drain current) I1 of the MOS transistor M1 is a value obtained by adding VBE1 / R1 and (VBE2 + R4I4) / R3 to the collector current IC1 of the bipolar transistor Q1.
I 1 = I C1 + V BE1 / R 1 + (V BE2 + R 4 I 4 ) / R 3 (91-1)
The output current (drain current) I2 of the MOS transistor M2 is a value obtained by adding VBE2 / R5 to the collector current IC2 of the bipolar transistor Q2.
I 2 = I C2 + V BE2 / R 5 (91-2)

したがってバイポーラトランジスタQ２とQ１のベース-エミッタ間電圧VBE2とVBE1の差分ΔVBEは、

Figure 2009080786
と表される。 Therefore, the difference ΔVBE between the base-emitter voltages VBE2 and VBE1 of the bipolar transistors Q2 and Q1 is

Figure 2009080786
It is expressed.

したがって、得られる基準電圧Vrefは

Figure 2009080786
と表される。 Therefore, the obtained reference voltage Vref is
Figure 2009080786
It is expressed.

ΔVBEが正の温度特性を持つなら、(93)式の()内の温度特性を相殺することができる。ただし、(92)式に示したΔVBEの温度特性は、ln内が温度で変化するために2次の係数を持ち、図７に示すようなPTAT直線を漸近線とする正の温度特性に設定することができる。 If ΔV BE has a positive temperature characteristic, the temperature characteristic in () of equation (93) can be offset. However, the temperature characteristic of ΔV BE shown in equation (92) has a second-order coefficient because ln changes with temperature, and has a positive temperature characteristic with the PTAT line as shown in FIG. 7 as an asymptotic line. Can be set.

したがって、図１５に示した基準電圧回路と同等の特性が得られるものと期待できる。付け加えるなら、抵抗R4の他方の端子からもトランジスタの温度非直線性が補償された基準電圧を得ることができる。   Therefore, it can be expected that characteristics equivalent to those of the reference voltage circuit shown in FIG. 15 can be obtained. In addition, a reference voltage in which the temperature nonlinearity of the transistor is compensated can be obtained from the other terminal of the resistor R4.

＜実施例６−５＞
図４８に示す基準電圧回路は、第１、第２のバイポーラトランジスタQ1、Q2を含む非線形カレントミラー回路を有する。第１のバイポーラトランジスタQ1はエミッタ面積が単位バイポーラトランジスタのN倍であり、ベースとコレクタが共通接続されて非線形カレントミラー回路の入力端子を構成し、ベース−エミッタ間には抵抗R1が接続され、エミッタ抵抗R2を介して接地され、コレクタ（ベース）は抵抗R3を介して接地されている。一方、第2のバイポーラトランジスタQ2は単位バイポーラトランジスタであり、コレクタ−エミッタ間には抵抗R5が接続され、エミッタ抵抗R4を介して接地され、コレクタは抵抗R6を介して接地され、コレクタが非線形カレントミラー回路の出力端子を構成している。 <Example 6-5>
The reference voltage circuit shown in FIG. 48 has a nonlinear current mirror circuit including first and second bipolar transistors Q1 and Q2. The first bipolar transistor Q1 has an emitter area N times that of the unit bipolar transistor, and the base and collector are connected in common to form the input terminal of the nonlinear current mirror circuit, and the resistor R1 is connected between the base and emitter. The emitter (R2) is grounded via an emitter resistor R2, and the collector (base) is grounded via a resistor R3. On the other hand, the second bipolar transistor Q2 is a unit bipolar transistor, and a resistor R5 is connected between the collector and the emitter, grounded via the emitter resistor R4, the collector is grounded via the resistor R6, and the collector is a nonlinear current. It constitutes the output terminal of the mirror circuit.

また、OPアンプ（AP１）により、VA＝VBに制御されるから、
R3(I1−IC1−VBE1/R1)＝R6(I1−IC2−VBE2/R5) (94) In addition, since it is controlled to VA = VB by the OP amplifier (AP1),
R 3 (I 1 −I C1 −V BE1 / R 1 ) = R 6 (I 1 −I C2 −V BE2 / R 5 ) (94)

MOSトランジスタM1の出力電流（ドレイン電流）I1は、バイポーラトランジスタQ1のコレクタ電流IC1にVBE1/R1、VA/R3を加えた値であり
I1=IC1＋VBE1/R1＋VA/R３ (94-1)
MOSトランジスタM2の出力電流（ドレイン電流）I2は、バイポーラトランジスタQ2のコレクタ電流IC2にVBE２／R5、VA/R6を加えた値である。
I２=IC２＋VBE２/R5＋VA/R6 (94-2) The output current (drain current) I1 of the MOS transistor M1 is a value obtained by adding VBE1 / R1 and VA / R3 to the collector current IC1 of the bipolar transistor Q1.
I 1 = I C1 + V BE1 / R 1 + V A / R 3 (94-1)
The output current (drain current) I2 of the MOS transistor M2 is a value obtained by adding VBE2 / R5 and VA / R6 to the collector current IC2 of the bipolar transistor Q2.
I 2 = I C2 + V BE2 / R 5 + V A / R 6 (94-2)

したがってバイポーラトランジスタQ２とQ１のベース-エミッタ間電圧VBE2とVBE1の差分ΔVBEは、


Figure 2009080786
と表される。 Therefore, the difference ΔVBE between the base-emitter voltages VBE2 and VBE1 of the bipolar transistors Q2 and Q1 is


Figure 2009080786
It is expressed.

したがって、得られる基準電圧Vrefは

Figure 2009080786
と表される。 Therefore, the obtained reference voltage Vref is
Figure 2009080786
It is expressed.

(96)式において、VAが負の温度特性を持ちΔVBEは正の温度特性を持つ場合、(96)式の()内の温度特性を相殺することができる。ただし、(95)式に示したΔVBEの温度特性は、ln内が温度で変化するために2次の係数を持ち、図７に示すようなPTAT直線を漸近線とする正の温度特性に設定することができる。したがって、図１７に示した基準電圧回路と同等の特性が得られるものと期待できる。 In the expression (96), when V A has a negative temperature characteristic and ΔV BE has a positive temperature characteristic, the temperature characteristic in () of the expression (96) can be canceled. However, the temperature characteristic of ΔV BE shown in equation (95) has a second-order coefficient because ln changes with temperature, and is a positive temperature characteristic with the PTAT line as shown in FIG. 7 as an asymptotic line. Can be set. Therefore, it can be expected that characteristics equivalent to those of the reference voltage circuit shown in FIG. 17 can be obtained.

＜実施例７＞
図３９に示した基準電圧回路においては、非線形カレントミラー回の２つの端子電圧VA、VBを等しく制御する手段としてOPアンプ（AP1）を用いた。しかし、より低電圧動作と低消費電流を追及し、素子バラツキに対する耐性も考慮すると、OPアンプを取り除いた自己バイアス手法が有効になる。 <Example 7>
In the reference voltage circuit shown in FIG. 39, an OP amplifier (AP1) is used as means for equally controlling the two terminal voltages VA and VB of the nonlinear current mirror circuit. However, when pursuing lower voltage operation and lower current consumption, and taking into account the tolerance to device variations, the self-bias method without the OP amplifier is effective.

特に、本願では、非線形カレントミラー回路は、逆ワイドラーカレントミラー回路の特性を留める回路（図３８）に限定しているために、非線形カレントミラー回路とそれを自己バイアスする線形カレントミラー回路との電流ループを容易に負帰還回路ループに設定でき、基準電圧回路を実現できる。   In particular, in the present application, since the nonlinear current mirror circuit is limited to a circuit (FIG. 38) that retains the characteristics of the inverse Wider current mirror circuit, the nonlinear current mirror circuit and a linear current mirror circuit that self-biases it are used. The current loop can be easily set as a negative feedback circuit loop, and a reference voltage circuit can be realized.

図４９に示す基準電圧回路において、第１、第２のバイポーラトランジスタを含む非線形カレントミラー回路の入力電流I1と出力電流I2が等しくなるように電流が流れ、非線形カレントミラー回路の入力端子の電圧と出力端子の電圧が等しくなる。ここで、バイポーラトランジスタQ３のベースは、非線形カレントミラー回路の出力端子に接続されており、エミッタは接地され、コレクタはｐチャネルMOSトランジスタM3のドレインに接続されており、MOSトランジスタM3のゲートとドレインが共通接続され、MOSトランジスタM1、M2、M3、M4はカレントミラー回路を構成している。さらに、MOSトランジスタM4のドレインは抵抗RLを介して接地され、電流−電圧変換され抵抗RLの端子電圧を基準電圧Vrefとして出力している。   In the reference voltage circuit shown in FIG. 49, current flows so that the input current I1 and output current I2 of the nonlinear current mirror circuit including the first and second bipolar transistors are equal, and the voltage of the input terminal of the nonlinear current mirror circuit The voltage at the output terminal becomes equal. Here, the base of the bipolar transistor Q3 is connected to the output terminal of the nonlinear current mirror circuit, the emitter is grounded, the collector is connected to the drain of the p-channel MOS transistor M3, and the gate and drain of the MOS transistor M3. Are commonly connected, and the MOS transistors M1, M2, M3, and M4 constitute a current mirror circuit. Further, the drain of the MOS transistor M4 is grounded via the resistor RL, and is subjected to current-voltage conversion, and the terminal voltage of the resistor RL is output as the reference voltage Vref.

図４９に示す基準電圧回路において、ｐチャネルMOSトランジスタM1、M2はソースが電源に接続され、ドレインが、非線形カレントミラー回路の入力端子と出力端子にそれぞれ接続され、MOSトランジスタM1、M2、M3のゲートは共通接続されて、カレントミラー回路を構成している。MOSトランジスタM3のゲートとドレインは共通接続されてバイポーラトランジスタQ３に流れるコレクタ電流で駆動され、第１、第２のバイポーラトランジスタを含む非線形カレントミラー回路の入力電流と出力電流が等しくなるように動作している。   In the reference voltage circuit shown in FIG. 49, the p-channel MOS transistors M1 and M2 have sources connected to the power supply, drains connected to the input terminal and output terminal of the nonlinear current mirror circuit, respectively, and the MOS transistors M1, M2 and M3 The gates are connected in common to form a current mirror circuit. The gate and drain of the MOS transistor M3 are connected in common and driven by the collector current flowing in the bipolar transistor Q3, and operate so that the input current and the output current of the nonlinear current mirror circuit including the first and second bipolar transistors become equal. ing.

バイポーラトランジスタQ３のベース（入力）とコレクタ（出力）間に位相補償用に直列接続された容量CCと抵抗RCを追加して示している。 A capacitor C C and a resistor R C connected in series for phase compensation are added between the base (input) and collector (output) of the bipolar transistor Q3.

ここで、MOSトランジスタM1、M2からなるカレントミラー回路の出力電流I1、I2が増加した場合に、バイポーラトランジスタQ3のベース電圧が低下するように非線形カレントミラー回路が構成されていれば、不帰還電流ループが形成され、基準電流回路が実現でき、線形カレントミラー回路のもう一方の出力を抵抗に接続し、電流−電圧変換すれば基準電圧Vrefが得られ、基準電圧回路として利用できる。   Here, if the nonlinear current mirror circuit is configured so that the base voltage of the bipolar transistor Q3 decreases when the output currents I1 and I2 of the current mirror circuit composed of the MOS transistors M1 and M2 increase, the non-feedback current A loop is formed so that a reference current circuit can be realized. When the other output of the linear current mirror circuit is connected to a resistor and current-voltage conversion is performed, a reference voltage Vref can be obtained and used as a reference voltage circuit.

MOSトランジスタM1、M2、M3、M4からなる１：１：１：１のカレントミラー回路の出力電流I1、I2、I3、I4は等しくなり、
I1＝I2＝I3＝I4 (97)
である。 The output currents I1, I2, I3, I4 of the 1: 1: 1: 1 current mirror circuit consisting of MOS transistors M1, M2, M3, M4 are equal,
I1 ＝ I2 ＝ I3 ＝ I4 (97)
It is.

＜実施例７−１＞
図５０は、図４９における非線形カレントミラー回路として図３８(a)の構成を用いた場合の構成を示す図である。 <Example 7-1>
FIG. 50 is a diagram showing a configuration when the configuration of FIG. 38A is used as the nonlinear current mirror circuit in FIG.

図５０において、バイポーラトランジスタQ1とQ2の各コレクタ電流IC1、IC2は

Figure 2009080786

Figure 2009080786
と表される。 In FIG. 50, the collector currents IC1 and IC2 of the bipolar transistors Q1 and Q2 are
Figure 2009080786

Figure 2009080786
It is expressed.

MOSトランジスタM1、M2からの出力電流（ドレイン電流）I1、I2（I1=I2）は、
I1=IC1＋VBE1/R1 (100)
I2=IC2 (101)
と表せる。 Output current (drain current) I1, I2 (I1 = I2) from MOS transistors M1, M2 is
I 1 = I C1 + V BE1 / R 1 (100)
I 2 = I C2 (101)
It can be expressed.

したがって、バイポーラトランジスタQ2とQ1のベース-エミッタ間電圧VBE2、VBE1の差ΔVBEは、

Figure 2009080786
と表される。
なお、図５０から、VBE2=VBE1＋R2I1が成り立ち、(102)式のΔVBE＝R2I１が成り立つ。 Therefore, the difference ΔVBE between the base-emitter voltages VBE2 and VBE1 of the bipolar transistors Q2 and Q1 is
Figure 2009080786
It is expressed.
Incidentally, from FIG. 50, V BE2 = V BE1 + R 2 I 1 is holds, (102) type ΔVBE = R 2 I 1 holds for.

（102）式において、VTは絶対温度に比例するから、±76℃の温度変化では224/300〜1〜376/300まで変化する。この指数値は2.10995〜2.71828〜3.501997となり、―22.4％〜0％〜＋28.8％の変化率となる。しかし、±76℃の温度変化幅は152°であるから、変化率51.2％を温度変化幅で割ると高々−0.337％/℃に過ぎない。この程度の温度変化であれば、R1を設定することで、1/{1−VBE1/(R1I1)}に持たせることが可能であるように思われる。 In the equation (102), V T is proportional to the absolute temperature, and therefore changes from 224/300 to 1 to 376/300 with a temperature change of ± 76 ° C. This index value is 2.10995 to 2.71828 to 3.501997, and the rate of change is -22.4% to 0% to + 28.8%. However, since the temperature change width of ± 76 ° C. is 152 °, the change rate of 51.2% divided by the temperature change width is only −0.337% / ° C. at most. If the temperature change of this order, by setting the R 1, appears to be possible to have a 1 / {1-V BE1 / (R 1 I 1)}.

すなわち、(102)式に示したΔVBEの温度特性は、ln（）の（）内が温度で変化するために2次の係数を持ち、各ダイオードの順方向電圧VF1、VF2は、図１１にそれぞれ１点鎖線と２点鎖線で示すような関係にあり、VF1とVF2との差電圧ΔVFは温度が変化しても一定値を維持している。 That is, the temperature characteristic of ΔV BE shown in the equation (102) has a second-order coefficient because the value in () of ln () changes with temperature, and the forward voltages VF1 and VF2 of each diode are shown in FIG. Are shown by a one-dot chain line and a two-dot chain line, respectively, and the difference voltage ΔVF between VF1 and VF2 maintains a constant value even when the temperature changes.

したがって、得られる基準電圧Vrefは
Vref＝RLI4＝(RL/R2)ΔVBE (103)
と表される。 Therefore, the obtained reference voltage Vref is
Vref = R L I 4 = (R L / R 2 ) ΔV BE (103)
It is expressed.

よって、図５０に示した本実施例は、図１９に示した基準電圧回路と同等の特性が得られるものと期待できる。付け加えるなら、抵抗R2の他方の端子からもトランジスタの温度非直線性が補償された基準電圧を得ることができる。   Therefore, the present embodiment shown in FIG. 50 can be expected to obtain the same characteristics as the reference voltage circuit shown in FIG. In addition, a reference voltage in which the temperature nonlinearity of the transistor is compensated can be obtained from the other terminal of the resistor R2.

＜実施例７−２＞
図５１は、図４９において、非線形カレントミラー回路として図３８(b)の構成を用いた場合の構成を示す図である。 <Example 7-2>
FIG. 51 is a diagram showing a configuration when the configuration of FIG. 38B is used as the nonlinear current mirror circuit in FIG.

図５１において、バイポーラトランジスタQ1とQ2の各コレクタ電流IC1、IC2は、(98)式、(99)式で表される。   In FIG. 51, the collector currents IC1 and IC2 of the bipolar transistors Q1 and Q2 are expressed by equations (98) and (99).

MOSトランジスタM1、M2からの出力電流（ドレイン電流）I1、I2（I1=I2）は、
I1=IC1+ (R0IC1+VBE1)/R1 (104)
I2=IC2 (105)
で与えられる。 Output current (drain current) I1, I2 (I1 = I2) from MOS transistors M1, M2 is
I 1 = I C1 + (R 0 I C1 + V BE1 ) / R 1 (104)
I 2 = I C2 (105)
Given in.

したがって、バイポーラトランジスタQ2とQ1のベース-エミッタ間電圧VBE2、VBE1の差ΔVBEは、

Figure 2009080786
と表される。 Therefore, the difference ΔVBE between the base-emitter voltages VBE2 and VBE1 of the bipolar transistors Q2 and Q1 is
Figure 2009080786
It is expressed.

なお、図５１より、VBE2＝VBE1＋R2I1+R0IC１から、(106)式において、ΔVBE＝R2I1+R0IC１が成り立つ。 In FIG. 51, ΔV BE = R 2 I 1 + R 0 I C1 is established in the equation (106) from V BE2 = V BE1 + R 2 I 1 + R 0 I C1 .

(106)式において、VTは絶対温度に比例するから、±76℃の温度変化では224/300〜1〜376/300まで変化する。この指数値は2.10995〜2.71828〜3.501997となり、―22.4％〜0％〜＋28.8％の変化率となる。しかし、±76℃の温度変化幅は152°であるから、変化率51.2％を温度変化幅で割ると高々−0.337％/℃に過ぎない。この程度の温度変化であればR0を小さな値とし、R1を設定することで、1/{1−(VBE1＋R0IC1)/(R1I1)}に持たせることが可能であるように思われる。 In equation (106), V T is proportional to the absolute temperature, and therefore changes from 224/300 to 1 to 376/300 with a temperature change of ± 76 ° C. This index value is 2.10995 to 2.71828 to 3.501997, and the rate of change is -22.4% to 0% to + 28.8%. However, since the temperature change width of ± 76 ° C. is 152 °, the change rate of 51.2% divided by the temperature change width is only −0.337% / ° C. at most. If the temperature changes to this level, R 0 can be set to a small value and R 1 can be set to 1 / {1− (V BE1 + R 0 I C1 ) / (R 1 I 1 )} Seems to be.

すなわち、(106)式に示したΔVBEの温度特性はln（）の（）内が温度で変化するために2次の係数を持ち、図７に示すようなPTAT直線を漸近線とする正の温度特性に近い特性となっている。 That is, the temperature characteristic of ΔV BE shown in the equation (106) has a second-order coefficient because the value in () of ln () changes with temperature, and the PTAT straight line as shown in FIG. The characteristics are close to the temperature characteristics.

したがって、得られる基準電圧Vrefは
Vref＝RLI4＝(RL/R2)(ΔVBE−R0IC1) (107)
と表される。 Therefore, the obtained reference voltage Vref is
Vref = R L I 4 = (R L / R 2 ) (ΔV BE −R 0 I C1 ) (107)
It is expressed.

よって、図５１に示した本実施例は、図８に示した基準電圧回路と同等の特性が得られるものと期待できる。付け加えるなら、抵抗R2の他方の端子からもトランジスタの温度非直線性が補償された基準電圧を得ることができる。   Therefore, the present embodiment shown in FIG. 51 can be expected to obtain characteristics equivalent to those of the reference voltage circuit shown in FIG. In addition, a reference voltage in which the temperature nonlinearity of the transistor is compensated can be obtained from the other terminal of the resistor R2.

＜実施例７−３＞
図５２は、図４９において、非線形カレントミラー回路として図３８(c)の構成を用いた場合の構成を示す図である。 <Example 7-3>
FIG. 52 is a diagram showing a configuration when the configuration of FIG. 38 (c) is used as the nonlinear current mirror circuit in FIG.

図５２において、バイポーラトランジスタQ1とQ2の各コレクタ電流IC1、IC2は、(98)式、(99)式で表される。   In FIG. 52, the collector currents IC1 and IC2 of the bipolar transistors Q1 and Q2 are expressed by the equations (98) and (99).

MOSトランジスタM1、M2からの出力電流（ドレイン電流）I1、I2（I1=I2）は

Figure 2009080786
I2＝IC2 (109)
と表される。 Output currents (drain currents) I1 and I2 (I1 = I2) from MOS transistors M1 and M2 are

Figure 2009080786
I 2 = I C2 (109)
It is expressed.

したがって、バイポーラトランジスタQ2とQ1のベース-エミッタ間電圧VBE2、VBE1の差ΔVBEは、

Figure 2009080786
と表される。 Therefore, the difference ΔVBE between the base-emitter voltages VBE2 and VBE1 of the bipolar transistors Q2 and Q1 is
Figure 2009080786
It is expressed.

したがって、得られる基準電圧Vrefは

Figure 2009080786
と求められる。 Therefore, the obtained reference voltage Vref is
Figure 2009080786
Is required.

(111)式において、R4/R3＜1に設定し、｛｝内は負の温度特性を持つVBE2と正の温度特性を持つΔVBEで温度特性が相殺されるようにR3/R1の値を設定すれば良い。また、(110)式に示されるように、ΔVBEは線形な正の温度特性を持つのではなく、ln()の()内の分母は正の温度特性を有する関数であり、ln()の()は負の温度特性を持つ。さらに対数圧縮され、ΔVBEは線形な正の温度特性を持つのではなく、低温で値が大きくなり、高温で値が小さくなる。 In equation (111), set R4 / R3 <1, and the values in {} are values of R3 / R1 so that the temperature characteristics are offset by V BE2 with negative temperature characteristics and ΔV BE with positive temperature characteristics Should be set. In addition, as shown in equation (110), ΔV BE does not have a linear positive temperature characteristic, but the denominator in () of ln () is a function having a positive temperature characteristic, and ln () () Has negative temperature characteristics. Furthermore, logarithmically compressed, ΔV BE does not have a linear positive temperature characteristic, but increases at a low temperature and decreases at a high temperature.

したがって、(111)式においては()内では、VBE2が持つ温度非直線性をΔVBEが相殺するように設定できる。また、(110)式に示したΔVBEの温度特性は、ln（）の（）内が温度で変化するために2次の係数を持ち、図７に示すようなPTAT直線を漸近線とする正の温度特性に近い特性となっている。 Therefore, in the formula (111), the temperature nonlinearity of V BE2 can be set so that ΔV BE cancels in (). Further, the temperature characteristic of ΔV BE shown in the equation (110) has a second-order coefficient because the value in () of ln () changes with temperature, and the PTAT straight line as shown in FIG. 7 is an asymptotic line. The characteristics are close to positive temperature characteristics.

したがって、図５２に示した本実施例は、図３１に示した基準電圧回路と同等の特性が得られるものと期待できる。   Therefore, the present embodiment shown in FIG. 52 can be expected to obtain the same characteristics as the reference voltage circuit shown in FIG.

＜実施例７−４＞
図５３は、図４９において、非線形カレントミラー回路が図３８(a)のバイポーラトランジスタQ2のコレクタを抵抗R3を介して接地した場合の構成を示す図である。 <Example 7-4>
FIG. 53 is a diagram showing a configuration when the nonlinear current mirror circuit in FIG. 49 grounds the collector of the bipolar transistor Q2 of FIG. 38 (a) through the resistor R3.

バイポーラトランジスタQ1とQ2の各コレクタ電流IC1、IC2は

Figure 2009080786

Figure 2009080786
と表される。 The collector currents IC1 and IC2 of the bipolar transistors Q1 and Q2 are
Figure 2009080786

Figure 2009080786
It is expressed.

MOSトランジスタM1、M2からの出力電流（ドレイン電流）I1、I2（I1=I2）は、
I1=IC1+VBE1/R1、
I2=IC2+VBE2/R3 (114)
と表される。 Output current (drain current) I1, I2 (I1 = I2) from MOS transistors M1, M2 is
I 1 = I C1 + V BE1 / R 1 ,
I 2 = I C2 + V BE2 / R 3 (114)
It is expressed.

したがって、バイポーラトランジスタQ2とQ1のベース-エミッタ間電圧VBE2、VBE1の差ΔVBEは、

Figure 2009080786
と表される。 Therefore, the difference ΔVBE between the base-emitter voltages VBE2 and VBE1 of the bipolar transistors Q2 and Q1 is

Figure 2009080786
It is expressed.

なお、図５３において、VBE2＝VBE1+R2I1より、(115)式のΔVBE＝R2I1が成り立つ。 In FIG. 53, ΔVBE = R 2 I 1 in the equation (115) is established from V BE2 = V BE1 + R 2 I 1 .

(115)式において、VTは絶対温度に比例するから、±76℃の温度変化では224/300〜1〜376/300まで変化する。この指数値は2.10995〜2.71828〜3.501997となり、―22.4％〜0％〜＋28.8％の変化率となる。しかし、±76℃の温度変化幅は152°であるから、変化率51.2％を温度変化幅で割ると高々−0.337％/℃に過ぎない。この程度の温度変化であれば、R1、R2、R3を設定することで、{1−VBE２/(R3I1)}/{1−VBE1/(R1I1)}に持たせることが可能であるように思われる。 In equation (115), V T is proportional to the absolute temperature, and therefore changes from 224/300 to 1 to 376/300 when the temperature changes by ± 76 ° C. This index value is 2.10995 to 2.71828 to 3.501997, and the rate of change is -22.4% to 0% to + 28.8%. However, since the temperature change width of ± 76 ° C. is 152 °, the change rate of 51.2% divided by the temperature change width is only −0.337% / ° C. at most. If the temperature change of this order, by setting the R 1, R 2, R 3 , {1-V BE2 / (R 3 I 1)} / {1-V BE1 / (R 1 I 1)} Seems to be possible.

すなわち、(115)式に示したΔVBEの温度特性はln（）の（）内が温度で変化するために2次の係数を持ち、各ダイオードの順方向電圧VF1、VF2は、図１１にそれぞれ１点鎖線と２点鎖線で示すような関係にあり、VF1とVF2との差電圧ΔVFは温度が変化しても一定値を維持している。 That is, the temperature characteristic of ΔV BE shown in the equation (115) has a second order coefficient because the value in () of ln () changes with temperature, and the forward voltages VF1 and VF2 of each diode are shown in FIG. Each has a relationship as indicated by a one-dot chain line and a two-dot chain line, and the difference voltage ΔVF between VF1 and VF2 maintains a constant value even if the temperature changes.

したがって、得られる基準電圧Vrefは
Vref＝RLI4＝(RL/R2)ΔVBE (116)
と表される。 Therefore, the obtained reference voltage Vref is
Vref = R L I 4 = ( R L / R 2) ΔV BE (116)
It is expressed.

よって、本実施例は、図１３に示した基準電圧回路と同等の特性が得られるものと期待できる。付け加えるなら、抵抗R2の他方の端子からもトランジスタの温度非直線性が補償された基準電圧を得ることができる。   Therefore, the present embodiment can be expected to obtain the same characteristics as the reference voltage circuit shown in FIG. In addition, a reference voltage in which the temperature nonlinearity of the transistor is compensated can be obtained from the other terminal of the resistor R2.

＜実施例７−５＞
図５４は、図４９において、非線形カレントミラー回路が図３８(c)のバイポーラトランジスタQ2のコレクタを抵抗R4を介して接地した場合の構成を示す図である。 <Example 7-5>
FIG. 54 is a diagram showing a configuration when the nonlinear current mirror circuit in FIG. 49 grounds the collector of the bipolar transistor Q2 of FIG. 38 (c) via the resistor R4.

バイポーラトランジスタQ1とQ2の各コレクタ電流は、(112)式、(113)式で表される。MOSトランジスタM１、M2からの出力電流（ドレイン電流）I1、I2は、

Figure 2009080786
I2=IC2+VE2/R4 (118)
と表される。 The respective collector currents of the bipolar transistors Q1 and Q2 are expressed by equations (112) and (113). The output currents (drain currents) I1 and I2 from the MOS transistors M1 and M2 are
Figure 2009080786
I 2 = I C2 + V E2 / R 4 (118)
It is expressed.

したがって、バイポーラトランジスタQ2とQ1のベース-エミッタ間電圧VBE2、VBE1の差ΔVBEは、

Figure 2009080786
と表される。 Therefore, the difference ΔVBE between the base-emitter voltages VBE2 and VBE1 of the bipolar transistors Q2 and Q1 is
Figure 2009080786
It is expressed.

なお、図５４において、VBE2＝VBE1＋R2｛I1-(VBE2/R3)｝より、(119)式のΔVBE＝R2｛I1-(VBE2/R3)｝が成り立つ。 Incidentally, in FIG. 54, V BE2 = V BE1 + R 2 - than {I 1 (V BE2 / R 3)}, (119) type of .DELTA.VBE = R 2 - holds true {I 1 (V BE2 / R 3)} .

したがって、得られる基準電圧Vrefは

Figure 2009080786
と求められる。 Therefore, the obtained reference voltage Vref is
Figure 2009080786
Is required.

(120)式において、R4/R3＜1に設定し、｛｝内は負の温度特性を持つVBE2と正の温度特性を持つΔVBEで温度特性が相殺されるようにR3/R1の値を設定すれば良い。また、(116)式に示されるように、ΔVBEは線形な正の温度特性を持つのではなく、ln｛｝の｛｝内の分母は正の温度特性を有する関数であり、｛｝は負の温度特性を持つ。さらに対数圧縮され、ΔVBEは線形な正の温度特性を持つのではなく、低温で値が大きくなり、高温で値が小さくなる。 In equation (120), set R4 / R3 <1, and the value in {} is the value of R3 / R1 so that the temperature characteristics are offset by V BE2 with negative temperature characteristics and ΔV BE with positive temperature characteristics Should be set. Further, as shown in the equation (116), ΔV BE does not have a linear positive temperature characteristic, but the denominator in {} of ln {} is a function having a positive temperature characteristic, and {} is Has negative temperature characteristics. Furthermore, logarithmically compressed, ΔV BE does not have a linear positive temperature characteristic, but increases at a low temperature and decreases at a high temperature.

したがって、(120)式においては()内では、VBE2が持つ温度非直線性をΔVBEが相殺するように設定できる。また、(119)式に示したΔVBEの温度特性はln内が温度で変化するために2次の係数を持ち、図７に示すようなPTAT直線を漸近線とする正の温度特性に近い特性となっている。 Therefore, in the equation (120), in (), it is possible to set so that ΔV BE cancels the temperature non-linearity of V BE2 . In addition, the temperature characteristic of ΔV BE shown in the equation (119) has a second-order coefficient because ln changes with temperature, and is close to a positive temperature characteristic with the PTAT straight line as shown in FIG. 7 as an asymptotic line. It is a characteristic.

よって、本実施例は、図２２に示した基準電圧回路と同等の特性が得られるものと期待できる。   Therefore, it can be expected that the present embodiment can obtain characteristics equivalent to those of the reference voltage circuit shown in FIG.

＜実施例７−６＞
本発明において、非線形カレントミラー回路を永田カレントミラー回路の変形に置き換えることができる。 <Example 7-6>
In the present invention, the nonlinear current mirror circuit can be replaced with a modification of the Nagata current mirror circuit.

図５５は、図４９において、非線形カレントミラー回路が永田カレントミラー回路のバイポーラトランジスタQ2のコレクタを抵抗R2を介して接地した場合の構成を示す図である。永田カレントミラー回路において、バイポーラトランジスタQ1のエミッタは接地されコレクタは抵抗R1の一端に接続され、ベースは抵抗R1の他端に接続されている。   FIG. 55 is a diagram showing a configuration when the nonlinear current mirror circuit in FIG. 49 has the collector of the bipolar transistor Q2 of the Nagata current mirror circuit grounded through the resistor R2. In the Nagata current mirror circuit, the emitter of the bipolar transistor Q1 is grounded, the collector is connected to one end of the resistor R1, and the base is connected to the other end of the resistor R1.

バイポーラトランジスタQ1とQ2の各コレクタ電流IC1、IC2は

Figure 2009080786

Figure 2009080786
と表される。 The collector currents IC1 and IC2 of the bipolar transistors Q1 and Q2 are
Figure 2009080786

Figure 2009080786
It is expressed.

MOSトランジスタM1、M2からの出力電流（ドレイン電流）I1,I2は、
I1=IC1 (123)
I2＝IC2＋VBE3/R2 (124)
である。 The output currents (drain currents) I1 and I2 from the MOS transistors M1 and M2 are
I 1 = I C1 (123)
I 2 = I C2 + V BE3 / R 2 (124)
It is.

したがって、バイポーラトランジスタQ１とQ２のベース-エミッタ間電圧VBE１、VBE２の差ΔVBEは、

Figure 2009080786
と表される。 Therefore, the difference ΔVBE between the base-emitter voltages VBE1 and VBE2 of the bipolar transistors Q1 and Q2 is

Figure 2009080786
It is expressed.

（125）式において、VTは絶対温度に比例するから、±76℃の温度変化では224/300〜1〜376/300まで変化する。この指数値は2.10995〜2.71828〜3.501997となり、―22.4％〜0％〜＋28.8％の変化率となる。しかし、±76℃の温度変化幅は152°であるから、変化率51.2％を温度変化幅で割ると高々−0.337％/℃に過ぎない。この程度の温度変化であれば、R1、R2、R3を設定することで、1/{1−VBE3/(R2I1)}に持たせることが可能であるように思われる。 In the equation (125), V T is proportional to the absolute temperature, and therefore changes from 224/300 to 1 to 376/300 with a temperature change of ± 76 ° C. This index value is 2.10995 to 2.71828 to 3.501997, and the rate of change is -22.4% to 0% to + 28.8%. However, since the temperature change width of ± 76 ° C. is 152 °, the change rate of 51.2% divided by the temperature change width is only −0.337% / ° C. at most. It seems that it is possible to have 1 / {1−V BE3 / (R 2 I 1 )} by setting R 1 , R 2 , and R 3 for this temperature change. .

すなわち、(125)式に示したΔVBEの温度特性はln内が温度で変化するために2次の係数を持ち、各ダイオードの順方向電圧VF1、VF2は、図１１にそれぞれ１点鎖線と２点鎖線で示すような関係にあり、VF1とVF2との差電圧ΔVFは温度が変化しても一定値を維持している。 That is, the temperature characteristic of ΔV BE shown in the equation (125) has a second-order coefficient because ln changes with temperature, and the forward voltages VF1 and VF2 of each diode are shown in FIG. The relationship is as shown by a two-dot chain line, and the difference voltage ΔVF between VF1 and VF2 maintains a constant value even if the temperature changes.

したがって、得られる基準電圧Vrefは
Vref＝RLI4＝(RL/R1)ΔVBE (126)
と表される。 Therefore, the obtained reference voltage Vref is
Vref = R L I 4 = (R L / R 1 ) ΔV BE (126)
It is expressed.

よって、本実施例は、図１３に示した基準電圧回路の特性に近い特性が得られるものと期待できる。   Therefore, this embodiment can be expected to obtain characteristics close to those of the reference voltage circuit shown in FIG.

＜実施例７−７＞
図５６は、図４９において、非線形カレントミラー回路が永田カレントミラー回路のバイポーラトランジスタQ1のベースを抵抗R2を介して接地し、バイポーラトランジスタQ2のコレクタを抵抗R3を介して接地した場合の構成を示す図である。 <Example 7-7>
FIG. 56 shows a configuration when the nonlinear current mirror circuit in FIG. 49 has the base of the bipolar transistor Q1 of the Nagata current mirror circuit grounded via the resistor R2, and the collector of the bipolar transistor Q2 grounded via the resistor R3. FIG.

バイポーラトランジスタQ1とQ2の各コレクタ電流IC1、IC2は

Figure 2009080786

Figure 2009080786
と表される。 The collector currents IC1 and IC2 of the bipolar transistors Q1 and Q2 are
Figure 2009080786

Figure 2009080786
It is expressed.

MOSトランジスタM1、M2からの出力電流（ドレイン電流）I1、I2（I1=I2）は、
I1=IC1+VBE1/R2 (129)
I2=IC2+VBE3/R3 (130)
と表される。 Output current (drain current) I1, I2 (I1 = I2) from MOS transistors M1, M2 is
I 1 = I C1 + V BE1 / R 2 (129)
I 2 = I C2 + V BE3 / R 3 (130)
It is expressed.

したがって、バイポーラトランジスタQ１とQ２のベース-エミッタ間電圧VBE１、VBE２の差ΔVBEは、

Figure 2009080786
と表される。 Therefore, the difference ΔVBE between the base-emitter voltages VBE1 and VBE2 of the bipolar transistors Q1 and Q2 is

Figure 2009080786
It is expressed.

なお、図５６より、VBE1=R1IC1+VBE2、したがって(131)式のΔVBE1＝R１（I1-VBE1/R2）が成り立つ。 From FIG. 56, V BE1 = R 1 I C1 + V BE2 , and therefore ΔV BE1 = R 1 (I 1 −V BE1 / R 2 ) in the equation (131) holds.

したがって、得られる基準電圧Vrefは

Figure 2009080786
と求められる。 Therefore, the obtained reference voltage Vref is
Figure 2009080786
Is required.

(132)式において、RL/R2＜1に設定し、()内は負の温度特性を持つVBE1と正の温度特性を持つΔVBEで温度特性が相殺されるようにR2/R1の値を設定すれば良い。また、(131)式に示されるように、ΔVBEは線形な正の温度特性を持つのではなく、ln｛｝の｛｝内の分母は正の温度特性を有する関数であり、{}は負の温度特性を持つ。さらに対数圧縮され、ΔVBEは線形な正の温度特性を持つのではなく、低温で値が大きくなり、高温で値が小さくなる。 In equation (132), set RL / R2 <1, and the values in () are R2 / R1 values so that the temperature characteristics are offset by V BE1 with negative temperature characteristics and ΔV BE with positive temperature characteristics. Should be set. Further, as shown in the equation (131), ΔV BE does not have a linear positive temperature characteristic, but the denominator in {} of ln {} is a function having a positive temperature characteristic, and {} is Has negative temperature characteristics. Furthermore, logarithmically compressed, ΔV BE does not have a linear positive temperature characteristic, but increases at a low temperature and decreases at a high temperature.

したがって、(132)式においては()内では、VBE1が持つ温度非直線性をΔVBEが相殺するように設定できる。また、(131)式に示したΔVBEの温度特性はln内が温度で変化するために2次の係数を持ち、図７に示すようなPTAT直線を漸近線とする正の温度特性に近い特性となっている。 Therefore, in the equation (132), in (), it is possible to set so that ΔV BE cancels the temperature nonlinearity of V BE1 . In addition, the temperature characteristic of ΔV BE shown in the equation (131) has a second-order coefficient because ln changes with temperature, and is close to a positive temperature characteristic with the PTAT straight line as shown in FIG. 7 as an asymptotic line. It is a characteristic.

よって、本実施例は、図２２に示した基準電圧回路の特性に近い特性が得られるものと期待できる。   Therefore, this embodiment can be expected to obtain characteristics close to those of the reference voltage circuit shown in FIG.

＜実施例７−８＞
図５７は、図４９において、非線形カレントミラー回路が永田カレントミラー回路のバイポーラトランジスタQ１のベースを抵抗R2を介して接地し、バイポーラトランジスタQ2のコレクタを抵抗R3を介して接地した場合の構成を示す図である。 <Example 7-8>
FIG. 57 shows a configuration in FIG. 49 in which the nonlinear current mirror circuit grounds the base of the bipolar transistor Q1 of the Nagata current mirror circuit via the resistor R2 and the collector of the bipolar transistor Q2 via the resistor R3. FIG.

バイポーラトランジスタQ1とQ2の各コレクタ電流IC1、IC2は、(127)式、(128)式で表される。   The collector currents IC1 and IC2 of the bipolar transistors Q1 and Q2 are expressed by the equations (127) and (128).

MOSトランジスタM1、M2からの出力電流（ドレイン電流）I1、I2は、
I1=IC1+VBE1/R2 (133)
I2=IC2+VBE3/R3 (134)
と表される。 Output current (drain current) I1, I2 from MOS transistors M1, M2 is
I 1 = I C1 + V BE1 / R 2 (133)
I 2 = I C2 + V BE3 / R 3 (134)
It is expressed.

したがって、バイポーラトランジスタQ１とQ２のベース-エミッタ間電圧VBE１、VBE２の差ΔVBEは、



Figure 2009080786
と表される。 Therefore, the difference ΔVBE between the base-emitter voltages VBE1 and VBE2 of the bipolar transistors Q1 and Q2 is



Figure 2009080786
It is expressed.

なお、図５７において、VBE1-R1I1=VBE2より、(131)式のΔVBE=R1I1が成り立つ。 In FIG. 57, ΔV BE = R 1 I 1 in the equation (131) is established from V BE1 −R 1 I 1 = V BE2 .

(135)式で、VTは絶対温度に比例するから、±76℃の温度変化では224/300〜1〜376/300まで変化する。この指数値は2.10995〜2.71828〜3.501997となり、―22.4％〜0％〜＋28.8％の変化率となる。しかし、±76℃の温度変化幅は152°であるから、変化率51.2％を温度変化幅で割ると高々−0.337％/℃に過ぎない。この程度の温度変化であれば、R1、R2、R3を設定することで、{1−VBE2/(R2I1)}/{1−VBE3/(R3I1)}に持たせることが可能であるように思われる。 In equation (135), V T is proportional to the absolute temperature, and therefore changes from 224/300 to 1 to 376/300 with a temperature change of ± 76 ° C. This index value is 2.10995 to 2.71828 to 3.501997, and the rate of change is -22.4% to 0% to + 28.8%. However, since the temperature change width of ± 76 ° C. is 152 °, the change rate of 51.2% divided by the temperature change width is only −0.337% / ° C. at most. If it is such a temperature change, by setting R 1 , R 2 , R 3 , {1−V BE2 / (R 2 I 1 )} / {1−V BE3 / (R 3 I 1 )} Seems to be possible.

すなわち、(135)式に示したΔVBEの温度特性はln内が温度で変化するために2次の係数を持ち、各ダイオードの順方向電圧VF1、VF2は、図１１にそれぞれ１点鎖線と２点鎖線で示すような関係にあり、VF1とVF2との差電圧ΔVFは温度が変化しても一定値を維持している。 That is, the temperature characteristic of ΔV BE shown in the equation (135) has a second-order coefficient because ln changes with temperature, and the forward voltages VF1 and VF2 of each diode are shown in FIG. The relationship is as shown by a two-dot chain line, and the difference voltage ΔVF between VF1 and VF2 maintains a constant value even if the temperature changes.

したがって、得られる基準電圧Vrefは
Vref＝RLI4＝(RL/R1)ΔVBE (136)
と表される。 Therefore, the obtained reference voltage Vref is
Vref = R L I 4 = (R L / R 1 ) ΔV BE (136)
It is expressed.

よって、本実施例は、図１２に示した基準電圧回路の特性に近い特性が得られるものと期待できる。   Therefore, this embodiment can be expected to obtain characteristics close to those of the reference voltage circuit shown in FIG.

＜実施例７−９＞
図５８に示す基準電圧回路において、第１、第２のバイポーラトランジスタを含む非線形カレントミラー回路は、第１のバイポーラトランジスタQ1はエミッタ面積が単位バイポーラトランジスタのN倍であり、ベースとコレクタが共通接続されて入力端子を構成し、ベース−エミッタ間には抵抗R1が接続され、エミッタ抵抗R2を介して接地されている。一方、第2のバイポーラトランジスタQ2は単位バイポーラトランジスタであり、コレクタ−エミッタ間には抵抗R4が接続され、エミッタ抵抗R3を介して接地され、コレクタが出力端子を構成している。 <Example 7-9>
In the non-linear current mirror circuit including the first and second bipolar transistors in the reference voltage circuit shown in FIG. 58, the emitter area of the first bipolar transistor Q1 is N times that of the unit bipolar transistor, and the base and collector are connected in common. Thus, an input terminal is formed, a resistor R1 is connected between the base and the emitter, and grounded via the emitter resistor R2. On the other hand, the second bipolar transistor Q2 is a unit bipolar transistor, and a resistor R4 is connected between the collector and the emitter, grounded via the emitter resistor R3, and the collector constitutes an output terminal.

バイポーラトランジスタQ1とQ2の各コレクタ電流IC1、IC2は

Figure 2009080786

Figure 2009080786
と表される。 The collector currents IC1 and IC2 of the bipolar transistors Q1 and Q2 are
Figure 2009080786

Figure 2009080786
It is expressed.

また、MOSトランジスタM1、M2、M3からの出力電流（ドレイン電流）I1、I2、I3は、
I1＝I2＝I3 (139-1)
であり、
バイポーラトランジスタQ2とQ3のコレクタ電流IC2、IC3は、
IC2＜IC3（＝I3） (139-2)
であり、
トランジスタQ2、Q3のベース・エミッタ間電圧VBE2、VBE3は、
VBE2＜VBE3 （139-3）
であるが、簡単のために、
VBE2＋R3I1≒VBE3 (140)
とする。 The output currents (drain currents) I1, I2, I3 from the MOS transistors M1, M2, M3 are:
I1 = I2 = I3 (139-1)
And
The collector currents IC2 and IC3 of the bipolar transistors Q2 and Q3 are
I C2 <I C3 (= I3) (139-2)
And
The base-emitter voltages V BE2 and V BE3 of transistors Q2 and Q3 are
V BE2 <V BE3 (139-3)
But for simplicity,
V BE2 + R 3 I 1 ≒ V BE3 (140)
And

MOSトランジスタM1、M2からの出力電流（ドレイン電流）I1、I2は、
I1=IC1+VBE1/R１ (140-1)
I2=IC2+VBE3/R４ (140-2)
と表される。 Output current (drain current) I1, I2 from MOS transistors M1, M2 is
I 1 = I C1 + V BE1 / R 1 (140-1)
I 2 = I C2 + V BE3 / R 4 (140-2)
It is expressed.

バイポーラトランジスタQ2とQ1のベース-エミッタ間電圧VBE２、VBE１の差ΔVBEは、

Figure 2009080786
と表される。 The difference ΔVBE between the base-emitter voltages VBE2 and VBE1 of the bipolar transistors Q2 and Q1 is

Figure 2009080786
It is expressed.

(141)式において、VTは絶対温度に比例するから、±76℃の温度変化では224/300〜1〜376/300まで変化する。この指数値は2.10995〜2.71828〜3.501997となり、―22.4％〜0％〜＋28.8％の変化率となる。しかし、±76℃の温度変化幅は152°であるから、変化率51.2％を温度変化幅で割ると高々−0.337％/℃に過ぎない。この程度の温度変化であれば、R1、R2、R3を設定することで、{1−VBE2/(R4I1)}/{1−VBE1/(R1I1)}に持たせることが可能であるように思われる。 In the equation (141), V T is proportional to the absolute temperature, and therefore changes from 224/300 to 1 to 376/300 with a temperature change of ± 76 ° C. This index value is 2.10995 to 2.71828 to 3.501997, and the rate of change is -22.4% to 0% to + 28.8%. However, since the temperature change width of ± 76 ° C. is 152 °, the change rate of 51.2% divided by the temperature change width is only −0.337% / ° C. at most. If the temperature changes to this extent, setting R 1 , R 2 and R 3 will allow {1−V BE2 / (R 4 I 1 )} / {1−V BE1 / (R 1 I 1 )} Seems to be possible.

すなわち、(141)式に示したΔVBEの温度特性はln内が温度で変化するために2次の係数を持ち、各ダイオードの順方向電圧VF1、VF2は、図１１にそれぞれ１点鎖線と２点鎖線で示すような関係にあり、VF1とVF2との差電圧ΔVFは温度が変化しても一定値を維持している。 That is, the temperature characteristic of ΔV BE shown in the equation (141) has a second order coefficient because ln changes with temperature, and the forward voltages VF1 and VF2 of each diode are shown in FIG. The relationship is as shown by a two-dot chain line, and the difference voltage ΔVF between VF1 and VF2 maintains a constant value even if the temperature changes.

したがって、得られる基準電圧Vrefは
Vref＝RLI3＝{(RL/(R3−R2))ΔVBE (142)
と表される。 Therefore, the obtained reference voltage Vref is
Vref = R L I 3 = {(R L / (R 3 −R 2 )) ΔV BE (142)
It is expressed.

よって、本実施例は、図１０に示した基準電圧回路と同等の特性が得られるものと期待できる。付け加えるなら、抵抗R2とR3の他方の端子からもトランジスタの温度非直線性が補償された基準電圧を得ることができる。   Therefore, it can be expected that the present embodiment can obtain characteristics equivalent to those of the reference voltage circuit shown in FIG. In addition, a reference voltage in which the temperature nonlinearity of the transistor is compensated can be obtained from the other terminals of the resistors R2 and R3.

＜実施例７−１０＞
図５９に示す基準電圧回路において、第１、第２のバイポーラトランジスタを含む非線形カレントミラー回路は、第１のバイポーラトランジスタQ1はエミッタ面積が単位バイポーラトランジスタのN倍であり、ベースとコレクタが共通接続されて入力端子を構成し、ベース−エミッタ間には抵抗R1が接続され、エミッタ抵抗R2を介して接地され、コレクタ（ベース）は抵抗R3を介して接地されている。一方、第2のバイポーラトランジスタQ2は単位バイポーラトランジスタであり、コレクタ−エミッタ間には抵抗R5が接続され、エミッタ抵抗R4を介して接地され、コレクタが出力端子を構成している。 <Example 7-10>
In the reference voltage circuit shown in FIG. 59, in the nonlinear current mirror circuit including the first and second bipolar transistors, the emitter area of the first bipolar transistor Q1 is N times that of the unit bipolar transistor, and the base and the collector are connected in common. The resistor R1 is connected between the base and the emitter, is grounded via the emitter resistor R2, and the collector (base) is grounded via the resistor R3. On the other hand, the second bipolar transistor Q2 is a unit bipolar transistor, and a resistor R5 is connected between the collector and the emitter, grounded via the emitter resistor R4, and the collector constitutes an output terminal.

バイポーラトランジスタQ1とQ2の各コレクタ電流IC1、IC2は、(137)式、(138)式で表される。   The collector currents IC1 and IC2 of the bipolar transistors Q1 and Q2 are expressed by the following equations (137) and (138).

また、MOSトランジスタM1、M2、M3からの出力電流（ドレイン電流）I1、I2、I3は、
I1＝I2＝I3 (143-1)
であり、
IC2＜IC3（＝I3） (143-2)
であり、
VBE2＜VBE3 (143-3)
であるが、簡単のために
VBE2＋R3I1≒VBE3 (143-4)
とする。 The output currents (drain currents) I1, I2, I3 from the MOS transistors M1, M2, M3 are:
I1 = I2 = I3 (143-1)
And
I C2 <I C3 (= I3 ) (143-2)
And
V BE2 <V BE3 (143-3)
But for the sake of simplicity
V BE2 + R 3 I 1 ≒ V BE3 (143-4)
And

MOSトランジスタM1、M2からの出力電流（ドレイン電流）I1、I2は、
I1=IC1+VBE1/R１＋（VBE2+R4I1）/R3 (143-5)
I2=IC2+VBE3/R5 (143-6)
と表される。 Output current (drain current) I1, I2 from MOS transistors M1, M2 is
I 1 = I C1 + V BE1 / R 1 + (V BE2 + R 4 I 1 ) / R 3 (143-5)
I 2 = I C2 + V BE3 / R 5 (143-6)
It is expressed.

したがって、バイポーラトランジスタQ2とQ1のベース-エミッタ間電圧VBE２、VBE１の差ΔVBEは、

Figure 2009080786
と表される。 Therefore, the difference ΔVBE between the base-emitter voltages VBE2 and VBE1 of the bipolar transistors Q2 and Q1 is

Figure 2009080786
It is expressed.

したがって、得られる基準電圧Vrefは

Figure 2009080786
と表される。 Therefore, the obtained reference voltage Vref is
Figure 2009080786
It is expressed.

ΔVBEは正の温度特性を持つなら(145)式の()内の温度特性を相殺することができる。ただし、(144)式に示したΔVBEの温度特性はln｛｝の｛｝内が温度で変化するために2次の係数を持ち、図７に示すようなPTAT直線を漸近線とする正の温度特性に設定することができる。 If ΔV BE has a positive temperature characteristic, the temperature characteristic in () of equation (145) can be offset. However, the temperature characteristic of ΔV BE shown in the equation (144) has a second-order coefficient because the value in {} of ln {} changes with temperature, and is a positive line with a PTAT straight line as shown in FIG. The temperature characteristics can be set.

したがって、本実施例は、図１５に示した基準電圧回路と同等の特性が得られるものと期待できる。付け加えるなら、抵抗R4の他方の端子からもトランジスタの温度非直線性が補償された基準電圧を得ることができる。   Therefore, it can be expected that the present embodiment can obtain characteristics equivalent to those of the reference voltage circuit shown in FIG. In addition, a reference voltage in which the temperature nonlinearity of the transistor is compensated can be obtained from the other terminal of the resistor R4.

＜実施例７−１１＞
図６０に示す基準電圧回路において、第１、第２のバイポーラトランジスタを含む非線形カレントミラー回路は、第１のバイポーラトランジスタQ1はエミッタ面積が単位バイポーラトランジスタのN倍であり、ベースとコレクタが共通接続されて入力端子を構成し、ベース−エミッタ間には抵抗R1が接続され、エミッタ抵抗R2を介して接地され、コレクタ（ベース）は抵抗R3を介して接地されている。一方、第2のバイポーラトランジスタQ2は単位バイポーラトランジスタであり、コレクタ−エミッタ間には抵抗R5が接続され、エミッタ抵抗R4を介して接地され、コレクタは抵抗R6を介して接地され、コレクタが出力端子を構成している。 <Example 7-11>
In the reference voltage circuit shown in FIG. 60, in the nonlinear current mirror circuit including the first and second bipolar transistors, the emitter area of the first bipolar transistor Q1 is N times that of the unit bipolar transistor, and the base and the collector are connected in common. The resistor R1 is connected between the base and the emitter, is grounded via the emitter resistor R2, and the collector (base) is grounded via the resistor R3. On the other hand, the second bipolar transistor Q2 is a unit bipolar transistor, and a resistor R5 is connected between the collector and the emitter, grounded through the emitter resistor R4, the collector is grounded through the resistor R6, and the collector is the output terminal. Is configured.

バイポーラトランジスタQ1とQ2の各コレクタ電流は、(137)式、(138)式で表される。   The respective collector currents of the bipolar transistors Q1 and Q2 are expressed by equations (137) and (138).

また、MOSトランジスタM1、M2、M3からの出力電流（ドレイン電流）I1、I2、I3は、
I1＝I2＝I3 (146-1)
であり、
IC2＜IC3（＝I3） (146-2)
であり、
VBE2＜VBE3 (146-3)
であるが、簡単のために
VBE2＋R4I1≒VBE3 (146-4) The output currents (drain currents) I1, I2, I3 from the MOS transistors M1, M2, M3 are:
I1 = I2 = I3 (146-1)
And
I C2 <I C3 (= I3) (146-2)
And
V BE2 <V BE3 (146-3)
But for the sake of simplicity
V BE2 + R 4 I 1 ≒ V BE3 (146-4)

MOSトランジスタM1、M2からの出力電流（ドレイン電流）I1、I2は、
I1=IC1+VBE1/R１＋VBE３/R3 (146-5)
I2=IC2+VBE２/R5＋VBE3/R6 (146-6)
と表される。 Output current (drain current) I1, I2 from MOS transistors M1, M2 is
I 1 = I C1 + V BE1 / R 1 + V BE3 / R 3 (146-5)
I 2 = I C2 + V BE2 / R 5 + V BE3 / R6 (146-6)
It is expressed.

したがって、バイポーラトランジスタQ2とQ1のベース-エミッタ間電圧VBE２、VBE１の差ΔVBEは、

Figure 2009080786
と表される。 Therefore, the difference ΔVBE between the base-emitter voltages VBE2 and VBE1 of the bipolar transistors Q2 and Q1 is

Figure 2009080786
It is expressed.

したがって、得られる基準電圧Vrefは

Figure 2009080786
と表される。 Therefore, the obtained reference voltage Vref is
Figure 2009080786
It is expressed.

VBE3が負の温度特性を持ちΔVBEは正の温度特性を持つなら、(148)式の()内の温度特性を相殺することができる。ただし、(147)式に示したΔVBEの温度特性は、ln｛｝の｛｝内が温度で変化するために2次の係数を持ち、図７に示すようなPTAT直線を漸近線とする正の温度特性に設定することができる。 If V BE3 has a negative temperature characteristic and ΔV BE has a positive temperature characteristic, the temperature characteristic in () of equation (148) can be offset. However, the temperature characteristic of ΔV BE shown in the equation (147) has a second-order coefficient because the value in {} of ln {} changes with temperature, and the PTAT straight line as shown in FIG. 7 is an asymptotic line. Positive temperature characteristics can be set.

したがって、本実施例は、図１７に示した基準電圧回路と同等の特性が得られるものと期待できる。付け加えるなら、抵抗R4の他方の端子からもトランジスタの温度非直線性が補償された基準電圧を得ることができる。   Therefore, it can be expected that the present embodiment can obtain characteristics equivalent to those of the reference voltage circuit shown in FIG. In addition, a reference voltage in which the temperature nonlinearity of the transistor is compensated can be obtained from the other terminal of the resistor R4.

＜実施例８＞
非線形カレントミラー回路とそれを自己バイアスする線形カレントミラー回路のトランジスタ数を合わせてさらに回路を簡略化することができる。 <Example 8>
The circuit can be further simplified by combining the number of transistors of the nonlinear current mirror circuit and the linear current mirror circuit that self-biases it.

図４９に示した自己バイアス基準電圧回路において、非線形カレントミラー回路を構成するバイポーラトランジスタQ2のコレクタが単独でコレクタ電流と線形カレントミラー回路から供給される電流が等しく設定できる場合には、図６１に示すように、自己バイアスする線形カレントミラー回路を簡略化することができる。   In the self-bias reference voltage circuit shown in FIG. 49, when the collector of the bipolar transistor Q2 constituting the nonlinear current mirror circuit can be set independently, the collector current and the current supplied from the linear current mirror circuit can be set equal to each other in FIG. As shown, a self-biasing linear current mirror circuit can be simplified.

図６１に示すように、MOSトランジスタM1、M2、M3は線形カレントミラー回路を構成し、MOSトランジスタM1、M3は出力を構成し、それぞれ非線形カレントミラー回路の入力と基準電圧回路の出力回路に接続されている。   As shown in FIG. 61, MOS transistors M1, M2, and M3 constitute a linear current mirror circuit, and MOS transistors M1 and M3 constitute an output, which are connected to the input of the nonlinear current mirror circuit and the output circuit of the reference voltage circuit, respectively. Has been.

また、MOSトランジスタM2はゲートとドレインが共通接続され線形カレントミラー回路の入力端子を構成し、非線形カレントミラー回路の出力端子と接続されている。   The MOS transistor M2 has a gate and a drain connected together to form an input terminal of the linear current mirror circuit, and is connected to an output terminal of the nonlinear current mirror circuit.

図６１に示すように、MOSトランジスタM1、M2、M3は線形カレントミラー回路を構成し、MOSトランジスタM1、M3は出力を構成し、それぞれ非線形カレントミラー回路の入力と基準電圧回路の出力回路を駆動し、MOSトランジスタM2はゲートとドレインが共通接続され線形カレントミラー回路の入力を構成し、非線形カレントミラー回路の出力電流で駆動されて自己バイアス回路を構成している。   As shown in FIG. 61, MOS transistors M1, M2, and M3 constitute a linear current mirror circuit, and MOS transistors M1 and M3 constitute an output, which respectively drive the input of the nonlinear current mirror circuit and the output circuit of the reference voltage circuit. The MOS transistor M2 has a gate and a drain connected together to configure an input of a linear current mirror circuit, and is driven by an output current of a nonlinear current mirror circuit to configure a self-bias circuit.

＜実施例８−１＞
図６２は、図６１において、非線形カレントミラー回路が図３８(a)の場合の構成を示す図である。バイポーラトランジスタQ1とQ2の各コレクタ電流IC1、IC2は

Figure 2009080786

Figure 2009080786
と表される。 <Example 8-1>
FIG. 62 is a diagram showing a configuration when the nonlinear current mirror circuit in FIG. 61 is shown in FIG. The collector currents IC1 and IC2 of the bipolar transistors Q1 and Q2 are
Figure 2009080786

Figure 2009080786
It is expressed.

MOSトランジスタM1からの出力電流（ドレイン電流）I1、I2は、
I1=IC1+VBE1/R1 (150-1)
I2=IC2 (150-2)
である。 The output current (drain current) I1, I2 from the MOS transistor M1 is
I 1 = I C1 + V BE1 / R 1 (150-1)
I 2 = I C2 (150-2)
It is.

したがって、バイポーラトランジスタQ2とQ1のベース-エミッタ間電圧VBE２、VBE１の差ΔVBEは、

Figure 2009080786
と表される。 Therefore, the difference ΔVBE between the base-emitter voltages VBE2 and VBE1 of the bipolar transistors Q2 and Q1 is
Figure 2009080786
It is expressed.

(151)式で、VTは絶対温度に比例するから、±76℃の温度変化では224/300〜1〜376/300まで変化する。この指数値は2.10995〜2.71828〜3.501997となり、―22.4％〜0％〜＋28.8％の変化率となる。しかし、±76℃の温度変化幅は152°であるから、変化率51.2％を温度変化幅で割ると高々−0.337％/℃に過ぎない。この程度の温度変化であれば、R1を設定することで、1/{1−VBE1/(R1I1)}に持たせることが可能であるように思われる。 In equation (151), V T is proportional to the absolute temperature, and therefore changes from 224/300 to 1 to 376/300 at a temperature change of ± 76 ° C. This index value is 2.10995 to 2.71828 to 3.501997, and the rate of change is -22.4% to 0% to + 28.8%. However, since the temperature change width of ± 76 ° C. is 152 °, the change rate of 51.2% divided by the temperature change width is only −0.337% / ° C. at most. If the temperature change of this order, by setting the R 1, appears to be possible to have a 1 / {1-V BE1 / (R 1 I 1)}.

すなわち、(151)式に示したΔVBEの温度特性はln内が温度で変化するために、2次の係数を持ち、各ダイオードの順方向電圧VF1、VF2は、図１１にそれぞれ１点鎖線と２点鎖線で示すような関係にあり、VF1とVF2との差電圧ΔVFは温度が変化しても一定値を維持している。 That is, the temperature characteristic of ΔV BE shown in the equation (151) has a second-order coefficient because ln changes with temperature, and the forward voltages VF1 and VF2 of each diode are shown by a one-dot chain line in FIG. The difference voltage ΔVF between VF1 and VF2 maintains a constant value even when the temperature changes.

したがって、得られる基準電圧Vrefは
Vref＝RLI4＝(RL/R2)ΔVBE (152)
と表される。 Therefore, the obtained reference voltage Vref is
Vref = R L I 4 = (R L / R 2 ) ΔV BE (152)
It is expressed.

よって、本実施例は、図１８に示した基準電圧回路と同等の特性が得られるものと期待できる。付け加えるなら、抵抗R2の他方の端子からもトランジスタの温度非直線性が補償された基準電圧を得ることができる。   Therefore, it can be expected that this embodiment can obtain characteristics equivalent to those of the reference voltage circuit shown in FIG. In addition, a reference voltage in which the temperature nonlinearity of the transistor is compensated can be obtained from the other terminal of the resistor R2.

＜実施例８−２＞
図６３は、図６１において、非線形カレントミラー回路が図３８(b)の場合である。バイポーラトランジスタQ1とQ2の各コレクタ電流IC1、IC2は、(149)式、(150)式で表される。 <Example 8-2>
FIG. 63 shows the case where the nonlinear current mirror circuit in FIG. 61 is shown in FIG. The collector currents IC1 and IC2 of the bipolar transistors Q1 and Q2 are expressed by the equations (149) and (150).

図６３において、MOSトランジスタM1、M2からの出力電流（ドレイン電流）I1、I2は、
I1=IC1＋（VBE1＋R3IC1）／R1 (153)
I2=IC2 (154)
で与えられる。 In FIG. 63, output currents (drain currents) I1, I2 from the MOS transistors M1, M2 are
I 1 = I C1 + (V BE1 + R 3 I C1 ) / R1 (153)
I 2 = I C2 (154)
Given in.

したがって、バイポーラトランジスタQ2とQ1のベース-エミッタ間電圧VBE２、VBE１の差ΔVBEは、

Figure 2009080786
と表される。 Therefore, the difference ΔVBE between the base-emitter voltages VBE2 and VBE1 of the bipolar transistors Q2 and Q1 is
Figure 2009080786
It is expressed.

(155)式で、VTは絶対温度に比例するから、±76℃の温度変化では224/300〜1〜376/300まで変化する。この指数値は2.10995〜2.71828〜3.501997となり、―22.4％〜0％〜＋28.8％の変化率となる。しかし、±76℃の温度変化幅は152°であるから、変化率51.2％を温度変化幅で割ると高々−0.337％/℃に過ぎない。この程度の温度変化であればR0を小さな値とし、R1を設定することで、1/{1−(VBE1＋R３IC1)/(R1I1)}に持たせることが可能であるように思われる。 In equation (155), V T is proportional to the absolute temperature, and therefore changes from 224/300 to 1 to 376/300 with a temperature change of ± 76 ° C. This index value is 2.10995 to 2.71828 to 3.501997, and the rate of change is -22.4% to 0% to + 28.8%. However, since the temperature change width of ± 76 ° C. is 152 °, the change rate of 51.2% divided by the temperature change width is only −0.337% / ° C. at most. If the temperature changes to this level, R 0 can be set to a small value and R 1 can be set to give 1 / {1− (V BE1 + R 3 I C1 ) / (R 1 I 1 )} Seems to be.

すなわち、(155)式に示したΔVBEの温度特性はln内が温度で変化するために2次の係数を持ち、図７に示すようなPTAT直線を漸近線とする正の温度特性に近い特性となっている。 That is, the temperature characteristic of ΔV BE shown in equation (155) has a second-order coefficient because ln changes with temperature, and is close to a positive temperature characteristic with the PTAT line as shown in FIG. 7 as an asymptotic line. It is a characteristic.

したがって、得られる基準電圧Vrefは
Vref＝RLI4＝(RL/R2)(ΔVBE−R0IC1) (156)
と表される。 Therefore, the obtained reference voltage Vref is
Vref = R L I 4 = (R L / R 2 ) (ΔV BE −R 0 I C1 ) (156)
It is expressed.

よって、本実施例は、図８に示した基準電圧回路と同等の特性が得られるものと期待できる。付け加えるなら、抵抗R2の他方の端子からもトランジスタの温度非直線性が補償された基準電圧を得ることができる。   Therefore, the present embodiment can be expected to obtain the same characteristics as the reference voltage circuit shown in FIG. In addition, a reference voltage in which the temperature nonlinearity of the transistor is compensated can be obtained from the other terminal of the resistor R2.

＜実施例８−３＞
図６４は、図６１において、非線形カレントミラー回路が図３８(c)の場合の構成を示す図である。 <Example 8-3>
FIG. 64 is a diagram showing a configuration when the nonlinear current mirror circuit shown in FIG.

図６４において、バイポーラトランジスタQ1とQ2の各コレクタ電流IC1、IC2は、(149)式、(150)式で表される。   In FIG. 64, the collector currents IC1 and IC2 of the bipolar transistors Q1 and Q2 are expressed by the equations (149) and (150).

またMOSトランジスタM1からの出力電流（ドレイン電流）I1は

Figure 2009080786
と表される。MOSトランジスタM2からの出力電流（ドレイン電流）I2はIC2である。 The output current (drain current) I1 from the MOS transistor M1 is
Figure 2009080786
It is expressed. An output current (drain current) I2 from the MOS transistor M2 is IC2.

したがって、バイポーラトランジスタQ2とQ1のベース-エミッタ間電圧VBE２、VBE１の差ΔVBEは、

Figure 2009080786
と表される。 Therefore, the difference ΔVBE between the base-emitter voltages VBE2 and VBE1 of the bipolar transistors Q2 and Q1 is

Figure 2009080786
It is expressed.

したがって、得られる基準電圧Vrefは、

Figure 2009080786
と求められる。 Therefore, the obtained reference voltage Vref is
Figure 2009080786
Is required.

本実施例では、(159)式において、R4/R3＜1に設定し、()内は負の温度特性を持つVBE2と正の温度特性を持つΔVBEで温度特性が相殺されるようにR3/R1の値を設定すれば良い。また、(158)式に示されるように、ΔVBEは線形な正の温度特性を持つのではなく、ln()の()内の分母は正の温度特性を有する関数であり、()は負の温度特性を持つ。さらに対数圧縮され、ΔVBEは線形な正の温度特性を持つのではなく、低温で値が大きくなり、高温で値が小さくなる。 In this embodiment, in Equation (159), R4 / R3 <1 is set so that the temperature characteristics are offset between V BE2 having a negative temperature characteristic and ΔV BE having a positive temperature characteristic in (). Set the value of R3 / R1. Also, as shown in Equation (158), ΔV BE does not have a linear positive temperature characteristic, but the denominator in () of ln () is a function having a positive temperature characteristic, and () is Has negative temperature characteristics. Furthermore, logarithmically compressed, ΔV BE does not have a linear positive temperature characteristic, but increases at a low temperature and decreases at a high temperature.

したがって、(159)式においては()内では、VBE2が持つ温度非直線性をΔVBEが相殺するように設定できる。また、(158)式に示したΔVBEの温度特性はln内が温度で変化するために2次の係数を持ち、図７に示すようなPTAT直線を漸近線とする正の温度特性に近い特性となっている。 Therefore, in the equation (159), in (), the temperature nonlinearity of V BE2 can be set so that ΔV BE cancels. In addition, the temperature characteristic of ΔV BE shown in the equation (158) has a second-order coefficient because ln changes with temperature, and is close to a positive temperature characteristic with the PTAT straight line as shown in FIG. 7 as an asymptotic line. It is a characteristic.

したがって、本実施例は、図３１に示した基準電圧回路と同等の特性が得られるものと期待できる。   Therefore, the present embodiment can be expected to obtain the same characteristics as the reference voltage circuit shown in FIG.

＜実施例９＞
図６１に示した自己バイアス基準電圧回路においては、自己バイアスする線形カレントミラー回路から出力トランジスタを減らし、さらに回路を簡略化することができる。すなわち、出力抵抗に回路を上積みして回路電流を出力抵抗に流すことで基準電圧を得ることができる。 <Example 9>
In the self-bias reference voltage circuit shown in FIG. 61, the number of output transistors can be reduced from the self-biasing linear current mirror circuit, and the circuit can be further simplified. That is, the reference voltage can be obtained by stacking a circuit on the output resistor and causing a circuit current to flow through the output resistor.

図６１に示した自己バイアス基準電圧回路においては、図６５に示すように、自己バイアスする線形カレントミラー回路から出力トランジスタを減らして簡略化することができる。   The self-bias reference voltage circuit shown in FIG. 61 can be simplified by reducing the number of output transistors from the self-biasing linear current mirror circuit, as shown in FIG.

図６５に示すように、MOSトランジスタM2は、ゲートとドレインが共通接続され、MOSトランジスタM1、M2はそれぞれのゲートが共通接続されて線形カレントミラー回路を構成し、それぞれ非線形カレントミラー回路の入力と出力に接続されている。また、非線形カレントミラー回路の下段には抵抗RLが挿入され、この抵抗RLを介して接地されている。この抵抗RLの端子電圧が基準電圧回路の出力となっている。   As shown in FIG. 65, the MOS transistor M2 has a gate and drain connected in common, and the MOS transistors M1 and M2 have a gate connected in common to form a linear current mirror circuit. Connected to the output. A resistor RL is inserted in the lower stage of the nonlinear current mirror circuit, and is grounded through the resistor RL. The terminal voltage of this resistor RL is the output of the reference voltage circuit.

図６５に示すように、MOSトランジスタM2はゲートとドレインが共通接続されMOSトランジスタM1、M2は線形カレントミラー回路を構成し、それぞれ非線形カレントミラー回路の入力と出力に接続されている。ここで、MOSトランジスタM1には電流I1が流れ、MOSトランジスタM2には電流I2が流れている。また、非線形カレントミラー回路の下段には抵抗RLが挿入され、この抵抗RLを介して接地されている。この抵抗RLの端子電圧が基準電圧回路の出力となっている。したがって、抵抗RLには和電流(I1＋I2)が流れる。   As shown in FIG. 65, the gate and drain of the MOS transistor M2 are connected in common, and the MOS transistors M1 and M2 form a linear current mirror circuit, which are connected to the input and output of the nonlinear current mirror circuit, respectively. Here, a current I1 flows through the MOS transistor M1, and a current I2 flows through the MOS transistor M2. A resistor RL is inserted in the lower stage of the nonlinear current mirror circuit, and is grounded through the resistor RL. The terminal voltage of this resistor RL is the output of the reference voltage circuit. Therefore, a sum current (I1 + I2) flows through the resistor RL.

図６１に示した基準電圧回路と比べてみると、MOSトランジスタM3を省略できているが、回路を縦積みしているので基準電圧回路の出力電圧の分だけ高い電源電圧が必要になる。   Compared with the reference voltage circuit shown in FIG. 61, the MOS transistor M3 can be omitted, but since the circuits are vertically stacked, a power supply voltage higher by the output voltage of the reference voltage circuit is required.

＜実施例９−１＞
図６２に示した基準電圧回路を図６５に示した基準電圧回路に変形することができる。図６６はこうして得られる基準電圧回路である。 <Example 9-1>
The reference voltage circuit shown in FIG. 62 can be modified to the reference voltage circuit shown in FIG. FIG. 66 shows the reference voltage circuit thus obtained.

図６６において、非線形カレントミラー回路（バイポーラトランジスタQ1、Q2と、抵抗R1、R2）の抵抗R2とトランジスタQ2のエミッタの接続点とグランド間に抵抗RLを備え、トランジスタQ1、Q2のコレクタに線形カレントミラー回路（M1、M2）が接続されている。付け加えるなら、抵抗R2の他方の端子からもトランジスタの温度非直線性が補償された基準電圧を得ることができる。   66, a non-linear current mirror circuit (bipolar transistors Q1, Q2 and resistors R1, R2) has a resistor RL between the connection point of the resistor R2 and the emitter of the transistor Q2 and the ground, and a linear current is applied to the collectors of the transistors Q1, Q2. Mirror circuits (M1, M2) are connected. In addition, a reference voltage in which the temperature nonlinearity of the transistor is compensated can be obtained from the other terminal of the resistor R2.

＜実施例９−２＞
図６３に示した基準電圧回路を図６５に示した基準電圧回路に変形することができる。図６７はこうして得られる基準電圧回路である。 <Example 9-2>
The reference voltage circuit shown in FIG. 63 can be modified to the reference voltage circuit shown in FIG. FIG. 67 shows the reference voltage circuit thus obtained.

図６７において、非線形カレントミラー回路（バイポーラトランジスタQ1、Q2と、抵抗R1、R2、R3）の抵抗R2とトランジスタQ2のエミッタの接続点とグランド間に抵抗RLを備え、トランジスタQ1、Q2のコレクタに線形カレントミラー回路（M1、M2）が接続されている。付け加えるなら、抵抗R2の他方の端子からもトランジスタの温度非直線性が補償された基準電圧を得ることができる。   67, a non-linear current mirror circuit (bipolar transistors Q1, Q2 and resistors R1, R2, R3) has a resistor RL between the connection point of the resistor R2 and the emitter of the transistor Q2 and the ground, and is connected to the collector of the transistors Q1 and Q2. Linear current mirror circuits (M1, M2) are connected. In addition, a reference voltage in which the temperature nonlinearity of the transistor is compensated can be obtained from the other terminal of the resistor R2.

＜実施例９−３＞
図６４に示した基準電圧回路を図６５に示した基準電圧回路に変形することができる。図６８はこうして得られる基準電圧回路である。 <Example 9-3>
The reference voltage circuit shown in FIG. 64 can be modified to the reference voltage circuit shown in FIG. FIG. 68 shows the reference voltage circuit thus obtained.

図６８において、非線形カレントミラー回路（バイポーラトランジスタQ1、Q2と、抵抗R1、R2）の抵抗R2、R3とトランジスタQ2のエミッタの接続点とグランド間に抵抗RLを備え、トランジスタQ1、Q2のコレクタに線形カレントミラー回路（M1、M2）が接続されている。   In FIG. 68, a resistor RL is provided between the connection point between the resistors R2 and R3 of the nonlinear current mirror circuit (bipolar transistors Q1 and Q2 and resistors R1 and R2) and the emitter of the transistor Q2 and the ground, and the collectors of the transistors Q1 and Q2 are connected. Linear current mirror circuits (M1, M2) are connected.

＜実施例１０＞
同様に、図２１に示した自己バイアスする線形カレントミラー回路から出力トランジスタを減らし、さらに回路を簡略化することができる。すなわち、出力抵抗に回路を上積みして回路電流を出力抵抗に流すことで基準電圧を得ることができる。 <Example 10>
Similarly, the output transistors can be reduced from the self-biased linear current mirror circuit shown in FIG. 21, and the circuit can be further simplified. That is, the reference voltage can be obtained by stacking a circuit on the output resistor and causing a circuit current to flow through the output resistor.

図２１に示した自己バイアス基準電圧回路においては、OP ampを制御手段とした自己バイアス基準電圧回路においては、図６９に示すように、自己バイアスする線形カレントミラー回路から出力トランジスタを減らして簡略化することができる。   In the self-bias reference voltage circuit shown in FIG. 21, in the self-bias reference voltage circuit using OP amp as a control means, as shown in FIG. 69, the output transistors are simplified from the linear current mirror circuit that is self-biased. can do.

図６９に示すように、MOSトランジスタM2はゲートとドレインが共通接続され、MOSトランジスタM1、M2はそれぞれのゲートが共通接続されて線形カレントミラー回路を構成している。第１の電流電圧変換回路I-V1、第２の電流電圧変換回路I-V２は一端（VA、VB）が、それぞれ、MOSトランジスタM1のドレインとOP ampの逆相入力端子の接続点、MOSトランジスタM２のドレインとOP ampの正相入力端子に接続され、第１の電流電圧変換回路I-V1、第２の電流電圧変換回路I-V２の他端は共通接続され、第1、第2の電流−電圧変換回路（I-V1、I-V2）の下段には第3の電流−電圧変換回路（I-V3）が挿入され、この第3の電流−電圧変換回路（I-V3）を介して接地されている。   As shown in FIG. 69, the MOS transistor M2 has a gate and drain connected in common, and the MOS transistors M1 and M2 have a gate connected in common to form a linear current mirror circuit. One end (VA, VB) of the first current-voltage conversion circuit I-V1 and the second current-voltage conversion circuit I-V2 is respectively connected to the connection point between the drain of the MOS transistor M1 and the negative-phase input terminal of the OP amp, the MOS The drain of the transistor M2 is connected to the positive phase input terminal of the OP amp, and the other ends of the first current-voltage conversion circuit I-V1 and the second current-voltage conversion circuit I-V2 are connected in common, and the first and second The third current-voltage conversion circuit (I-V3) is inserted in the lower stage of the current-voltage conversion circuit (I-V1, I-V2), and this third current-voltage conversion circuit (I-V3) Is grounded.

第３の電流電圧変換回路（I-V3）には、MOSトランジスタドレイン電流I1、I2の和電流I1＋I2が流れ、第３の電流電圧変換回路（I-V3）の端子電圧が基準電圧Vrefとされる。   A sum current I1 + I2 of MOS transistor drain currents I1 and I2 flows through the third current-voltage conversion circuit (I-V3), and the terminal voltage of the third current-voltage conversion circuit (I-V3) is used as the reference voltage Vref. The

図２１に示した基準電圧回路と比べてみると、MOSトランジスタM3を省略できているが、回路を縦積みしているので基準電圧回路の出力電圧の分だけ高い電源電圧が必要になる。   Compared with the reference voltage circuit shown in FIG. 21, the MOS transistor M3 can be omitted. However, since the circuits are vertically stacked, a power supply voltage that is higher by the output voltage of the reference voltage circuit is required.

＜実施例１０−１＞
図４に示した番場の基準電圧回路を図６９に示した基準電圧回路に変形することができる。図７０はこうして得られる基準電圧回路である。 <Example 10-1>
The reference voltage circuit of the address shown in FIG. 4 can be modified to the reference voltage circuit shown in FIG. FIG. 70 shows a reference voltage circuit thus obtained.

図７０の構成は、図４において、線形カレントミラー回路（M1、M2、M3）から出力トランジスタM3を省略し、図４の第１の電流電圧変換回路（D1、R3）、第２の電流電圧変換回路（複数のD2とR1、R2）の下段に抵抗R4（第３の電流電圧変換回路）が挿入され、抵抗R4（第３の電流電圧変換回路）を介して接地されている。   70, the output transistor M3 is omitted from the linear current mirror circuit (M1, M2, M3) in FIG. 4, the first current-voltage conversion circuit (D1, R3) in FIG. A resistor R4 (third current-voltage conversion circuit) is inserted in the lower stage of the conversion circuit (a plurality of D2, R1, and R2), and is grounded through the resistor R4 (third current-voltage conversion circuit).

本実施例においては、番場の基準電圧回路ではダイオードの温度非直線性を半分（程度）しか補償できないが、それなりにダイオードの温度非直線性が補償されると期待できる。   In this embodiment, the address reference voltage circuit can compensate for the temperature non-linearity of the diode only half (about), but it can be expected that the temperature non-linearity of the diode is compensated as such.

＜実施例１０−２＞
図８に示した基準電圧回路を図６９に示した基準電圧回路に変形することができる。図７１はこうして得られる基準電圧回路である。 <Example 10-2>
The reference voltage circuit shown in FIG. 8 can be modified to the reference voltage circuit shown in FIG. FIG. 71 shows the reference voltage circuit thus obtained.

図７１を参照すると、本実施例では、図８において、線形カレントミラー回路（M1、M2、M3）から出力トランジスタM3を省略し、図８の第１の電流電圧変換回路（D1）、第２の電流電圧変換回路（複数のD2、R1、R2、R3）の下段に抵抗R4（第３の電流電圧変換回路）が挿入され、抵抗R4（第３の電流電圧変換回路）を介して接地されている。   Referring to FIG. 71, in this embodiment, in FIG. 8, the output transistor M3 is omitted from the linear current mirror circuit (M1, M2, M3), and the first current-voltage conversion circuit (D1), second circuit of FIG. Resistor R4 (third current-voltage converter circuit) is inserted below the current-voltage converter circuit (multiple D2, R1, R2, R3) and grounded via resistor R4 (third current-voltage converter circuit) ing.

この回路では抵抗R1が冗長ではあるが、ダイオードの温度非直線性がかなり補償され特性改善が期待できる。付け加えるなら、抵抗R３の挿入箇所を入れ替えて、D2/R2−Vref端子間（並列接続されたダイオードD２（のカソード）と抵抗R2の接続点とVref端子間に抵抗R３を挿入）に変更すれば、抵抗R3の他方の端子（Vref端子に接続する側の端子とは別の端子）からもトランジスタの温度非直線性が補償された基準電圧を得ることができる。   In this circuit, the resistor R1 is redundant, but the temperature non-linearity of the diode is considerably compensated, and improvement in characteristics can be expected. In addition, if the insertion point of the resistor R3 is changed and changed between the D2 / R2 and Vref terminals (the resistor R3 is inserted between the connection point of the diode D2 (cathode) connected in parallel and the resistor R2 and the Vref terminal). The reference voltage in which the temperature nonlinearity of the transistor is compensated can also be obtained from the other terminal of the resistor R3 (a terminal different from the terminal connected to the Vref terminal).

＜実施例１０−３＞
図１０に示した基準電圧回路を図６９に示した基準電圧回路に変形することができる。図７２はこうして得られる基準電圧回路である。 <Example 10-3>
The reference voltage circuit shown in FIG. 10 can be modified to the reference voltage circuit shown in FIG. FIG. 72 shows a reference voltage circuit thus obtained.

図７２を参照すると、本実施例では、図１０において、線形カレントミラー回路（M1、M2、M3）から出力トランジスタM3を省略し、図１０の第１の電流電圧変換回路（D1、R2）、第２の電流電圧変換回路（複数のD2、R4、R3）の下段に抵抗R5（第３の電流電圧変換回路）が挿入され、抵抗R5（第３の電流電圧変換回路）を介して接地されている。本実施例は、ダイオードの温度非直線性が補償され、図１０と同等の特性改善が期待できる。付け加えるなら、抵抗R1とR３の挿入箇所を入れ替えて、それぞれ、D1/R2−Vref端子間（並列接続されたダイオードD１（のカソード）と抵抗R2の接続点とVref端子間に抵抗R1を挿入）、D2/R4−Vref端子間（並列接続されたダイオードD２（のカソード）と抵抗R４の接続点とVref端子間に抵抗R３を挿入）に変更すれば、抵抗R1とR3の他方の端子（Vref端子に接続する側の端子とは別の端子）からもトランジスタの温度非直線性が補償された基準電圧を得ることができる。   Referring to FIG. 72, in this embodiment, in FIG. 10, the output transistor M3 is omitted from the linear current mirror circuit (M1, M2, M3), and the first current-voltage conversion circuit (D1, R2) of FIG. A resistor R5 (third current-voltage converter circuit) is inserted in the lower stage of the second current-voltage converter circuit (plurality of D2, R4, R3), and grounded via the resistor R5 (third current-voltage converter circuit). ing. In this embodiment, the temperature non-linearity of the diode is compensated, and a characteristic improvement equivalent to that in FIG. 10 can be expected. In addition, the insertion locations of resistors R1 and R3 are interchanged, and between D1 / R2 and Vref terminals respectively (resistor R1 is inserted between the connection point of diode D1 (cathode) connected in parallel with resistor R2 and the Vref terminal) , D2 / R4-Vref terminal (the resistor R3 is inserted between the connection point of the diode D2 (cathode) connected in parallel and the resistor R4 and the Vref terminal), the other terminal of the resistors R1 and R3 (Vref A reference voltage in which the temperature nonlinearity of the transistor is compensated can also be obtained from a terminal other than the terminal connected to the terminal).

＜実施例１０−４＞
図１３に示した基準電圧回路を図６９に示した基準電圧回路に変形することができる。図７３はこうして得られる基準電圧回路である。 <Example 10-4>
The reference voltage circuit shown in FIG. 13 can be modified to the reference voltage circuit shown in FIG. FIG. 73 shows the reference voltage circuit thus obtained.

図７３を参照すると、本実施例では、図１３において、線形カレントミラー回路（M1、M2、M3）から出力トランジスタM3を省略し、図１３の第１の電流電圧変換回路（D1、R2）、第２の電流電圧変換回路（複数のD2、R1、R3）の下段に抵抗R5（第３の電流電圧変換回路）が挿入され、抵抗R5（第３の電流電圧変換回路）を介して接地されている。本実施例は、ダイオードの温度非直線性が補償され、図１３と同等の特性改善が期待できる。付け加えるなら、抵抗R1の挿入箇所を入れ替えて、D2/R3−Vref端子間（並列接続されたダイオードD２（のカソード）と抵抗R３の接続点とVref端子間に抵抗R1を挿入）に変更すれば、抵抗R1の他方の端子（Vref端子に接続する側の端子とは別の端子）からもトランジスタの温度非直線性が補償された基準電圧を得ることができる。   73, in this embodiment, in FIG. 13, the output transistor M3 is omitted from the linear current mirror circuit (M1, M2, M3), and the first current-voltage conversion circuit (D1, R2) of FIG. A resistor R5 (third current-voltage conversion circuit) is inserted in the lower stage of the second current-voltage conversion circuit (plurality of D2, R1, and R3), and is grounded through the resistor R5 (third current-voltage conversion circuit). ing. In this embodiment, the temperature non-linearity of the diode is compensated, and a characteristic improvement equivalent to that in FIG. 13 can be expected. In addition, if the insertion point of the resistor R1 is changed and changed to between D2 / R3 and Vref terminals (the resistor R1 is inserted between the parallel connection point of the diode D2 (cathode) and the resistor R3 and the Vref terminal). A reference voltage in which the temperature nonlinearity of the transistor is compensated can be obtained from the other terminal of the resistor R1 (a terminal different from the terminal connected to the Vref terminal).

＜実施例１０−５＞
図１５に示した基準電圧回路を図６９に示した基準電圧回路に変形することができる。図７４はこうして得られる基準電圧回路である。 <Example 10-5>
The reference voltage circuit shown in FIG. 15 can be modified to the reference voltage circuit shown in FIG. FIG. 74 shows the reference voltage circuit thus obtained.

図７４を参照すると、本実施例では、図１５において、線形カレントミラー回路（M1、M2、M3）から出力トランジスタM3を省略し、図１５の第１の電流電圧変換回路（D1、R2）、第２の電流電圧変換回路（複数のD2、R4、R3）の下段に抵抗R6（第３の電流電圧変換回路）が挿入され、抵抗R6（第３の電流電圧変換回路）を介して接地されている。本実施例は、ダイオードの温度非直線性が補償され、図１５と同等の特性改善が期待できる。付け加えるなら、抵抗R1の挿入箇所を入れ替えて、D1/R2−Vref端子間（並列接続されたダイオードD１（のカソード）と抵抗R２の接続点とVref端子間に抵抗R1を挿入）に変更すれば、抵抗R1の他方の端子（Vref端子に接続する側の端子とは別の端子）からもトランジスタの温度非直線性が補償された基準電圧を得ることができる。   Referring to FIG. 74, in this embodiment, in FIG. 15, the output transistor M3 is omitted from the linear current mirror circuit (M1, M2, M3), and the first current-voltage conversion circuit (D1, R2) of FIG. A resistor R6 (third current-voltage conversion circuit) is inserted in the lower stage of the second current-voltage conversion circuit (plural D2, R4, R3), and is grounded through the resistor R6 (third current-voltage conversion circuit). ing. In this embodiment, the temperature non-linearity of the diode is compensated, and a characteristic improvement equivalent to FIG. 15 can be expected. In addition, if the insertion point of the resistor R1 is changed and changed between the D1 / R2 and Vref terminals (the resistor R1 is inserted between the connection point of the diode D1 (cathode) connected in parallel and the resistor R2 and the Vref terminal). A reference voltage in which the temperature nonlinearity of the transistor is compensated can be obtained from the other terminal of the resistor R1 (a terminal different from the terminal connected to the Vref terminal).

＜実施例１０−６＞
図１７に示した基準電圧回路を図６９に示した基準電圧回路に変形することができる。図７５はこうして得られる基準電圧回路である。 <Example 10-6>
The reference voltage circuit shown in FIG. 17 can be modified to the reference voltage circuit shown in FIG. FIG. 75 shows the reference voltage circuit thus obtained.

図７５を参照すると、本実施例では、図１７において、線形カレントミラー回路（M1、M2、M3）から出力トランジスタM3を省略し、図１７の第１の電流電圧変換回路（D1、R2、R3）、第２の電流電圧変換回路（複数のD2、R４、R５）の下段に抵抗R７（第３の電流電圧変換回路）が挿入され、抵抗R７（第３の電流電圧変換回路）を介して接地されている。本実施例は、ダイオードの温度非直線性が補償され、図１７と同等の特性改善が期待できる。   Referring to FIG. 75, in this embodiment, in FIG. 17, the output transistor M3 is omitted from the linear current mirror circuit (M1, M2, M3), and the first current-voltage conversion circuit (D1, R2, R3) of FIG. ), A resistor R7 (third current-voltage converter circuit) is inserted in the lower stage of the second current-voltage converter circuit (plural D2, R4, R5), and the resistor R7 (third current-voltage converter circuit) is inserted. Grounded. In this embodiment, the temperature non-linearity of the diode is compensated, and the characteristic improvement equivalent to FIG. 17 can be expected.

＜実施例１０−７＞
図１９に示した基準電圧回路を図６９に示した基準電圧回路に変形することができる。図７６はこうして得られる基準電圧回路である。 <Example 10-7>
The reference voltage circuit shown in FIG. 19 can be modified to the reference voltage circuit shown in FIG. FIG. 76 shows the reference voltage circuit thus obtained.

図７６を参照すると、本実施例では、図１９において、線形カレントミラー回路（M1、M2、M3）から出力トランジスタM3を省略し、図１９の第１の電流電圧変換回路（D1）、第２の電流電圧変換回路（複数のD2、R1、R2）の下段に抵抗R３（第３の電流電圧変換回路）が挿入され、抵抗R３（第３の電流電圧変換回路）を介して接地されている。本実施例は、ダイオードの温度非直線性が補償され、図１９と同等の特性改善が期待できる。付け加えるなら、抵抗R1の挿入箇所を入れ替えてD1/R2−Vref端子間（並列接続されたダイオードD１（のカソード）と抵抗R２の接続点とVref端子間に抵抗R1を挿入）に変更すれば、抵抗R1の他方の端子（Vref端子に接続する側の端子とは別の端子）からもトランジスタの温度非直線性が補償された基準電圧を得ることができる。   Referring to FIG. 76, in this embodiment, in FIG. 19, the output transistor M3 is omitted from the linear current mirror circuit (M1, M2, M3), and the first current-voltage conversion circuit (D1), second circuit of FIG. A resistor R3 (third current-voltage converter circuit) is inserted in the lower stage of the current-voltage converter circuit (a plurality of D2, R1, R2) and grounded via the resistor R3 (third current-voltage converter circuit) . In this embodiment, the temperature non-linearity of the diode is compensated, and a characteristic improvement equivalent to that in FIG. 19 can be expected. In addition, if the insertion point of the resistor R1 is changed and changed between the D1 / R2 and Vref terminals (the resistor R1 is inserted between the connection point of the diode D1 (cathode) connected in parallel and the resistor R2 and the Vref terminal), A reference voltage in which the temperature nonlinearity of the transistor is compensated can also be obtained from the other terminal of the resistor R1 (a terminal different from the terminal connected to the Vref terminal).

＜実施例１０−８＞
図２２に示した基準電圧回路を図６９に示した基準電圧回路に変形することができる。図７７はこうして得られる基準電圧回路である。 <Example 10-8>
The reference voltage circuit shown in FIG. 22 can be modified to the reference voltage circuit shown in FIG. FIG. 77 shows the reference voltage circuit thus obtained.

図７７を参照すると、本実施例では、図２２において、線形カレントミラー回路（M1、M2、M3）から出力トランジスタM3を省略し、図８の第１の電流電圧変換回路（D1、R2）、第２の電流電圧変換回路（複数のD2、R1、R3、R4）の下段に抵抗R5（第３の電流電圧変換回路）が挿入され、抵抗R5（第３の電流電圧変換回路）を介して接地されている。本実施例は、ダイオードの温度非直線性が補償され、図２２と同等の特性改善が期待できる。   Referring to FIG. 77, in this embodiment, in FIG. 22, the output transistor M3 is omitted from the linear current mirror circuit (M1, M2, M3), and the first current-voltage conversion circuit (D1, R2) in FIG. A resistor R5 (third current-voltage conversion circuit) is inserted in the lower stage of the second current-voltage conversion circuit (plural D2, R1, R3, R4), and through the resistor R5 (third current-voltage conversion circuit) Grounded. In this embodiment, the temperature non-linearity of the diode is compensated, and a characteristic improvement equivalent to that in FIG. 22 can be expected.

＜実施例１０−９＞
図３０に示した基準電圧回路を図６９に示した基準電圧回路に変形することができる。図７８はこうして得られる基準電圧回路である。 <Example 10-9>
The reference voltage circuit shown in FIG. 30 can be modified to the reference voltage circuit shown in FIG. FIG. 78 shows the reference voltage circuit thus obtained.

図７８を参照すると、本実施例では、図３０において、線形カレントミラー回路（M1、M2、M3）から出力トランジスタM3を省略し、図３０の第１の電流電圧変換回路（D1、R2a、R2b）、第２の電流電圧変換回路（複数のD2、R1、R3、R4a、R4b）の下段に抵抗R5（第３の電流電圧変換回路）が挿入され、抵抗R5（第３の電流電圧変換回路）を介して接地されている。本実施例は、ダイオードの温度非直線性が補償され、図３０と同等の特性改善が期待できる。   Referring to FIG. 78, in this embodiment, in FIG. 30, the output transistor M3 is omitted from the linear current mirror circuit (M1, M2, M3), and the first current-voltage conversion circuit (D1, R2a, R2b) of FIG. ), Resistor R5 (third current-voltage converter circuit) is inserted in the lower stage of the second current-voltage converter circuit (plural D2, R1, R3, R4a, R4b), and resistor R5 (third current-voltage converter circuit) ) Is grounded through. In this embodiment, the temperature non-linearity of the diode is compensated, and a characteristic improvement equivalent to that in FIG. 30 can be expected.

＜実施例１０−１０＞
図３１に示した基準電圧回路を図６９に示した基準電圧回路に変形することができる。図７９はこうして得られる基準電圧回路である。 <Example 10-10>
The reference voltage circuit shown in FIG. 31 can be modified to the reference voltage circuit shown in FIG. FIG. 79 shows the reference voltage circuit thus obtained.

図７９を参照すると、本実施例では、図３１において、線形カレントミラー回路（M1、M2、M3）から出力トランジスタM3を省略し、図３１の第１の電流電圧変換回路（D1）、第２の電流電圧変換回路（複数のD2、R1、R２）の下段に抵抗R４（第３の電流電圧変換回路）が挿入され、抵抗R４（第３の電流電圧変換回路）を介して接地されている。本実施例は、ダイオードの温度非直線性が補償され、図３１と同等の特性改善が期待できる。   Referring to FIG. 79, in this embodiment, in FIG. 31, the output transistor M3 is omitted from the linear current mirror circuit (M1, M2, M3), and the first current-voltage conversion circuit (D1), second circuit of FIG. The resistor R4 (third current-voltage converter circuit) is inserted in the lower stage of the current-voltage converter circuit (the plurality of D2, R1, R2) and grounded via the resistor R4 (third current-voltage converter circuit) . In this embodiment, the temperature non-linearity of the diode is compensated, and a characteristic improvement equivalent to that in FIG. 31 can be expected.

＜実施例１１＞
同様に、図２４に示した自己バイアス基準電圧回路においては、自己バイアスする線形カレントミラー回路（M1、M2、M3）から出力トランジスタ（M3）を減らし、さらに回路を簡略化することができる。すなわち、出力抵抗（R4）に回路を上積みして回路電流を出力抵抗に流すことで基準電圧を得ることができる。 <Example 11>
Similarly, in the self-bias reference voltage circuit shown in FIG. 24, the output transistor (M3) can be reduced from the linear current mirror circuits (M1, M2, M3) that self-bias, and the circuit can be further simplified. That is, the reference voltage can be obtained by stacking a circuit on the output resistor (R4) and causing a circuit current to flow through the output resistor.

図２４に示した自己バイアス基準電圧回路においては、図８０に示すように、自己バイアスする線形カレントミラー回路から出力トランジスタを減らして簡略化することができる。   The self-bias reference voltage circuit shown in FIG. 24 can be simplified by reducing the number of output transistors from the self-biasing linear current mirror circuit, as shown in FIG.

図８０に示すように、ｎチャネルMOSトランジスタM1はゲートとドレインが共通接続され、ｎチャネルMOSトランジスタM1、M2はそれぞれのゲートが共通接続されて線形カレントミラー回路を構成し、それぞれ第１の電流−電圧変換回路（I-V1）と第2の電流−電圧変換回路（I-V2）を駆動している。さらに、ｐチャネルMOSトランジスタM4はゲートとドレインが共通接続され、ｐチャネルMOSトランジスタM3、M4は線形カレントミラー回路を構成し、ｎチャネルMOSトランジスタM1、M2からなる線形カレントミラー回路を自己バイアスしている。また、第1、第2の電流−電圧変換回路（I-V1、I-V2）の下段には第3の電流−電圧変換回路（I-V3）が挿入され、この第3の電流−電圧変換回路（I-V3）を介して接地されている。この第3の電流−電圧変換回路（I-V3）の端子電圧が基準電圧回路の出力Vrefとなっている。   As shown in FIG. 80, the n-channel MOS transistor M1 has a gate and a drain connected in common, and the n-channel MOS transistors M1 and M2 have a gate connected in common to form a linear current mirror circuit. -The voltage conversion circuit (I-V1) and the second current-voltage conversion circuit (I-V2) are driven. Further, the gate and drain of the p-channel MOS transistor M4 are connected in common, the p-channel MOS transistors M3 and M4 constitute a linear current mirror circuit, and the linear current mirror circuit composed of the n-channel MOS transistors M1 and M2 is self-biased. Yes. In addition, a third current-voltage conversion circuit (I-V3) is inserted below the first and second current-voltage conversion circuits (I-V1, I-V2), and this third current-voltage conversion circuit is inserted. It is grounded via the conversion circuit (I-V3). The terminal voltage of the third current-voltage conversion circuit (I-V3) is the output Vref of the reference voltage circuit.

図８０に示すように、ｎチャネルMOSトランジスタM1、M2は線形カレントミラー回路を構成し、それぞれ第１の電流−電圧変換回路（I-V1）と第2の電流−電圧変換回路（I-V2）を駆動している。さらに、ｐチャネルMOSトランジスタM4はゲートとドレインが共通接続され、ｐチャネルMOSトランジスタM3、M4は線形カレントミラー回路を構成し、ｎチャネルMOSトランジスタM1、M2からなる線形カレントミラー回路を自己バイアスしている。ここで、ｎチャネルMOSトランジスタM1とM2のゲートが共通であり、ｎチャネルMOSトランジスタM1には電流I1が流れ、ｎチャネルMOSトランジスタM2には電流I2が流れ、それぞれ第１の電流−電圧変換回路（I-V1）と第2の電流−電圧変換回路（I-V2）を駆動している。   As shown in FIG. 80, the n-channel MOS transistors M1 and M2 form a linear current mirror circuit, and a first current-voltage conversion circuit (I-V1) and a second current-voltage conversion circuit (I-V2), respectively. Driving). Further, the gate and drain of the p-channel MOS transistor M4 are connected in common, the p-channel MOS transistors M3 and M4 constitute a linear current mirror circuit, and the linear current mirror circuit composed of the n-channel MOS transistors M1 and M2 is self-biased. Yes. Here, the gates of the n-channel MOS transistors M1 and M2 are common, the current I1 flows through the n-channel MOS transistor M1, the current I2 flows through the n-channel MOS transistor M2, and each of the first current-voltage conversion circuits. (I-V1) and the second current-voltage conversion circuit (I-V2) are driven.

また、第1、第2の電流−電圧変換回路（I-V1、I-V2）の下段には第3の電流−電圧変換回路（I-V3）が挿入され、この第3の電流−電圧変換回路（I-V3）を介して接地されている。   In addition, a third current-voltage conversion circuit (I-V3) is inserted below the first and second current-voltage conversion circuits (I-V1, I-V2), and this third current-voltage conversion circuit is inserted. It is grounded via the conversion circuit (I-V3).

第3の電流−電圧変換回路（I-V3）には和電流(I1＋I2)が流れ、この第3の電流−電圧変換回路（I-V3）の端子電圧が基準電圧回路の出力Vrefとなっている。   The sum current (I1 + I2) flows through the third current-voltage conversion circuit (I-V3), and the terminal voltage of the third current-voltage conversion circuit (I-V3) becomes the output Vref of the reference voltage circuit. Yes.

図２４に示した基準電圧回路と比べてみると、MOSトランジスタM3を省略できているが、回路を縦積みしているので基準電圧回路の出力電圧の分だけ高い電源電圧が必要になる。   Compared with the reference voltage circuit shown in FIG. 24, the MOS transistor M3 can be omitted, but since the circuits are stacked vertically, a power supply voltage that is higher by the output voltage of the reference voltage circuit is required.

＜実施例１１−１＞
図４に示した番場の基準電圧回路を図８０に示した基準電圧回路に変形することができる。図８１はこうして得られる基準電圧回路である。 <Example 11-1>
The reference voltage circuit of the address shown in FIG. 4 can be modified to the reference voltage circuit shown in FIG. FIG. 81 shows the reference voltage circuit thus obtained.

図８１を参照すると、本実施例では、図４において、線形カレントミラー回路（M1、M2、M3）とOP ampを削除し、その代わりに、ｐチャネルMOSトランジスタM3、M4からなる線形カレントミラー回路がｎチャネルMOSトランジスタM１、M２からなる線形カレントミラー回路を自己バイアスする構成とし、図４の第１の電流電圧変換回路（D1、R３）、第２の電流電圧変換回路（複数のD2、R1、R２）の下段に抵抗R４（第３の電流電圧変換回路）が挿入され、抵抗R４（第３の電流電圧変換回路）を介して接地されている。   Referring to FIG. 81, in this embodiment, in FIG. 4, the linear current mirror circuit (M1, M2, M3) and the OP amp are deleted, and instead, a linear current mirror circuit comprising p-channel MOS transistors M3, M4. 4 is configured to self-bias a linear current mirror circuit composed of n-channel MOS transistors M1 and M2, and the first current-voltage conversion circuit (D1, R3) and the second current-voltage conversion circuit (a plurality of D2, R1) of FIG. , R2), a resistor R4 (third current-voltage conversion circuit) is inserted in the lower stage, and is grounded via the resistor R4 (third current-voltage conversion circuit).

本実施例では、番場の基準電圧回路ではダイオードの温度非直線性を半分（程度）しか補償できないが、それなりにダイオードの温度非直線性が補償されると期待できる。   In this embodiment, the reference voltage circuit of the address field can compensate only for half (about) the temperature nonlinearity of the diode, but it can be expected that the temperature nonlinearity of the diode is compensated as such.

＜実施例１１−２＞
図８に示した基準電圧回路を図８０に示した基準電圧回路に変形することができる。図８２はこうして得られる基準電圧回路である。 <Example 11-2>
The reference voltage circuit shown in FIG. 8 can be modified to the reference voltage circuit shown in FIG. FIG. 82 shows the reference voltage circuit thus obtained.

図８２を参照すると、本実施例では、図８において、線形カレントミラー回路（M1、M2、M3）とOP ampを削除し、その代わりに、ｐチャネルMOSトランジスタM3、M4からなる線形カレントミラー回路がｎチャネルMOSトランジスタM１、M２からなる線形カレントミラー回路を自己バイアスする構成とし、図８の第１の電流電圧変換回路（D1）、第２の電流電圧変換回路（複数のD2、R1、R２）の下段に抵抗R４（第３の電流電圧変換回路）が挿入され、抵抗R４（第３の電流電圧変換回路）を介して接地されている。   Referring to FIG. 82, in the present embodiment, the linear current mirror circuit (M1, M2, M3) and the OP amp in FIG. 8 are deleted, and instead, a linear current mirror circuit comprising p-channel MOS transistors M3, M4. Is configured to self-bias a linear current mirror circuit composed of n-channel MOS transistors M1 and M2, and the first current-voltage conversion circuit (D1) and the second current-voltage conversion circuit (a plurality of D2, R1, R2 in FIG. 8). The resistor R4 (third current-voltage conversion circuit) is inserted in the lower stage of), and is grounded via the resistor R4 (third current-voltage conversion circuit).

本実施例の回路では抵抗R1が冗長ではあるが、ダイオードの温度非直線性がかなり補償され特性改善が期待できる。付け加えるなら、抵抗R３の挿入箇所を入れ替えてD2/R2−Vref端子間に変更すれば、抵抗R3の他方の端子（Vref端子と接続する側の端子とは別の端子）からもトランジスタの温度非直線性が補償された基準電圧を得ることができる。   In the circuit of this embodiment, the resistor R1 is redundant, but the temperature nonlinearity of the diode is considerably compensated, and improvement in characteristics can be expected. In addition, if the insertion point of the resistor R3 is changed and changed between the D2 / R2 and Vref terminals, the transistor temperature is not detected from the other terminal of the resistor R3 (a terminal different from the terminal connected to the Vref terminal). A reference voltage compensated for linearity can be obtained.

＜実施例１１−３＞
図１０に示した基準電圧回路を図８０に示した基準電圧回路に変形することができる。図８３はこうして得られる基準電圧回路である。 <Example 11-3>
The reference voltage circuit shown in FIG. 10 can be modified to the reference voltage circuit shown in FIG. FIG. 83 shows the reference voltage circuit thus obtained.

図８３を参照すると、本実施例では、図１０において、線形カレントミラー回路（M1、M2、M3）とOP ampを削除し、その代わりに、ｐチャネルMOSトランジスタM3、M4からなる線形カレントミラー回路がｎチャネルMOSトランジスタM１、M２からなる線形カレントミラー回路を自己バイアスする構成とし、抵抗R4（第３の電流電圧変換回路）を、図１０の第１の電流電圧変換回路（D1、R2）、第２の電流電圧変換回路（複数のD2、R４、R３）の下段に挿入したものである。本実施例は、ダイオードの温度非直線性が補償され、図１０と同等の特性改善が期待できる。付け加えるなら、抵抗R1とR３の挿入箇所を入れ替えてそれぞれD1/R2−Vref端子間、D2/R4−Vref端子間に変更すれば、抵抗R1とR3の他方の端子（Vref端子と接続する側の端子とは別の端子）からもトランジスタの温度非直線性が補償された基準電圧を得ることができる。   Referring to FIG. 83, in this embodiment, in FIG. 10, the linear current mirror circuit (M1, M2, M3) and the OP amp are deleted, and instead, a linear current mirror circuit composed of p-channel MOS transistors M3, M4. Is configured to self-bias a linear current mirror circuit composed of n-channel MOS transistors M1 and M2, and a resistor R4 (third current-voltage conversion circuit) is connected to the first current-voltage conversion circuit (D1, R2) of FIG. It is inserted in the lower stage of the second current-voltage conversion circuit (plural D2, R4, R3). In this embodiment, the temperature non-linearity of the diode is compensated, and a characteristic improvement equivalent to that in FIG. 10 can be expected. In addition, if the insertion locations of resistors R1 and R3 are changed and changed between D1 / R2 and Vref terminals and between D2 / R4 and Vref terminals, the other terminals of resistors R1 and R3 (on the side connected to Vref terminal) A reference voltage in which the temperature nonlinearity of the transistor is compensated can also be obtained from a terminal other than the terminal.

＜実施例１１−４＞
図１３に示した基準電圧回路を図８０に示した基準電圧回路に変形することができる。図８４はこうして得られる基準電圧回路である。 <Example 11-4>
The reference voltage circuit shown in FIG. 13 can be modified to the reference voltage circuit shown in FIG. FIG. 84 shows the reference voltage circuit thus obtained.

図８４を参照すると、本実施例では、図１３において、線形カレントミラー回路（M1、M2、M3）とOP ampを削除し、そのかわりに、ｐチャネルMOSトランジスタM3、M4からなる線形カレントミラー回路がｎチャネルMOSトランジスタM１、M２からなる線形カレントミラー回路を自己バイアスする構成とし、図１３の第１の電流電圧変換回路（D1、R2）、第２の電流電圧変換回路（複数のD2、R３、R1）の下段に抵抗R４（第３の電流電圧変換回路）が挿入され、抵抗R４（第３の電流電圧変換回路）を介して接地されている。本実施例では、ダイオードの温度非直線性が補償され、図１３と同等の特性改善が期待できる。付け加えるなら、抵抗R1の挿入箇所を入れ替えてD2/R3−Vref端子間に変更すれば、抵抗R1の他方の端子（Vref端子と接続する側の端子とは別の端子）からもトランジスタの温度非直線性が補償された基準電圧を得ることができる。   Referring to FIG. 84, in this embodiment, in FIG. 13, the linear current mirror circuit (M1, M2, M3) and the OP amp are deleted, and instead, a linear current mirror circuit comprising p-channel MOS transistors M3, M4. Is configured to self-bias a linear current mirror circuit composed of n-channel MOS transistors M1 and M2, and the first current-voltage conversion circuit (D1, R2) and the second current-voltage conversion circuit (a plurality of D2, R3) of FIG. , R1), a resistor R4 (third current-voltage conversion circuit) is inserted in the lower stage, and is grounded via the resistor R4 (third current-voltage conversion circuit). In this embodiment, the temperature non-linearity of the diode is compensated, and a characteristic improvement equivalent to that in FIG. 13 can be expected. In addition, if the insertion location of the resistor R1 is changed and changed between the D2 / R3 and Vref terminals, the temperature of the transistor is not detected from the other terminal of the resistor R1 (a terminal different from the terminal connected to the Vref terminal). A reference voltage compensated for linearity can be obtained.

＜実施例１１−５＞
図１５に示した基準電圧回路を図８０に示した基準電圧回路に変形することができる。図８５はこうして得られる基準電圧回路である。 <Example 11-5>
The reference voltage circuit shown in FIG. 15 can be modified to the reference voltage circuit shown in FIG. FIG. 85 shows the reference voltage circuit thus obtained.

図８５を参照すると、本実施例では、図１５において、線形カレントミラー回路（M1、M2、M3）とOP ampを削除し、そのかわりに、ｐチャネルMOSトランジスタM3、M4からなる線形カレントミラー回路がｎチャネルMOSトランジスタM１、M２からなる線形カレントミラー回路を自己バイアスする構成とし、図１５の第１の電流電圧変換回路（D1、R2）、第２の電流電圧変換回路（複数のD2、R４、R３、R5）の下段に抵抗R４（第３の電流電圧変換回路）が挿入され、抵抗R４（第３の電流電圧変換回路）を介して接地されている。本実施例においては、ダイオードの温度非直線性が補償され、図１５と同等の特性改善が期待できる。付け加えるなら、抵抗R1の挿入箇所を入れ替えてD1/R2−Vref端子間に変更すれば、抵抗R1の他方の端子（Vref端子と接続する側の端子とは別の端子）からもトランジスタの温度非直線性が補償された基準電圧を得ることができる。   Referring to FIG. 85, in this embodiment, in FIG. 15, the linear current mirror circuit (M1, M2, M3) and the OP amp are deleted, and instead, a linear current mirror circuit composed of p-channel MOS transistors M3, M4. Is configured to self-bias a linear current mirror circuit composed of n-channel MOS transistors M1 and M2, and the first current-voltage conversion circuit (D1, R2) and the second current-voltage conversion circuit (a plurality of D2, R4) of FIG. , R3, R5), a resistor R4 (third current-voltage conversion circuit) is inserted in the lower stage, and is grounded via the resistor R4 (third current-voltage conversion circuit). In the present embodiment, the temperature non-linearity of the diode is compensated, and a characteristic improvement equivalent to FIG. 15 can be expected. In addition, if the insertion point of the resistor R1 is changed and changed between the D1 / R2 and Vref terminals, the temperature of the transistor is not detected from the other terminal of the resistor R1 (a terminal different from the terminal connected to the Vref terminal). A reference voltage compensated for linearity can be obtained.

＜実施例１１−６＞
図１７に示した基準電圧回路を図８０に示した基準電圧回路に変形することができる。図８６はこうして得られる基準電圧回路である。 <Example 11-6>
The reference voltage circuit shown in FIG. 17 can be modified to the reference voltage circuit shown in FIG. FIG. 86 shows the reference voltage circuit thus obtained.

図８６を参照すると、本実施例では、図１７において、線形カレントミラー回路（M1、M2、M3）とOP ampを削除し、そのかわりに、ｐチャネルMOSトランジスタM3、M4からなる線形カレントミラー回路がｎチャネルMOSトランジスタM１、M２からなる線形カレントミラー回路を自己バイアスする構成とし、図１７の第１の電流電圧変換回路（D1、R2、R3）、第２の電流電圧変換回路（複数のD2、R５、R4、R6）の下段に抵抗R４（第３の電流電圧変換回路）が挿入され、抵抗R４（第３の電流電圧変換回路）を介して接地されている。本実施例においては、ダイオードの温度非直線性が補償され、図１７と同等の特性改善が期待できる。   Referring to FIG. 86, in this embodiment, in FIG. 17, the linear current mirror circuit (M1, M2, M3) and the OP amp are deleted, and instead, a linear current mirror circuit composed of p-channel MOS transistors M3, M4. Is configured to self-bias a linear current mirror circuit composed of n-channel MOS transistors M1 and M2, and the first current-voltage conversion circuit (D1, R2, R3) and the second current-voltage conversion circuit (a plurality of D2 , R5, R4, R6), a resistor R4 (third current-voltage conversion circuit) is inserted in the lower stage, and is grounded via the resistor R4 (third current-voltage conversion circuit). In this embodiment, the temperature non-linearity of the diode is compensated, and a characteristic improvement equivalent to that in FIG. 17 can be expected.

＜実施例１１−７＞
図１９に示した基準電圧回路を図８０に示した基準電圧回路に変形することができる。図８７はこうして得られる基準電圧回路である。 <Example 11-7>
The reference voltage circuit shown in FIG. 19 can be modified to the reference voltage circuit shown in FIG. FIG. 87 shows the reference voltage circuit thus obtained.

図８７を参照すると、本実施例では、図１９において、線形カレントミラー回路（M1、M2、M3）とOP ampを削除し、そのかわりに、ｐチャネルMOSトランジスタM3、M4からなる線形カレントミラー回路がｎチャネルMOSトランジスタM１、M２からなる線形カレントミラー回路を自己バイアスする構成とし、図１９の第１の電流電圧変換回路（D1）、第２の電流電圧変換回路（複数のD2、R２、R１）の下段に抵抗R４（第３の電流電圧変換回路）が挿入され、抵抗R４（第３の電流電圧変換回路）を介して接地されている。本実施例においては、ダイオードの温度非直線性が補償され、図１９と同等の特性改善が期待できる。付け加えるなら、抵抗R1の挿入箇所を入れ替えてD1/R2−Vref端子間に変更すれば、抵抗R1の他方の端子（Vref端子に接続する側の端子とは別の端子）からもトランジスタの温度非直線性が補償された基準電圧を得ることができる。   Referring to FIG. 87, in this embodiment, in FIG. 19, the linear current mirror circuit (M1, M2, M3) and the OP amp are deleted, and instead, a linear current mirror circuit comprising p-channel MOS transistors M3, M4. Is configured to self-bias a linear current mirror circuit composed of n-channel MOS transistors M1 and M2, and the first current-voltage conversion circuit (D1) and the second current-voltage conversion circuit (multiple D2, R2, R1 in FIG. 19). The resistor R4 (third current-voltage conversion circuit) is inserted in the lower stage of), and is grounded via the resistor R4 (third current-voltage conversion circuit). In this embodiment, the temperature non-linearity of the diode is compensated, and a characteristic improvement equivalent to that in FIG. 19 can be expected. In addition, if the insertion point of the resistor R1 is switched and changed between the D1 / R2 and Vref terminals, the transistor temperature is not detected from the other terminal of the resistor R1 (a terminal different from the terminal connected to the Vref terminal). A reference voltage compensated for linearity can be obtained.

＜実施例１１−８＞
図２２に示した基準電圧回路を図８０に示した基準電圧回路に変形することができる。図８８はこうして得られる基準電圧回路である。 <Example 11-8>
The reference voltage circuit shown in FIG. 22 can be modified to the reference voltage circuit shown in FIG. FIG. 88 shows the reference voltage circuit thus obtained.

図８８を参照すると、本実施例では、図２２において、線形カレントミラー回路（M1、M2、M3）とOP ampを削除し、そのかわりに、ｐチャネルMOSトランジスタM3、M4からなる線形カレントミラー回路がｎチャネルMOSトランジスタM１、M２からなる線形カレントミラー回路を自己バイアスする構成とし、図２２の第１の電流電圧変換回路（D1、R2）、第２の電流電圧変換回路（複数のD2、R1、R３、R4）の下段に抵抗R４（第３の電流電圧変換回路）が挿入され、抵抗R４（第３の電流電圧変換回路）を介して接地されている。本実施例においては、ダイオードの温度非直線性が補償され、図２２と同等の特性改善が期待できる。   Referring to FIG. 88, in this embodiment, in FIG. 22, the linear current mirror circuit (M1, M2, M3) and the OP amp are deleted, and instead, a linear current mirror circuit composed of p-channel MOS transistors M3, M4. Is configured to self-bias a linear current mirror circuit composed of n-channel MOS transistors M1 and M2, and the first current-voltage conversion circuit (D1, R2) and the second current-voltage conversion circuit (a plurality of D2, R1) of FIG. , R3, R4), a resistor R4 (third current-voltage conversion circuit) is inserted in the lower stage, and is grounded via the resistor R4 (third current-voltage conversion circuit). In this embodiment, the temperature non-linearity of the diode is compensated, and a characteristic improvement equivalent to that in FIG. 22 can be expected.

＜実施例１１−９＞
図３１に示した基準電圧回路を図８０に示した基準電圧回路に変形することができる。図８９はこうして得られる基準電圧回路である。 <Example 11-9>
The reference voltage circuit shown in FIG. 31 can be modified to the reference voltage circuit shown in FIG. FIG. 89 shows the reference voltage circuit thus obtained.

図８９を参照すると、本実施例では、図３１において、線形カレントミラー回路（M1、M2、M3）とOP ampを削除し、そのかわりに、ｐチャネルMOSトランジスタM3、M4からなる線形カレントミラー回路がｎチャネルMOSトランジスタM１、M２からなる線形カレントミラー回路を自己バイアスする構成とし、図３１の第１の電流電圧変換回路（D1）、第２の電流電圧変換回路（複数のD2、R1、R３、R4）の下段に抵抗R４（第３の電流電圧変換回路）が挿入され、抵抗R４（第３の電流電圧変換回路）を介して接地されている。本実施例においては、ダイオードの温度非直線性が補償され、図３１と同等の特性改善が期待できる。   Referring to FIG. 89, in this embodiment, in FIG. 31, the linear current mirror circuit (M1, M2, M3) and the OP amp are deleted, and instead, a linear current mirror circuit composed of p-channel MOS transistors M3, M4. Is configured to self-bias a linear current mirror circuit composed of n-channel MOS transistors M1 and M2, and a first current-voltage conversion circuit (D1) and a second current-voltage conversion circuit (a plurality of D2, R1, R3 in FIG. 31). , R4), a resistor R4 (third current-voltage conversion circuit) is inserted in the lower stage, and is grounded via the resistor R4 (third current-voltage conversion circuit). In this embodiment, the temperature non-linearity of the diode is compensated, and a characteristic improvement equivalent to that in FIG. 31 can be expected.

＜実施例１２＞
同様に、図２５に示した自己バイアス基準電圧回路においては、自己バイアスする線形カレントミラー回路（M5,M6、M7）から出力トランジスタ（M7）を減らし、さらに回路を簡略化することができる。すなわち、図２５の出力抵抗（I-V3）に回路を上積みして回路電流を出力抵抗に流すことで基準電圧を得ることができる。 <Example 12>
Similarly, in the self-bias reference voltage circuit shown in FIG. 25, the output transistor (M7) can be reduced from the linear current mirror circuits (M5, M6, M7) that self-bias, and the circuit can be further simplified. That is, the reference voltage can be obtained by stacking a circuit on the output resistor (I-V3) of FIG. 25 and flowing a circuit current through the output resistor.

図２５に示した自己バイアス基準電圧回路においては、図９０に示すように、自己バイアスする線形カレントミラー回路から出力トランジスタを減らして簡略化することができる。   The self-bias reference voltage circuit shown in FIG. 25 can be simplified by reducing the number of output transistors from the self-biasing linear current mirror circuit, as shown in FIG.

図９０に示すように、第１の電流−電圧変換回路(I-V1）と第２の電流−電圧変換回路(I-V2）にソースが接続されたｎチャネルMOSトランジスタM1とM2と、ｎチャネルMOSトランジスタM1とM2のそれぞれのドレインと電源VDD間に接続され、ドレインとゲートが共通接続されたｐチャネルMOSトランジスタM5とM8と、２つの第１の電流−電圧変換回路(I-V1）のソースが接続されゲートが共通接続されたｎチャネルMOSトランジスタM3とM4とはカレントミラー回路を構成し、ｎチャネルMOSトランジスタM3とM4のそれぞれのドレインと電源VDD間に接続されたｐチャネルMOSトランジスタM6とM8と、ｎチャネルMOSトランジスタM1とM2のゲートが共通接続され、ｎチャネルMOSトランジスタM３のドレインに接続され、ｐチャネルMOSトランジスタM7とM8のゲートは共通接続されてカレントミラー回路を構成し、ｐチャネルMOSトランジスタM5とM6のゲートは共通接続されてカレントミラー回路を構成している。   As shown in FIG. 90, n-channel MOS transistors M1 and M2 whose sources are connected to the first current-voltage conversion circuit (I-V1) and the second current-voltage conversion circuit (I-V2), n P-channel MOS transistors M5 and M8, which are connected between the respective drains of the channel MOS transistors M1 and M2 and the power supply VDD and whose drain and gate are connected in common, and two first current-voltage conversion circuits (I-V1) N-channel MOS transistors M3 and M4 having their sources connected to each other and their gates connected in common form a current mirror circuit, and p-channel MOS transistors connected between the respective drains of n-channel MOS transistors M3 and M4 and the power supply VDD The gates of M6 and M8 and n-channel MOS transistors M1 and M2 are connected in common, connected to the drain of n-channel MOS transistor M3, and the gates of p-channel MOS transistors M7 and M8 are connected in common and connected. Configure Tomira circuit, the gate of the p-channel MOS transistors M5 and M6 form a current mirror circuit are commonly connected.

したがって、トランジスタM１とM5には電流I1が流れ、第１の電流−電圧変換回路(I-V1）を駆動し、端子電圧VAを得ている。同様に、トランジスタM2とM8には電流I2が流れ、第２の電流−電圧変換回路(I-V2)を駆動し、端子電圧VBを得ている。   Therefore, the current I1 flows through the transistors M1 and M5, and the first current-voltage conversion circuit (I-V1) is driven to obtain the terminal voltage VA. Similarly, a current I2 flows through the transistors M2 and M8, and the second current-voltage conversion circuit (I-V2) is driven to obtain a terminal voltage VB.

また、第1、第2、第1(4)、第1(5)の電流−電圧変換回路（I-V1、I-V2、I-V1、I-V1）の下段には第3の電流−電圧変換回路（I-V3）が挿入され、この第3の電流−電圧変換回路（I-V3）を介して接地されている。したがって、この第3の電流−電圧変換回路（I-V3）の端子電圧が基準電圧回路の出力となって、基準電圧Vrefを得ている。   The third current is shown in the lower part of the current-voltage conversion circuit (I-V1, I-V2, I-V1, I-V1) of the first, second, first (4), and first (5). A voltage conversion circuit (I-V3) is inserted and grounded via the third current-voltage conversion circuit (I-V3). Therefore, the terminal voltage of the third current-voltage conversion circuit (I-V3) becomes the output of the reference voltage circuit, and the reference voltage Vref is obtained.

本実施例の動作を以下に説明する。図９０において、第１の電流−電圧変換回路(I-V1）と第２の電流−電圧変換回路(I-V2）に接続するｎチャネルMOSトランジスタM1とM2のそれぞれに流れる電流は、ｐチャネルMOSトランジスタM5とM6からなるカレントミラー回路とｐチャネルMOSトランジスタM7とM8からなるカレントミラー回路を介して、ｎチャネルMOSトランジスタM3とM4からなるカレントミラー回路において、電流比較され、ｎチャネルMOSトランジスタM1とM2のそれぞれに流れる電流が等しくなるように、ｎチャネルMOSトランジスタM1とM2の共通ゲートが制御される。   The operation of this embodiment will be described below. In FIG. 90, the current flowing in each of the n-channel MOS transistors M1 and M2 connected to the first current-voltage conversion circuit (I-V1) and the second current-voltage conversion circuit (I-V2) is p-channel. The current is compared in the current mirror circuit composed of the n-channel MOS transistors M3 and M4 through the current mirror circuit composed of the MOS transistors M5 and M6 and the current mirror circuit composed of the p-channel MOS transistors M7 and M8, and the n-channel MOS transistor M1 And M2 are controlled so that the common gates of the n-channel MOS transistors M1 and M2 are controlled so that the currents flowing through the transistors M2 and M2 become equal.

したがって、ｎチャネルMOSトランジスタM1とM2のそれぞれのゲート−ソース間電圧が等しくなるから、第１の電流−電圧変換回路(I-V1）に印加される電圧VAと第２の電流−電圧変換回路(I-V2）に印加される電圧VBは等しくなり、上述したOP ampを用いた場合と等しい動作条件が実現できる。すなわち、図２１と同等の特性が得られ、基準電圧回路が実現できる。ここで、２つの第１の電流−電圧変換回路(I-V1）はｎチャネルMOSトランジスタM3とM4のそれぞれのゲート−ソース間電圧が等しくなり、もって、ｎチャネルMOSトランジスタM3とM4のそれぞれのドレイン電圧が等しくなるように挿入している。   Accordingly, since the gate-source voltages of the n-channel MOS transistors M1 and M2 are equal, the voltage VA applied to the first current-voltage conversion circuit (I-V1) and the second current-voltage conversion circuit. The voltage VB applied to (I-V2) is equal, and the same operating conditions as when the above-mentioned OP amp is used can be realized. That is, characteristics equivalent to those in FIG. 21 can be obtained, and a reference voltage circuit can be realized. Here, in the two first current-voltage conversion circuits (I-V1), the gate-source voltages of the n-channel MOS transistors M3 and M4 are equal, so that the n-channel MOS transistors M3 and M4 have their respective voltages. The drain voltages are inserted so as to be equal.

また、第1、第2、第1(4)、第1(5)の電流−電圧変換回路（I-V1、I-V2、I-V1、I-V1）の下段には第3の電流−電圧変換回路（I-V3）が挿入され、この第3の電流−電圧変換回路（I-V3）を介して接地されている。したがって、この第3の電流−電圧変換回路（I-V3）の端子電圧が基準電圧回路の出力となって、基準電圧Vrefを得ている。   The third current is shown in the lower part of the current-voltage conversion circuit (I-V1, I-V2, I-V1, I-V1) of the first, second, first (4), and first (5). A voltage conversion circuit (I-V3) is inserted and grounded via the third current-voltage conversion circuit (I-V3). Therefore, the terminal voltage of the third current-voltage conversion circuit (I-V3) becomes the output of the reference voltage circuit, and the reference voltage Vref is obtained.

＜実施例１２−１＞
図４に示した番場の基準電圧回路を図９０に示した基準電圧回路に変形することができる。図９１はこうして得られる基準電圧回路である。 <Example 12-1>
The reference voltage circuit of the address shown in FIG. 4 can be modified to the reference voltage circuit shown in FIG. FIG. 91 shows a reference voltage circuit thus obtained.

図９１を参照すると、本実施例では、図４において、線形カレントミラー回路（M1、M2、M3）とOP ampを削除し、その代わりに、図９０の構成にしたがって、ｎチャネルMOSトランジスタM1、M2、M3、M4、ｐチャネルMOSトランジスタM５、M６、M７、M８を備え、トランジスタM1、M2、M3、M4にそれぞれ、第１の電流電圧変換回路（I-V1）（D1、R３）、第２の電流電圧変換回路（複数のD2、R1、R２）、第１（４）の電流電圧変換回路（I-V1）（D３、R４）、第１（５）の電流電圧変換回路（I-V1）（D４、R５）を接続し、抵抗R６（第３の電流電圧変換回路）を、これら第１（４）（５）の電流電圧変換回路、第２の電流電圧変換回路の下段に挿入し、抵抗R６（第３の電流電圧変換回路）を介して接地させるものである。   Referring to FIG. 91, in this embodiment, in FIG. 4, the linear current mirror circuit (M1, M2, M3) and the OP amp are deleted. Instead, according to the configuration of FIG. M2, M3, M4, p-channel MOS transistors M5, M6, M7, and M8 are provided. The transistors M1, M2, M3, and M4 have a first current-voltage conversion circuit (I-V1) (D1, R3), a first 2 current-voltage conversion circuits (multiple D2, R1, R2), first (4) current-voltage conversion circuit (I-V1) (D3, R4), first (5) current-voltage conversion circuit (I- V1) (D4, R5) are connected, and the resistor R6 (third current-voltage converter circuit) is inserted in the lower stage of the first (4) (5) current-voltage converter circuit and the second current-voltage converter circuit. Then, it is grounded through a resistor R6 (third current-voltage conversion circuit).

本実施例においては、番場の基準電圧回路ではダイオードの温度非直線性を半分（程度）しか補償できないが、それなりにダイオードの温度非直線性が補償されると期待できる。   In this embodiment, the address reference voltage circuit can compensate for the temperature non-linearity of the diode only half (about), but it can be expected that the temperature non-linearity of the diode is compensated as such.

＜実施例１２−２＞
図８に示した基準電圧回路を図９０に示した基準電圧回路に変形することができる。図９２はこうして得られる基準電圧回路である。 <Example 12-2>
The reference voltage circuit shown in FIG. 8 can be modified to the reference voltage circuit shown in FIG. FIG. 92 shows the reference voltage circuit thus obtained.

図９２を参照すると、本実施例では、図８において、線形カレントミラー回路（M1、M2、M3）とOP ampを削除し、その代わりに、図９０の構成にしたがって、ｎチャネルMOSトランジスタM1、M2、M3、M4、ｐチャネルMOSトランジスタM５、M６、M７、M８を備え、トランジスタM1、M2、M3、M4にそれぞれ、第１の電流電圧変換回路（D1）、第２の電流電圧変換回路（複数のD2、R1、R２、R3）、第１（４）の電流電圧変換回路（D３）、第１（５）の電流電圧変換回路（D４）を接続し、抵抗R４（第３の電流電圧変換回路）を、これら第１（４）（５）の電流電圧変換回路、第２の電流電圧変換回路の下段に挿入し、抵抗R４（第３の電流電圧変換回路）を介して接地させるものである。本実施例においては、抵抗R1が冗長ではあるが、ダイオードの温度非直線性がかなり補償され特性改善が期待できる。付け加えるなら、抵抗R３の挿入箇所を入れ替えてD2/R2−Vref端子間に変更すれば、抵抗R3の他方の端子（Vref端子と接続する側の端子とは別の端子）からもトランジスタの温度非直線性が補償された基準電圧を得ることができる。   Referring to FIG. 92, in this embodiment, in FIG. 8, the linear current mirror circuit (M1, M2, M3) and the OP amp are deleted. Instead, according to the configuration of FIG. M2, M3, M4, p-channel MOS transistors M5, M6, M7, and M8 are provided. The transistors M1, M2, M3, and M4 are respectively provided with a first current-voltage conversion circuit (D1) and a second current-voltage conversion circuit ( A plurality of D2, R1, R2, R3), a first (4) current-voltage conversion circuit (D3), and a first (5) current-voltage conversion circuit (D4) are connected, and a resistor R4 (third current voltage) Converter circuit) is inserted below the first (4) and (5) current-voltage conversion circuits and the second current-voltage conversion circuit, and is grounded via a resistor R4 (third current-voltage conversion circuit). It is. In this embodiment, the resistor R1 is redundant, but the temperature non-linearity of the diode is considerably compensated for and improvement in characteristics can be expected. In addition, if the insertion point of the resistor R3 is changed and changed between the D2 / R2 and Vref terminals, the transistor temperature is not detected from the other terminal of the resistor R3 (a terminal different from the terminal connected to the Vref terminal). A reference voltage compensated for linearity can be obtained.

＜実施例１２−３＞
図１０に示した基準電圧回路を図９０に示した基準電圧回路に変形することができる。図９３はこうして得られる基準電圧回路である。 <Example 12-3>
The reference voltage circuit shown in FIG. 10 can be modified to the reference voltage circuit shown in FIG. FIG. 93 shows the reference voltage circuit thus obtained.

図９３を参照すると、本実施例では、図１０において、線形カレントミラー回路（M1、M2、M3）とOP ampを削除し、その代わりに、図９０の構成にしたがって、ｎチャネルMOSトランジスタM1、M2、M3、M4、ｐチャネルMOSトランジスタM５、M６、M７、M８を備え、トランジスタM1、M2、M3、M4にそれぞれ、第１の電流電圧変換回路（D1、R2）、第２の電流電圧変換回路（複数のD2、R4、R3）、第１（４）の電流電圧変換回路（D３、R6）、第１（５）の電流電圧変換回路（D４、R8）を接続し、抵抗R４（第３の電流電圧変換回路）を、これら第１（４）（５）の電流電圧変換回路、第２の電流電圧変換回路の下段に挿入し、抵抗R４（第３の電流電圧変換回路）を介して接地させるものである。本実施例においては、ダイオードの温度非直線性が補償され、図１０と同等の特性改善が期待できる。付け加えるなら、抵抗R1とR３の挿入箇所を入れ替えてそれぞれD1/R2−Vref端子間、D2/R4−Vref端子間に変更すれば、抵抗R1とR3の他方の端子（Vref端子と接続する側の端子とは別の端子）からもトランジスタの温度非直線性が補償された基準電圧を得ることができる。   Referring to FIG. 93, in this embodiment, in FIG. 10, the linear current mirror circuit (M1, M2, M3) and the OP amp are deleted. Instead, according to the configuration of FIG. M2, M3, M4, p-channel MOS transistors M5, M6, M7, and M8 are provided. The transistors M1, M2, M3, and M4 have a first current-voltage conversion circuit (D1, R2) and a second current-voltage conversion, respectively. The circuit (plural D2, R4, R3), the first (4) current-voltage conversion circuit (D3, R6), the first (5) current-voltage conversion circuit (D4, R8) are connected, and the resistor R4 (first) 3) is inserted in the lower stage of the first (4) and (5) current-voltage conversion circuits and the second current-voltage conversion circuit, and is connected via a resistor R4 (third current-voltage conversion circuit). To ground. In the present embodiment, the temperature non-linearity of the diode is compensated, and a characteristic improvement equivalent to that in FIG. 10 can be expected. In addition, if the insertion locations of resistors R1 and R3 are changed and changed between D1 / R2 and Vref terminals and between D2 / R4 and Vref terminals, the other terminals of resistors R1 and R3 (on the side connected to Vref terminal) A reference voltage in which the temperature nonlinearity of the transistor is compensated can also be obtained from a terminal other than the terminal.

＜実施例１２−４＞
図１３に示した基準電圧回路を図９０に示した基準電圧回路に変形することができる。図９４はこうして得られる基準電圧回路である。 <Example 12-4>
The reference voltage circuit shown in FIG. 13 can be modified to the reference voltage circuit shown in FIG. FIG. 94 shows the reference voltage circuit thus obtained.

図９４を参照すると、本実施例では、図１３において、線形カレントミラー回路（M1、M2、M3）とOP ampを削除し、その代わりに、図９０の構成にしたがって、ｎチャネルMOSトランジスタM1、M2、M3、M4、ｐチャネルMOSトランジスタM５、M６、M７、M８を備え、トランジスタM1、M2、M3、M4にそれぞれ、第１の電流電圧変換回路（D1、R2）、第２の電流電圧変換回路（複数のD2、R3、R1）、第１（４）の電流電圧変換回路（D３、R４）、第１（５）の電流電圧変換回路（D４、R５）を接続し、抵抗R６（第３の電流電圧変換回路）を、これら第１（４）（５）の電流電圧変換回路、第２の電流電圧変換回路の下段に挿入し、抵抗R６（第３の電流電圧変換回路）を介して接地させるものである。本実施例においては、ダイオードの温度非直線性が補償され、図１３と同等の特性改善が期待できる。付け加えるなら、抵抗R1の挿入箇所を入れ替えてD2/R3−Vref端子間に変更すれば、抵抗R1の他方の端子（Vref端子と接続する側の端子とは別の端子）からもトランジスタの温度非直線性が補償された基準電圧を得ることができる。   Referring to FIG. 94, in this embodiment, in FIG. 13, the linear current mirror circuit (M1, M2, M3) and the OP amp are deleted. Instead, according to the configuration of FIG. M2, M3, M4, p-channel MOS transistors M5, M6, M7, and M8 are provided. The transistors M1, M2, M3, and M4 have a first current-voltage conversion circuit (D1, R2) and a second current-voltage conversion, respectively. The circuit (plural D2, R3, R1), the first (4) current-voltage conversion circuit (D3, R4), the first (5) current-voltage conversion circuit (D4, R5) are connected, and the resistor R6 (first) 3 is inserted in the lower stage of the first (4) and (5) current-voltage conversion circuits and the second current-voltage conversion circuit, and the resistor R6 (third current-voltage conversion circuit) is inserted. To ground. In this embodiment, the temperature non-linearity of the diode is compensated, and a characteristic improvement equivalent to that in FIG. 13 can be expected. In addition, if the insertion location of the resistor R1 is changed and changed between the D2 / R3 and Vref terminals, the temperature of the transistor is not detected from the other terminal of the resistor R1 (a terminal different from the terminal connected to the Vref terminal). A reference voltage compensated for linearity can be obtained.

＜実施例１２−５＞
図１５に示した基準電圧回路を図９０に示した基準電圧回路に変形することができる。図９５はこうして得られる基準電圧回路である。 <Example 12-5>
The reference voltage circuit shown in FIG. 15 can be modified to the reference voltage circuit shown in FIG. FIG. 95 shows the reference voltage circuit thus obtained.

図９５を参照すると、本実施例では、図１５において、線形カレントミラー回路（M1、M2、M3）とOP ampを削除し、その代わりに、図９０の構成にしたがって、ｎチャネルMOSトランジスタM1、M2、M3、M4、ｐチャネルMOSトランジスタM５、M６、M７、M８を備え、トランジスタM1、M2、M3、M4にそれぞれ、第１の電流電圧変換回路（D1、R2、R1）、第２の電流電圧変換回路（複数のD2、R４、R３、R5）、第１（４）の電流電圧変換回路（D３、R７、R6）、第１（５）の電流電圧変換回路（D４、R9、R8）を接続し、抵抗R10（第３の電流電圧変換回路）を、これら第１（４）（５）の電流電圧変換回路、第２の電流電圧変換回路の下段に挿入し、抵抗R10（第３の電流電圧変換回路）を介して接地させるものである。本実施例においては、ダイオードの温度非直線性が補償され、図１５と同等の特性改善が期待できる。付け加えるなら、抵抗R1の挿入箇所を入れ替えてD1/R2−Vref端子間に変更すれば、抵抗R1の他方の端子（Vref端子と接続する側の端子とは別の端子）からもトランジスタの温度非直線性が補償された基準電圧を得ることができる。   Referring to FIG. 95, in this embodiment, the linear current mirror circuit (M1, M2, M3) and the OP amp are deleted in FIG. 15, and instead, according to the configuration of FIG. M2, M3, M4, p-channel MOS transistors M5, M6, M7, and M8 are provided. The transistors M1, M2, M3, and M4 have a first current-voltage conversion circuit (D1, R2, R1) and a second current, respectively. Voltage conversion circuit (plural D2, R4, R3, R5), first (4) current-voltage conversion circuit (D3, R7, R6), first (5) current-voltage conversion circuit (D4, R9, R8) And the resistor R10 (third current-voltage conversion circuit) is inserted in the lower stage of the first (4) and (5) current-voltage conversion circuits and the second current-voltage conversion circuit, and the resistor R10 (third The current / voltage conversion circuit) is grounded. In the present embodiment, the temperature non-linearity of the diode is compensated, and a characteristic improvement equivalent to FIG. 15 can be expected. In addition, if the insertion point of the resistor R1 is changed and changed between the D1 / R2 and Vref terminals, the temperature of the transistor is not detected from the other terminal of the resistor R1 (a terminal different from the terminal connected to the Vref terminal). A reference voltage compensated for linearity can be obtained.

＜実施例１２−６＞
図１７に示した基準電圧回路を図９０に示した基準電圧回路に変形することができる。図９６はこうして得られる基準電圧回路である。 <Example 12-6>
The reference voltage circuit shown in FIG. 17 can be modified to the reference voltage circuit shown in FIG. FIG. 96 shows the reference voltage circuit thus obtained.

図９６を参照すると、本実施例では、図１７において、線形カレントミラー回路（M1、M2、M3）とOP ampを削除し、その代わりに、図９０の構成にしたがって、ｎチャネルMOSトランジスタM1、M2、M3、M4、ｐチャネルMOSトランジスタM５、M６、M７、M８を備え、トランジスタM1、M2、M3、M4にそれぞれ、第１の電流電圧変換回路（D1、R2、R1、R3）、第２の電流電圧変換回路（複数のD2、R５、R４、R６）、第１（４）の電流電圧変換回路（D３、R８、R7、R９）、第１（５）の電流電圧変換回路（D４、R11、R12、R10）を接続し、抵抗R１３（第３の電流電圧変換回路）を、これら第１（４）（５）の電流電圧変換回路、第２の電流電圧変換回路の下段に挿入し、抵抗R１３（第３の電流電圧変換回路）を介して接地させるものである。本実施例においては、ダイオードの温度非直線性が補償され、図１７と同等の特性改善が期待できる。   Referring to FIG. 96, in this embodiment, in FIG. 17, the linear current mirror circuit (M1, M2, M3) and the OP amp are deleted, and instead of the n-channel MOS transistor M1, M2, M3, M4, p-channel MOS transistors M5, M6, M7, and M8 are provided. The transistors M1, M2, M3, and M4 have a first current-voltage conversion circuit (D1, R2, R1, R3) and a second, respectively. Current voltage conversion circuits (a plurality of D2, R5, R4, R6), a first (4) current voltage conversion circuit (D3, R8, R7, R9), a first (5) current voltage conversion circuit (D4, R11, R12, R10) are connected, and a resistor R13 (third current-voltage conversion circuit) is inserted below the first (4) (5) current-voltage conversion circuit and the second current-voltage conversion circuit. , And grounded through a resistor R13 (third current-voltage conversion circuit). In this embodiment, the temperature non-linearity of the diode is compensated, and a characteristic improvement equivalent to that in FIG. 17 can be expected.

＜実施例１２−７＞
図１９に示した基準電圧回路を図９０に示した基準電圧回路に変形することができる。図９７はこうして得られる基準電圧回路である。 <Example 12-7>
The reference voltage circuit shown in FIG. 19 can be modified to the reference voltage circuit shown in FIG. FIG. 97 shows the reference voltage circuit thus obtained.

図９７を参照すると、本実施例では、図１９において、線形カレントミラー回路（M1、M2、M3）とOP ampを削除し、その代わりに、図９０の構成にしたがって、ｎチャネルMOSトランジスタM1、M2、M3、M4、ｐチャネルMOSトランジスタM５、M６、M７、M８を備え、トランジスタM1、M2、M3、M4にそれぞれ、第１の電流電圧変換回路（D1）、第２の電流電圧変換回路（複数のD2、R２、R1）、第１（４）の電流電圧変換回路（D３）、第１（５）の電流電圧変換回路（D４）を接続し、抵抗R３（第３の電流電圧変換回路）を、これら第１（４）、（５）の電流電圧変換回路、第２の電流電圧変換回路の下段に挿入し、抵抗R３（第３の電流電圧変換回路）を介して接地させるものである。本実施例においては、ダイオードの温度非直線性が補償され、図１９と同等の特性改善が期待できる。付け加えるなら、抵抗R1の挿入箇所を入れ替えて、D1/R2−Vref端子間に変更すれば、抵抗R1の他方の端子（Vref端子と接続する側の端子とは別の端子）からもトランジスタの温度非直線性が補償された基準電圧を得ることができる。   Referring to FIG. 97, in this embodiment, in FIG. 19, the linear current mirror circuit (M1, M2, M3) and the OP amp are deleted. Instead, according to the configuration of FIG. M2, M3, M4, p-channel MOS transistors M5, M6, M7, and M8 are provided. The transistors M1, M2, M3, and M4 are respectively provided with a first current-voltage conversion circuit (D1) and a second current-voltage conversion circuit ( A plurality of D2, R2, R1), a first (4) current-voltage conversion circuit (D3), and a first (5) current-voltage conversion circuit (D4) are connected, and a resistor R3 (third current-voltage conversion circuit) ) Is inserted into the lower stage of the first (4) and (5) current-voltage conversion circuits and the second current-voltage conversion circuit and grounded through a resistor R3 (third current-voltage conversion circuit). is there. In this embodiment, the temperature non-linearity of the diode is compensated, and a characteristic improvement equivalent to that in FIG. 19 can be expected. In addition, if the insertion location of the resistor R1 is changed and changed between the D1 / R2 and Vref terminals, the temperature of the transistor is also measured from the other terminal of the resistor R1 (a terminal different from the terminal connected to the Vref terminal). A reference voltage compensated for nonlinearity can be obtained.

＜実施例１２−８＞
図２２に示した基準電圧回路を図９０に示した基準電圧回路に変形することができる。図９８はこうして得られる基準電圧回路である。 <Example 12-8>
The reference voltage circuit shown in FIG. 22 can be modified to the reference voltage circuit shown in FIG. FIG. 98 shows the reference voltage circuit thus obtained.

図９８を参照すると、本実施例では、図２２において、線形カレントミラー回路（M1、M2、M3）とOP ampを削除し、その代わりに、図９０の構成にしたがって、ｎチャネルMOSトランジスタM1、M2、M3、M4、ｐチャネルMOSトランジスタM５、M６、M７、M８を備え、トランジスタM1、M2、M3、M4にそれぞれ、第１の電流電圧変換回路（D1、R2）、第２の電流電圧変換回路（複数のD2、R２、R1）、第１（４）の電流電圧変換回路（D３、R5）、第１（５）の電流電圧変換回路（D４、R6）を接続し、抵抗R７（第３の電流電圧変換回路）を、これら第１（４）、（５）の電流電圧変換回路、第２の電流電圧変換回路の下段に挿入し、抵抗R７（第３の電流電圧変換回路）を介して接地させるものである。本実施例においては、ダイオードの温度非直線性が補償され、図２２と同等の特性改善が期待できる。   Referring to FIG. 98, in this embodiment, in FIG. 22, the linear current mirror circuit (M1, M2, M3) and the OP amp are deleted. Instead, according to the configuration of FIG. M2, M3, M4, p-channel MOS transistors M5, M6, M7, and M8 are provided. The transistors M1, M2, M3, and M4 have a first current-voltage conversion circuit (D1, R2) and a second current-voltage conversion, respectively. The circuit (plural D2, R2, R1), the first (4) current-voltage conversion circuit (D3, R5), the first (5) current-voltage conversion circuit (D4, R6) are connected, and the resistor R7 (first 3) is inserted below the first (4) and (5) current-voltage conversion circuits and the second current-voltage conversion circuit, and a resistor R7 (third current-voltage conversion circuit) is inserted. Through the ground. In this embodiment, the temperature non-linearity of the diode is compensated, and a characteristic improvement equivalent to that in FIG. 22 can be expected.

＜実施例１２−９＞
図３１に示した基準電圧回路を図９０に示した基準電圧回路に変形することができる。図９９はこうして得られる基準電圧回路である。 <Example 12-9>
The reference voltage circuit shown in FIG. 31 can be modified to the reference voltage circuit shown in FIG. FIG. 99 shows the reference voltage circuit thus obtained.

図９９を参照すると、本実施例では、図３１において、線形カレントミラー回路（M1、M2、M3）とOP ampを削除し、その代わりに、図９０の構成にしたがって、ｎチャネルMOSトランジスタM1、M2、M3、M4、ｐチャネルMOSトランジスタM５、M６、M７、M８を備え、トランジスタM1、M2、M3、M4にそれぞれ、第１の電流電圧変換回路（D1）、第２の電流電圧変換回路（複数のD2、R２、R1）、第１（４）の電流電圧変換回路（D３）、第１（５）の電流電圧変換回路（D４）を接続し、抵抗R３（第３の電流電圧変換回路）を、これら第１（４）、（５）の電流電圧変換回路、第２の電流電圧変換回路の下段に挿入し、抵抗R３（第３の電流電圧変換回路）を介して接地させるものである。本実施例においては、ダイオードの温度非直線性が補償され、図３１と同等の特性改善が期待できる。   Referring to FIG. 99, in this embodiment, in FIG. 31, the linear current mirror circuit (M1, M2, M3) and the OP amp are deleted. Instead, according to the configuration of FIG. M2, M3, M4, p-channel MOS transistors M5, M6, M7, and M8 are provided. The transistors M1, M2, M3, and M4 are respectively provided with a first current-voltage conversion circuit (D1) and a second current-voltage conversion circuit ( A plurality of D2, R2, R1), a first (4) current-voltage conversion circuit (D3), and a first (5) current-voltage conversion circuit (D4) are connected, and a resistor R3 (third current-voltage conversion circuit) ) Is inserted into the lower stage of the first (4) and (5) current-voltage conversion circuits and the second current-voltage conversion circuit and grounded through a resistor R3 (third current-voltage conversion circuit). is there. In this embodiment, the temperature non-linearity of the diode is compensated, and a characteristic improvement equivalent to that in FIG. 31 can be expected.

＜実施例１３＞
同様に、図２６に示した自己バイアス基準電圧回路においては、自己バイアスする線形カレントミラー回路から出力トランジスタを減らし、さらに回路を簡略化することができる。すなわち、出力抵抗に回路を上積みして回路電流を出力抵抗に流すことで基準電圧を得ることができる。 <Example 13>
Similarly, in the self-bias reference voltage circuit shown in FIG. 26, the number of output transistors can be reduced from the self-biasing linear current mirror circuit, and the circuit can be further simplified. That is, the reference voltage can be obtained by stacking a circuit on the output resistor and causing a circuit current to flow through the output resistor.

図１００において、ｐチャネルMOSトランジスタM4のソースと電源VDD間には抵抗R0が挿入され、ｐチャネルMOSトランジスタM5とゲート電圧が共通であるから、等しい電流が流せるように、ｐチャネルMOSトランジスタM4のトランジスタサイズはｐチャネルMOSトランジスタM5のトランジスタサイズよりも大きくしてある。ここで、ｐチャネルMOSトランジスタM4とM5からなるカレントミラー回路は、逆ワイドラーカレントミラー回路を構成している。   In FIG. 100, a resistor R0 is inserted between the source of the p-channel MOS transistor M4 and the power supply VDD, and since the gate voltage is the same as that of the p-channel MOS transistor M5, the p-channel MOS transistor M4 has a common gate voltage. The transistor size is larger than that of the p-channel MOS transistor M5. Here, the current mirror circuit composed of the p-channel MOS transistors M4 and M5 constitutes an inverse Wider current mirror circuit.

この、逆ワイドラーカレントミラー回路により、ｎチャネルMOSトランジスタM1、M2がバイアスされ、それぞれ第1、第2の電流−電圧変換回路（I-V1、I-V2）を駆動している。ここで、ｎチャネルMOSトランジスタM3のゲートとドレインは共通接続され、ｎチャネルMOSトランジスタM1、M2のゲートに接続されており、ｎチャネルMOSトランジスタM1、M2、M3はカレントミラー回路を構成している。   The n-channel MOS transistors M1 and M2 are biased by the inverse Wider current mirror circuit, and drive the first and second current-voltage conversion circuits (I-V1 and I-V2), respectively. Here, the gate and drain of the n-channel MOS transistor M3 are connected in common and connected to the gates of the n-channel MOS transistors M1 and M2, and the n-channel MOS transistors M1, M2 and M3 constitute a current mirror circuit. .

ｎチャネルMOSトランジスタM3を駆動しているｐチャネルMOSトランジスタM4はゲートが逆ワイドラーカレントミラー回路の出力を構成しているｐチャネルMOSトランジスタM5のドレインに接続されている。また、ｎチャネルMOSトランジスタM3は第4の電流−電圧変換回路（I-V1）を駆動している。この第4の電流−電圧変換回路（I-V1）はｎチャネルMOSトランジスタM1、M2、M3に流れる電流が等しくなるように挿入されている。   In the p-channel MOS transistor M4 driving the n-channel MOS transistor M3, the gate is connected to the drain of the p-channel MOS transistor M5 constituting the output of the reverse Wider current mirror circuit. The n-channel MOS transistor M3 drives the fourth current-voltage conversion circuit (I-V1). The fourth current-voltage conversion circuit (I-V1) is inserted so that the currents flowing in the n-channel MOS transistors M1, M2, and M3 are equal.

また、第1、第2、第1(4)の電流−電圧変換回路（I-V1、I-V2、I-V1）の下段には第3の電流−電圧変換回路（I-V3）が挿入され、この第3の電流−電圧変換回路（I-V3）を介して接地されている。したがって、この第3の電流−電圧変換回路（I-V3）の端子電圧が基準電圧回路の出力となって、基準電圧Vrefを得ている。   The third current-voltage conversion circuit (I-V3) is located in the lower stage of the first, second, and first (4) current-voltage conversion circuits (I-V1, I-V2, and I-V1). Inserted and grounded via the third current-voltage conversion circuit (I-V3). Therefore, the terminal voltage of the third current-voltage conversion circuit (I-V3) becomes the output of the reference voltage circuit, and the reference voltage Vref is obtained.

本実施例の動作を以下に説明する。ｎチャネルMOSトランジスタM1に流れる電流が大きくなるとその分だけｐチャネルMOSトランジスタM4に流れる電流が大きくなる。   The operation of this embodiment will be described below. When the current flowing through the n-channel MOS transistor M1 increases, the current flowing through the p-channel MOS transistor M4 increases accordingly.

しかし、ｐチャネルMOSトランジスタM5に流れる電流はそれ以上に大きくなるために、ｎチャネルMOSトランジスタM2では、増えた分の電流を流しきれなくなり、ｐチャネルMOSトランジスタM5のドレイン電圧が高くなり、ｐチャネルMOSトランジスタM5のドレインにゲートが接続されたｐチャネルMOSトランジスタM6に流れる電流が減少する。したがって、ドレイン電流が共通であるｎチャネルMOSトランジスタM3に流れる電流も減少する。   However, since the current flowing through the p-channel MOS transistor M5 becomes larger than that, the n-channel MOS transistor M2 cannot pass the increased amount of current, and the drain voltage of the p-channel MOS transistor M5 becomes high. The current flowing through the p-channel MOS transistor M6 whose gate is connected to the drain of the MOS transistor M5 decreases. Accordingly, the current flowing through the n-channel MOS transistor M3 having a common drain current is also reduced.

ここで、ｎチャネルMOSトランジスタM3とｎチャネルMOSトランジスタM2はカレントミラー回路を構成しており、ｎチャネルMOSトランジスタM1とｎチャネルMOSトランジスタM2とはゲート電圧が共通になっているから、M1-M3の共通ゲート電圧が低下し、したがって、ｎチャネルMOSトランジスタM1に流れる電流も減少する。   Here, the n-channel MOS transistor M3 and the n-channel MOS transistor M2 constitute a current mirror circuit, and the n-channel MOS transistor M1 and the n-channel MOS transistor M2 have a common gate voltage. Therefore, the common gate voltage decreases, and the current flowing through the n-channel MOS transistor M1 also decreases.

したがって、ｎチャネルMOSトランジスタM1とM2のそれぞれのゲート−ソース間電圧が等しくなるから、第１の電流−電圧変換回路(I-V1）に印加される電圧VAと、第２の電流−電圧変換回路(I-V2）に印加される電圧VBは等しくなり、上述したOP ampを用いた場合と等しい動作条件が実現できる。すなわち、図２１と同等の特性が得られ、基準電圧回路が実現できる。ここで、第１の電流−電圧変換回路(I-V1）はｎチャネルMOSトランジスタM3のゲート−ソース間電圧がｎチャネルMOSトランジスタM1とM2のそれぞれのドレイン電圧が等しくなるように挿入している。   Accordingly, the gate-source voltages of the n-channel MOS transistors M1 and M2 are equalized, so that the voltage VA applied to the first current-voltage conversion circuit (I-V1) and the second current-voltage conversion. The voltage VB applied to the circuit (I-V2) is equal, and the same operating conditions as when the above-described OP amp is used can be realized. That is, characteristics equivalent to those in FIG. 21 can be obtained, and a reference voltage circuit can be realized. Here, the first current-voltage conversion circuit (I-V1) is inserted so that the gate-source voltage of the n-channel MOS transistor M3 is equal to the drain voltages of the n-channel MOS transistors M1 and M2. .

こうして、ｎチャネルMOSトランジスタM1とM2に流れる電流I1、I2が等しくなるように制御され、ｎチャネルMOSトランジスタM3に流れる電流I3もI1、I2に比例する。   Thus, the currents I1 and I2 flowing through the n-channel MOS transistors M1 and M2 are controlled to be equal, and the current I3 flowing through the n-channel MOS transistor M3 is also proportional to I1 and I2.

また、第1、第2、第1(4)の電流−電圧変換回路（I-V1、I-V2、I-V1）の下段には第3の電流−電圧変換回路（I-V3）が挿入され、この第3の電流−電圧変換回路（I-V3）を介して接地されている。したがって、この第3の電流−電圧変換回路（I-V3）の端子電圧が基準電圧回路の出力となって、基準電圧Vrefを得ている。   The third current-voltage conversion circuit (I-V3) is located in the lower stage of the first, second, and first (4) current-voltage conversion circuits (I-V1, I-V2, and I-V1). Inserted and grounded via the third current-voltage conversion circuit (I-V3). Therefore, the terminal voltage of the third current-voltage conversion circuit (I-V3) becomes the output of the reference voltage circuit, and the reference voltage Vref is obtained.

＜実施例１３−１＞
図４に示した番場の基準電圧回路を図１００に示した基準電圧回路に変形することができる。図１０１はこうして得られる基準電圧回路である。 <Example 13-1>
The reference voltage circuit of the address shown in FIG. 4 can be modified to the reference voltage circuit shown in FIG. FIG. 101 shows the reference voltage circuit thus obtained.

図１０１を参照すると、本実施例では、図４において、線形カレントミラー回路（ｐチャネルMOSM1、M2、M3）とOP ampを削除し、その代わりに、図１００の構成にしたがって、ｎチャネルMOSトランジスタM1、M2、M3、ｐチャネルMOSトランジスタM４、M５、M６を備え、トランジスタM1、M2、M3にそれぞれ、第１の電流電圧変換回路（I-V1）（D1、R３）、第２の電流電圧変換回路（複数のD2、R1、R２）、第１（４）の電流電圧変換回路（I-V1）（D３、R４）を接続し、抵抗R５（第３の電流電圧変換回路）を、これら第１（４）の電流電圧変換回路、第２の電流電圧変換回路の下段に挿入し、抵抗R５（第３の電流電圧変換回路）を介して接地させるものである。   Referring to FIG. 101, in this embodiment, in FIG. 4, the linear current mirror circuit (p-channel MOS M1, M2, M3) and the OP amp are deleted. Instead, according to the configuration of FIG. M1, M2, M3, p-channel MOS transistors M4, M5, and M6 are provided. The transistors M1, M2, and M3 have a first current-voltage conversion circuit (I-V1) (D1, R3) and a second current voltage, respectively. The converter circuit (multiple D2, R1, R2), the first (4) current-voltage converter circuit (I-V1) (D3, R4) are connected, and the resistor R5 (third current-voltage converter circuit) The first (4) current-voltage conversion circuit and the second current-voltage conversion circuit are inserted in the lower stage and grounded via a resistor R5 (third current-voltage conversion circuit).

本実施例においては、番場の基準電圧回路ではダイオードの温度非直線性を半分（程度）しか補償できないが、それなりにダイオードの温度非直線性が補償されると期待できる。   In this embodiment, the address reference voltage circuit can compensate for the temperature non-linearity of the diode only half (about), but it can be expected that the temperature non-linearity of the diode is compensated as such.

＜実施例１３−２＞
図８に示した基準電圧回路を図１００に示した基準電圧回路に変形することができる。図１０２はこうして得られる基準電圧回路である。 <Example 13-2>
The reference voltage circuit shown in FIG. 8 can be modified to the reference voltage circuit shown in FIG. FIG. 102 shows the reference voltage circuit thus obtained.

図１０２を参照すると、本実施例では、図８において、線形カレントミラー回路（M1、M2、M3）とOP ampを削除し、その代わりに、図１００の構成にしたがって、ｎチャネルMOSトランジスタM1、M2、M3、ｐチャネルMOSトランジスタM４、M５、M６を備え、トランジスタM1、M2、M3にそれぞれ、第１の電流電圧変換回路（D1）、第２の電流電圧変換回路（複数のD2、R1、R２、R3）、第１（４）の電流電圧変換回路（D３）を接続し、抵抗R４（第３の電流電圧変換回路）を、これら第１（４）の電流電圧変換回路、第２の電流電圧変換回路の下段に挿入し、抵抗R４（第３の電流電圧変換回路）を介して接地させるものである。本実施例においては、抵抗R1が冗長ではあるが、ダイオードの温度非直線性がかなり補償され特性改善が期待できる。付け加えるなら、抵抗R３の挿入箇所を入れ替えてD2/R2−Vref端子間に変更すれば、抵抗R3の他方の端子（Vref端子と接続する側の端子とは別の端子）からもトランジスタの温度非直線性が補償された基準電圧を得ることができる。   Referring to FIG. 102, in this embodiment, the linear current mirror circuit (M1, M2, M3) and the OP amp are deleted in FIG. 8, and instead, according to the configuration of FIG. M2, M3, and p-channel MOS transistors M4, M5, and M6. The transistors M1, M2, and M3 include a first current-voltage conversion circuit (D1) and a second current-voltage conversion circuit (a plurality of D2, R1,. R2, R3) and the first (4) current-voltage conversion circuit (D3) are connected, and the resistor R4 (third current-voltage conversion circuit) is connected to the first (4) current-voltage conversion circuit, the second It is inserted in the lower stage of the current-voltage conversion circuit and grounded through a resistor R4 (third current-voltage conversion circuit). In this embodiment, the resistor R1 is redundant, but the temperature non-linearity of the diode is considerably compensated for and improvement in characteristics can be expected. In addition, if the insertion point of the resistor R3 is changed and changed between the D2 / R2 and Vref terminals, the transistor temperature is not detected from the other terminal of the resistor R3 (a terminal different from the terminal connected to the Vref terminal). A reference voltage compensated for linearity can be obtained.

＜実施例１３−３＞
図１０に示した基準電圧回路を図１００に示した基準電圧回路に変形することができる。図１０３はこうして得られる基準電圧回路である。 <Example 13-3>
The reference voltage circuit shown in FIG. 10 can be modified to the reference voltage circuit shown in FIG. FIG. 103 shows the reference voltage circuit thus obtained.

図１０３を参照すると、本実施例では、図１０において、線形カレントミラー回路（M1、M2、M3）とOP ampを削除し、その代わりに、図１００の構成にしたがって、ｎチャネルMOSトランジスタM1、M2、M3、ｐチャネルMOSトランジスタM４、M５、M６を備え、トランジスタM1、M2、M3にそれぞれ、第１の電流電圧変換回路（D1、R2、R１）、第２の電流電圧変換回路（複数のD2、R４、R3）、第１（４）の電流電圧変換回路（D３、R6、R5）を接続し、抵抗R７（第３の電流電圧変換回路）を、これら第１（４）の電流電圧変換回路、第２の電流電圧変換回路の下段に挿入し、抵抗R７（第３の電流電圧変換回路）を介して接地させるものである。本実施例においては、ダイオードの温度非直線性が補償され、図１０と同等の特性改善が期待できる。付け加えるなら、抵抗R1とR３の挿入箇所を入れ替えてそれぞれD1/R2−Vref端子間、D2/R4−Vref端子間に変更すれば、抵抗R1とR3の他方の端子（Vref端子と接続する側の端子とは別の端子）からもトランジスタの温度非直線性が補償された基準電圧を得ることができる。   Referring to FIG. 103, in this embodiment, the linear current mirror circuit (M1, M2, M3) and the OP amp are deleted from FIG. 10, and instead, according to the configuration of FIG. M2, M3, and p-channel MOS transistors M4, M5, and M6 are provided. The transistors M1, M2, and M3 include a first current-voltage conversion circuit (D1, R2, R1) and a second current-voltage conversion circuit (multiple D2, R4, R3) and the first (4) current / voltage conversion circuit (D3, R6, R5) are connected, and the resistor R7 (third current / voltage conversion circuit) is connected to the first (4) current / voltage. The conversion circuit is inserted in the lower stage of the second current-voltage conversion circuit and grounded through a resistor R7 (third current-voltage conversion circuit). In the present embodiment, the temperature non-linearity of the diode is compensated, and a characteristic improvement equivalent to that in FIG. 10 can be expected. In addition, if the insertion locations of resistors R1 and R3 are changed and changed between D1 / R2 and Vref terminals and between D2 / R4 and Vref terminals, the other terminals of resistors R1 and R3 (on the side connected to Vref terminal) A reference voltage in which the temperature nonlinearity of the transistor is compensated can also be obtained from a terminal other than the terminal.

＜実施例１３−４＞
図１３に示した基準電圧回路を図１００に示した基準電圧回路に変形することができる。図１０４はこうして得られる基準電圧回路である。 <Example 13-4>
The reference voltage circuit shown in FIG. 13 can be modified to the reference voltage circuit shown in FIG. FIG. 104 shows the reference voltage circuit thus obtained.

図１０４を参照すると、本実施例では、図１３において、線形カレントミラー回路（M1、M2、M3）とOP ampを削除し、その代わりに、図１００の構成にしたがって、ｎチャネルMOSトランジスタM1、M2、M3、ｐチャネルMOSトランジスタM４、M５、M６を備え、トランジスタM1、M2、M3にそれぞれ、第１の電流電圧変換回路（D1、R3）、第２の電流電圧変換回路（複数のD2、R２、R1）、第１（４）の電流電圧変換回路（D３、R4）を接続し、抵抗R５（第３の電流電圧変換回路）を、これら第１（４）の電流電圧変換回路、第２の電流電圧変換回路の下段に挿入し、抵抗R５（第３の電流電圧変換回路）を介して接地させるものである。本実施例においては、ダイオードの温度非直線性が補償され、図１３と同等の特性改善が期待できる。付け加えるなら、抵抗R1の挿入箇所を入れ替えてD2/R3−Vref端子間に変更すれば、抵抗R1の他方の端子（Vref端子と接続する側の端子とは別の端子）からもトランジスタの温度非直線性が補償された基準電圧を得ることができる。   Referring to FIG. 104, in this embodiment, in FIG. 13, the linear current mirror circuit (M1, M2, M3) and the OP amp are deleted. Instead, according to the configuration of FIG. M2, M3, and p-channel MOS transistors M4, M5, and M6. The transistors M1, M2, and M3 include a first current-voltage conversion circuit (D1, R3) and a second current-voltage conversion circuit (a plurality of D2, R2, R1) and the first (4) current / voltage conversion circuit (D3, R4) are connected, and the resistor R5 (third current / voltage conversion circuit) is connected to the first (4) current / voltage conversion circuit, 2 is inserted into the lower stage of the current-voltage conversion circuit and grounded via a resistor R5 (third current-voltage conversion circuit). In this embodiment, the temperature non-linearity of the diode is compensated, and a characteristic improvement equivalent to that in FIG. 13 can be expected. In addition, if the insertion location of the resistor R1 is changed and changed between the D2 / R3 and Vref terminals, the temperature of the transistor is not detected from the other terminal of the resistor R1 (a terminal different from the terminal connected to the Vref terminal). A reference voltage compensated for linearity can be obtained.

＜実施例１３−５＞
図１５に示した基準電圧回路を図１００に示した基準電圧回路に変形することができる。図１０５はこうして得られる基準電圧回路である。 <Example 13-5>
The reference voltage circuit shown in FIG. 15 can be modified to the reference voltage circuit shown in FIG. FIG. 105 shows the reference voltage circuit thus obtained.

図１０５を参照すると、本実施例では、図１５において、線形カレントミラー回路（M1、M2、M3）とOP ampを削除し、その代わりに、図１００の構成にしたがって、ｎチャネルMOSトランジスタM1、M2、M3、ｐチャネルMOSトランジスタM４、M５、M６を備え、トランジスタM1、M2、M3にそれぞれ、第１の電流電圧変換回路（D1、R２）、第２の電流電圧変換回路（複数のD2、R４、R３、R5）、第１（４）の電流電圧変換回路（D３、R７、R6）を接続し、抵抗R８（第３の電流電圧変換回路）を、これら第１（４）の電流電圧変換回路、第２の電流電圧変換回路の下段に挿入し、抵抗R８（第３の電流電圧変換回路）を介して接地させるものである。本実施例においては、ダイオードの温度非直線性が補償され、図１５と同等の特性改善が期待できる。付け加えるなら、抵抗R1の挿入箇所を入れ替えてD1/R2−Vref端子間に変更すれば、抵抗R1の他方の端子（Vref端子と接続する側の端子とは別の端子）からもトランジスタの温度非直線性が補償された基準電圧を得ることができる。   Referring to FIG. 105, in this embodiment, the linear current mirror circuit (M1, M2, M3) and the OP amp are deleted in FIG. 15, and instead, according to the configuration of FIG. M2, M3, and p-channel MOS transistors M4, M5, and M6. The transistors M1, M2, and M3 include a first current-voltage conversion circuit (D1, R2) and a second current-voltage conversion circuit (a plurality of D2, R4, R3, R5) and the first (4) current-voltage conversion circuit (D3, R7, R6) are connected, and the resistor R8 (third current-voltage conversion circuit) is connected to the first (4) current-voltage The conversion circuit is inserted in the lower stage of the second current-voltage conversion circuit and grounded through a resistor R8 (third current-voltage conversion circuit). In the present embodiment, the temperature non-linearity of the diode is compensated, and a characteristic improvement equivalent to FIG. 15 can be expected. In addition, if the insertion point of the resistor R1 is changed and changed between the D1 / R2 and Vref terminals, the temperature of the transistor is not detected from the other terminal of the resistor R1 (a terminal different from the terminal connected to the Vref terminal). A reference voltage compensated for linearity can be obtained.

＜実施例１３−６＞
図１７に示した基準電圧回路を図１００に示した基準電圧回路に変形することができる。図１０６はこうして得られる基準電圧回路である。 <Example 13-6>
The reference voltage circuit shown in FIG. 17 can be modified to the reference voltage circuit shown in FIG. FIG. 106 shows the reference voltage circuit thus obtained.

図１０６を参照すると、本実施例では、図１７において、線形カレントミラー回路（M1、M2、M3）とOP ampを削除し、その代わりに、図１００の構成にしたがって、ｎチャネルMOSトランジスタM1、M2、M3、ｐチャネルMOSトランジスタM４、M５、M６を備え、トランジスタM1、M2、M3にそれぞれ、第１の電流電圧変換回路（D1、R２、R1、R3）、第２の電流電圧変換回路（複数のD2、R５、R４、R６）、第１（４）の電流電圧変換回路（D３、R8、R７、R９）を接続し、抵抗R１０（第３の電流電圧変換回路）を、これら第１（４）の電流電圧変換回路、第２の電流電圧変換回路の下段に挿入し、抵抗R１０（第３の電流電圧変換回路）を介して接地させるものである。本実施例においては、ダイオードの温度非直線性が補償され、図１７と同等の特性改善が期待できる。   Referring to FIG. 106, in this embodiment, in FIG. 17, the linear current mirror circuit (M1, M2, M3) and the OP amp are deleted. Instead, according to the configuration of FIG. M2, M3, and p-channel MOS transistors M4, M5, and M6 are provided. The transistors M1, M2, and M3 have a first current-voltage conversion circuit (D1, R2, R1, R3) and a second current-voltage conversion circuit ( A plurality of D2, R5, R4, R6) and a first (4) current-voltage conversion circuit (D3, R8, R7, R9) are connected, and a resistor R10 (third current-voltage conversion circuit) is connected to the first current-voltage conversion circuit. The current-voltage conversion circuit of (4) is inserted into the lower stage of the second current-voltage conversion circuit and grounded via a resistor R10 (third current-voltage conversion circuit). In this embodiment, the temperature non-linearity of the diode is compensated, and a characteristic improvement equivalent to that in FIG. 17 can be expected.

＜実施例１３−７＞
図１９に示した基準電圧回路を図１００に示した基準電圧回路に変形することができる。図１０７はこうして得られる基準電圧回路である。 <Example 13-7>
The reference voltage circuit shown in FIG. 19 can be modified to the reference voltage circuit shown in FIG. FIG. 107 shows the reference voltage circuit thus obtained.

図１０７を参照すると、本実施例では、図１９において、線形カレントミラー回路（M1、M2、M3）とOP ampを削除し、その代わりに、図１００の構成にしたがって、ｎチャネルMOSトランジスタM1、M2、M3、ｐチャネルMOSトランジスタM４、M５、M６を備え、トランジスタM1、M2、M3にそれぞれ、第１の電流電圧変換回路（D1）、第２の電流電圧変換回路（複数のD2、R２、R１）、第１（４）の電流電圧変換回路（D３）を接続し、抵抗R３（第３の電流電圧変換回路）を、これら第１（４）の電流電圧変換回路、第２の電流電圧変換回路の下段に挿入した、抵抗R３（第３の電流電圧変換回路）を介して接地させるのである。本実施例においては、ダイオードの温度非直線性が補償され、図１９と同等の特性改善が期待できる。付け加えるなら、抵抗R1の挿入箇所を入れ替えてD1/R2−Vref端子間に変更すれば、抵抗R1の他方の端子（Vref端子と接続する側の端子とは別の端子）からもトランジスタの温度非直線性が補償された基準電圧を得ることができる。   Referring to FIG. 107, in this embodiment, in FIG. 19, the linear current mirror circuit (M1, M2, M3) and the OP amp are deleted. Instead, according to the configuration of FIG. M2, M3, and p-channel MOS transistors M4, M5, and M6. The transistors M1, M2, and M3 include a first current-voltage conversion circuit (D1) and a second current-voltage conversion circuit (a plurality of D2, R2,. R1) and the first (4) current-voltage conversion circuit (D3) are connected, and the resistor R3 (third current-voltage conversion circuit) is connected to the first (4) current-voltage conversion circuit and the second current-voltage. This is grounded via a resistor R3 (third current-voltage conversion circuit) inserted in the lower stage of the conversion circuit. In this embodiment, the temperature non-linearity of the diode is compensated, and a characteristic improvement equivalent to that in FIG. 19 can be expected. In addition, if the insertion point of the resistor R1 is changed and changed between the D1 / R2 and Vref terminals, the temperature of the transistor is not detected from the other terminal of the resistor R1 (a terminal different from the terminal connected to the Vref terminal). A reference voltage compensated for linearity can be obtained.

＜実施例１３−８＞
図２２に示した基準電圧回路を図１００に示した基準電圧回路に変形することができる。図１０８はこうして得られる基準電圧回路である。 <Example 13-8>
The reference voltage circuit shown in FIG. 22 can be modified to the reference voltage circuit shown in FIG. FIG. 108 shows the reference voltage circuit thus obtained.

図１０８を参照すると、本実施例では、図２２において、線形カレントミラー回路（M1、M2、M3）とOP ampを削除し、その代わりに、図１００の構成にしたがって、ｎチャネルMOSトランジスタM1、M2、M3、ｐチャネルMOSトランジスタM４、M５、M６を備え、トランジスタM1、M2、M3にそれぞれ、第１の電流電圧変換回路（D1、R2）、第２の電流電圧変換回路（複数のD2、R３、R１）、第１（４）の電流電圧変換回路（D３、R5）を接続し、抵抗R６（第３の電流電圧変換回路）を、これら第１（４）の電流電圧変換回路、第２の電流電圧変換回路の下段に挿入し、抵抗R６（第３の電流電圧変換回路）を介して接地させるものである。本実施例においては、ダイオードの温度非直線性が補償され、図２２と同等の特性改善が期待できる。   Referring to FIG. 108, in this embodiment, the linear current mirror circuit (M1, M2, M3) and the OP amp are deleted in FIG. 22, and instead, according to the configuration of FIG. M2, M3, and p-channel MOS transistors M4, M5, and M6. The transistors M1, M2, and M3 include a first current-voltage conversion circuit (D1, R2) and a second current-voltage conversion circuit (a plurality of D2, R3, R1) and the first (4) current / voltage conversion circuit (D3, R5) are connected, and the resistor R6 (third current / voltage conversion circuit) is connected to the first (4) current / voltage conversion circuit, 2 is inserted in the lower stage of the current-voltage conversion circuit and grounded via a resistor R6 (third current-voltage conversion circuit). In this embodiment, the temperature non-linearity of the diode is compensated, and a characteristic improvement equivalent to that in FIG. 22 can be expected.

＜実施例１３−９＞
図３１に示した基準電圧回路を図１００に示した基準電圧回路に変形することができる。図１０９はこうして得られる基準電圧回路である。 <Example 13-9>
The reference voltage circuit shown in FIG. 31 can be modified to the reference voltage circuit shown in FIG. FIG. 109 shows the reference voltage circuit thus obtained.

図１０９を参照すると、本実施例では、図３１において、線形カレントミラー回路（M1、M2、M3）とOP ampを削除し、その代わりに、図１００の構成にしたがって、ｎチャネルMOSトランジスタM1、M2、M3、ｐチャネルMOSトランジスタM４、M５、M６を備え、トランジスタM1、M2、M3にそれぞれ、第１の電流電圧変換回路（D1）、第２の電流電圧変換回路（複数のD2、R２、R１）、第１（４）の電流電圧変換回路（D３）を接続し、抵抗R３（第３の電流電圧変換回路）を、これら第１（４）の電流電圧変換回路、第２の電流電圧変換回路の下段に挿入し、抵抗R３（第３の電流電圧変換回路）を介して接地させるものである。本実施例においては、ダイオードの温度非直線性が補償され、図３１と同等の特性改善が期待できる。   Referring to FIG. 109, in this embodiment, in FIG. 31, the linear current mirror circuit (M1, M2, M3) and the OP amp are deleted. Instead, according to the configuration of FIG. M2, M3, and p-channel MOS transistors M4, M5, and M6. The transistors M1, M2, and M3 include a first current-voltage conversion circuit (D1) and a second current-voltage conversion circuit (a plurality of D2, R2,. R1) and the first (4) current-voltage conversion circuit (D3) are connected, and the resistor R3 (third current-voltage conversion circuit) is connected to the first (4) current-voltage conversion circuit and the second current-voltage. It is inserted in the lower stage of the conversion circuit and grounded through a resistor R3 (third current-voltage conversion circuit). In this embodiment, the temperature non-linearity of the diode is compensated, and a characteristic improvement equivalent to that in FIG. 31 can be expected.

＜実施例１４＞
同様に、図３９に示した自己バイアス基準電圧回路においては、自己バイアスする線形カレントミラー回路から出力トランジスタを減らし、さらに回路を簡略化することができる。すなわち、出力抵抗に回路を上積みして回路電流を出力抵抗に流すことで基準電圧を得ることができる。 <Example 14>
Similarly, in the self-bias reference voltage circuit shown in FIG. 39, the number of output transistors can be reduced from the self-biasing linear current mirror circuit, and the circuit can be further simplified. That is, the reference voltage can be obtained by stacking a circuit on the output resistor and causing a circuit current to flow through the output resistor.

図１１０において、MOSトランジスタM1、M2、M3からなる１：１：１のカレントミラー回路でそれぞれ第１、第２のバイポーラトランジスタを含む非線形カレントミラー回路とバイポーラトランジスタＱ３を駆動している。バイポーラトランジスタＱ３のベースは非線形カレントミラー回路の出力端子に接続され、非線形カレントミラー回路の入力端子にはOP ampの逆相入力端子が接続され、非線形カレントミラー回路の出力端子にはOP ampの正相入力端子が接続されており、OP ampの出力はMOSトランジスタM1、M2、M3の共通ゲートに接続されている。   In FIG. 110, a 1: 1: 1 current mirror circuit composed of MOS transistors M1, M2, and M3 drives a nonlinear current mirror circuit including first and second bipolar transistors and a bipolar transistor Q3, respectively. The base of the bipolar transistor Q3 is connected to the output terminal of the nonlinear current mirror circuit, the input terminal of the nonlinear current mirror circuit is connected to the negative-phase input terminal of OP amp, and the output terminal of the nonlinear current mirror circuit is connected to the positive terminal of OP amp. The phase input terminal is connected, and the output of the OP amp is connected to the common gate of the MOS transistors M1, M2, and M3.

さらに、非線形カレントミラー回路とバイポーラトランジスタＱ３は抵抗RLを介して接地されている。したがって、この抵抗RLの端子電圧が基準電圧回路の出力となって、基準電圧Vrefを得ている。   Further, the nonlinear current mirror circuit and the bipolar transistor Q3 are grounded via a resistor RL. Therefore, the terminal voltage of the resistor RL becomes the output of the reference voltage circuit, and the reference voltage Vref is obtained.

第１、第２のバイポーラトランジスタを含む非線形カレントミラー回路とバイポーラトランジスタＱ３に等しい電流を流すことでVAとVB(VBE3)が等しくなるようにしている。MOSトランジスタM1、M2、M3、M4の共通ゲートはOPアンプの出力に接続されており、OPアンプの逆相入力端子と正相入力端子はそれぞれ非線形カレントミラー回路の入力端子電圧VAと出力端子電圧（バイポーラトランジスタQ3のベースの端子電圧）VBが等しくなるように制御している。したがって、MOSトランジスタM1、M2、M3に流れる電流I1、I2、I3は等しくなる。この和電流(I1＋I2＋I3)が抵抗RLに流れ、端子電圧から基準電圧回路の出力となる基準電圧Vrefを得ている。   VA and VB (VBE3) are made equal by passing equal currents through the nonlinear current mirror circuit including the first and second bipolar transistors and the bipolar transistor Q3. The common gate of MOS transistors M1, M2, M3, and M4 is connected to the output of the OP amplifier. The negative phase input terminal and the positive phase input terminal of the OP amplifier are the input terminal voltage VA and output terminal voltage of the nonlinear current mirror circuit, respectively. (The terminal voltage of the base of the bipolar transistor Q3) VB is controlled to be equal. Therefore, the currents I1, I2, and I3 flowing through the MOS transistors M1, M2, and M3 are equal. This sum current (I1 + I2 + I3) flows through the resistor RL, and the reference voltage Vref that is the output of the reference voltage circuit is obtained from the terminal voltage.

図３９に示した基準電圧回路から類推されるように、この電流I1、I2、I3は温度特性が補償され、バイポーラトランジスタのVBEの温度非直線性も補償された電流となり、得られる基準電圧VrefはバイポーラトランジスタのVBEの温度非直線性も補償された温度特性を持たない基準電圧となる。   As can be inferred from the reference voltage circuit shown in FIG. 39, the currents I1, I2, and I3 are compensated for temperature characteristics, and are also compensated for the temperature nonlinearity of the VBE of the bipolar transistor. Is a reference voltage that does not have a temperature characteristic that compensates for the temperature nonlinearity of the VBE of the bipolar transistor.

＜実施例１４−１＞
図４０に示した基準電圧回路を図１１０に示した基準電圧回路に変形することができる。図１１１はこうして得られる基準電圧回路である。 <Example 14-1>
The reference voltage circuit shown in FIG. 40 can be modified to the reference voltage circuit shown in FIG. FIG. 111 shows the reference voltage circuit thus obtained.

図１１１を参照すると、本実施例では、図４０において、線形カレントミラー回路（M1、M2、M3、M4）から出力トランジスタM4を削除し、非線形カレントミラー回路（図３８（ａ）の構成を採用）の抵抗R2、トランジスタQ2のエミッタ、及びトランジスタQ3のエミッタを直接接地する代わりに、非線形カレントミラー回路の抵抗R2、トランジスタQ2のエミッタ、及びトランジスタQ3のエミッタの共通接続点を抵抗RLを介して接地している。MOSトランジスタM1、M2、M3からなる１：１：１のカレントミラー回路の出力電流I1、I2、I3は等しく、和電流(I1＋I2＋I3)が抵抗RLに流れ、抵抗RLの端子電圧を基準電圧Vrefとしている。本実施例においては、ダイオードの温度非直線性が補償され、図４０と同等の特性改善が期待できる。付け加えるなら、抵抗R2の他方の端子からもトランジスタの温度非直線性が補償された基準電圧を得ることができる。   Referring to FIG. 111, in this embodiment, in FIG. 40, the output transistor M4 is deleted from the linear current mirror circuit (M1, M2, M3, M4), and the configuration of the nonlinear current mirror circuit (FIG. 38A) is adopted. ) Resistor R2, the emitter of transistor Q2, and the emitter of transistor Q3, instead of directly grounding, the common connection point of the resistor R2, the emitter of transistor Q2, and the emitter of transistor Q3 through the resistor RL Grounded. The output currents I1, I2, and I3 of the 1: 1: 1 current mirror circuit composed of MOS transistors M1, M2, and M3 are equal, the sum current (I1 + I2 + I3) flows through the resistor RL, and the terminal voltage of the resistor RL is used as the reference voltage Vref. Yes. In the present embodiment, the temperature non-linearity of the diode is compensated, and a characteristic improvement equivalent to that in FIG. 40 can be expected. In addition, a reference voltage in which the temperature nonlinearity of the transistor is compensated can be obtained from the other terminal of the resistor R2.

＜実施例１４−２＞
図４１に示した基準電圧回路を図１１０に示した基準電圧回路に変形することができる。図１１２はこうして得られる基準電圧回路である。 <Example 14-2>
The reference voltage circuit shown in FIG. 41 can be modified to the reference voltage circuit shown in FIG. FIG. 112 shows the reference voltage circuit thus obtained.

図１１２を参照すると、本実施例では、図４１において、線形カレントミラー回路（M1、M2、M3、M4）から出力トランジスタM4を削除し、非線形カレントミラー回路（図３８（ｂ）の構成を採用）の抵抗R2、トランジスタQ2のエミッタ、及びトランジスタQ3のエミッタを直接接地する代わりに、非線形カレントミラー回路の抵抗R2、トランジスタQ2のエミッタ、及びトランジスタQ3のエミッタの共通接続点を抵抗RLを介して接地している。MOSトランジスタM1、M2、M3からなる１：１：１のカレントミラー回路の出力電流I1、I2、I3は等しく、和電流(I1＋I2＋I3)が抵抗RLに流れ、抵抗RLの端子電圧を基準電圧Vrefとしている。本実施例においては、ダイオードの温度非直線性が補償され、図４１と同等の特性改善が期待できる。付け加えるなら、抵抗R2の他方の端子からもトランジスタの温度非直線性が補償された基準電圧を得ることができる。   Referring to FIG. 112, in this embodiment, in FIG. 41, the output transistor M4 is deleted from the linear current mirror circuit (M1, M2, M3, M4), and the configuration of the nonlinear current mirror circuit (FIG. 38B) is adopted. ) Resistor R2, the emitter of transistor Q2, and the emitter of transistor Q3 instead of directly grounding, the common connection point of the resistor R2, the emitter of transistor Q2, and the emitter of transistor Q3 through the resistor RL Grounded. The output currents I1, I2, and I3 of the 1: 1: 1 current mirror circuit composed of MOS transistors M1, M2, and M3 are equal, the sum current (I1 + I2 + I3) flows through the resistor RL, and the terminal voltage of the resistor RL is used as the reference voltage Vref. Yes. In the present embodiment, the temperature non-linearity of the diode is compensated, and a characteristic improvement equivalent to FIG. 41 can be expected. In addition, a reference voltage in which the temperature nonlinearity of the transistor is compensated can be obtained from the other terminal of the resistor R2.

＜実施例１４−３＞
図４２に示した基準電圧回路を図１１０に示した基準電圧回路に変形することができる。図１１３はこうして得られる基準電圧回路である。 <Example 14-3>
The reference voltage circuit shown in FIG. 42 can be modified to the reference voltage circuit shown in FIG. FIG. 113 shows the reference voltage circuit thus obtained.

図１１３を参照すると、本実施例では、図４２において、線形カレントミラー回路（M1、M2、M3、M4）から出力トランジスタM4を削除し、非線形カレントミラー回路（図３８（ｃ）の構成を採用）の抵抗R2、R3、トランジスタQ2のエミッタ、及びトランジスタQ3のエミッタを直接接地する代わりに、非線形カレントミラー回路の抵抗R2、R3、トランジスタQ2のエミッタ、及びトランジスタQ3のエミッタの共通接続点が抵抗RLを介して接地される。MOSトランジスタM1、M2、M3からなる１：１：１のカレントミラー回路の出力電流I1、I2、I3は等しく、和電流(I1＋I2＋I3)が抵抗RLに流れ、抵抗RLの端子電圧を基準電圧Vrefとしている。本実施例においては、ダイオードの温度非直線性が補償され、図４２と同等の特性改善が期待できる。   Referring to FIG. 113, in this embodiment, in FIG. 42, the output transistor M4 is deleted from the linear current mirror circuit (M1, M2, M3, M4), and the configuration of the nonlinear current mirror circuit (FIG. 38C) is adopted. ) Resistors R2, R3, the emitter of transistor Q2, and the emitter of transistor Q3, instead of directly grounding, the common connection point of the resistors R2, R3 of the nonlinear current mirror circuit, the emitter of transistor Q2, and the emitter of transistor Q3 is a resistor. Grounded through RL. The output currents I1, I2, and I3 of the 1: 1: 1 current mirror circuit composed of MOS transistors M1, M2, and M3 are equal, the sum current (I1 + I2 + I3) flows through the resistor RL, and the terminal voltage of the resistor RL is used as the reference voltage Vref. Yes. In this embodiment, the temperature non-linearity of the diode is compensated, and a characteristic improvement equivalent to that in FIG. 42 can be expected.

＜実施例１５＞
同様に、図４９に示した自己バイアス基準電圧回路においては、自己バイアスする線形カレントミラー回路から出力トランジスタを減らし、さらに回路を簡略化することができる。すなわち、出力抵抗に回路を上積みして回路電流を出力抵抗に流すことで基準電圧を得ることができる。 <Example 15>
Similarly, in the self-bias reference voltage circuit shown in FIG. 49, the output transistors can be reduced from the linear current mirror circuit that performs self-bias, and the circuit can be further simplified. That is, the reference voltage can be obtained by stacking a circuit on the output resistor and causing a circuit current to flow through the output resistor.

図１１４に示す基準電圧回路において、第１、第２のバイポーラトランジスタを含む非線形カレントミラー回路の入力電流I1と出力電流I2が等しくなるように電流が流れ、入力端子の電圧と出力端子の電圧が等しくなる。ここで、バイポーラトランジスタQ３のベースは非線形カレントミラー回路の出力端子に接続されており、エミッタは接地され、コレクタはゲートとドレインが共通接続されたMOSトランジスタM3に接続されており、MOSトランジスタM1、M2、M3はカレントミラー回路を構成している。   In the reference voltage circuit shown in FIG. 114, the current flows so that the input current I1 and the output current I2 of the nonlinear current mirror circuit including the first and second bipolar transistors are equal, and the input terminal voltage and the output terminal voltage are Will be equal. Here, the base of the bipolar transistor Q3 is connected to the output terminal of the nonlinear current mirror circuit, the emitter is grounded, the collector is connected to the MOS transistor M3 whose gate and drain are commonly connected, and the MOS transistor M1, M2 and M3 constitute a current mirror circuit.

さらに、非線形カレントミラー回路とバイポーラトランジスタＱ３は抵抗RLを介して接地されている。したがって、この抵抗RLの端子電圧が基準電圧回路の出力となって、基準電圧Vrefを得ている。   Further, the nonlinear current mirror circuit and the bipolar transistor Q3 are grounded via a resistor RL. Therefore, the terminal voltage of the resistor RL becomes the output of the reference voltage circuit, and the reference voltage Vref is obtained.

図１１４に示す基準電圧回路において、MOSトランジスタM1、M2、M3のゲートは共通接続されてカレントミラー回路を構成し、MOSトランジスタM3のゲートとドレインは共通接続されてバイポーラトランジスタQ３に流れるコレクタ電流で駆動され、第１、第２のバイポーラトランジスタを含む非線形カレントミラー回路の入力電流と出力電流が等しくなるように動作している。ここでは、バイポーラトランジスタQ３のベース（入力）とコレクタ（出力）間に位相補償用に直列接続された容量CCと抵抗RCを追加して示している。 In the reference voltage circuit shown in FIG. 114, the gates of the MOS transistors M1, M2, and M3 are connected in common to form a current mirror circuit, and the gate and drain of the MOS transistor M3 are connected in common and the collector current flows through the bipolar transistor Q3. The non-linear current mirror circuit that is driven and includes the first and second bipolar transistors operates so that the input current and the output current are equal. Here, a capacitor C C and a resistor R C connected in series for phase compensation are shown between the base (input) and collector (output) of the bipolar transistor Q3.

ここで、MOSトランジスタM1、M2からなるカレントミラー回路の出力電流I1、I2が増加した場合に、バイポーラトランジスタQ3のベース電圧が低下するように非線形カレントミラー回路が構成されていれば、不帰還電流ループが形成され、基準電流回路が実現でき、線形カレントミラー回路のもう一方の出力を抵抗に接続し、電流−電圧変換すれば基準電圧Vrefが得られ、基準電圧回路として利用できる。   Here, if the nonlinear current mirror circuit is configured so that the base voltage of the bipolar transistor Q3 decreases when the output currents I1 and I2 of the current mirror circuit composed of the MOS transistors M1 and M2 increase, the non-feedback current A loop is formed so that a reference current circuit can be realized. When the other output of the linear current mirror circuit is connected to a resistor and current-voltage conversion is performed, a reference voltage Vref can be obtained and used as a reference voltage circuit.

MOSトランジスタM1、M2、M3からなる１：１：１のカレントミラー回路の出力電流I1、I2、I3は等しくなる。この和電流(I1＋I2＋I3)が抵抗RLに流れ、端子電圧から基準電圧回路の出力となる基準電圧Vrefを得ている。   The output currents I1, I2, and I3 of the 1: 1: 1 current mirror circuit composed of the MOS transistors M1, M2, and M3 are equal. This sum current (I1 + I2 + I3) flows through the resistor RL, and the reference voltage Vref that is the output of the reference voltage circuit is obtained from the terminal voltage.

図４９に示した基準電圧回路から類推されるように、この電流I1、I2、I3は温度特性が補償され、バイポーラトランジスタのVBEの温度非直線性も補償された電流となり、得られる基準電圧VrefはバイポーラトランジスタのVBEの温度非直線性も補償された温度特性を持たない基準電圧となる。   As can be inferred from the reference voltage circuit shown in FIG. 49, the currents I1, I2, and I3 are compensated for temperature characteristics, and are also compensated for the temperature nonlinearity of the VBE of the bipolar transistor. Is a reference voltage that does not have a temperature characteristic that compensates for the temperature nonlinearity of the VBE of the bipolar transistor.

＜実施例１５−１＞
図５０に示した基準電圧回路を図１１４に示した基準電圧回路に変形することができる。図１１５はこうして得られる基準電圧回路である。 <Example 15-1>
The reference voltage circuit shown in FIG. 50 can be modified to the reference voltage circuit shown in FIG. FIG. 115 shows the reference voltage circuit thus obtained.

図１１５を参照すると、本実施例では、図５０において、線形カレントミラー回路（M1、M2、M3、M4）から出力トランジスタM4を削除し、非線形カレントミラー回路（図３８（ａ）の構成を採用）の抵抗R2、トランジスタQ2のエミッタ、及びトランジスタQ3のエミッタを直接接地する代わりに、非線形カレントミラー回路の抵抗R2、トランジスタQ2のエミッタ、及びトランジスタQ3のエミッタの共通接続点を抵抗RLを介して接地している。MOSトランジスタM1、M2、M3からなる１：１：１のカレントミラー回路の出力電流I1、I2、I3は等しく、和電流(I1＋I2＋I3)が抵抗RLに流れ、抵抗RLの端子電圧を基準電圧Vrefとしている。ダイオードの温度非直線性が補償され、図５０と同等の特性改善が期待できる。付け加えるなら、抵抗R2の他方の端子からもトランジスタの温度非直線性が補償された基準電圧を得ることができる。   Referring to FIG. 115, in this embodiment, in FIG. 50, the output transistor M4 is deleted from the linear current mirror circuit (M1, M2, M3, M4) and the configuration of the nonlinear current mirror circuit (FIG. 38A) is adopted. ) Resistor R2, the emitter of transistor Q2, and the emitter of transistor Q3, instead of directly grounding, the common connection point of the resistor R2, the emitter of transistor Q2, and the emitter of transistor Q3 through the resistor RL Grounded. The output currents I1, I2, and I3 of the 1: 1: 1 current mirror circuit composed of MOS transistors M1, M2, and M3 are equal, the sum current (I1 + I2 + I3) flows through the resistor RL, and the terminal voltage of the resistor RL is used as the reference voltage Vref. Yes. The temperature non-linearity of the diode is compensated, and the characteristic improvement equivalent to FIG. 50 can be expected. In addition, a reference voltage in which the temperature nonlinearity of the transistor is compensated can be obtained from the other terminal of the resistor R2.

＜実施例１５−２＞
図５１に示した基準電圧回路を図１１４に示した基準電圧回路に変形することができる。図１１６はこうして得られる基準電圧回路である。 <Example 15-2>
The reference voltage circuit shown in FIG. 51 can be modified to the reference voltage circuit shown in FIG. FIG. 116 shows the reference voltage circuit thus obtained.

図１１６を参照すると、本実施例では、図５１において、線形カレントミラー回路（M1、M2、M3、M4）から出力トランジスタM4を削除し、非線形カレントミラー回路（図３８（ｂ）の構成を採用）の抵抗R2、トランジスタQ2のエミッタ、及びトランジスタQ3のエミッタを直接接地する代わりに、非線形カレントミラー回路の抵抗R2、トランジスタQ2のエミッタ、及びトランジスタQ3のエミッタの共通接続点を抵抗RLを介して接地している。MOSトランジスタM1、M2、M3からなる１：１：１のカレントミラー回路の出力電流I1、I2、I3は等しく、和電流(I1＋I2＋I3)が抵抗RLに流れ、抵抗RLの端子電圧を基準電圧Vrefとしている。本実施例においては、ダイオードの温度非直線性が補償され、図５１と同等の特性改善が期待できる。付け加えるなら、抵抗R2の他方の端子からもトランジスタの温度非直線性が補償された基準電圧を得ることができる。   Referring to FIG. 116, in this embodiment, the output transistor M4 is deleted from the linear current mirror circuit (M1, M2, M3, M4) in FIG. 51, and the configuration of the nonlinear current mirror circuit (FIG. 38B) is adopted. ) Resistor R2, the emitter of transistor Q2, and the emitter of transistor Q3 instead of directly grounding, the common connection point of the resistor R2, the emitter of transistor Q2, and the emitter of transistor Q3 through the resistor RL Grounded. The output currents I1, I2, and I3 of the 1: 1: 1 current mirror circuit composed of MOS transistors M1, M2, and M3 are equal, the sum current (I1 + I2 + I3) flows through the resistor RL, and the terminal voltage of the resistor RL is used as the reference voltage Vref. Yes. In the present embodiment, the temperature non-linearity of the diode is compensated, and a characteristic improvement equivalent to that in FIG. 51 can be expected. In addition, a reference voltage in which the temperature nonlinearity of the transistor is compensated can be obtained from the other terminal of the resistor R2.

＜実施例１５−３＞
図５２に示した基準電圧回路を図１１４に示した基準電圧回路に変形することができる。図１１７はこうして得られる基準電圧回路である。 <Example 15-3>
The reference voltage circuit shown in FIG. 52 can be modified to the reference voltage circuit shown in FIG. FIG. 117 shows the reference voltage circuit thus obtained.

図１１７を参照すると、本実施例では、図５２において、線形カレントミラー回路（M1、M2、M3、M4）から出力トランジスタM4を削除し、非線形カレントミラー回路（図３８（ｃ）の構成を採用）の抵抗R2、R3、トランジスタQ2のエミッタ、及びトランジスタQ3のエミッタを直接接地する代わりに、非線形カレントミラー回路の抵抗R2、R3、トランジスタQ2のエミッタ、及びトランジスタQ3のエミッタの共通接続点を抵抗RLを介して接地している。MOSトランジスタM1、M2、M3からなる１：１：１のカレントミラー回路の出力電流I1、I2、I3は等しく、和電流(I1＋I2＋I3)が抵抗RLに流れ、抵抗RLの端子電圧を基準電圧Vrefとしている。本実施例においては、ダイオードの温度非直線性が補償され、図５２と同等の特性改善が期待できる。   Referring to FIG. 117, in this embodiment, the output transistor M4 is deleted from the linear current mirror circuit (M1, M2, M3, M4) in FIG. 52, and the configuration of the nonlinear current mirror circuit (FIG. 38C) is adopted. Resistor R2, R3, the emitter of transistor Q2, and the emitter of transistor Q3, instead of directly grounding, the resistor R2, R3 of the nonlinear current mirror circuit, the emitter of transistor Q2, and the emitter of transistor Q3 are connected at the common connection point Grounded via RL. The output currents I1, I2, and I3 of the 1: 1: 1 current mirror circuit composed of MOS transistors M1, M2, and M3 are equal, the sum current (I1 + I2 + I3) flows through the resistor RL, and the terminal voltage of the resistor RL is used as the reference voltage Vref. Yes. In the present embodiment, the temperature non-linearity of the diode is compensated, and a characteristic improvement equivalent to that in FIG. 52 can be expected.

＜実施例１５−４＞
図５３に示した基準電圧回路を図１１４に示した基準電圧回路に変形することができる。図１１８はこうして得られる基準電圧回路である。 <Example 15-4>
The reference voltage circuit shown in FIG. 53 can be modified to the reference voltage circuit shown in FIG. FIG. 118 shows the reference voltage circuit thus obtained.

図１１８を参照すると、本実施例では、図５３（非線形カレントミラー回路が図３８(a)のバイポーラトランジスタQ2のコレクタを抵抗R3を介して接地する構成）において、線形カレントミラー回路（M1、M2、M3、M4）から出力トランジスタM4を削除し、非線形カレントミラー回路（図３８（ａ））の抵抗R2、トランジスタQ2のエミッタ、R3、及びトランジスタQ3のエミッタを直接接地する代わりに、非線形カレントミラー回路の抵抗R2、トランジスタQ2のエミッタ、Ｒ３，及びトランジスタQ3のエミッタの共通接続点を抵抗RLを介して接地している。MOSトランジスタM1、M2、M3からなる１：１：１のカレントミラー回路の出力電流I1、I2、I3は等しく、和電流(I1＋I2＋I3)が抵抗RLに流れ、抵抗RLの端子電圧を基準電圧Vrefとしている。本実施例においては、ダイオードの温度非直線性が補償され、図５３と同等の特性改善が期待できる。付け加えるなら、抵抗R2の他方の端子からもトランジスタの温度非直線性が補償された基準電圧を得ることができる。   Referring to FIG. 118, in the present embodiment, in FIG. 53 (a configuration in which the nonlinear current mirror circuit grounds the collector of the bipolar transistor Q2 in FIG. 38 (a) via the resistor R3), linear current mirror circuits (M1, M2 , M3, M4), and instead of directly grounding the resistor R2, the emitter of the transistor Q2, the emitter of R2, and the emitter of the transistor Q3 of the nonlinear current mirror circuit (FIG. 38A), the nonlinear current mirror is removed. A common connection point of the circuit resistor R2, the emitter of the transistor Q2, R3, and the emitter of the transistor Q3 is grounded through the resistor RL. The output currents I1, I2, and I3 of the 1: 1: 1 current mirror circuit composed of MOS transistors M1, M2, and M3 are equal, the sum current (I1 + I2 + I3) flows through the resistor RL, and the terminal voltage of the resistor RL is used as the reference voltage Vref. Yes. In this embodiment, the temperature non-linearity of the diode is compensated, and a characteristic improvement equivalent to that in FIG. 53 can be expected. In addition, a reference voltage in which the temperature nonlinearity of the transistor is compensated can be obtained from the other terminal of the resistor R2.

＜実施例１５−５＞
図５４に示した基準電圧回路を図１１４に示した基準電圧回路に変形することができる。図１１９はこうして得られる基準電圧回路である。 <Example 15-5>
The reference voltage circuit shown in FIG. 54 can be modified to the reference voltage circuit shown in FIG. FIG. 119 shows the reference voltage circuit thus obtained.

図１１９を参照すると、本実施例では、図５４（非線形カレントミラー回路が図３８(ｃ)のバイポーラトランジスタQ2のコレクタを抵抗R４を介して接地する構成）において、線形カレントミラー回路（M1、M2、M3、M4）から出力トランジスタM4を削除し、非線形カレントミラー回路の抵抗R2、R3、トランジスタQ2のエミッタ、抵抗R４、及びトランジスタQ3のエミッタを直接接地する代わりに、非線形カレントミラー回路の抵抗R2、R3、トランジスタQ2のエミッタ、Ｒ４、及びトランジスタQ3のエミッタの共通接続点を抵抗RLを介して接地している。MOSトランジスタM1、M2、M3からなる１：１：１のカレントミラー回路の出力電流I1、I2、I3は等しく、和電流(I1＋I2＋I3)が抵抗RLに流れ、抵抗RLの端子電圧を基準電圧Vrefとしている。本実施例においては、ダイオードの温度非直線性が補償され、図５４と同等の特性改善が期待できる。   Referring to FIG. 119, in the present embodiment, linear current mirror circuits (M1, M2) in FIG. 54 (a configuration in which the nonlinear current mirror circuit grounds the collector of the bipolar transistor Q2 in FIG. 38C through a resistor R4). , M3, M4), instead of directly grounding the resistors R2, R3, the emitter of the transistor Q2, the resistor R4, and the emitter of the transistor Q3 of the nonlinear current mirror circuit, the resistor R2 of the nonlinear current mirror circuit. , R3, the emitter of the transistor Q2, R4, and the common connection point of the emitter of the transistor Q3 are grounded via a resistor RL. The output currents I1, I2, and I3 of the 1: 1: 1 current mirror circuit composed of MOS transistors M1, M2, and M3 are equal, the sum current (I1 + I2 + I3) flows through the resistor RL, and the terminal voltage of the resistor RL is used as the reference voltage Vref. Yes. In the present embodiment, the temperature non-linearity of the diode is compensated, and a characteristic improvement equivalent to FIG. 54 can be expected.

＜実施例１５−６＞
図５５に示した基準電圧回路を図１１４に示した基準電圧回路に変形することができる。図１２０はこうして得られる基準電圧回路である。 <Example 15-6>
The reference voltage circuit shown in FIG. 55 can be modified to the reference voltage circuit shown in FIG. FIG. 120 shows the reference voltage circuit thus obtained.

図１２０を参照すると、本実施例では、図５５（非線形カレントミラー回路が永田カレントミラー回路のバイポーラトランジスタQ2のコレクタを抵抗R2を介して接地した場合）において、線形カレントミラー回路（M1、M2、M3、M4）から出力トランジスタM4を削除し、非線形カレントミラー回路のトランジスタQ1、Q2のエミッタ、抵抗R２、及びトランジスタQ3のエミッタを直接接地する代わりに、非線形カレントミラー回路のトランジスタQ1、Q2のエミッタ、Ｒ２、及びトランジスタQ3のエミッタの共通接続点を抵抗RLを介して接地している。MOSトランジスタM1、M2、M3からなる１：１：１のカレントミラー回路の出力電流I1、I2、I3は等しく、和電流(I1＋I2＋I3)が抵抗RLに流れ、抵抗RLの端子電圧を基準電圧Vrefとしている。本実施例においては、ダイオードの温度非直線性が補償され、図５５と同等の特性改善が期待できる。   Referring to FIG. 120, in this embodiment, in FIG. 55 (when the nonlinear current mirror circuit grounds the collector of the bipolar transistor Q2 of the Nagata current mirror circuit through the resistor R2), the linear current mirror circuit (M1, M2,. Instead of directly grounding the emitters of the transistors Q1 and Q2 of the nonlinear current mirror circuit, the resistor R2, and the transistor Q3, the output transistor M4 is removed from the M3, M4), and the emitters of the transistors Q1 and Q2 of the nonlinear current mirror circuit , R2 and the common connection point of the emitter of the transistor Q3 are grounded via a resistor RL. The output currents I1, I2, and I3 of the 1: 1: 1 current mirror circuit composed of MOS transistors M1, M2, and M3 are equal, the sum current (I1 + I2 + I3) flows through the resistor RL, and the terminal voltage of the resistor RL is used as the reference voltage Vref. Yes. In this embodiment, the temperature non-linearity of the diode is compensated, and a characteristic improvement equivalent to FIG. 55 can be expected.

＜実施例１５−７＞
図５６に示した基準電圧回路を図１１４に示した基準電圧回路に変形することができる。図１２１はこうして得られる基準電圧回路である。 <Example 15-7>
The reference voltage circuit shown in FIG. 56 can be modified to the reference voltage circuit shown in FIG. FIG. 121 shows a reference voltage circuit obtained in this way.

図１２１を参照すると、本実施例では、図５６（非線形カレントミラー回路が永田カレントミラー回路のバイポーラトランジスタQ1のベースを抵抗R2を介して接地し、バイポーラトランジスタQ2のコレクタを抵抗R3を介して接地した場合）において、線形カレントミラー回路（M1、M2、M3、M4）から出力トランジスタM4を削除し、非線形カレントミラー回路のトランジスタQ1、Q2のエミッタ、抵抗R２、抵抗R3、及びトランジスタQ3のエミッタを直接接地する代わりに、非線形カレントミラー回路のトランジスタQ1、Q2のエミッタ、抵抗R2、R3、及びトランジスタQ3のエミッタの共通接続点を抵抗RLを介して接地している。MOSトランジスタM1、M2、M3からなる１：１：１のカレントミラー回路の出力電流I1、I2、I3は等しく、和電流(I1＋I2＋I3)が抵抗RLに流れ、抵抗RLの端子電圧を基準電圧Vrefとしている。本実施例においては、ダイオードの温度非直線性が補償され、図５６と同等の特性改善が期待できる。   Referring to FIG. 121, in this embodiment, in FIG. 56 (the nonlinear current mirror circuit grounds the base of the bipolar transistor Q1 of the Nagata current mirror circuit through the resistor R2, and the collector of the bipolar transistor Q2 through the resistor R3. The output transistor M4 is deleted from the linear current mirror circuit (M1, M2, M3, M4), and the emitters of the transistors Q1, Q2, non-linear current mirror circuit, resistors R2, R3, and Q3 of the nonlinear current mirror circuit are removed. Instead of directly grounding, the common connection point of the emitters of the transistors Q1 and Q2, the resistors R2 and R3, and the emitter of the transistor Q3 of the nonlinear current mirror circuit is grounded via the resistor RL. The output currents I1, I2, and I3 of the 1: 1: 1 current mirror circuit composed of MOS transistors M1, M2, and M3 are equal, the sum current (I1 + I2 + I3) flows through the resistor RL, and the terminal voltage of the resistor RL is used as the reference voltage Vref. Yes. In the present embodiment, the temperature non-linearity of the diode is compensated, and a characteristic improvement equivalent to that in FIG. 56 can be expected.

＜実施例１５−８＞
図５７に示した基準電圧回路を図１１４に示した基準電圧回路に変形することができる。図１２２はこうして得られる基準電圧回路である。 <Example 15-8>
The reference voltage circuit shown in FIG. 57 can be modified to the reference voltage circuit shown in FIG. FIG. 122 shows the reference voltage circuit thus obtained.

図１２２を参照すると、本実施例では、図５７（非線形カレントミラー回路が永田カレントミラー回路のバイポーラトランジスタQ１のベースを抵抗R2を介して接地し、バイポーラトランジスタQ2のコレクタを抵抗R3を介して接地した場合）において、線形カレントミラー回路（M1、M2、M3、M4）から出力トランジスタM4を削除し、非線形カレントミラー回路の抵抗R２、抵抗R3、及びトランジスタQ3のエミッタを直接接地する代わりに、非線形カレントミラー回路の抵抗R2、R3、及びトランジスタQ3のエミッタの共通接続点を抵抗RLを介して接地している。MOSトランジスタM1、M2、M3からなる１：１：１のカレントミラー回路の出力電流I1、I2、I3は等しく、和電流(I1＋I2＋I3)が抵抗RLに流れ、抵抗RLの端子電圧を基準電圧Vrefとしている。本実施例においては、ダイオードの温度非直線性が補償され、図５７と同等の特性改善が期待できる。   Referring to FIG. 122, in this embodiment, in FIG. 57 (the nonlinear current mirror circuit grounds the base of the bipolar transistor Q1 of the Nagata current mirror circuit through the resistor R2, and the collector of the bipolar transistor Q2 through the resistor R3. Instead of removing the output transistor M4 from the linear current mirror circuit (M1, M2, M3, M4) and directly grounding the emitters of the resistor R2, resistor R3, and transistor Q3 of the nonlinear current mirror circuit. A common connection point of the resistors R2 and R3 of the current mirror circuit and the emitter of the transistor Q3 is grounded via the resistor RL. The output currents I1, I2, and I3 of the 1: 1: 1 current mirror circuit composed of MOS transistors M1, M2, and M3 are equal, the sum current (I1 + I2 + I3) flows through the resistor RL, and the terminal voltage of the resistor RL is used as the reference voltage Vref. Yes. In the present embodiment, the temperature non-linearity of the diode is compensated, and a characteristic improvement equivalent to that in FIG. 57 can be expected.

＜実施例１５−９＞
図５８に示した基準電圧回路を図１１４に示した基準電圧回路に変形することができる。図１２３はこうして得られる基準電圧回路である。 <Example 15-9>
The reference voltage circuit shown in FIG. 58 can be modified to the reference voltage circuit shown in FIG. FIG. 123 shows the reference voltage circuit thus obtained.

図１２３を参照すると、本実施例では、図５８（バイポーラトランジスタQ1のベースとコレクタが共通接続され、ベース−エミッタ間には抵抗R1が接続され、エミッタ抵抗R2を介して接地され、バイポーラトランジスタQ2のコレクタ−エミッタ間には抵抗R4が接続され、エミッタ抵抗R3を介して接地される）において、線形カレントミラー回路（M1、M2、M3、M4）から出力トランジスタM4を削除し、非線形カレントミラー回路の抵抗R２、抵抗R3、及びトランジスタQ3のエミッタを直接接地する代わりに、非線形カレントミラー回路の抵抗R2、R3、及びトランジスタQ3のエミッタの共通接続点を抵抗RLを介して接地している。MOSトランジスタM1、M2、M3からなる１：１：１のカレントミラー回路の出力電流I1、I2、I3は等しく、和電流(I1＋I2＋I3)が抵抗RLに流れ、抵抗RLの端子電圧を基準電圧Vrefとしている。本実施例においては、ダイオードの温度非直線性が補償され、図５８と同等の特性改善が期待できる。付け加えるなら、抵抗R2とR3の他方の端子からもトランジスタの温度非直線性が補償された基準電圧を得ることができる。   Referring to FIG. 123, in this embodiment, in FIG. 58 (the base and collector of the bipolar transistor Q1 are connected in common, the resistor R1 is connected between the base and the emitter, and grounded via the emitter resistor R2, the bipolar transistor Q2 The resistor R4 is connected between the collector and the emitter of the transistor and grounded via the emitter resistor R3), and the output transistor M4 is deleted from the linear current mirror circuit (M1, M2, M3, M4), and the nonlinear current mirror circuit Instead of directly grounding the resistor R2, the resistor R3, and the emitter of the transistor Q3, the common connection point of the resistors R2, R3 and the emitter of the transistor Q3 of the nonlinear current mirror circuit is grounded via the resistor RL. The output currents I1, I2, and I3 of the 1: 1: 1 current mirror circuit composed of MOS transistors M1, M2, and M3 are equal, the sum current (I1 + I2 + I3) flows through the resistor RL, and the terminal voltage of the resistor RL is used as the reference voltage Vref. Yes. In this embodiment, the temperature non-linearity of the diode is compensated, and the characteristic improvement equivalent to that in FIG. 58 can be expected. In addition, a reference voltage in which the temperature nonlinearity of the transistor is compensated can be obtained from the other terminals of the resistors R2 and R3.

＜実施例１５−１０＞
図５９に示した基準電圧回路を図１１４に示した基準電圧回路に変形することができる。図１２４はこうして得られる基準電圧回路である。 <Example 15-10>
The reference voltage circuit shown in FIG. 59 can be modified to the reference voltage circuit shown in FIG. FIG. 124 shows the reference voltage circuit thus obtained.

図１２４を参照すると、本実施例では、図５９（バイポーラトランジスタQ1のベースとコレクタが共通接続され、ベース−エミッタ間には抵抗R1が接続され、エミッタ抵抗R2を介して接地され、コレクタ（ベース）は抵抗R3を介して接地され、バイポーラトランジスタQ2のコレクタ−エミッタ間には抵抗R５が接続され、エミッタ抵抗R４を介して接地される）において、線形カレントミラー回路（M1、M2、M3、M4）から出力トランジスタM4を削除し、非線形カレントミラー回路の抵抗R２、R3、R4、及びトランジスタQ3のエミッタを直接接地する代わりに、非線形カレントミラー回路の抵抗R2、R3、R4、及びトランジスタQ3のエミッタの共通接続点を抵抗RLを介して接地している。MOSトランジスタM1、M2、M3からなる１：１：１のカレントミラー回路の出力電流I1、I2、I3は等しく、和電流(I1＋I2＋I3)が抵抗RLに流れ、抵抗RLの端子電圧を基準電圧Vrefとしている。本実施例においては、ダイオードの温度非直線性が補償され、図５９と同等の特性改善が期待できる。付け加えるなら、抵抗R4の他方の端子からもトランジスタの温度非直線性が補償された基準電圧を得ることができる。   Referring to FIG. 124, in this embodiment, in FIG. 59 (the base and collector of bipolar transistor Q1 are connected in common, resistor R1 is connected between the base and emitter, grounded through emitter resistor R2, and collector (base ) Is grounded via a resistor R3, a resistor R5 is connected between the collector and emitter of the bipolar transistor Q2, and is grounded via an emitter resistor R4). In the linear current mirror circuit (M1, M2, M3, M4) Instead of directly grounding the emitters of the resistors R2, R3, R4 and the transistor Q3 of the nonlinear current mirror circuit, the resistors R2, R3, R4 and the emitter of the transistor Q3 of the nonlinear current mirror circuit are removed. Are connected to the ground via a resistor RL. The output currents I1, I2, and I3 of the 1: 1: 1 current mirror circuit composed of MOS transistors M1, M2, and M3 are equal, the sum current (I1 + I2 + I3) flows through the resistor RL, and the terminal voltage of the resistor RL is used as the reference voltage Vref. Yes. In this embodiment, the temperature non-linearity of the diode is compensated, and a characteristic improvement equivalent to that in FIG. 59 can be expected. In addition, a reference voltage in which the temperature nonlinearity of the transistor is compensated can be obtained from the other terminal of the resistor R4.

＜実施例１５−１１＞
図６０に示した基準電圧回路を図１１４に示した基準電圧回路に変形することができる。図１２５はこうして得られる基準電圧回路である。 <Example 15-11>
The reference voltage circuit shown in FIG. 60 can be modified to the reference voltage circuit shown in FIG. FIG. 125 shows the reference voltage circuit thus obtained.

図１２５を参照すると、本実施例では、図６０（バイポーラトランジスタQ1のベースとコレクタが共通接続され、ベース−エミッタ間には抵抗R1が接続され、エミッタ抵抗R2を介して接地され、コレクタ（ベース）は抵抗R3を介して接地され、バイポーラトランジスタQ2のコレクタ−エミッタ間には抵抗R５が接続され、エミッタ抵抗R４を介して接地され、コレクタは抵抗R6を介して接地される）において、線形カレントミラー回路（M1、M2、M3、M4）から出力トランジスタM4を削除し、非線形カレントミラー回路の抵抗R２、R3、R4、R6、及びトランジスタQ3のエミッタを直接接地する代わりに、非線形カレントミラー回路の抵抗R2、R3、R4、R6、及びトランジスタQ3のエミッタの共通接続点を抵抗RLを介して接地している。MOSトランジスタM1、M2、M3からなる１：１：１のカレントミラー回路の出力電流I1、I2、I3は等しく、和電流(I1＋I2＋I3)が抵抗RLに流れ、抵抗RLの端子電圧を基準電圧Vrefとしている。本実施例においては、ダイオードの温度非直線性が補償され、図６０と同等の特性改善が期待できる。付け加えるなら、抵抗R2の他方の端子からもトランジスタの温度非直線性が補償された基準電圧を得ることができる。   Referring to FIG. 125, in this embodiment, FIG. 60 (the base and collector of bipolar transistor Q1 are connected in common, resistor R1 is connected between the base and emitter, grounded via emitter resistor R2, and collector (base ) Is grounded through resistor R3, resistor R5 is connected between the collector and emitter of bipolar transistor Q2, grounded through emitter resistor R4, and collector is grounded through resistor R6). Instead of removing the output transistor M4 from the mirror circuit (M1, M2, M3, M4) and directly grounding the resistors R2, R3, R4, R6 and the emitter of the transistor Q3 of the nonlinear current mirror circuit, the nonlinear current mirror circuit The common connection point of the resistors R2, R3, R4, R6 and the emitter of the transistor Q3 is grounded through the resistor RL. The output currents I1, I2, and I3 of the 1: 1: 1 current mirror circuit composed of MOS transistors M1, M2, and M3 are equal, the sum current (I1 + I2 + I3) flows through the resistor RL, and the terminal voltage of the resistor RL is used as the reference voltage Vref. Yes. In the present embodiment, the temperature non-linearity of the diode is compensated, and a characteristic improvement equivalent to that in FIG. 60 can be expected. In addition, a reference voltage in which the temperature nonlinearity of the transistor is compensated can be obtained from the other terminal of the resistor R2.

＜実施例１６＞
次に、旧来の1.2Vを出力電圧とする第一世代の基準電圧回路でも新たに抵抗1本を追加することでトランジスタのVBEの温度非直線性を補償することができることを示す。 <Example 16>
Next, we show that the first-generation reference voltage circuit with an output voltage of 1.2V can compensate for the temperature nonlinearity of the transistor VBE by adding a new resistor.

図１２６は、ブロコー(Brokaw)型基準電圧回路にトランジスタのベースーエミッタ間電圧VBEの温度非直線性を補償する抵抗R1を追加したものである。   FIG. 126 is obtained by adding a resistor R1 that compensates for temperature nonlinearity of the base-emitter voltage VBE of a transistor to a Brokaw type reference voltage circuit.

バイポーラトランジスタQ1、Q2はエミッタ面積比が１：N（N.＞0）である。互いのベースが共通接続され、出力端子を構成している。   The bipolar transistors Q1 and Q2 have an emitter area ratio of 1: N (N.> 0). The bases of each other are commonly connected to form an output terminal.

バイポーラトランジスタQ2はベース−エミッタ間に抵抗R1が挿入され、エミッタ抵抗R2が挿入されてバイポーラトランジスタQ1のエミッタに接続されている。バイポーラトランジスタQ１のエミッタはエミッタ抵抗R3を介して接地される。   In the bipolar transistor Q2, a resistor R1 is inserted between the base and the emitter, and an emitter resistor R2 is inserted and connected to the emitter of the bipolar transistor Q1. The emitter of the bipolar transistor Q1 is grounded via the emitter resistor R3.

さらに、ｐチャネルMOSトランジスタM1はゲートとドレインが共通接続され、トランジスタM1とｐチャネルMOSトランジスタM2のゲートは互いに共通接続されカレントミラー回路を構成し、それぞれバイポーラトランジスタQ1、Q2を自己バイアスしている。   Further, the gate and drain of the p-channel MOS transistor M1 are connected in common, and the gates of the transistor M1 and p-channel MOS transistor M2 are connected in common to form a current mirror circuit, and the bipolar transistors Q1 and Q2 are respectively self-biased. .

トランジスタM1とトランジスタM2からなるカレントミラー回路は、それぞれ電流I1、I2をバイポーラトランジスタQ1、Q2に流し込み、自己バイアスしている。   The current mirror circuit composed of the transistors M1 and M2 flows currents I1 and I2 into the bipolar transistors Q1 and Q2, respectively, and is self-biased.

ここで、I1＝I2であるとすると、バイポーラトランジスタQ1、Q2はエミッタ面積比が１：N（N.＞0）であるから、

Figure 2009080786

Figure 2009080786
と表される。 Here, if I1 = I2, bipolar transistors Q1 and Q2 have an emitter area ratio of 1: N (N.> 0).
Figure 2009080786

Figure 2009080786
It is expressed.

MOSトランジスタM１、M2のドレイン電流I１I2は、バイポーラトランジスタQ1のコレクタ電流IC1、IC2と
I1＝IC１ (162)
I2＝IC2＋VEB2/R1 (163)
なる関係を満たす。 The drain currents I1I2 of the MOS transistors M1 and M2 are the collector currents IC1 and IC2 of the bipolar transistor Q1.
I 1 = I C1 (162)
I 2 = I C2 + V EB2 / R 1 (163)
Satisfy the relationship.

したがって、バイポーラトランジスタQ1、Q2のベース−エミッタ間電圧VB1、VBE2の差ΔVBEは、

Figure 2009080786
と表される。 Therefore, the difference ΔVBE between the base-emitter voltages VB1 and VBE2 of the bipolar transistors Q1 and Q2 is

Figure 2009080786
It is expressed.

したがって、得られる基準電圧Vrefは

Figure 2009080786
と求められる。 Therefore, the obtained reference voltage Vref is
Figure 2009080786
Is required.

(165)式で、負の温度特性を持つVBE1と正の温度特性を持つVTで温度特性が相殺されるように2R3/R1の値を設定すればVrefの温度特性を相殺することができる。また、VBE1が持つ温度非直線性を相殺するためには、図７に示したようにする。ただし、正の温度特性は中心温度（２７℃）付近ではその傾きが小さくなっているから、−1.9mV/℃の負の温度特性を持つVBE1と相殺されるようにするためには係数(2R3/R1)の値はその分だけ大きくする必要があり、得られる基準電圧Vrefは、これまでの値（およそ1.2V）よりかなり大きな値となる。 In equation (165), if the value of 2R3 / R1 is set so that V BE1 with negative temperature characteristics and V T with positive temperature characteristics cancel each other, the temperature characteristics of Vref can be canceled. it can. Further, in order to cancel out the temperature nonlinearity of V BE1 , it is as shown in FIG. However, since the slope of the positive temperature characteristic is small near the central temperature (27 ° C.), a coefficient (in order to be offset with V BE1 having a negative temperature characteristic of −1.9 mV / ° C. The value of 2R3 / R1) needs to be increased by that amount, and the obtained reference voltage Vref is considerably larger than the previous value (approximately 1.2 V).

よって、本実施例においては、トランジスタのVBEの温度非直線性が補償された基準電圧が得られ、ブロコー(Brokaw)型基準電圧回路の特性を改善した特性が得られるものと期待できる。   Therefore, in this embodiment, a reference voltage in which the temperature nonlinearity of the VBE of the transistor is compensated can be obtained, and it can be expected that the characteristics obtained by improving the characteristics of the Brokaw type reference voltage circuit can be obtained.

ここで留意すべき点は、図１２６に示したトランジスタのVBEの温度非直線性が補償されたブロコー(Brokaw)型基準電圧回路と、図６６に示した回路との類似性である。   The point to be noted here is the similarity between the Brokaw-type reference voltage circuit compensated for the temperature nonlinearity of the VBE of the transistor shown in FIG. 126 and the circuit shown in FIG.

すなわち、これまでに図７に示した温度非直線性の補償方法の他にも図１１に示した温度非直線性の補償方法が存在することを説明したがそれに対応した２通りの回路が得られている訳である。   In other words, it has been explained that the temperature nonlinearity compensation method shown in FIG. 11 exists in addition to the temperature nonlinearity compensation method shown in FIG. 7, but two types of circuits corresponding to the temperature nonlinearity compensation method are obtained. That is why.

＜実施例１７＞
同様に、旧来の1.2Vを出力電圧とする第一世代の基準電圧回路で、トランジスタのVBEの温度非直線性を補償することができる。次に、図１に示した第一世代の基準電圧回路において、ダイオードのVFの温度非直線性を補償するやり方を示す。 <Example 17>
Similarly, the first generation reference voltage circuit with the conventional 1.2V output voltage can compensate for the temperature nonlinearity of the VBE of the transistor. Next, in the first generation reference voltage circuit shown in FIG. 1, a method of compensating for the temperature nonlinearity of the diode VF will be described.

図１２７は図１に示した第一世代の基準電圧回路にトランジスタのVBEの温度非直線性を補償する抵抗R0を追加したものである。   127 is obtained by adding a resistor R0 that compensates for the temperature nonlinearity of the VBE of the transistor to the first generation reference voltage circuit shown in FIG.

図１２７において、第１の電流−電圧変換回路（I-V1）はダイオード単体であり、第2の電流−電圧変換回路（I-V2）は複数個のダイオードと抵抗R0が並列接続され、さらに抵抗R１が直列接続されてなる。第3の電流−電圧変換回路（I-V3）はダイオードと抵抗R2が直列接続されてなる。   In FIG. 127, the first current-voltage conversion circuit (I-V1) is a single diode, and the second current-voltage conversion circuit (I-V2) has a plurality of diodes and a resistor R0 connected in parallel. A resistor R1 is connected in series. The third current-voltage conversion circuit (I-V3) is formed by connecting a diode and a resistor R2 in series.

MOSトランジスタM1、M2、M3はカレントミラー回路を構成し、それぞれ第1、第2、第3の電流−電圧変換回路（I-V1、I-V2、I-V3）を駆動している。   The MOS transistors M1, M2, and M3 constitute a current mirror circuit, and drive the first, second, and third current-voltage conversion circuits (I-V1, I-V2, and I-V3), respectively.

基準電圧Vrefは第3の電流−電圧変換回路（I-V3）の端子電圧として得られる。   The reference voltage Vref is obtained as the terminal voltage of the third current-voltage conversion circuit (I-V3).

図１２７において、第１の電流−電圧変換回路（I-V1）はダイオード単体であり、第2の電流−電圧変換回路（I-V2）は複数個のダイオードと抵抗R0が並列接続され、さらに抵抗R１が直列接続されてなる。第3の電流−電圧変換回路（I-V3）はダイオードと抵抗R2が直列接続されてなる。   In FIG. 127, the first current-voltage conversion circuit (I-V1) is a single diode, and the second current-voltage conversion circuit (I-V2) has a plurality of diodes and a resistor R0 connected in parallel. A resistor R1 is connected in series. The third current-voltage conversion circuit (I-V3) is formed by connecting a diode and a resistor R2 in series.

ここで、OPアンプは第１の電流−電圧変換回路（I-V1）の端子電圧VAと第2の電流−電圧変換回路（I-V1）の端子電圧VBが等しくなるようにMOSトランジスタM1、M2、M3からなるカレントミラー回路を制御している。   Here, the OP amplifier has the MOS transistor M1, the terminal voltage VA of the first current-voltage conversion circuit (I-V1) and the terminal voltage VB of the second current-voltage conversion circuit (I-V1) equal to each other. The current mirror circuit consisting of M2 and M3 is controlled.

したがって、
VA＝VB=VF1 (166) Therefore,
VA = VB = VF1 (166)

カレントミラー回路の電流比が1:1:1であるとすると、
I1＝I2＝I3＝ΔVF/R1 (167) If the current ratio of the current mirror circuit is 1: 1: 1,
I1 = I2 = I3 = ΔVF / R1 (167)

MOSトランジスタM1の出力電流（ドレイン電流）I1はダイオードD1の順方向電流に等しく、MOSトランジスタM２の出力電流（ドレイン電流）I2はダイオードD2の順方向電流のN倍とVF2/R0の和に等しい。すなわち、ダイオードD2の順方向電流は(I2-VF2/R0)/Nで与えられ、したがって、
VF1=VTln(I1/IS)＝VTln(I2/IS) (168-1)
VF2=VTln｛(I2-VF2/R0)/(N*IS)｝ (168-2)
（ただし、ISは飽和電流、VTは熱温度）より、ΔVF=VF1-VF2は、

Figure 2009080786
The output current (drain current) I1 of the MOS transistor M1 is equal to the forward current of the diode D1, and the output current (drain current) I2 of the MOS transistor M2 is equal to the sum of N times the forward current of the diode D2 and VF2 / R0. . That is, the forward current of diode D2 is given by (I2-VF2 / R0) / N, and therefore
V F1 = V T ln (I 1 / I S ) = V T ln (I 2 / I S ) (168-1)
V F2 = V T ln {(I 2 -V F2 / R 0 ) / (N * I S )} (168-2)
(However, I S is the saturation current, V T is the thermal temperature), ΔV F = V F1 -V F2 is
Figure 2009080786

基準電圧Vrefはダイオードと抵抗R2が直列接続されてなる第3の電流−電圧変換回路（I-V3）の端子電圧として得られる。   The reference voltage Vref is obtained as a terminal voltage of a third current-voltage conversion circuit (I-V3) in which a diode and a resistor R2 are connected in series.

したがって、基準電圧Vrefは、

Figure 2009080786
と求められる。 Therefore, the reference voltage Vref is
Figure 2009080786
Is required.

(170)式において、負の温度特性を持つVF3と正の温度特性を持つVTで温度特性が相殺されるように、R2/R1の値を設定すればVrefの温度特性を相殺することができる。 (170) In the equation, so that the temperature characteristics are canceled by V T with V F3 and positive temperature characteristic having a negative temperature characteristic, to offset the temperature characteristics of the Vref is set to a value of R2 / R1 Can do.

また、VF3が持つ温度非直線性を相殺するためには、図７に示したようにする。ただし、正の温度特性は中心温度（２７℃）付近ではその傾きが小さくなっているから、−1.9mV/℃の負の温度特性を持つVF3と相殺されるようにするためには係数(R2/R1)の値はその分だけ大きくする必要があり、得られる基準電圧Vrefは、これまでの値（およそ1.2V）よりかなり大きな値となる。SPICEシミュレーション値（非掲載）としては3.5Vで、温度変動幅は0.146%あった。得られる基準電圧Vrefは3倍になったが、温度変動幅は1/3になっている。4Vを超えるような高い電源電圧が必要となり、低電圧回路には不向きである。 Further, in order to cancel the temperature nonlinearity with the V F3 is as indicated in FIG. However, since the positive temperature characteristic the slope near the center temperature (27 ° C.) is smaller, in order to be offset by V F3 having a negative temperature characteristic of -1.9 mV / ° C. The coefficient ( The value of R2 / R1) needs to be increased by that amount, and the obtained reference voltage Vref is considerably larger than the previous value (approximately 1.2V). The SPICE simulation value (not shown) was 3.5 V, and the temperature fluctuation range was 0.146%. The obtained reference voltage Vref has tripled, but the temperature fluctuation range is 1/3. A high power supply voltage exceeding 4V is required, which is not suitable for low voltage circuits.

＜実施例１８＞
同様に、旧来の1.0V前後の電圧を出力電圧とする第１．５世代の基準電圧回路でも、ダイオードのVFの温度非直線性を補償することができる。特に、この第１．５世代の基準電圧回路では、第一世代の基準電圧回路に比べて温度非直線性が2倍程度に拡大していたために、本願のやり方は、温度非直線性の拡大という問題点を克服するものである。 <Example 18>
Similarly, the temperature non-linearity of the VF of the diode can be compensated for with the 1.5th generation reference voltage circuit that uses the conventional voltage around 1.0V as the output voltage. In particular, in this 1.5th generation reference voltage circuit, the temperature non-linearity has increased to about twice that of the first generation reference voltage circuit. It overcomes this problem.

図１２８は、第１．５世代の基準電圧回路にダイオードのVFの温度非直線性を補償する抵抗R0を追加したものである。   FIG. 128 is obtained by adding a resistor R0 that compensates for the temperature nonlinearity of the diode VF to the 1.5th generation reference voltage circuit.

図１２８を参照すると、第１の電流−電圧変換回路（I-V1）はダイオード単体であり、第2の電流−電圧変換回路（I-V2）は、複数個（N）のダイオードと抵抗R0が並列接続され、さらに抵抗R１が直列接続されてなる。第3の電流−電圧変換回路（I-V3）はダイオードと抵抗R2が直列接続され、さらに抵抗R3がそれらに並列接続されてなる。   Referring to FIG. 128, the first current-voltage conversion circuit (I-V1) is a single diode, and the second current-voltage conversion circuit (I-V2) includes a plurality of (N) diodes and a resistor R0. Are connected in parallel, and a resistor R1 is further connected in series. The third current-voltage conversion circuit (I-V3) includes a diode and a resistor R2 connected in series, and further a resistor R3 connected in parallel thereto.

MOSトランジスタM1、M2、M3はカレントミラー回路を構成し、それぞれ第1、第2、第3の電流−電圧変換回路（I-V1、I-V2、I-V3）を駆動している。   The MOS transistors M1, M2, and M3 constitute a current mirror circuit, and drive the first, second, and third current-voltage conversion circuits (I-V1, I-V2, and I-V3), respectively.

第１の電流−電圧変換回路（I-V1）の端子にはOPアンプの逆相入力端子が接続され、第2の電流−電圧変換回路（I-V1）の端子にはOPアンプの正相入力端子が接続され、OPアンプの出力はMOSトランジスタM1、M2、M3の共通ゲートに接続される。   The negative-phase input terminal of the OP amplifier is connected to the terminal of the first current-voltage conversion circuit (I-V1), and the positive phase of the OP amplifier is connected to the terminal of the second current-voltage conversion circuit (I-V1). The input terminal is connected, and the output of the OP amplifier is connected to the common gate of the MOS transistors M1, M2, and M3.

基準電圧Vrefは第3の電流−電圧変換回路（I-V3）の端子電圧として得られる。   The reference voltage Vref is obtained as the terminal voltage of the third current-voltage conversion circuit (I-V3).

図１２８において、第１の電流−電圧変換回路（I-V1）はダイオード単体であり、第2の電流−電圧変換回路（I-V2）は複数個のダイオードと抵抗R0が並列接続され、さらに抵抗R１が直列接続されてなる。第3の電流−電圧変換回路（I-V3）はダイオードと抵抗R2が直列接続され、さらに抵抗R3がそれらに並列接続されてなる。   In FIG. 128, the first current-voltage conversion circuit (I-V1) is a single diode, and the second current-voltage conversion circuit (I-V2) has a plurality of diodes and a resistor R0 connected in parallel. A resistor R1 is connected in series. The third current-voltage conversion circuit (I-V3) includes a diode and a resistor R2 connected in series, and further a resistor R3 connected in parallel thereto.

ここで、OPアンプは第１の電流−電圧変換回路（I-V1）の端子電圧VAと第2の電流−電圧変換回路（I-V1）の端子電圧VBが等しくなるようにMOSトランジスタM1、M2、M3からなるカレントミラー回路を制御している。   Here, the OP amplifier has the MOS transistor M1, the terminal voltage VA of the first current-voltage conversion circuit (I-V1) and the terminal voltage VB of the second current-voltage conversion circuit (I-V1) equal to each other. The current mirror circuit consisting of M2 and M3 is controlled.

したがって、
VA＝VB＝VF1 (171)
カレントミラー回路の電流比が1:1:1であるとすると、
I1＝I2＝I3＝ΔVF/R1 (172) Therefore,
VA = VB = VF1 (171)
If the current ratio of the current mirror circuit is 1: 1: 1,
I1 = I2 = I3 = ΔVF / R1 (172)

ここで、ΔVFは

Figure 2009080786
と表される。 Where ΔVF is
Figure 2009080786
It is expressed.

基準電圧Vrefはダイオードと抵抗R2が直列接続され、さらに抵抗R3がそれらに並列接続されてなる第3の電流−電圧変換回路（I-V3）の端子電圧として得られる。   The reference voltage Vref is obtained as a terminal voltage of a third current-voltage conversion circuit (I-V3) in which a diode and a resistor R2 are connected in series and a resistor R3 is connected in parallel thereto.

したがって、

Figure 2009080786

Figure 2009080786
と求められる。 Therefore,
Figure 2009080786

Figure 2009080786
Is required.

（175）式で、負の温度特性を持つVF3と正の温度特性を持つVTで温度特性が相殺されるようにR2/R1の値を設定すればVrefの温度特性を相殺することができる。また、VF3が持つ温度非直線性を相殺するためには、図７に示したようにする。ただし、正の温度特性は中心温度（２７℃）付近ではその傾きが小さくなっているから、−1.9mV/℃の負の温度特性を持つVF3と相殺されるようにするためには、係数(R2/R1)の値はその分だけ大きくする必要がある。 In equation (175), if the R2 / R1 value is set so that V F3 with negative temperature characteristics and V T with positive temperature characteristics cancel each other, the temperature characteristics of Vref can be offset. it can. Further, in order to cancel the temperature nonlinearity with the V F3 is as indicated in FIG. However, since the positive temperature characteristic the slope near the center temperature (27 ° C.) is smaller, in order to be offset by V F3 having a negative temperature characteristic of -1.9 mV / ° C., the coefficient The value of (R2 / R1) needs to be increased accordingly.

得られる基準電圧Vrefは、係数R3/(R2+R3)(<1)が掛かるために、これまでの値（およそ1.2V、第1.5世代の基準電圧回路では1V前後）より小さな値（、ただし、VF3の電圧より低く設定することはできない）に設定することができ、電源電圧を下げることができる。   The obtained reference voltage Vref is multiplied by the coefficient R3 / (R2 + R3) (<1), so it is smaller than the previous value (about 1.2V, around 1V in the 1.5th generation reference voltage circuit) (however, , Can not be set lower than the voltage of VF3), the power supply voltage can be lowered.

図１２８の回路に関して実際に行ったシミュレーション値を図１２９に示す。VDD＝1.3Vの時に、N=4に設定し、R0=16.08kΩ、R1=0.9kΩ、R2=130kΩ、R3=18kΩとした場合に、Vrefの値は−53℃で365.434mV、−30℃で1.060163V、−10℃で1.06055 V、0℃で1.060502 V、27℃で1.060848 V、50℃で1.060954 V、107℃で1.06019 Vと、波型の特性が得られた。温度変動幅は0.072％に抑えられている。係数R3/(R2+R3)(<1)を除くと8.2V程度となり、電源供給がままならなくなるが、出力回路に抵抗R3を追加して出力される基準電圧を1V程度に設定することで、電源電圧を1.3V程度に下げることができる。また、第1.5世代の基準電圧回路に対して温度変動幅を1桁程度小さくすることができる。   FIG. 129 shows simulation values actually performed on the circuit of FIG. When VDD = 1.3V, N = 4, R0 = 16.08kΩ, R1 = 0.9kΩ, R2 = 130kΩ, R3 = 18kΩ, Vref value is -53 ° C, 365.434mV, -30 ° C The waveform characteristics were 1.060163V, 1.06055 V at -10 ° C, 1.060502 V at 0 ° C, 1.060848 V at 27 ° C, 1.060954 V at 50 ° C, and 1.06019 V at 107 ° C. The temperature fluctuation range is limited to 0.072%. Except for the coefficient R3 / (R2 + R3) (<1), it will be about 8.2V and the power supply will not remain, but by adding a resistor R3 to the output circuit and setting the output reference voltage to about 1V, The power supply voltage can be lowered to about 1.3V. In addition, the temperature fluctuation range can be reduced by an order of magnitude compared to the 1.5th generation reference voltage circuit.

＜実施例１８＞
同様に、旧来の1.2Vを出力電圧とする第一世代の基準電圧回路で、ダイオードのVFの温度非直線性を補償する他の回路をもう1例示す。 <Example 18>
Similarly, another example of a circuit that compensates for the temperature non-linearity of the VF of a diode is shown in the first generation reference voltage circuit having an output voltage of 1.2V.

図１３０は、旧来の第１世代の基準電圧回路にダイオードのVFの温度非直線性を補償する抵抗R0を追加したものである。   FIG. 130 is obtained by adding a resistor R0 that compensates for the temperature nonlinearity of the diode VF to the conventional first generation reference voltage circuit.

図１３０において、第１の電流−電圧変換回路（I-V1）はダイオード単体であり、第2の電流−電圧変換回路（I-V2）は複数個のダイオードと抵抗R0が並列接続され、さらに抵抗R１が直列接続されてなる。第3の電流−電圧変換回路（I-V3）はなく、第１の電流−電圧変換回路（I-V1）の端子にはOPアンプの正相入力端子が接続され、第2の電流−電圧変換回路（I-V1）の端子にはOPアンプの逆相入力端子が接続され、第１の電流−電圧変換回路（I-V1）と第2の電流−電圧変換回路（I-V2）のそれぞれに直列接続される抵抗R2、R3がOPアンプの出力電圧で駆動され、OPアンプの出力電圧が基準電圧Vrefとして得られる。   In FIG. 130, the first current-voltage conversion circuit (I-V1) is a single diode, and the second current-voltage conversion circuit (I-V2) has a plurality of diodes and a resistor R0 connected in parallel. A resistor R1 is connected in series. There is no third current-voltage conversion circuit (I-V3), the positive-phase input terminal of the OP amplifier is connected to the terminal of the first current-voltage conversion circuit (I-V1), and the second current-voltage conversion circuit The negative-phase input terminal of the OP amplifier is connected to the terminal of the conversion circuit (I-V1), and the first current-voltage conversion circuit (I-V1) and the second current-voltage conversion circuit (I-V2) The resistors R2 and R3 connected in series with each other are driven by the output voltage of the OP amplifier, and the output voltage of the OP amplifier is obtained as the reference voltage Vref.

図１３０において、第１の電流−電圧変換回路（I-V1）はダイオード単体であり、第2の電流−電圧変換回路（I-V2）は複数個のダイオードと抵抗R0が並列接続され、さらに抵抗R１が直列接続されてなる。第3の電流−電圧変換回路（I-V3）はなく、第１の電流−電圧変換回路（I-V1）と第2の電流−電圧変換回路（I-V2）のそれぞれ直列接続される抵抗R2、R3がOPアンプの出力電圧で駆動され、OPアンプの出力電圧が基準電圧Vrefとして得られる。   In FIG. 130, the first current-voltage conversion circuit (I-V1) is a single diode, and the second current-voltage conversion circuit (I-V2) has a plurality of diodes and a resistor R0 connected in parallel. A resistor R1 is connected in series. There is no third current-voltage conversion circuit (I-V3), and the first current-voltage conversion circuit (I-V1) and the second current-voltage conversion circuit (I-V2) are connected in series. R2 and R3 are driven by the output voltage of the OP amplifier, and the output voltage of the OP amplifier is obtained as the reference voltage Vref.

ここで、OPアンプは第１の電流−電圧変換回路（I-V1）の端子電圧VAと第2の電流−電圧変換回路（I-V1）の端子電圧VBが等しくなるように抵抗R2、R3の端子電圧を印加している。   Here, the OP amplifier has resistors R2, R3 so that the terminal voltage VA of the first current-voltage conversion circuit (I-V1) is equal to the terminal voltage VB of the second current-voltage conversion circuit (I-V1). The terminal voltage is applied.

したがって、
VA＝VB＝VF1 (176)
ここで、抵抗R2、R3の値を等しく設定すると、
I1＝I2＝ΔVF/R1 (177)
ここで、

Figure 2009080786
Therefore,
VA = VB = VF1 (176)
Here, if the values of resistors R2 and R3 are set equal,
I1 = I2 = ΔVF / R1 (177)
here,
Figure 2009080786

基準電圧VrefはOPアンプの出力電圧として得られる。したがって、

Figure 2009080786
と求められる。 The reference voltage Vref is obtained as the output voltage of the OP amplifier. Therefore,
Figure 2009080786
Is required.

(178)式において、負の温度特性を持つVF1と正の温度特性を持つVTで温度特性が相殺されるようにR2/R1の値を設定すればVrefの温度特性を相殺することができる。また、VF1が持つ温度非直線性を相殺するためには、図７に示したようにする。ただし、正の温度特性は中心温度（２７℃）付近ではその傾きが小さくなっているから、−1.9mV/℃の負の温度特性を持つVF3と相殺されるようにするためには係数(R2/R1)の値はその分だけ大きくする必要がある。得られる基準電圧Vrefは、これまでの値（およそ1.2V）よりかなり大きな値となる。 In equation (178), if the R2 / R1 value is set so that V F1 with negative temperature characteristics and V T with positive temperature characteristics cancel each other, the temperature characteristics of Vref can be offset. it can. Further, in order to cancel the temperature non-linearity of V F1 , it is as shown in FIG. However, since the positive temperature characteristic the slope near the center temperature (27 ° C.) is smaller, in order to be offset by V F3 having a negative temperature characteristic of -1.9 mV / ° C. The coefficient ( The value of R2 / R1) needs to be increased accordingly. The obtained reference voltage Vref is considerably larger than the previous value (approximately 1.2 V).

＜実施例１９＞
同様に、旧来の1.2Vを出力電圧とする第一世代の基準電圧回路で、トランジスタのVBEの温度非直線性を補償する他の回路を更に1例示す。 <Example 19>
Similarly, another example of another circuit that compensates for the temperature non-linearity of the VBE of the transistor is shown in the first generation reference voltage circuit with the conventional 1.2V output voltage.

図１３１はトランジスタのVBEの温度非直線性を補償する抵抗R3を追加した基準電圧回路である。   FIG. 131 shows a reference voltage circuit to which a resistor R3 for compensating for the temperature nonlinearity of the VBE of the transistor is added.

バイポーラトランジスタQ1、Q2はエミッタ面積比が１：N（N＞１）である。互いのエミッタが共通接続され、定電流源I0で駆動されている。   Bipolar transistors Q1 and Q2 have an emitter area ratio of 1: N (N> 1). The emitters are connected in common and driven by a constant current source I0.

バイポーラトランジスタQ1はベース−エミッタ間に抵抗R1が挿入され、ベースは抵抗R2を介して接地されている。   In the bipolar transistor Q1, a resistor R1 is inserted between the base and the emitter, and the base is grounded via the resistor R2.

バイポーラトランジスタQ2のベース−コレクタは互いに共通接続されて基準電圧Vrefを出力する出力端子を構成している。また、バイポーラトランジスタQ2のベース−エミッタ間に抵抗R3が挿入されている。   The base and collector of the bipolar transistor Q2 are connected in common to constitute an output terminal for outputting the reference voltage Vref. A resistor R3 is inserted between the base and emitter of the bipolar transistor Q2.

さらに、トランジスタM1、M2はゲートW/L（ゲート幅／ゲート長）比が１：K（K>0）である。トランジスタM1はゲートとドレインが共通接続され、トランジスタM1とトランジスタM2のゲートは互いに共通接続されカレントミラー回路を構成し、それぞれバイポーラトランジスタQ1、Q2を自己バイアスしている。   Further, the transistors M1 and M2 have a gate W / L (gate width / gate length) ratio of 1: K (K> 0). The transistor M1 has a gate and a drain connected in common, and the gates of the transistor M1 and the transistor M2 are connected in common to form a current mirror circuit. The bipolar transistors Q1 and Q2 are self-biased, respectively.

トランジスタM1とトランジスタM2からなるカレントミラー回路は、それぞれ電流I1、I2をバイポーラトランジスタQ1、Q2に流し込み、自己バイアスしている。   The current mirror circuit composed of the transistors M1 and M2 flows currents I1 and I2 into the bipolar transistors Q1 and Q2, respectively, and is self-biased.

ここで、トランジスタM1、M2はゲートW/L比が１：K（K>0）であるから、I2＝KI1であるとする。   Here, since the gates W1 and L2 of the transistors M1 and M2 are 1: K (K> 0), it is assumed that I2 = KI1.

MOSトランジスタM1、M2のドレイン電流I1、I2とバイポーラトランジスタQ１、Q2のコレクタ電流IC1、IC2とは、
I1=IC1 (180)
I2=IC2＋VBE2/R3 (181)
なる関係が成り立つ。 The drain currents I1 and I2 of the MOS transistors M1 and M2 and the collector currents IC1 and IC2 of the bipolar transistors Q1 and Q2 are:
I 1 = I C1 (180)
I 2 = I C2 + V BE2 / R 3 (181)
The relationship becomes true.

したがって、バイポーラトランジスタQ1、Q2はエミッタ面積比が１：N（N.＞0）であるから、ベース−エミッタ間電圧VBE1、VBE2は、

Figure 2009080786

Figure 2009080786
と表される。 Therefore, since the bipolar transistor Q1, Q2 has an emitter area ratio of 1: N (N.> 0), the base-emitter voltages VBE1, VBE2 are:
Figure 2009080786

Figure 2009080786
It is expressed.

したがって、バイポーラトランジスタQ1、Q2のベース−エミッタ間電圧VBE1、VBE2の差ΔVBEは

Figure 2009080786
と表される。 Therefore, the difference ΔVBE between the base-emitter voltages VBE1 and VBE2 of the bipolar transistors Q1 and Q2 is
Figure 2009080786
It is expressed.

よって、得られる基準電圧Vrefは、エミッタ電圧をVSとおくと

Figure 2009080786
と求められる。 Therefore, the obtained reference voltage Vref can be obtained by setting the emitter voltage to V S.
Figure 2009080786
Is required.

本実施例では、（185）式において、R2/R1<1に設定し、{}内は負の温度特性を持つVBE1と正の温度特性を持つΔVBEで温度特性が相殺されるようにR1/R2の値を設定すれば良い。 In this embodiment, in equation (185), R2 / R1 <1 is set so that the temperature characteristics are offset between V BE1 having negative temperature characteristics and ΔV BE having positive temperature characteristics in {}. The value of R1 / R2 can be set.

また、(184)式に示されるように、ΔVBEは線形な正の温度特性を持つのではなく、ln｛｝の｛｝内の分母は正の温度特性を有する関数であり、{}は負の温度特性を持つ。さらに対数圧縮され、ΔVBEは線形な正の温度特性を持つのではなく、低温で値が大きくなり、高温で値が小さくなる。 Further, as shown in the equation (184), ΔV BE does not have a linear positive temperature characteristic, but the denominator in {} of ln {} is a function having a positive temperature characteristic, and {} is Has negative temperature characteristics. Furthermore, logarithmically compressed, ΔV BE does not have a linear positive temperature characteristic, but increases at a low temperature and decreases at a high temperature.

したがって、(185)式においては、{}内では、VBE1が持つ温度非直線性をΔVBEが相殺するように設定できる。 Therefore, in the expression (185), in {}, it is possible to set so that ΔV BE cancels the temperature nonlinearity of V BE1 .

また、(184)式に示したΔVBEの温度特性は、ln（）の（）内が温度で変化するために2次の係数を持ち、図７に示すようなPTAT直線を漸近線とする正の温度特性に近い特性となっている。ただし、正の温度特性は中心温度（２７℃）付近ではその傾きが小さくなっているから、−1.9mV/℃の負の温度特性を持つVBE1と相殺されるようにするためには係数(R2/R1)の値はその分だけ大きくする必要があり、得られる基準電圧Vrefは、これまでの値（およそ1.2V）よりかなり大きな値となる。 In addition, the temperature characteristic of ΔV BE shown in the equation (184) has a second-order coefficient because the value in () of ln () changes with temperature, and the PTAT straight line as shown in FIG. 7 is an asymptotic line. The characteristics are close to positive temperature characteristics. However, since the slope of the positive temperature characteristic is small near the central temperature (27 ° C.), a coefficient (in order to be offset with V BE1 having a negative temperature characteristic of −1.9 mV / ° C. The value of R2 / R1) needs to be increased by that amount, and the obtained reference voltage Vref is considerably larger than the previous value (approximately 1.2V).

ここで、留意すべき点は、(185)式で、R2/R1<<1に設定できないために、Nの大きな値でなくても実現できるようにK(>1)を導入していることである。よって、トランジスタのVBEの温度非直線性が補償された基準電圧が得られ、改善された特性が得られるものと期待できる。   Here, it should be noted that in equation (185), since R2 / R1 << 1 cannot be set, K (> 1) is introduced so that it can be realized even if N is not a large value. It is. Therefore, it can be expected that a reference voltage in which the temperature nonlinearity of the VBE of the transistor is compensated is obtained and improved characteristics are obtained.

＜実施例２０＞
同様に、旧来の１．２Ｖを出力電圧とする第一世代の基準電圧回路で、ダイオードのＶＦの温度非直線性を補償する他の回路を、更に２例示す。 <Example 20>
Similarly, two other examples of the first generation reference voltage circuit having the conventional 1.2V output voltage and compensating for the temperature non-linearity of the diode VF are shown.

図１３２は、本発明請求項４５の一実施例を示す図である。図１３２には、ダイオードのＶＦの温度非直線性を補償する抵抗Ｒ０を追加した基準電圧回路の回路構成が示されている。   FIG. 132 is a diagram showing an embodiment of the 45th aspect of the present invention. FIG. 132 shows a circuit configuration of a reference voltage circuit to which a resistor R0 for compensating for the temperature nonlinearity of the diode VF is added.

図１３２において、第１の電流−電圧変換回路（Ｉ−Ｖ１）は、ダイオード単体である。第２の電流−電圧変換回路（Ｉ−Ｖ２）は、複数個のダイオードと抵抗Ｒ０が並列接続され、さらに抵抗Ｒ１が直列接続されている。第３の電流−電圧変換回路（Ｉ−Ｖ３）はなく、第１の電流−電圧変換回路（Ｉ−Ｖ１）の端子には、ＯＰアンプの逆相入力端子が接続され、第２の電流−電圧変換回路（Ｉ−Ｖ２）の端子には、ＯＰアンプの正相入力端子が接続されている。第１の電流−電圧変換回路（Ｉ−Ｖ１）と、第２の電流−電圧変換回路（Ｉ−Ｖ２）のそれぞれに、直列接続される抵抗Ｒ２、Ｒ３が、それぞれ、カレントミラー回路を構成するトランジスタＭ１、Ｍ２からの電流で駆動される。トランジスタＭ１、Ｍ２の共通ゲートには、ＯＰアンプの出力端子が接続され、ＯＰアンプの正相入力端子電圧と逆相入力端子電圧が等しくなるように制御されている。ここでは、カレントミラー回路を構成するトランジスタＭ１、Ｍ２はいずれもｎチャネルトランジスタであり、トランジスタＭ１、Ｍ２のそれぞれのソース電圧が基準電圧Ｖｒｅｆ’、Ｖｒｅｆとして得られる。   In FIG. 132, the first current-voltage conversion circuit (I-V1) is a single diode. In the second current-voltage conversion circuit (I-V2), a plurality of diodes and a resistor R0 are connected in parallel, and a resistor R1 is further connected in series. There is no third current-voltage conversion circuit (I-V3), and the negative-phase input terminal of the OP amplifier is connected to the terminal of the first current-voltage conversion circuit (I-V1). The positive phase input terminal of the OP amplifier is connected to the terminal of the voltage conversion circuit (I-V2). Resistors R2 and R3 connected in series to the first current-voltage conversion circuit (I-V1) and the second current-voltage conversion circuit (I-V2) respectively constitute a current mirror circuit. It is driven by the current from the transistors M1 and M2. An output terminal of the OP amplifier is connected to the common gate of the transistors M1 and M2, and the positive phase input terminal voltage and the negative phase input terminal voltage of the OP amplifier are controlled to be equal. Here, the transistors M1 and M2 constituting the current mirror circuit are both n-channel transistors, and the source voltages of the transistors M1 and M2 are obtained as the reference voltages Vref ′ and Vref, respectively.

図１３２の回路は、図１３０に示した回路にカレントミラー回路を構成するトランジスタＭ１、Ｍ２を挿入して、ＯＰアンプの出力端子の接続を変更しただけであり、回路動作は等しくなる、ただし、トランジスタＭ１、Ｍ２を挿入することで値の等しい２つの基準電圧Ｖｒｅｆ’、Ｖｒｅｆが得られている。   In the circuit of FIG. 132, the transistors M1 and M2 constituting the current mirror circuit are inserted into the circuit shown in FIG. 130 and the connection of the output terminal of the OP amplifier is changed. Two reference voltages Vref ′ and Vref having the same value are obtained by inserting the transistors M1 and M2.

同様に、カレントミラー回路を構成するトランジスタＭ１、Ｍ２をいずれもｐチャネルトランジスタに変更することでも、同一の動作が得られる。ただし、ＯＰアンプの正相入力端子と逆相入力端子の接続を入れ替える必要がある。図１３３に、この場合の回路構成（本発明請求項４５の他の実施例の回路構成）を示す。   Similarly, the same operation can be obtained by changing both the transistors M1 and M2 constituting the current mirror circuit to p-channel transistors. However, it is necessary to exchange the connection between the positive phase input terminal and the negative phase input terminal of the OP amplifier. FIG. 133 shows a circuit configuration in this case (a circuit configuration of another embodiment of the 45th aspect of the present invention).

図１３３の回路においては、カレントミラー回路を構成するトランジスタＭ１、Ｍ２をいずれもｐチャネルトランジスタに変更することで、電源電圧を多少下げられる効果がある。これまでの基準電圧回路においても、カレントミラー回路を構成するトランジスタＭ１、Ｍ２はｐチャネルトランジスタを用いる場合が支配的であり、カレントミラー回路を構成するトランジスタＭ１、Ｍ２にｎチャネルトランジスタを用いる場合を見かけることはなかった。   In the circuit of FIG. 133, the power supply voltage can be lowered somewhat by changing both the transistors M1 and M2 constituting the current mirror circuit to p-channel transistors. In the reference voltage circuit so far, the transistors M1 and M2 constituting the current mirror circuit are predominantly used as p-channel transistors, and the case where n-channel transistors are used as the transistors M1 and M2 constituting the current mirror circuit. I didn't see it.

＜実施例２１＞
同様に、旧来の０．２５Ｖ以下の電圧を出力電圧とする第一世代の基準電圧回路で、ダイオードのＶＦの温度非直線性を補償する他の回路を更に１例を示す。図１３４は、本発明請求項４６の一実施例を示す図である。図１３４には、ダイオードのＶＦの温度非直線性を補償する抵抗Ｒ３を追加した基準電圧回路の回路構成が示されている。 <Example 21>
Similarly, another example of another circuit that compensates for the temperature non-linearity of the diode VF in the first generation reference voltage circuit using the voltage of 0.25 V or less as the output voltage will be described. FIG. 134 is a drawing showing an embodiment of the 46th aspect of the present invention. FIG. 134 shows a circuit configuration of a reference voltage circuit to which a resistor R3 for compensating for the temperature nonlinearity of the diode VF is added.

図１３４において、バイポーラトランジスタＱ１、Ｑ２はエミッタ面積比が１：Ｎ（Ｎ＞１）である。バイポーラトランジスタＱ１、Ｑ２はカスコード接続され、定電流源Ｉ０で駆動されている。バイポーラトランジスタＱ１のベースとコレクタは共通接続され、ベース−エミッタ間は抵抗Ｒ３で接続されている。バイポーラトランジスタＱ１のベースとバイポーラトランジスタＱ２のベースとは抵抗Ｒ１を介して接続され、バイポーラトランジスタＱ１のベースは抵抗Ｒ２を介して接地されている。バイポーラトランジスタＱ２のエミッタ電圧が基準電圧Ｖｒｅｆとして得られる。   In FIG. 134, bipolar transistors Q1 and Q2 have an emitter area ratio of 1: N (N> 1). Bipolar transistors Q1 and Q2 are cascode-connected and driven by a constant current source I0. The base and collector of the bipolar transistor Q1 are commonly connected, and the base and emitter are connected by a resistor R3. The base of the bipolar transistor Q1 and the base of the bipolar transistor Q2 are connected via a resistor R1, and the base of the bipolar transistor Q1 is grounded via a resistor R2. The emitter voltage of the bipolar transistor Q2 is obtained as the reference voltage Vref.

図１３４において、基準電圧Ｖｒｅｆは、

Figure 2009080786
と表される。 In FIG. 134, the reference voltage Vref is
Figure 2009080786
It is expressed.

ここで、

Figure 2009080786
と表される。ただし、Ｉ１はバイポーラトランジスタＱ１に流れる電流であり、バイポーラトランジスタＱ２と抵抗Ｒ３を介して供給される。 here,
Figure 2009080786
It is expressed. However, I1 is a current flowing through the bipolar transistor Q1, and is supplied via the bipolar transistor Q2 and the resistor R3.

（１８６）式において、負の温度特性を持つＶＢＥ１を分圧した

Figure 2009080786
も負の温度特性を持ち、正の温度特性を持つΔＶＢＥとで温度特性が相殺されるように
Figure 2009080786
を設定すれば、Ｖｒｅｆの温度特性を相殺することができる。 In equation (186), VBE1 having a negative temperature characteristic is divided.
Figure 2009080786
Has a negative temperature characteristic, so that the temperature characteristic is offset by ΔVBE having a positive temperature characteristic.
Figure 2009080786
Is set, the temperature characteristics of Vref can be offset.

また、（１８７）式のｌｎ（）の（）内が、通常は、１５０以下に設定されるために、得られる基準電圧Ｖｒｅｆは、０．２５Ｖ以下になる。一般には、０．２Ｖ程度に設定される。さらに、ＶＢＥ２が持つ温度非直線性を相殺するためには、図７に示したＶＴ特性のようになるように、（１８７）式における、Ｉ１・Ｒ３の値を設定すれば良い。 In addition, since the inside of () of ln () in Expression (187) is normally set to 150 or less, the obtained reference voltage Vref is 0.25 V or less. Generally, it is set to about 0.2V. Furthermore, in order to cancel the temperature nonlinearity possessed by VBE2, as is shown in V T characteristic shown in FIG. 7, in (187) below, may be set the value of I1 · R3.

＜実施例２２＞
図１３５は、本発明請求項４７の基準電圧回路の一実施例の回路構成を示す図である。本実施例は、図３６に示した回路において、第１の電流−電圧変換回路にダイオードＤ１に並列抵抗Ｒ５を追加したものである。ただし、ここでは、第１の電流−電圧変換回路（Ｉ−Ｖ１）と、第２の電流−電圧変換回路（Ｉ−Ｖ２）では、ダイオードの個数が異なるものとする。比較される第１の電流−電圧変換回路（Ｉ−Ｖ１）と、第２の電流−電圧変換回路（Ｉ−Ｖ２）では並列接続されるダイオード（またはダイオード接続されたバイポーラトランジスタ）の数を１：Ｎとする。具体的には、第１の電流−電圧変換回路（Ｉ−Ｖ１）では１個のダイオードＤ１とし、第２の電流−電圧変換回路（Ｉ−Ｖ２）では２〜６個（Ｎ個）のダイオードＤ２を並列接続することとする。 <Example 22>
FIG. 135 is a diagram showing a circuit configuration of an embodiment of the reference voltage circuit according to claim 47 of the present invention. In this embodiment, a parallel resistor R5 is added to the diode D1 in the first current-voltage conversion circuit in the circuit shown in FIG. However, here, the number of diodes is different between the first current-voltage conversion circuit (I-V1) and the second current-voltage conversion circuit (I-V2). In the first current-voltage conversion circuit (I-V1) and the second current-voltage conversion circuit (I-V2) to be compared, the number of diodes (or diode-connected bipolar transistors) connected in parallel is one. : N. Specifically, the first current-voltage conversion circuit (I-V1) has one diode D1, and the second current-voltage conversion circuit (I-V2) has 2 to 6 (N) diodes. D2 is connected in parallel.

図１３５において、ダイオード（またはダイオード接続されたバイポーラトランジスタ）Ｄ１、Ｄ２の順方向電圧をＶＦ１、ＶＦ２とすると、ＯＰ ａｍｐ（ＡＰ１）により２つの入力端子電圧が等しく（ＶＡ＝ＶＢ）なるように制御される。ここで、カレントミラー回路Ｍ１、Ｍ２、Ｍ３からの出力電流Ｉ１、Ｉ２、Ｉ３が等しいとすると、
I1＝I2＝I3 (188)
となる。 In FIG. 135, when forward voltages of diodes (or diode-connected bipolar transistors) D1 and D2 are VF1 and VF2, control is performed so that two input terminal voltages are equal (VA = VB) by OP amp (AP1). Is done. Here, if the output currents I1, I2, and I3 from the current mirror circuits M1, M2, and M3 are equal,
I1 = I2 = I3 (188)
It becomes.

また、電流Ｉ１はダイオードＤ１に流れる電流Ｉ１Ａと、ダイオードＤ１に並列接続された抵抗Ｒ５に流れる電流Ｉ１Ｂとに分流される。同様に電流Ｉ２は、Ｎ個並列接続されたダイオードＤ２に流れるＩ２Ａと、Ｎ個並列接続されたダイオードＤ２に並列接続された抵抗Ｒ４に流れる電流Ｉ２Ｂと並列抵抗（Ｒ２＋Ｒ３）に流れる電流Ｉ２Ｃとに分流される。   The current I1 is divided into a current I1A flowing through the diode D1 and a current I1B flowing through the resistor R5 connected in parallel to the diode D1. Similarly, the current I2 is divided into I2A flowing through the N diodes D2 connected in parallel, the current I2B flowing through the resistor R4 connected in parallel to the N diodes D2 connected in parallel, and the current I2C flowing through the parallel resistor (R2 + R3). Divided.

したがって、
I1＝I1A＋I1B (189)
I2＝I2A＋I2B＋I2C (190)
である。 Therefore,
I1 = I1A + I1B (189)
I2 = I2A + I2B + I2C (190)
It is.

ここで、
I1B＝VF1/R5 (191)
I2B＝VF2/R4 (192)
I2C＝VF1/R3 (193)
である。 here,
I1B = VF1 / R5 (191)
I2B = VF2 / R4 (192)
I2C ＝ VF1 / R3 (193)
It is.

また、
ΔVF＝VF1−VF2 (194)
とおくと、

Figure 2009080786
となる。 Also,
ΔVF = VF1-VF2 (194)
After all,
Figure 2009080786
It becomes.

よって、得られる基準電圧Vrefは、

Figure 2009080786
と表される。 Therefore, the obtained reference voltage Vref is
Figure 2009080786
It is expressed.

(196)式において、R6(R1＋R2)/(R1R3)＜１に設定し、｛｝内は負の温度特性を持つVF1と、正の温度特性を持つΔVFとで温度特性が相殺されるように、R3/(R1＋R2)の値を設定すれば良い。   In equation (196), set R6 (R1 + R2) / (R1R3) <1 so that the temperature characteristics are offset between VF1 with negative temperature characteristics and ΔVF with positive temperature characteristics in {}. , R3 / (R1 + R2) should be set.

ここで、

Figure 2009080786
であるから、ΔVFは線形な正の温度特性を持つのではなく、ln{}の｛｝内の分子、分母共に正の温度特性を持つ関数であり、VF1、VF2はほぼ決まった値に設定されるのに対し、抵抗R3、R4、R5の値を設定することで、I1R3、I1R4、I1R5の値を設定することができる。このため、ln{}の｛｝内の値を負の温度特性を持つように設定できる。この場合に、さらに対数圧縮されて、ΔVFは線形な正の温度特性を持つのではなく、低温で値が大きくなり、高温で値が小さくなる。 here,
Figure 2009080786
Therefore, ΔVF is not a linear positive temperature characteristic, but a function that has a positive temperature characteristic in both the numerator and denominator in {} of ln {}, and VF1 and VF2 are set to almost fixed values. On the other hand, by setting the values of the resistors R3, R4, and R5, the values of I1R3, I1R4, and I1R5 can be set. For this reason, the value in {} of ln {} can be set to have negative temperature characteristics. In this case, further logarithmically compressed, ΔVF does not have a linear positive temperature characteristic, but increases at a low temperature and decreases at a high temperature.

したがって、(196)式において、｛｝内では、ダイオードのVFが持つ温度非直線性をΔVFが相殺するように設定できる。   Therefore, in the expression (196), within {}, ΔVF can be set so as to cancel out the temperature nonlinearity of the VF of the diode.

＜実施例２３＞
図１３６は、本発明請求項４８の基準電圧回路の一実施例の回路構成を示す図である。本実施例は、図１３５に示した前記実施例２２の回路において、第１の電流−電圧変換回路においてダイオードＤ１に並列接続される抵抗（直列抵抗（Ｒ５＋Ｒ６））から中間電圧、第２の電流−電圧変換回路においてダイオードＤ２と抵抗Ｒ１の並列回路と抵抗Ｒ１の直列回路に並列接続される抵抗（直列抵抗（Ｒ２＋Ｒ３））から中間電圧を得、それぞれの中間電圧をＯＰ ａｍｐ（ＡＰ１）の逆相入力端子（−）と正相入力端子（＋）に供給することで、ＯＰ ａｍｐ（ＡＰ１）の入力端子電圧を低く設定できるようにしたものである。 <Example 23>
FIG. 136 is a diagram showing a circuit configuration of an embodiment of a reference voltage circuit according to claim 48 of the present invention. In this embodiment, in the circuit of the twenty-second embodiment shown in FIG. 135, the intermediate voltage and the second current from the resistor (series resistor (R5 + R6)) connected in parallel to the diode D1 in the first current-voltage conversion circuit. -In the voltage conversion circuit, an intermediate voltage is obtained from a resistor (series resistor (R2 + R3)) connected in parallel to a parallel circuit of a diode D2 and a resistor R1 and a series circuit of the resistor R1, and each intermediate voltage is inverted from OP amp (AP1). By supplying the phase input terminal (−) and the positive phase input terminal (+), the input terminal voltage of OP amp (AP1) can be set low.

本実施例においては、直列抵抗（Ｒ５＋Ｒ６）の中間端子電圧ＶＡと、直列抵抗（Ｒ２＋Ｒ３）の中間端子電圧ＶＢを等しくなるようにＯＰ ａｍｐ（ＡＰ１）で制御することで、図１３５と同様の動作を実現することができる。   In this embodiment, the operation similar to that in FIG. 135 is performed by controlling the intermediate terminal voltage VA of the series resistance (R5 + R6) and the intermediate terminal voltage VB of the series resistance (R2 + R3) by OP amp (AP1) so as to be equal. Can be realized.

以上各実施例に即して説明した本発明によれば、特性・性能向上 （1V以上、以下の任意の出力電圧が得られる）、高精度化 （温度特性の向上）、低電圧化 （出力電圧を1V以下にすることで1.2V程度の電圧から動作可能）を実現する。   According to the present invention described above in accordance with each embodiment, characteristics and performance are improved (an arbitrary output voltage of 1 V or higher can be obtained), higher accuracy (improved temperature characteristics), and lower voltage (output) By making the voltage 1V or less, it is possible to operate from a voltage of about 1.2V).

なお、図２１等に示した実施例では、カレントミラー回路（M1、M2、M3）をpチャネルMOSトランジスタで構成した例について説明したが、図２１のカレントミラー回路（M1、M2、M3）をソースが接地されたｎチャネルMOSトランジスタで構成し、第１乃至第３の電流電圧変換回路（I-V1〜I-V3）の一端を電源VDD側に接続する構成としてもよいことは勿論である。同様に、例えば図３９において、カレントミラー回路（M1、M2、M3、M4）をソースが接地されたｎチャネルMOSトランジスタで構成し、非線形カレントミラー回路を構成するバイポーラトランジスタQ1、Q2、及びバイポーラトランジスタQ3をいずれもpnp型トランジスタとし（エミッタが直接又は抵抗を介して電源側に接続される）、抵抗RLの一端を電源に接続する構成としてもよいことは勿論である。   In the embodiment shown in FIG. 21 and the like, the example in which the current mirror circuit (M1, M2, M3) is configured by a p-channel MOS transistor has been described. However, the current mirror circuit (M1, M2, M3) in FIG. Of course, the source may be an n-channel MOS transistor, and one end of the first to third current-voltage conversion circuits (I-V1 to I-V3) may be connected to the power supply VDD side. . Similarly, in FIG. 39, for example, the current mirror circuit (M1, M2, M3, M4) is composed of n-channel MOS transistors whose sources are grounded, and bipolar transistors Q1, Q2, and bipolar transistors that constitute a nonlinear current mirror circuit Of course, both Q3s may be pnp transistors (the emitters are connected directly or via a resistor to the power supply side), and one end of the resistor RL may be connected to the power supply.

［産業上の利用可能性］
本発明の活用例として、LSI上に集積される各種基準電圧発生回路が挙げられる。特に、最近の集積回路プロセスの超々微細化の進展に伴い、LSIへの供給電源電圧が低下してきており、電源電圧が1V前後でも動作する温度変動が少ない安定した基準電圧発生回路が必要になってきている。本発明は、そうした要望に答えることができる。 [Industrial applicability]
Examples of utilization of the present invention include various reference voltage generation circuits integrated on an LSI. In particular, with the recent progress in ultra-miniaturization of integrated circuit processes, the power supply voltage supplied to LSIs has been reduced, and a stable reference voltage generation circuit that operates even when the power supply voltage is around 1 V with little temperature fluctuation is required. It is coming. The present invention can answer such a need.

良く知られた従来回路例（第１世代）を示す図である。It is a figure which shows the well-known example of a conventional circuit (1st generation). 従来回路（第１世代）の温度補償の仕組みを示す図である。It is a figure which shows the mechanism of the temperature compensation of the conventional circuit (1st generation). 従来回路（第１世代）の温度特性を示す図である。It is a figure which shows the temperature characteristic of a conventional circuit (1st generation). 著名な従来回路例（第２世代）を示す図である。It is a figure which shows a prominent conventional circuit example (2nd generation). 従来回路（第２世代）の温度補償の仕組みを示す図である。It is a figure which shows the mechanism of the temperature compensation of a conventional circuit (2nd generation). 従来回路（第２世代）の温度特性を示す図である。It is a figure which shows the temperature characteristic of a conventional circuit (2nd generation). 従来回路（第３世代）の温度補償の仕組みを示す図である。It is a figure which shows the mechanism of the temperature compensation of a conventional circuit (3rd generation). Brokawが提案した従来回路例（第３世代）を示す図である。It is a figure which shows the example of a conventional circuit (3rd generation) which Brokaw proposed. Brokawが提案した従来回路（第３世代）の温度特性を示す図である。It is a figure which shows the temperature characteristic of the conventional circuit (3rd generation) which Brokaw proposed. 本願発明者が提案した第１の回路例（第３世代）を示す図である。It is a figure which shows the 1st circuit example (3rd generation) which this inventor proposed. 本願発明者が提案した第１の回路の２つのダイオードの温度特性を示す図である。It is a figure which shows the temperature characteristic of two diodes of the 1st circuit which this inventor proposed. 本願発明者が提案した第１の回路の温度特性を示す図である。It is a figure which shows the temperature characteristic of the 1st circuit which this inventor proposed. 本願発明者が提案した第２の回路例（第３世代）を示す図である。It is a figure which shows the 2nd circuit example (3rd generation) which this inventor proposed. 本願発明者が提案した第２の回路の温度特性を示す図である。It is a figure which shows the temperature characteristic of the 2nd circuit which this inventor proposed. 本願発明者が提案した第３の回路例（第３世代）Third circuit example proposed by the present inventor (third generation) 本願発明者が提案した第３の回路の温度特性を示す図である。It is a figure which shows the temperature characteristic of the 3rd circuit which this inventor proposed. 本願発明者が提案した第４の回路例（第３世代）Fourth circuit example proposed by the present inventor (third generation) 本願発明者が提案した第４の回路の温度特性を示す図である。It is a figure which shows the temperature characteristic of the 4th circuit which this inventor proposed. 本願発明者が提案した第５の回路例（第３世代）Fifth circuit example proposed by the present inventor (third generation) 本願発明者が提案した第５の回路の温度特性を示す図である。It is a figure which shows the temperature characteristic of the 5th circuit which this inventor proposed. 本願発明の第３世代の基準電圧回路のブロック図である。It is a block diagram of the 3rd generation reference voltage circuit of the present invention. 本願発明請求項１の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of one Example of this invention. 本願発明請求項１の一実施例を示す回路の温度特性を示す図である。It is a figure which shows the temperature characteristic of the circuit which shows one Example of this invention Claim 1. 本願発明の第３世代の基準電圧回路の他の第１の実施例を示すブロック図である。It is a block diagram which shows the other 1st Example of the 3rd generation reference voltage circuit of this invention. 本願発明の第３世代の基準電圧回路の他の第２の実施例を示すブロック図である。It is a block diagram which shows the other 2nd Example of the 3rd generation reference voltage circuit of this invention. 本願発明の第３世代の基準電圧回路の他の第３の実施例を示すブロック図である。It is a block diagram which shows the other 3rd Example of the 3rd generation reference voltage circuit of this invention. 本願発明請求項１の他の第１の実施例の回路構成を示す図である。It is a figure which shows the circuit structure of the other 1st Example of this invention. 本願発明請求項１の他の第２の実施例の回路構成を示す図である。It is a figure which shows the circuit structure of the other 2nd Example of this invention Claim 1. 本願発明請求項１の他の第３の実施例の回路構成を示す図である。It is a figure which shows the circuit structure of the other 3rd Example of this invention Claim 1. 本願発明請求項２の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of one Example of this invention Claim 2. 本願発明請求項３の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of one Example of invention 3 of this invention. 本願発明請求項３の一実施例を示す回路の温度特性を示す図である。It is a figure which shows the temperature characteristic of the circuit which shows one Example of this-invention Claim 3. 本願発明請求項３の他の第１の実施例の回路構成を示す図である。It is a figure which shows the circuit structure of the other 1st Example of this invention Claim 3. 本願発明請求項３の他の第２の実施例の回路構成を示す図である。It is a figure which shows the circuit structure of the other 2nd Example of this invention Claim 3. 本願発明請求項３の他の第３の実施例の回路構成を示す図である。It is a figure which shows the circuit structure of the other 3rd Example of this invention Claim 3. 本願発明請求項４の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of one Example of this-invention Claim 4. 本願発明請求項４の一実施例を示す回路の温度特性を示す図である。It is a figure which shows the temperature characteristic of the circuit which shows one Example of this-invention Claim 4. 本願発明請求項８の一実施例に用いる非線形カレントミラー回路の例の回路構成を示す図である。It is a figure which shows the circuit structure of the example of the nonlinear current mirror circuit used for one Example of this-invention Claim 8. 本願発明請求項８の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of one Example of this-invention Claim 8. 本願発明請求項８の第１の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 1st Example of this invention Claim 8. 本願発明請求項８の第２の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 2nd Example of this invention Claim 8. 本願発明請求項８の第３の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 3rd Example of this invention Claim 8. 本願発明請求項９の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of one Example of this-invention Claim 9. 本願発明請求項９の第１の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 1st Example of this invention Claim 9. 本願発明請求項９の第２の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 2nd Example of this invention Claim 9. 本願発明請求項９の第３の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 3rd Example of this invention Claim 9. 本願発明請求項９の第４の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 4th Example of this invention Claim 9. 本願発明請求項９の第５の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 5th Example of this invention Claim 9. 本願発明請求項１０の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of one Example of this-invention Claim 10. 本願発明請求項１０の第１の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 1st Example of this invention Claim 10. 本願発明請求項１０の第２の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 2nd Example of this invention Claim 10. 本願発明請求項１０の第３の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 3rd Example of this invention Claim 10. 本願発明請求項１０の第４の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 4th Example of this invention Claim 10. 本願発明請求項１０の第５の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 5th Example of this invention Claim 10. 本願発明請求項１０の第６の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 6th Example of this invention Claim 10. 本願発明請求項１０の第７の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 7th Example of this invention invention 10th. 本願発明請求項１０の第８の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 8th Example of this invention Claim 10. 本願発明請求項１０の第９の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 9th Example of this invention Claim 10. 本願発明請求項１０の第１０の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 10th Example of this-application invention Claim 10. 本願発明請求項１０の第１１の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 11th Example of this invention Claim 10. 本願発明請求項１１の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of one Example of this-invention Claim 11. 本願発明請求項１１の第１の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 1st Example of this invention Claim 11. 本願発明請求項１１の第２の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 2nd Example of this invention Claim 11. 本願発明請求項１１の第３の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 3rd Example of this invention Claim 11. 本願発明請求項１２の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of one Example of this invention invention 12th. 本願発明請求項１２の第１の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 1st Example of this invention Claim 12. 本願発明請求項１２の第２の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 2nd Example of this invention Claim 12. 本願発明請求項１２の第３の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 3rd Example of this invention Claim 12. 本願発明請求項１３の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of one Example of this invention invention 13. 本願発明請求項１３の第１の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 1st Example of this invention Claim 13. 本願発明請求項１３の第２の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 2nd Example of this invention Claim 13. 本願発明請求項１３の第３の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 3rd Example of this invention Claim 13. 本願発明請求項１３の第４の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 4th Example of this invention 13th. 本願発明請求項１３の第５の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 5th Example of this invention Claim 13. 本願発明請求項１３の第６の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 6th Example of this invention invention 13th. 本願発明請求項１３の第７の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 7th Example of this invention invention 13th. 本願発明請求項１３の第８の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 8th Example of this invention Claim 13. 本願発明請求項１３の第９の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 9th Example of this invention Claim 13. 本願発明請求項１３の第１０の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 10th Example of invention 13 of this application. 本願発明請求項１４の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of one Example of this invention Claim 14. 本願発明請求項１４の第１の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 1st Example of this invention Claim 14. 本願発明請求項１４の第２の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 2nd Example of this invention Claim 14. 本願発明請求項１４の第３の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 3rd Example of this invention Claim 14. 本願発明請求項１４の第４の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 4th Example of this invention Claim 14. 本願発明請求項１４の第５の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 5th Example of this invention Claim 14. 本願発明請求項１４の第６の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 6th Example of this invention Claim 14. 本願発明請求項１４の第７の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 7th Example of this invention invention 14th. 本願発明請求項１４の第８の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 8th Example of this invention Claim 14. 本願発明請求項１４の第９の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 9th Example of this invention Claim 14. 本願発明請求項１５の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of one Example of this-invention Claim 15. 本願発明請求項１５の第１の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 1st Example of this invention Claim 15. 本願発明請求項１５の第２の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 2nd Example of this invention Claim 15. 本願発明請求項１５の第３の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 3rd Example of this invention Claim 15. 本願発明請求項１５の第４の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 4th Example of this invention Claim 15. 本願発明請求項１５の第５の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 5th Example of this invention Claim 15. 本願発明請求項１５の第６の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 6th Example of this invention Claim 15. 本願発明請求項１５の第７の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 7th Example of this-application invention 15th aspect. 本願発明請求項１５の第８の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 8th Example of this-invention Claim 15. 本願発明請求項１５の第９の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 9th Example of this invention Claim 15. 本願発明請求項１６の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of one Example of this invention 16th. 本願発明請求項１６の第１の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 1st Example of this invention Claim 16. 本願発明請求項１６の第２の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 2nd Example of this invention Claim 16. 本願発明請求項１６の第３の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 3rd Example of this invention Claim 16. 本願発明請求項１６の第４の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 4th Example of this invention Claim 16. 本願発明請求項１６の第５の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 5th Example of this invention Claim 16. 本願発明請求項１６の第６の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 6th Example of this invention Claim 16. 本願発明請求項１６の第７の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 7th Example of this invention Claim 16. 本願発明請求項１６の第８の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 8th Example of this invention Claim 16. 本願発明請求項１６の第９の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 9th Example of this invention Claim 16. 本願発明請求項１７の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of one Example of this-application invention Claim 17. 本願発明請求項１７の第１の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 1st Example of this invention Claim 17. 本願発明請求項１７の第２の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 2nd Example of this invention Claim 17. 本願発明請求項１７の第３の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 3rd Example of this invention Claim 17. 本願発明請求項１８の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of one Example of this invention 18th. 本願発明請求項１８の第１の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 1st Example of this invention Claim 18. 本願発明請求項１８の第２の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 2nd Example of this invention Claim 18. 本願発明請求項１８の第３の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 3rd Example of this invention Claim 18. 本願発明請求項１８の第４の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 4th Example of this invention Claim 18. 本願発明請求項１８の第５の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 5th Example of this invention Claim 18. 本願発明請求項１８の第６の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 6th Example of this invention Claim 18. 本願発明請求項１８の第７の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 7th Example of this invention Claim 18. 本願発明請求項１８の第８の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 8th Example of this invention Claim 18. 本願発明請求項１８の第９の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 9th Example of this invention Claim 18. 本願発明請求項１８の第１０の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 10th Example of this invention Claim 18. 本願発明請求項１８の第１１の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of 11th Example of this invention Claim 18. 本願発明請求項１９の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of one Example of this invention 19th. 本願発明請求項２０の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of one Example of this invention 20th. 本願発明請求項２１の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of one Example of this invention 21th. 本願発明請求項２１の一実施例の回路構成を示す図である。の温度特性を示す図である。It is a figure which shows the circuit structure of one Example of this invention 21th. It is a figure which shows the temperature characteristic. 本願発明請求項２２の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of one Example of this-application invention Claim 22. 本願発明請求項２３の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of one Example of this invention Claim 23. FIG. 本願発明請求項４５の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of one Example of this-application invention Claim 45. FIG. 本願発明請求項４５の他の実施例の回路構成を示す図である。It is a figure which shows the circuit structure of the other Example of this-application invention Claim 45. FIG. 本願発明請求項４６の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of one Example of this invention 46th. 本願発明請求項４７の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of one Example of this-application invention Claim 47. FIG. 本願発明請求項４８の一実施例の回路構成を示す図である。It is a figure which shows the circuit structure of one Example of this invention 48th.

符号の説明Explanation of symbols

AP1 OPａｍｐ（演算増幅器）
D1、D2、D3、D4、 ダイオード
I1、I2、I3 ドレイン電流
IC1、IC2 コレクタ電流
I-V1 第１の電流電圧変換回路
I-V2 第２の電流電圧変換回路
I-V3 第３の電流電圧変換回路
M1、M2、M3、M4、M5、M6、M7、M8 MOSトランジスタ
R0、R1、R2、R3、R4、R5、R6、R7、R8、R9、R10、RL 抵抗 AP1 OPamp (operational amplifier)
D1, D2, D3, D4, diode
I1, I2, I3 Drain current
IC1, IC2 Collector current
I-V1 First current-voltage converter
I-V2 Second current-voltage converter
I-V3 Third current-voltage converter
M1, M2, M3, M4, M5, M6, M7, M8 MOS transistors
R0, R1, R2, R3, R4, R5, R6, R7, R8, R9, R10, RL resistors

Claims (48)

第１、第２、及び第３の電流−電圧変換回路と、
前記第１、第２、及び第３の電流−電圧変換回路に電流をそれぞれ供給するカレントミラー回路と、
前記第１の電流−電圧変換回路の所定の出力電圧と前記第２の電流−電圧変換回路の所定の出力電圧とが互いに等しくなるように制御する制御手段と、
を有し、
前記第３の電流−電圧変換回路の所定の電圧を基準電圧とし、
前記第１の電流−電圧変換回路は、ダイオードと、該ダイオードに並列接続された抵抗とを備え、
前記第２の電流−電圧変換回路は、並列接続された複数のダイオードと、該複数のダイオードに並列接続された抵抗と、該複数のダイオードと該抵抗の並列回路に直列接続された抵抗と、さらに、該並列回路と抵抗の直列回路に並列接続された抵抗と、
を備え、
前記第３の電流−電圧変換回路は、抵抗を備えている、ことを特徴とする基準電圧回路。 First, second and third current-voltage conversion circuits;
A current mirror circuit for supplying current to the first, second, and third current-voltage conversion circuits,
Control means for controlling the predetermined output voltage of the first current-voltage conversion circuit and the predetermined output voltage of the second current-voltage conversion circuit to be equal to each other;
Have
The predetermined voltage of the third current-voltage conversion circuit is set as a reference voltage,
The first current-voltage conversion circuit includes a diode and a resistor connected in parallel to the diode;
The second current-voltage conversion circuit includes a plurality of diodes connected in parallel, a resistor connected in parallel to the plurality of diodes, a resistor connected in series to a parallel circuit of the plurality of diodes and the resistor, Furthermore, a resistor connected in parallel to the series circuit of the parallel circuit and the resistor,
With
The reference voltage circuit, wherein the third current-voltage conversion circuit includes a resistor. 第１、第２、及び第３の電流−電圧変換回路と、
前記第１、第２、及び第３の電流−電圧変換回路に電流をそれぞれ供給するカレントミラー回路と、
前記第１の電流−電圧変換回路の所定の中間端子電圧と前記第２の電流−電圧変換回路の所定の中間端子電圧とが互いに等しくなるように制御する制御手段と、
を有し、
前記第３の電流−電圧変換回路の所定の電圧を基準電圧とし、
前記第１の電流−電圧変換回路は、ダイオードと、該ダイオードに並列接続された抵抗と、該ダイオードと抵抗の並列回路に直列接続された抵抗と、さらに、該並列回路と抵抗の直列回路に抵抗が並列接続され、前記並列接続された抵抗より前記第１の電流−電圧変換回路の中間端子電圧を出力する構成とし、
前記第２の電流−電圧変換回路は、並列接続された複数のダイオードと、該複数のダイオードに並列接続された抵抗と、該複数のダイオードと抵抗の並列回路に直列接続された抵抗と、さらに、該並列回路と抵抗の直列回路に抵抗が並列接続され、前記並列接続された抵抗より前記第２の電流−電圧変換回路の中間端子電圧を出力する構成とし、
前記第３の電流−電圧変換回路は、抵抗を備えている、ことを特徴とする基準電圧回路。 First, second and third current-voltage conversion circuits;
A current mirror circuit for supplying current to the first, second, and third current-voltage conversion circuits,
Control means for controlling the predetermined intermediate terminal voltage of the first current-voltage conversion circuit and the predetermined intermediate terminal voltage of the second current-voltage conversion circuit to be equal to each other;
Have
The predetermined voltage of the third current-voltage conversion circuit is set as a reference voltage,
The first current-voltage conversion circuit includes a diode, a resistor connected in parallel to the diode, a resistor connected in series to a parallel circuit of the diode and resistor, and a series circuit of the parallel circuit and resistor. A resistor is connected in parallel, and the intermediate terminal voltage of the first current-voltage conversion circuit is output from the parallel connected resistor.
The second current-voltage conversion circuit includes a plurality of diodes connected in parallel, a resistor connected in parallel to the plurality of diodes, a resistor connected in series to a parallel circuit of the plurality of diodes and resistors, and A resistor is connected in parallel to the series circuit of the parallel circuit and the resistor, and the intermediate terminal voltage of the second current-voltage conversion circuit is output from the parallel connected resistor.
The reference voltage circuit, wherein the third current-voltage conversion circuit includes a resistor. 第１、第２、及び第３の電流−電圧変換回路と、
前記第１、第２、及び第３の電流−電圧変換回路に電流を供給するカレントミラー回路と、
前記第１の電流−電圧変換回路の所定の出力電圧と前記第２の電流−電圧変換回路の所定の出力電圧とが互いに等しくなるように制御する制御手段と、
を有し、
前記第３の電流−電圧変換回路の所定の電圧を基準電圧とし、
前記第１の電流−電圧変換回路は、ダイオードを備え、
前記第２の電流−電圧変換回路は、並列接続された複数のダイオードと、該複数のダイオードに並列接続された抵抗と、該複数のダイオードと抵抗の並列回路に直列接続された抵抗と、さらに、該並列回路と抵抗の直列回路に並列接続された抵抗とを備え、
前記第３の電流−電圧変換回路は、抵抗を備えている、ことを特徴とする基準電圧回路。 First, second and third current-voltage conversion circuits;
A current mirror circuit for supplying current to the first, second, and third current-voltage conversion circuits;
Control means for controlling the predetermined output voltage of the first current-voltage conversion circuit and the predetermined output voltage of the second current-voltage conversion circuit to be equal to each other;
Have
The predetermined voltage of the third current-voltage conversion circuit is set as a reference voltage,
The first current-voltage conversion circuit includes a diode,
The second current-voltage conversion circuit includes a plurality of diodes connected in parallel, a resistor connected in parallel to the plurality of diodes, a resistor connected in series to a parallel circuit of the plurality of diodes and resistors, and A resistor connected in parallel to the parallel circuit and a series circuit of resistors,
The reference voltage circuit, wherein the third current-voltage conversion circuit includes a resistor. 第１、第２、及び第３の電流−電圧変換回路と、
前記第１、第２、及び第３の電流−電圧変換回路に電流をそれぞれ供給するカレントミラー回路と、
前記第１の電流−電圧変換回路の所定の出力電圧と前記第２の電流−電圧変換回路の所定の中間端子電圧とが互いに等しくなるように制御する制御手段と、
を有し、
前記第３の電流−電圧変換回路の所定の電圧を基準電圧とし、
前記第１の電流−電圧変換回路は、ダイオードを備え、
前記第２の電流−電圧変換回路は、並列接続された複数のダイオードと、該複数のダイオードに並列接続された抵抗と、該複数のダイオードと抵抗の並列回路に直列接続された抵抗と、さらに、該並列回路と抵抗の直列回路に抵抗が並列接続され、前記並列接続された抵抗より前記第２の電流−電圧変換回路の中間端子電圧を出力する構成とし、
前記第３の電流−電圧変換回路は、抵抗を備えている、ことを特徴とする基準電圧回路。 First, second and third current-voltage conversion circuits;
A current mirror circuit for supplying current to the first, second, and third current-voltage conversion circuits,
Control means for controlling the predetermined output voltage of the first current-voltage conversion circuit and the predetermined intermediate terminal voltage of the second current-voltage conversion circuit to be equal to each other;
Have
The predetermined voltage of the third current-voltage conversion circuit is set as a reference voltage,
The first current-voltage conversion circuit includes a diode,
The second current-voltage conversion circuit includes a plurality of diodes connected in parallel, a resistor connected in parallel to the plurality of diodes, a resistor connected in series to a parallel circuit of the plurality of diodes and resistors, and A resistor is connected in parallel to the series circuit of the parallel circuit and the resistor, and the intermediate terminal voltage of the second current-voltage conversion circuit is output from the parallel connected resistor.
The reference voltage circuit, wherein the third current-voltage conversion circuit includes a resistor. 前記制御手段は、前記第１及び第２の電流−電圧変換回路からの電圧を逆相入力端子と正相入力端子よりそれぞれ入力し、出力端子が、対応する前記カレントミラー回路の共通ゲートに接続された演算増幅器を含む、ことを特徴とする請求項１乃至４のいずれか一に記載の基準電圧回路。   The control means inputs voltages from the first and second current-voltage conversion circuits from a negative phase input terminal and a positive phase input terminal, respectively, and an output terminal is connected to a common gate of the corresponding current mirror circuit. 5. The reference voltage circuit according to claim 1, further comprising an operational amplifier. 前記制御手段は、対応する前記カレントミラー回路と前記電流−電圧変換回路間に配置されたカレントミラー回路を含む、ことを特徴とする請求項１乃至３のいずれか一に記載の基準電圧回路。   4. The reference voltage circuit according to claim 1, wherein the control unit includes a current mirror circuit arranged between the corresponding current mirror circuit and the current-voltage conversion circuit. 5. 前記ダイオードは、ダイオード接続されたバイポーラジャンクショントランジスタよりなる、ことを特徴とする請求項１乃至４のいずれか一に記載の基準電圧回路。   5. The reference voltage circuit according to claim 1, wherein the diode is a diode-connected bipolar junction transistor. 第１、第２のバイポーラトランジスタを含む非線形カレントミラー回路と、
前記非線形カレントミラー回路の出力に接続される第３のバイポーラトランジスタと、
出力抵抗と
前記非線形カレントミラー回路と、前記第３のバイポーラトランジスタと、前記出力抵抗とに電流をそれぞれ供給する線形カレントミラー回路と、
前記非線形カレントミラー回路の入力端子電圧と出力端子電圧とが互いに等しくなるように制御する制御手段としての演算増幅器と、
を有し、
前記出力抵抗の所定の端子電圧を基準電圧とする、ことを特徴とする基準電圧回路。 A non-linear current mirror circuit including first and second bipolar transistors;
A third bipolar transistor connected to the output of the nonlinear current mirror circuit;
An output resistor, a nonlinear current mirror circuit, a third bipolar transistor, and a linear current mirror circuit that supplies current to the output resistor,
An operational amplifier as a control means for controlling the input terminal voltage and the output terminal voltage of the nonlinear current mirror circuit to be equal to each other;
Have
A reference voltage circuit, wherein a predetermined terminal voltage of the output resistor is used as a reference voltage. 第１、第２のバイポーラトランジスタを含む非線形カレントミラー回路と、
出力抵抗と
前記非線形カレントミラー回路と前記出力抵抗とに電流をそれぞれ供給する線形カレントミラー回路と、
前記非線形カレントミラー回路の入力端子電圧と出力端子電圧とが互いに等しくなるように制御する制御手段としての演算増幅器と、
を有し、
前記出力抵抗の所定の端子電圧を基準電圧とする、ことを特徴とする基準電圧回路。 A non-linear current mirror circuit including first and second bipolar transistors;
An output resistor, a linear current mirror circuit that supplies current to the nonlinear current mirror circuit and the output resistor, respectively;
An operational amplifier as a control means for controlling the input terminal voltage and the output terminal voltage of the nonlinear current mirror circuit to be equal to each other;
Have
A reference voltage circuit, wherein a predetermined terminal voltage of the output resistor is used as a reference voltage. 第１、第２のバイポーラトランジスタを含む非線形カレントミラー回路と、
前記非線形カレントミラー回路の出力に接続される第３のバイポーラトランジスタと、
出力抵抗と
前記非線形カレントミラー回路と前記出力抵抗とに電流をそれぞれ供給する線形カレントミラー回路と、
を有し、
前記線形カレントミラー回路が、前記第３のバイポーラトランジスタの出力で駆動され、
前記出力抵抗の所定の端子電圧を基準電圧とする、ことを特徴とする基準電圧回路。 A non-linear current mirror circuit including first and second bipolar transistors;
A third bipolar transistor connected to the output of the nonlinear current mirror circuit;
An output resistor, a linear current mirror circuit that supplies current to the nonlinear current mirror circuit and the output resistor, respectively;
Have
The linear current mirror circuit is driven by the output of the third bipolar transistor;
A reference voltage circuit, wherein a predetermined terminal voltage of the output resistor is used as a reference voltage. 第１、第２のバイポーラトランジスタを含む非線形カレントミラー回路と、
出力抵抗と、
前記非線形カレントミラー回路と前記出力抵抗に電流をそれぞれ供給する線形カレントミラー回路と、
を有し、
前記線形カレントミラー回路は、前記非線形カレントミラー回路の出力電流で駆動されることで自己バイアスされ、
前記出力抵抗の所定の端子電圧を基準電圧とする、ことを特徴とする基準電圧回路。 A non-linear current mirror circuit including first and second bipolar transistors;
Output resistance,
A linear current mirror circuit that supplies current to the nonlinear current mirror circuit and the output resistor, respectively;
Have
The linear current mirror circuit is self-biased by being driven by the output current of the nonlinear current mirror circuit,
A reference voltage circuit, wherein a predetermined terminal voltage of the output resistor is used as a reference voltage. 第１、第２のバイポーラトランジスタを含む非線形カレントミラー回路と、
出力抵抗と
前記非線形カレントミラー回路に電流を供給する線形カレントミラー回路と、
を有し、
前記線形カレントミラー回路は、
前記非線形カレントミラー回路の出力電流で駆動されることで自己バイアスされ、前記出力抵抗を介して接地され、
前記出力抵抗の端子電圧を基準電圧とする、ことを特徴とする基準電圧回路。 A non-linear current mirror circuit including first and second bipolar transistors;
An output resistor and a linear current mirror circuit for supplying current to the nonlinear current mirror circuit;
Have
The linear current mirror circuit is:
It is self-biased by being driven by the output current of the nonlinear current mirror circuit, and is grounded through the output resistor,
A reference voltage circuit, wherein a terminal voltage of the output resistor is used as a reference voltage. 第１、第２、及び第３の電流−電圧変換回路と、
前記第１、及び第２の電流−電圧変換回路に電流をそれぞれ供給するカレントミラー回路と、
前記第１の電流−電圧変換回路の所定の出力電圧と前記第２の電流−電圧変換回路の所定の出力電圧とが互いに等しくなるように制御する制御手段と、
を有し、
前記第１、第２の電流−電圧変換回路に直列接続されて接地される前記第３の電流−電圧変換回路の端子電圧を基準電圧とし、
前記第１の電流−電圧変換回路は、ダイオード、あるいは、ダイオードと抵抗の組み合わせを備え、
前記第２の電流−電圧変換回路は、並列接続された複数のダイオードと抵抗の組み合わせを備え、
前記第３の電流−電圧変換回路は、抵抗を備えている、ことを特徴とする基準電圧回路。 First, second and third current-voltage conversion circuits;
A current mirror circuit for supplying current to the first and second current-voltage conversion circuits,
Control means for controlling the predetermined output voltage of the first current-voltage conversion circuit and the predetermined output voltage of the second current-voltage conversion circuit to be equal to each other;
Have
The terminal voltage of the third current-voltage conversion circuit connected in series to the first and second current-voltage conversion circuits and grounded is used as a reference voltage,
The first current-voltage conversion circuit includes a diode or a combination of a diode and a resistor,
The second current-voltage conversion circuit includes a combination of a plurality of diodes and resistors connected in parallel,
The reference voltage circuit, wherein the third current-voltage conversion circuit includes a resistor. 第１、第２、及び第３の電流−電圧変換回路と、
前記第１、及び第２の電流−電圧変換回路に電流をそれぞれ供給する第１のカレントミラー回路と、
前記第１のカレントミラー回路を自己バイアスする第２のカレントミラー回路と
を有し、
前記第１、第２の電流−電圧変換回路に直列接続されて接地される前記第３の電流−電圧変換回路の端子電圧を基準電圧とし、
前記第１の電流−電圧変換回路は、ダイオード、あるいは、ダイオードと抵抗の組み合わせを備え、
前記第２の電流−電圧変換回路は、並列接続された複数のダイオードと抵抗の組み合わせを備え、
前記第３の電流−電圧変換回路は、抵抗を備えている、ことを特徴とする基準電圧回路。 First, second and third current-voltage conversion circuits;
A first current mirror circuit for supplying current to the first and second current-voltage conversion circuits,
A second current mirror circuit for self-biasing the first current mirror circuit;
The terminal voltage of the third current-voltage conversion circuit connected in series to the first and second current-voltage conversion circuits and grounded is used as a reference voltage,
The first current-voltage conversion circuit includes a diode or a combination of a diode and a resistor,
The second current-voltage conversion circuit includes a combination of a plurality of diodes and resistors connected in parallel,
The reference voltage circuit, wherein the third current-voltage conversion circuit includes a resistor. 第１、第２、第３、第４、及び第５の電流−電圧変換回路と、
前記第１、及び第２の電流−電圧変換回路に電流をそれぞれ供給する第１、第２のトランジスタは、それぞれのゲートが共通接続されて第１のカレントミラー回路を構成し、
前記第１のトランジスタに流れる電流を第３のトランジスタに流し込む第２カレントミラー回路と、
前記第２のトランジスタに流れる電流を第４のトランジスタに流し込む第３カレントミラー回路と、
前記第３、第４のトランジスタからそれぞれ電流が供給される第４、第５の電流−電圧変換回路と
を有し、
前記第３、第４のトランジスタは、それぞれゲートが共通接続されて第４のカレントミラー回路を構成し、
前記第３のトランジスタのドレインは前記第１、第２のトランジスタの共通ゲートに接続され、
前記第１、第２、第４、第５の電流−電圧変換回路に直列接続されて接地される前記第３の電流−電圧変換回路の端子電圧を基準電圧とし、
前記第１の電流−電圧変換回路は、ダイオード、又は、ダイオードと抵抗の組み合わせを備え、
前記第２の電流−電圧変換回路は、並列接続された複数のダイオードと抵抗の組み合わせを備え、
前記第３の電流−電圧変換回路は、抵抗を備え、
前記第４、第５の電流−電圧変換回路は、前記第１の電流−電圧変換回路と同一構成とされる、ことを特徴とする基準電圧回路。 First, second, third, fourth, and fifth current-voltage conversion circuits;
The first and second transistors that supply currents to the first and second current-voltage conversion circuits, respectively, have gates connected in common to form a first current mirror circuit,
A second current mirror circuit for flowing a current flowing through the first transistor into a third transistor;
A third current mirror circuit for flowing a current flowing through the second transistor into the fourth transistor;
And fourth and fifth current-voltage conversion circuits to which current is supplied from the third and fourth transistors, respectively.
Each of the third and fourth transistors has a gate commonly connected to form a fourth current mirror circuit,
A drain of the third transistor is connected to a common gate of the first and second transistors;
The terminal voltage of the third current-voltage conversion circuit connected in series to the first, second, fourth, and fifth current-voltage conversion circuits and grounded is used as a reference voltage,
The first current-voltage conversion circuit includes a diode or a combination of a diode and a resistor,
The second current-voltage conversion circuit includes a combination of a plurality of diodes and resistors connected in parallel,
The third current-voltage conversion circuit includes a resistor,
The reference voltage circuit, wherein the fourth and fifth current-voltage conversion circuits have the same configuration as the first current-voltage conversion circuit. 第１、第２、第３、及び第４の電流−電圧変換回路と、
前記第１、第２、及び第３の電流−電圧変換回路に電流をそれぞれ供給する第１、第２、第３のトランジスタは、それぞれのゲートが共通接続されて第１のカレントミラー回路を構成し、
前記第１、第２のトランジスタを自己バイアスする第２のカレントミラー回路を有し、
前記第２のカレントミラー回路の出力信号で制御され、前記第３のトランジスタにカスコード接続される第４のトランジスタを有し、
前記第２のカレントミラー回路は非線形カレントミラー回路（逆ワイドラーカレントミラー回路）を備え、
前記第１、第２、第４の電流−電圧変換回路に直列接続されて接地される前記第３の電流−電圧変換回路の端子電圧を基準電圧とし、
前記第１の電流−電圧変換回路は、ダイオード、あるいはダイオードと抵抗の組み合わせを備え、
前記第２の電流−電圧変換回路は、並列接続された複数のダイオードと抵抗の組み合わせを備え、
前記第３の電流−電圧変換回路は、抵抗を備え、
前記第４の電流−電圧変換回路は、前記第１の電流−電圧変換回路と同一構成である、ことを特徴とする基準電圧回路。 First, second, third and fourth current-voltage conversion circuits;
The first, second, and third transistors that supply currents to the first, second, and third current-voltage conversion circuits, respectively, have their gates commonly connected to form a first current mirror circuit. And
A second current mirror circuit for self-biasing the first and second transistors;
A fourth transistor controlled by an output signal of the second current mirror circuit and cascode-connected to the third transistor;
The second current mirror circuit includes a non-linear current mirror circuit (inverse Wideler current mirror circuit),
The terminal voltage of the third current-voltage conversion circuit connected in series to the first, second, and fourth current-voltage conversion circuits and grounded is used as a reference voltage,
The first current-voltage conversion circuit includes a diode or a combination of a diode and a resistor,
The second current-voltage conversion circuit includes a combination of a plurality of diodes and resistors connected in parallel,
The third current-voltage conversion circuit includes a resistor,
4. The reference voltage circuit according to claim 1, wherein the fourth current-voltage conversion circuit has the same configuration as the first current-voltage conversion circuit. 第１、第２のバイポーラトランジスタを含む非線形カレントミラー回路と、
前記非線形カレントミラー回路の出力に接続される第３のバイポーラトランジスタと、
逆相入力端子と正相入力端子がそれぞれ前記非線形カレントミラー回路の入力端子と出力端子に接続された演算増幅器と、
出力抵抗と、
前記非線形カレントミラー回路に電流を供給する線形カレントミラー回路と、
を有し、
前記線形カレントミラー回路が前記非線形カレントミラー回路の出力電流で駆動されることで自己バイアスされ、
前記演算増幅器は、その出力で前記線形カレントミラー回路を制御して、前記非線形カレントミラー回路の入力端子電圧と出力端子電圧が等しくなるように動作し、
前記非線形カレントミラー回路と前記第３のバイポーラトランジスタに流れる電流が前記出力抵抗を介して流れ、
前記出力抵抗の所定の端子電圧を基準電圧とする、ことを特徴とする基準電圧回路。 A non-linear current mirror circuit including first and second bipolar transistors;
A third bipolar transistor connected to the output of the nonlinear current mirror circuit;
An operational amplifier in which a negative phase input terminal and a positive phase input terminal are respectively connected to an input terminal and an output terminal of the nonlinear current mirror circuit;
Output resistance,
A linear current mirror circuit for supplying current to the nonlinear current mirror circuit;
Have
The linear current mirror circuit is self-biased by being driven by the output current of the nonlinear current mirror circuit,
The operational amplifier controls the linear current mirror circuit with its output, and operates so that the input terminal voltage and the output terminal voltage of the nonlinear current mirror circuit become equal,
A current flowing through the nonlinear current mirror circuit and the third bipolar transistor flows through the output resistor;
A reference voltage circuit, wherein a predetermined terminal voltage of the output resistor is used as a reference voltage. 第１、第２のバイポーラトランジスタを含む非線形カレントミラー回路と、
前記非線形カレントミラー回路の出力に接続される第３のバイポーラトランジスタと、
出力抵抗と、
前記第３のバイポーラトランジスタに流れる電流に比例するか、あるいは等しい電流を前記非線形カレントミラー回路に供給する線形カレントミラー回路と、
を有し、
前記線形カレントミラー回路が前記非線形カレントミラー回路の出力電流で駆動されることで自己バイアスされ、
前記非線形カレントミラー回路と前記第３のバイポーラトランジスタに流れる電流が前記出力抵抗を介して流れ、前記出力抵抗の所定の端子電圧を基準電圧とする、ことを特徴とする基準電圧回路。 A non-linear current mirror circuit including first and second bipolar transistors;
A third bipolar transistor connected to the output of the nonlinear current mirror circuit;
Output resistance,
A linear current mirror circuit that supplies a current that is proportional to or equal to the current flowing through the third bipolar transistor to the nonlinear current mirror circuit;
Have
The linear current mirror circuit is self-biased by being driven by the output current of the nonlinear current mirror circuit,
A reference voltage circuit, wherein a current flowing through the nonlinear current mirror circuit and the third bipolar transistor flows through the output resistor, and a predetermined terminal voltage of the output resistor is used as a reference voltage. エミッタ面積比が１：Ｎ（Ｎ＞０）の第１、第２のバイポーラトランジスタのベースが共通接続されて出力端子を構成し、
前記第２のバイポーラトランジスタのベースとコレクタが共通接続され、ベースとエミッタ間には第１の抵抗が挿入され、
前記第１のバイポーラトランジスタのエミッタと前記第２のバイポーラトランジスタのエミッタ間には第２の抵抗が挿入され、
前記第１のバイポーラトランジスタのエミッタは第３の抵抗を介して接地され、
前記第１、第２のバイポーラトランジスタがカレントミラー回路により自己バイアスされる、ことを特徴とする基準電圧回路。 The bases of the first and second bipolar transistors having an emitter area ratio of 1: N (N> 0) are commonly connected to form an output terminal,
The base and collector of the second bipolar transistor are connected in common, and a first resistor is inserted between the base and emitter,
A second resistor is inserted between the emitter of the first bipolar transistor and the emitter of the second bipolar transistor;
The emitter of the first bipolar transistor is grounded via a third resistor;
The reference voltage circuit, wherein the first and second bipolar transistors are self-biased by a current mirror circuit. 第１のダイオードと
並列接続された複数のダイオードからなる第２のダイオードと
前記第２のダイオードに並列接続される第１の抵抗と
前記第２のダイオードと前記第１の抵抗に直列接続される第２の抵抗と
第３の抵抗と第３のダイオードが直列接続されてなる出力回路と
前記第１のダイオードと前記第２のダイオードと前記第１および第２の抵抗と前記出力回路に電流を供給する線形カレントミラー回路と、
前記第１のダイオード端子電圧と前記第２のダイオードと前記第１、および第２の抵抗の端子電圧とが互いに等しくなるように制御する制御手段としての演算増幅器と、
を有し、
前記出力回路の所定の端子電圧を基準電圧とする、ことを特徴とする基準電圧回路。 A second diode composed of a plurality of diodes connected in parallel to the first diode; a first resistor connected in parallel to the second diode; and a series connection to the second diode and the first resistor. An output circuit in which a second resistor, a third resistor, and a third diode are connected in series; a current to the first diode, the second diode, the first and second resistors, and the output circuit; A linear current mirror circuit to be supplied;
An operational amplifier as control means for controlling the first diode terminal voltage, the second diode, and the terminal voltages of the first and second resistors to be equal to each other;
Have
A reference voltage circuit, wherein a predetermined terminal voltage of the output circuit is used as a reference voltage. 第１のダイオードと
並列接続された複数のダイオードからなる第２のダイオードと
前記第２のダイオードに並列接続される第１の抵抗と
前記第２のダイオードと前記第１の抵抗に直列接続される第２の抵抗と
第３の抵抗と第３のダイオードが直列接続され、さらに第４の抵抗は並列接続されてなる出力回路と
前記第１のダイオードと前記第２のダイオードと前記第１、および第２の抵抗と前記出力回路に電流を供給する線形カレントミラー回路と、
前記第１のダイオード端子電圧と前記第２のダイオードと前記第１、および第２の抵抗の端子電圧とが互いに等しくなるように制御する制御手段としての演算増幅器と、
を有し、
前記出力回路の所定の端子電圧を基準電圧とする、ことを特徴とする基準電圧回路。 A second diode composed of a plurality of diodes connected in parallel to the first diode; a first resistor connected in parallel to the second diode; and a series connection to the second diode and the first resistor. An output circuit in which a second resistor, a third resistor, and a third diode are connected in series, and a fourth resistor is connected in parallel, the first diode, the second diode, the first, and A second resistor and a linear current mirror circuit for supplying current to the output circuit;
An operational amplifier as control means for controlling the first diode terminal voltage, the second diode, and the terminal voltages of the first and second resistors to be equal to each other;
Have
A reference voltage circuit, wherein a predetermined terminal voltage of the output circuit is used as a reference voltage. 第１のダイオードと
並列接続された複数のダイオードからなる第２のダイオードと
前記第２のダイオードに並列接続される第１の抵抗と
前記第２のダイオードと前記第１の抵抗に直列接続される第２の抵抗と
前記第１のダイオードに直列接続される第３の抵抗と前記第２のダイオードと前記第１、および第２の抵抗に直列接続される第４の抵抗と
前記第３と第４の抵抗に出力が接続され、前記第１のダイオード端子電圧と前記第２のダイオードと前記第１、および第２の抵抗の端子電圧とが互いに等しくなるように制御する制御手段としての演算増幅器と、
を有し、
前記演算増幅器の出力電圧を基準電圧とする、ことを特徴とする基準電圧回路。 A second diode composed of a plurality of diodes connected in parallel to the first diode; a first resistor connected in parallel to the second diode; and a series connection to the second diode and the first resistor. A second resistor, a third resistor connected in series to the first diode, a second resistor, a fourth resistor connected in series to the first and second resistors, the third and second 4 is an operational amplifier as a control means for controlling the output of the first diode terminal voltage, the second diode, and the terminal voltages of the first and second resistors to be equal to each other. When,
Have
A reference voltage circuit characterized in that an output voltage of the operational amplifier is used as a reference voltage. エミッタ面積比が１：Ｎ（Ｎ＞０）の第１、第２のバイポーラトランジスタと、
カレントミラー回路と、
を備え、
前記第１、第２のバイポーラトランジスタのエミッタが共通接続されて定電流源で駆動され、
前記第１のバイポーラトランジスタのベースは第１、第２の抵抗によりエミッタと接地間の分圧電圧が印加され、
前記第２のバイポーラトランジスタのベースとコレクタは共通接続されて出力端子を構成し、ベースとエミッタ間には第３の抵抗が挿入され、
前記第１、第２のバイポーラトランジスタは前記カレントミラー回路に自己バイアスされることを特徴とする基準電圧回路。 First and second bipolar transistors having an emitter area ratio of 1: N (N>0);
A current mirror circuit;
With
The emitters of the first and second bipolar transistors are connected in common and driven by a constant current source;
A divided voltage between the emitter and the ground is applied to the base of the first bipolar transistor by the first and second resistors,
The base and collector of the second bipolar transistor are connected in common to form an output terminal, and a third resistor is inserted between the base and the emitter,
The reference voltage circuit, wherein the first and second bipolar transistors are self-biased by the current mirror circuit. 前記カレントミラー回路は、前記第１のバイポーラトランジスタのコレクタにドレインとゲートが接続される第１のMOSトランジスタと、
前記第２のバイポーラトランジスタのコレクタにドレインが接続されゲートが前記第１のMOSトランジスタのゲートに接続される第２のMOSトランジスタと、
を備え、
前記第１のMOSトランジスタと前記第２のMOSトランジスタのゲートW/Lの比が１：K（ただし、K>１）である、ことを特徴とする請求項２３記載の基準電圧回路。 The current mirror circuit includes a first MOS transistor having a drain and a gate connected to a collector of the first bipolar transistor;
A second MOS transistor having a drain connected to the collector of the second bipolar transistor and a gate connected to the gate of the first MOS transistor;
With
24. The reference voltage circuit according to claim 23, wherein a ratio of the gate W / L of the first MOS transistor to the second MOS transistor is 1: K (where K> 1). 前記非線形カレントミラー回路において、
前記第１のバイポーラトランジスタのコレクタとベースが接続され、ベースとエミッタ間に第１の抵抗が接続され、エミッタは第２の抵抗を介して接地され、
前記第２のバイポーラトランジスタのベースは前記第１のバイポーラトランジスタのベースに接続され、エミッタは接地され、
前記第１、第２のバイポーラトランジスタのエミッタ面積比はN：１とされ、
前記第１、第２のバイポーラトランジスタのコレクタが前記非線形カレントミラー回路の入力端子と出力端子をそれぞれ構成する、ことを特徴とする請求項８乃至１２のいずれか一に記載の基準電圧回路。 In the nonlinear current mirror circuit,
A collector and a base of the first bipolar transistor are connected, a first resistor is connected between the base and the emitter, and the emitter is grounded via a second resistor;
The base of the second bipolar transistor is connected to the base of the first bipolar transistor, the emitter is grounded,
The emitter area ratio of the first and second bipolar transistors is N: 1,
13. The reference voltage circuit according to claim 8, wherein collectors of the first and second bipolar transistors respectively constitute an input terminal and an output terminal of the nonlinear current mirror circuit. 前記非線形カレントミラー回路において、
前記第１のバイポーラトランジスタのコレクタとベースが接続され、エミッタは直列接続された第１の抵抗と第２の抵抗を介して接地され、ベースと、前記第１の抵抗と第２の抵抗の接続点の間に第３の抵抗が接続され、
前記第２のバイポーラトランジスタのベースは前記第１のバイポーラトランジスタのベースに接続され、エミッタは接地され、
前記第１、第２のバイポーラトランジスタのエミッタ面積比はN：１とされ、
前記第１、第２のバイポーラトランジスタのコレクタが前記非線形カレントミラー回路の入力端子と出力端子をそれぞれ構成する、ことを特徴とする請求項８乃至１２のいずれか一に記載の基準電圧回路。 In the nonlinear current mirror circuit,
The collector and base of the first bipolar transistor are connected, the emitter is grounded via a first resistor and a second resistor connected in series, and the base is connected to the first resistor and the second resistor. A third resistor is connected between the points,
The base of the second bipolar transistor is connected to the base of the first bipolar transistor, the emitter is grounded,
The emitter area ratio of the first and second bipolar transistors is N: 1,
13. The reference voltage circuit according to claim 8, wherein collectors of the first and second bipolar transistors respectively constitute an input terminal and an output terminal of the nonlinear current mirror circuit. 前記非線形カレントミラー回路において、
前記第１のバイポーラトランジスタのコレクタとベースが接続され、ベースとエミッタ間に第１の抵抗が接続され、エミッタは第２の抵抗を介して接地され、さらにコレクタは第３の抵抗を介して接地され、
前記第２のバイポーラトランジスタのベースは前記第１のバイポーラトランジスタのベースに接続され、エミッタは接地され、
前記第１、第２のバイポーラトランジスタのエミッタ面積比はN：１とされ、
前記第１、第２のバイポーラトランジスタのコレクタが前記非線形カレントミラー回路の入力端子と出力端子をそれぞれ構成する、ことを特徴とする請求項８乃至１２のいずれか一に記載の基準電圧回路。 In the nonlinear current mirror circuit,
The collector and base of the first bipolar transistor are connected, a first resistor is connected between the base and emitter, the emitter is grounded via a second resistor, and the collector is grounded via a third resistor. And
The base of the second bipolar transistor is connected to the base of the first bipolar transistor, the emitter is grounded,
The emitter area ratio of the first and second bipolar transistors is N: 1,
13. The reference voltage circuit according to claim 8, wherein collectors of the first and second bipolar transistors respectively constitute an input terminal and an output terminal of the nonlinear current mirror circuit. 前記非線形カレントミラー回路において、
前記第１のバイポーラトランジスタのコレクタとベースが接続され、ベースとエミッタ間に第１の抵抗が接続され、エミッタは第２の抵抗を介して接地され、
前記第２のバイポーラトランジスタのベースは前記第１のバイポーラトランジスタのベースに接続され、エミッタは接地され、コレクタは第３の抵抗を介して接地され、
前記第１、第２のバイポーラトランジスタのエミッタ面積比はN：１とされ、
前記第１、第２のバイポーラトランジスタのコレクタが前記非線形カレントミラー回路の入力端子と出力端子をそれぞれ構成する、ことを特徴とする請求項９記載の基準電圧回路。 In the nonlinear current mirror circuit,
A collector and a base of the first bipolar transistor are connected, a first resistor is connected between the base and the emitter, and the emitter is grounded via a second resistor;
The base of the second bipolar transistor is connected to the base of the first bipolar transistor, the emitter is grounded, the collector is grounded via a third resistor,
The emitter area ratio of the first and second bipolar transistors is N: 1,
10. The reference voltage circuit according to claim 9, wherein collectors of the first and second bipolar transistors respectively constitute an input terminal and an output terminal of the nonlinear current mirror circuit. 前記非線形カレントミラー回路において、
前記第１のバイポーラトランジスタのコレクタとベースが接続され、ベースとエミッタ間に第１の抵抗が接続され、エミッタは第２の抵抗を介して接地され、
前記第２のバイポーラトランジスタのベースは前記第１のバイポーラトランジスタのベースに接続され、エミッタは第３の抵抗を介して接地され、コレクタとエミッタ間に第４の抵抗が接続され、
前記第１、第２のバイポーラトランジスタのエミッタ面積比はN：１とされ、
前記第１、第２のバイポーラトランジスタのコレクタが前記非線形カレントミラー回路の入力端子と出力端子をそれぞれ構成する、ことを特徴とする請求項９記載の基準電圧回路。 In the nonlinear current mirror circuit,
A collector and a base of the first bipolar transistor are connected, a first resistor is connected between the base and the emitter, and the emitter is grounded via a second resistor;
The base of the second bipolar transistor is connected to the base of the first bipolar transistor, the emitter is grounded via a third resistor, and a fourth resistor is connected between the collector and the emitter,
The emitter area ratio of the first and second bipolar transistors is N: 1,
10. The reference voltage circuit according to claim 9, wherein collectors of the first and second bipolar transistors respectively constitute an input terminal and an output terminal of the nonlinear current mirror circuit. 前記非線形カレントミラー回路において、
前記第１のバイポーラトランジスタのコレクタとベースが接続され、ベースとエミッタ間に第１の抵抗が接続され、エミッタは第２の抵抗を介して接地され、さらにコレクタは第３の抵抗を介して接地され、
前記第２のバイポーラトランジスタのベースは前記第１のバイポーラトランジスタのベースに接続され、エミッタは接地され、コレクタは第４の抵抗を介して接地され、
前記第１、第２のバイポーラトランジスタのエミッタ面積比はN：１とされ、
前記第１、第２のバイポーラトランジスタのコレクタが前記非線形カレントミラー回路の入力端子と出力端子をそれぞれ構成する、ことを特徴とする請求項９記載の基準電圧回路。 In the nonlinear current mirror circuit,
The collector and base of the first bipolar transistor are connected, a first resistor is connected between the base and emitter, the emitter is grounded via a second resistor, and the collector is grounded via a third resistor. And
The base of the second bipolar transistor is connected to the base of the first bipolar transistor, the emitter is grounded, the collector is grounded via a fourth resistor,
The emitter area ratio of the first and second bipolar transistors is N: 1,
10. The reference voltage circuit according to claim 9, wherein collectors of the first and second bipolar transistors respectively constitute an input terminal and an output terminal of the nonlinear current mirror circuit. 前記非線形カレントミラー回路において、
前記第１のバイポーラトランジスタのコレクタとベースが接続され、ベースとエミッタ間に第１の抵抗が接続され、エミッタは第２の抵抗を介して接地され、さらにコレクタは第３の抵抗を介して接地され、
前記第２のバイポーラトランジスタのベースは前記第１のバイポーラトランジスタのベースに接続され、エミッタは第４の抵抗を介して接地され、コレクタとエミッタ間に第５の抵抗が接続され、
前記第１、第２のバイポーラトランジスタのエミッタ面積比はN：１とされ、
前記第１、第２のバイポーラトランジスタのコレクタが前記非線形カレントミラー回路の入力端子と出力端子をそれぞれ構成する、ことを特徴とする請求項８又は１０記載の基準電圧回路。 In the nonlinear current mirror circuit,
The collector and base of the first bipolar transistor are connected, a first resistor is connected between the base and emitter, the emitter is grounded via a second resistor, and the collector is grounded via a third resistor. And
The base of the second bipolar transistor is connected to the base of the first bipolar transistor, the emitter is grounded via a fourth resistor, and a fifth resistor is connected between the collector and the emitter,
The emitter area ratio of the first and second bipolar transistors is N: 1,
11. The reference voltage circuit according to claim 8, wherein collectors of the first and second bipolar transistors respectively constitute an input terminal and an output terminal of the nonlinear current mirror circuit. 前記非線形カレントミラー回路において、
前記第１のバイポーラトランジスタのエミッタは接地され、コレクタは前記第２のバイポーラトランジスタのベースに接続されるとともに、第１の抵抗の一端に接続され、
前記第１の抵抗の他端は前記第１のバイポーラトランジスタのベースに接続され、
前記第２のバイポーラトランジスタのエミッタは接地され、
前記第１、第２のバイポーラトランジスタのエミッタ面積比は１：Nとされ、
前記第１の抵抗の他端と前記第２のバイポーラトランジスタのコレクタが前記非線形カレントミラー回路の入力端子と出力端子をそれぞれ構成する、ことを特徴とする請求項８乃至１２のいずれか一に記載の基準電圧回路。 In the nonlinear current mirror circuit,
The emitter of the first bipolar transistor is grounded, the collector is connected to the base of the second bipolar transistor, and is connected to one end of the first resistor,
The other end of the first resistor is connected to the base of the first bipolar transistor;
The emitter of the second bipolar transistor is grounded;
The emitter area ratio of the first and second bipolar transistors is 1: N.
The other end of the first resistor and the collector of the second bipolar transistor constitute an input terminal and an output terminal of the nonlinear current mirror circuit, respectively. Reference voltage circuit. 前記第２のバイポーラトランジスタのコレクタは第２の抵抗を介して接地される、ことを特徴とする請求項３２に記載の基準電圧回路。   The reference voltage circuit according to claim 32, wherein a collector of the second bipolar transistor is grounded through a second resistor. 前記第１のバイポーラトランジスタのベースは第２の抵抗を介して接地され、前記第２のバイポーラトランジスタのコレクタは第３の抵抗を介して接地される、ことを特徴とする請求項３２に記載の基準電圧回路。   33. The base of claim 32, wherein the base of the first bipolar transistor is grounded through a second resistor, and the collector of the second bipolar transistor is grounded through a third resistor. Reference voltage circuit. 前記第１のバイポーラトランジスタのコレクタは第２の抵抗を介して接地され、前記第２のバイポーラトランジスタのコレクタは第３の抵抗を介して接地される、ことを特徴とする請求項３２に記載の基準電圧回路。   33. The collector of claim 32, wherein the collector of the first bipolar transistor is grounded through a second resistor, and the collector of the second bipolar transistor is grounded through a third resistor. Reference voltage circuit. 前記非線形カレントミラー回路において、
前記第１のバイポーラトランジスタのコレクタとベースが接続され、ベースとエミッタ間に第１の抵抗が接続され、エミッタは第２の抵抗を介して接地され、
前記第２のバイポーラトランジスタのベースは前記第１のバイポーラトランジスタのベースに接続され、エミッタは第３の抵抗を介して接地され、コレクタとエミッタ間に第４の抵抗が接続され、
前記第１、第２のバイポーラトランジスタのエミッタ面積比はN：１とされ、
前記第１、第２のバイポーラトランジスタのコレクタが前記非線形カレントミラー回路の入力端子と出力端子をそれぞれ構成する、ことを特徴とする請求項１０に記載の基準電圧回路。 In the nonlinear current mirror circuit,
A collector and a base of the first bipolar transistor are connected, a first resistor is connected between the base and the emitter, and the emitter is grounded via a second resistor;
The base of the second bipolar transistor is connected to the base of the first bipolar transistor, the emitter is grounded via a third resistor, and a fourth resistor is connected between the collector and the emitter,
The emitter area ratio of the first and second bipolar transistors is N: 1,
11. The reference voltage circuit according to claim 10, wherein collectors of the first and second bipolar transistors respectively constitute an input terminal and an output terminal of the nonlinear current mirror circuit. 前記非線形カレントミラー回路において、
前記第１のバイポーラトランジスタのコレクタとベースが接続され、ベースとエミッタ間に第１の抵抗が接続され、エミッタは第２の抵抗を介して接地され、さらにコレクタは第３の抵抗を介して接地され、
前記第２のバイポーラトランジスタのベースは前記第１のバイポーラトランジスタのベースに接続され、エミッタは第４の抵抗を介して接地され、コレクタとエミッタ間に第５の抵抗が接続され、
前記第１、第２のバイポーラトランジスタのエミッタ面積比はN：１とされ、
前記第１、第２のバイポーラトランジスタのコレクタが前記非線形カレントミラー回路の入力端子と出力端子をそれぞれ構成する、ことを特徴とする請求項１０に記載の基準電圧回路。 In the nonlinear current mirror circuit,
The collector and base of the first bipolar transistor are connected, a first resistor is connected between the base and emitter, the emitter is grounded via a second resistor, and the collector is grounded via a third resistor. And
The base of the second bipolar transistor is connected to the base of the first bipolar transistor, the emitter is grounded via a fourth resistor, and a fifth resistor is connected between the collector and the emitter,
The emitter area ratio of the first and second bipolar transistors is N: 1,
11. The reference voltage circuit according to claim 10, wherein collectors of the first and second bipolar transistors respectively constitute an input terminal and an output terminal of the nonlinear current mirror circuit. 前記第２のバイポーラトランジスタのコレクタは第６の抵抗を介して接地される、ことを特徴とする請求項３７に記載の基準電圧回路。   38. The reference voltage circuit according to claim 37, wherein a collector of the second bipolar transistor is grounded through a sixth resistor. 前記非線形カレントミラー回路において、
前記第１のバイポーラトランジスタのコレクタとベースが接続され、ベースとエミッタ間に第１の抵抗が接続され、エミッタは第２の抵抗を介して前記出力抵抗の一端に接続され、
前記第２のバイポーラトランジスタのベースは前記第１のバイポーラトランジスタのベースに接続され、エミッタは前記出力抵抗の一端に接続され、
前記第１、第２のバイポーラトランジスタのエミッタ面積比はN：１とされ、
前記第１、第２のバイポーラトランジスタのコレクタが前記非線形カレントミラー回路の入力端子と出力端子をそれぞれ構成する、ことを特徴とする請求項１７又は１８に記載の基準電圧回路。 In the nonlinear current mirror circuit,
A collector and a base of the first bipolar transistor are connected; a first resistor is connected between the base and the emitter; an emitter is connected to one end of the output resistor via a second resistor;
The base of the second bipolar transistor is connected to the base of the first bipolar transistor, the emitter is connected to one end of the output resistor,
The emitter area ratio of the first and second bipolar transistors is N: 1,
19. The reference voltage circuit according to claim 17, wherein collectors of the first and second bipolar transistors respectively constitute an input terminal and an output terminal of the nonlinear current mirror circuit. 前記非線形カレントミラー回路において、
前記第１のバイポーラトランジスタのコレクタとベースが接続され、エミッタは直列接続された第１の抵抗と第２の抵抗を介して前記出力抵抗の一端に接続され、ベースと、前記第１の抵抗と第２の抵抗の接続点の間に第３の抵抗が接続され、
前記第２のバイポーラトランジスタのベースは前記第１のバイポーラトランジスタのベースに接続され、エミッタは前記出力抵抗の一端に接続され、
前記第１、第２のバイポーラトランジスタのエミッタ面積比はN：１とされ、
前記第１、第２のバイポーラトランジスタのコレクタが前記非線形カレントミラー回路の入力端子と出力端子をそれぞれ構成する、ことを特徴とする請求項１７又は１８に記載の基準電圧回路。 In the nonlinear current mirror circuit,
The collector and base of the first bipolar transistor are connected, the emitter is connected to one end of the output resistor via a first resistor and a second resistor connected in series, and the base, the first resistor, A third resistor is connected between the connection points of the second resistors,
The base of the second bipolar transistor is connected to the base of the first bipolar transistor, the emitter is connected to one end of the output resistor,
The emitter area ratio of the first and second bipolar transistors is N: 1,
19. The reference voltage circuit according to claim 17, wherein collectors of the first and second bipolar transistors respectively constitute an input terminal and an output terminal of the nonlinear current mirror circuit. 前記非線形カレントミラー回路において、
前記第１のバイポーラトランジスタのコレクタとベースが接続され、ベースとエミッタ間に第１の抵抗が接続され、エミッタは第２の抵抗を介して前記出力抵抗の一端に接続され、さらにコレクタは第３の抵抗を介して前記出力抵抗の一端に接続され、
前記第２のバイポーラトランジスタのベースは前記第１のバイポーラトランジスタのベースに接続され、エミッタは前記出力抵抗の一端に接続され、
前記第１、第２のバイポーラトランジスタのエミッタ面積比はN：１とされ、
前記第１、第２のバイポーラトランジスタのコレクタが前記非線形カレントミラー回路の入力端子と出力端子をそれぞれ構成する、ことを特徴とする請求項１７又は１８に記載の基準電圧回路。 In the nonlinear current mirror circuit,
The collector and base of the first bipolar transistor are connected, a first resistor is connected between the base and emitter, the emitter is connected to one end of the output resistor via a second resistor, and the collector is third Is connected to one end of the output resistor via a resistor of
The base of the second bipolar transistor is connected to the base of the first bipolar transistor, the emitter is connected to one end of the output resistor,
The emitter area ratio of the first and second bipolar transistors is N: 1,
19. The reference voltage circuit according to claim 17, wherein collectors of the first and second bipolar transistors respectively constitute an input terminal and an output terminal of the nonlinear current mirror circuit. 前記非線形カレントミラー回路において、
前記第１のバイポーラトランジスタのエミッタは前記出力抵抗の一端に接続され、コレクタは前記第２のバイポーラトランジスタのベースに接続されるとともに、第１の抵抗の一端に接続され、
前記第１の抵抗の他端は前記第１のバイポーラトランジスタのベースに接続され、
前記第２のバイポーラトランジスタのエミッタは前記出力抵抗の一端に接続され、
前記第１、第２のバイポーラトランジスタのエミッタ面積比は１：Nとされ、
前記第１の抵抗の他端と前記第２のバイポーラトランジスタのコレクタが前記非線形カレントミラー回路の入力端子と出力端子をそれぞれ構成することを特徴とする請求項１７又は１８に記載の基準電圧回路。 In the nonlinear current mirror circuit,
The emitter of the first bipolar transistor is connected to one end of the output resistor, the collector is connected to the base of the second bipolar transistor, and is connected to one end of the first resistor,
The other end of the first resistor is connected to the base of the first bipolar transistor;
An emitter of the second bipolar transistor is connected to one end of the output resistor;
The emitter area ratio of the first and second bipolar transistors is 1: N.
19. The reference voltage circuit according to claim 17, wherein the other end of the first resistor and the collector of the second bipolar transistor constitute an input terminal and an output terminal of the nonlinear current mirror circuit, respectively. 前記第１のバイポーラトランジスタのベースは第２の抵抗を介して前記出力抵抗の一端に接続され、前記第２のバイポーラトランジスタのコレクタは第３の抵抗を介して前記出力抵抗の一端に接続されることを特徴とする請求項４２に記載の基準電圧回路。   The base of the first bipolar transistor is connected to one end of the output resistor via a second resistor, and the collector of the second bipolar transistor is connected to one end of the output resistor via a third resistor. 43. The reference voltage circuit according to claim 42, wherein: 前記第１のバイポーラトランジスタのコレクタは第２の抵抗を介して前記出力抵抗の一端に接続され、前記第２のバイポーラトランジスタのコレクタは第３の抵抗を介して前記出力抵抗の一端に接続されることを特徴とする請求項４２に記載の基準電圧回路。   The collector of the first bipolar transistor is connected to one end of the output resistor via a second resistor, and the collector of the second bipolar transistor is connected to one end of the output resistor via a third resistor. 43. The reference voltage circuit according to claim 42, wherein: 第１のダイオードと
並列接続された複数の第２のダイオードからなるダイオード群と、
前記ダイオード群に並列接続される第１の抵抗と、
前記ダイオード群と前記第１の抵抗の並列回路に直列に接続される第２の抵抗と、
前記第１のダイオードに直列に接続される第３の抵抗と、
前記ダイオード群及び前記第１の抵抗の並列回路と前記第２の抵抗との直列回路に直列に接続される第４の抵抗と、
前記第３の抵抗と第４の抵抗に電流を供給するカレントミラー回路と、
前記カレントミラー回路を構成する２つのトランジスタの共通ベースに、出力が接続され、前記第１のダイオードの端子電圧と、前記第２の抵抗と第３の抵抗の接続点の電圧とが互いに等しくなるように制御する制御手段としての演算増幅器と、
を有し、
前記第３の抵抗、及び／又は、前記第４の抵抗の端子電圧を基準電圧とする、ことを特徴とする基準電圧回路。 A diode group consisting of a plurality of second diodes connected in parallel with the first diode;
A first resistor connected in parallel to the diode group;
A second resistor connected in series to a parallel circuit of the diode group and the first resistor;
A third resistor connected in series with the first diode;
A fourth resistor connected in series to a series circuit of the diode group and a parallel circuit of the first resistor and the second resistor;
A current mirror circuit for supplying current to the third resistor and the fourth resistor;
The output is connected to the common base of the two transistors constituting the current mirror circuit, and the terminal voltage of the first diode and the voltage at the connection point of the second resistor and the third resistor are equal to each other. An operational amplifier as a control means to control,
Have
A reference voltage circuit, wherein a terminal voltage of the third resistor and / or the fourth resistor is used as a reference voltage. エミッタが接地され単位トランジスタからなる第１のバイポーラトランジスタと、エミッタ面積が前記単位トランジスタのＮ倍である第２のバイポーラトランジスタとがカスコード接続され、
前記第２のバイポーラトランジスタのベースとコレクタは共通接続されて定電流源に接続されており、
前記第１のバイポーラトランジスタのベースは、前記定電流源とグランド間に直列に接続された第１の抵抗と第２の抵抗の接続端子に接続され、
前記第２のバイポーラトランジスタのエミッタを基準電圧の出力端子とし、
前記第２のバイポーラトランジスタのベース−エミッタ間に第３の抵抗が挿入されている、ことを特徴とする基準電圧回路。 A first bipolar transistor having a grounded emitter and a unit transistor is connected in cascode with a second bipolar transistor having an emitter area N times that of the unit transistor,
The base and collector of the second bipolar transistor are connected in common and connected to a constant current source,
The base of the first bipolar transistor is connected to a connection terminal of a first resistor and a second resistor connected in series between the constant current source and the ground,
The emitter of the second bipolar transistor is used as an output terminal for a reference voltage,
A reference voltage circuit, wherein a third resistor is inserted between a base and an emitter of the second bipolar transistor. 第１、第２、及び第３の電流−電圧変換回路と、
前記第１、第２、及び第３の電流−電圧変換回路に電流をそれぞれ供給するカレントミラー回路と、
前記第１の電流−電圧変換回路の所定の出力電圧と前記第２の電流−電圧変換回路の所定の中間端子電圧とが互いに等しくなるように制御する手段と、
を有し、
前記第３の電流−電圧変換回路の所定の電圧を基準電圧とし、
前記第１の電流−電圧変換回路は、第１のダイオードと前記第１のダイオードに並列接続された抵抗とを備え、
前記第２の電流−電圧変換回路は、
並列接続された複数の第２のダイオードからなるダイオード群と、
前記ダイオード群に並列接続された抵抗と、
前記ダイオード群と前記抵抗の並列回路に直列接続された抵抗と、
さらに、前記並列回路と前記抵抗の直列回路に並列接続された抵抗と、
を備え、前記並列接続された抵抗より前記第２の電流−電圧変換回路の前記所定の中間端子電圧を出力する構成とされ、
前記第３の電流−電圧変換回路は抵抗を備えている、ことを特徴とする基準電圧回路。 First, second and third current-voltage conversion circuits;
A current mirror circuit for supplying current to the first, second, and third current-voltage conversion circuits,
Means for controlling the predetermined output voltage of the first current-voltage conversion circuit and the predetermined intermediate terminal voltage of the second current-voltage conversion circuit to be equal to each other;
Have
The predetermined voltage of the third current-voltage conversion circuit is set as a reference voltage,
The first current-voltage conversion circuit includes a first diode and a resistor connected in parallel to the first diode;
The second current-voltage conversion circuit includes:
A diode group consisting of a plurality of second diodes connected in parallel;
A resistor connected in parallel to the diode group;
A resistor connected in series to a parallel circuit of the diode group and the resistor;
And a resistor connected in parallel to a series circuit of the parallel circuit and the resistor;
And configured to output the predetermined intermediate terminal voltage of the second current-voltage conversion circuit from the resistors connected in parallel.
The reference voltage circuit, wherein the third current-voltage conversion circuit includes a resistor. 第１、第２、及び第３の電流−電圧変換回路と、
前記第１、第２、及び第３の電流−電圧変換回路に電流をそれぞれ供給するカレントミラー回路と、
前記第１の電流−電圧変換回路の所定の中間端子電圧と前記第２の電流−電圧変換回路の所定の中間端子電圧とが互いに等しくなるように制御する手段と、
を有し、
前記第３の電流−電圧変換回路の所定の電圧を基準電圧とし、
前記第１の電流−電圧変換回路は、
第１のダイオードと、
前記第１のダイオードに並列接続された抵抗と、
を備え、前記並列接続された抵抗より前記第１の電流−電圧変換回路の前記所定の中間端子電圧を出力する構成とされ、
前記第２の電流−電圧変換回路は、
並列接続された複数の第２のダイオードからなるダイオード群と、
前記ダイオード群に並列接続された抵抗と、
前記ダイオード群と前記抵抗の並列回路に直列接続された抵抗と、
さらに、前記並列回路と前記抵抗の直列回路に並列接続された抵抗と、
を備え、前記並列接続された抵抗より前記第２の電流−電圧変換回路の前記所定の中間端子電圧を出力する構成とされ、
前記第３の電流−電圧変換回路は抵抗を備えている、ことを特徴とする基準電圧回路。 First, second and third current-voltage conversion circuits;
A current mirror circuit for supplying current to the first, second, and third current-voltage conversion circuits,
Means for controlling the predetermined intermediate terminal voltage of the first current-voltage conversion circuit and the predetermined intermediate terminal voltage of the second current-voltage conversion circuit to be equal to each other;
Have
The predetermined voltage of the third current-voltage conversion circuit is set as a reference voltage,
The first current-voltage conversion circuit includes:
A first diode;
A resistor connected in parallel to the first diode;
And configured to output the predetermined intermediate terminal voltage of the first current-voltage conversion circuit from the resistor connected in parallel,
The second current-voltage conversion circuit includes:
A diode group consisting of a plurality of second diodes connected in parallel;
A resistor connected in parallel to the diode group;
A resistor connected in series to a parallel circuit of the diode group and the resistor;
And a resistor connected in parallel to a series circuit of the parallel circuit and the resistor;
And configured to output the predetermined intermediate terminal voltage of the second current-voltage conversion circuit from the resistors connected in parallel.
The reference voltage circuit, wherein the third current-voltage conversion circuit includes a resistor.
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