CN101398797A - 并行数据输出控制电路及半导体装置 - Google Patents

Abstract

本发明提供可经常进行可靠性高的并行数据输出控制的并行数据输出控制电路。CPU(12)响应来自缓冲器(13)的请求(RQ)，将数字数据从内装RAM(11)输出到缓冲器(13)中。缓冲器(13)具有多级结构的FIFO，FIFO的各级可存储1单位(10位)的数字数据，整个缓冲器(13)可存储FIFO的构成级数单位量的数字数据。寄存器(14)与输出控制时钟(CK15)同步按每1单位取得存储在缓冲器(13)内部的数字数据。存储在寄存器(14)中的数字数据作为D/A转换用数据(Data)输出到并行DAC(2)中。WR信号输出定时器(17)与输出控制时钟(CK15)同步生成具有“低”的单触发脉冲的写入控制信号WR。

Description

并行数据输出控制电路及半导体装置

技术领域

本发明涉及对DAC(D/A转换器)输出D/A转换用数据的同时控制DA输出周期的并行数据输出控制电路。

背景技术

以往，对DAC输出D/A转换用数据的同时控制DA输出周期的并行数据输出控制，一般是通过由内装于微型计算机等规定CPU(MCU)执行软件处理定时器的中断命令来进行的。在控制诸如上述DAC的处理对象时，作为进行微型计算机(CPU)的数据发送的技术有：例如公开于专利文献1(日本特开2001-77800号公报)的串行传输接收电路。

如此，以往，通过软件处理的中断命令来执行并行数据输出控制，因此存在DAC本身的D/A转换用数据的读取定时很依赖执行软件处理的CPU处理状况的问题。

图11和图12是用于说明上述传统问题的说明图。如图11的(a)所示，在软件处理顺利执行的正常情况下，调制期间TM11～TM13没有中断而被执行。还有，调制期间指的是由规定诸如DA转换周期的下述DAC输出电压波形的并行数据控制内容来分类的期间。

另一方面，如图11的(b)所示，根据诸如向CPU发送了中断命令时的总线状态，在调制期间TM11、TM12间以及调制期间TM12、TM13间分别发生空闲期间TB1及空闲期间TB2的异常情况下，整体上进行输出到DAC的D/A转换用数据的更新周期偏移的数据传输控制。

图12是表示图11的正常时和异常时的DAC的输出电压波形的说明图。如该图的(a)所示，在正常时，调制期间TM11～TM13设定为连续，因此能够得到所希望的DAC输出电压波形。

另一方面，如图12的(b)所示，在异常时，在调制期间TM11～TM13间发生空闲期间TB1和TB2，因此与图12的(a)相比，所希望的DAC输出电压波形在中间延迟，发生空闲期间TB1和TB2的分量，成为并非所希望的形状。如此，在异常时难以确立可靠性高的通信，存在不能生成所希望的DAC输出电压波形的问题。

另外，为了确保可靠性，需要不影响其它控制地搭载另一CPU，进行目标控制，但存在随着部件数目增加而成本增加的问题。

发明内容

本发明为解决上述问题构思而成，其目的在于得到可时常进行可靠性高的并行数据输出控制的并行数据输出控制电路。

另外，本发明的目的是不降低CPU性能且不依赖内部总线状态而通过内装可进行可靠性高的并行数据输出控制的功能来统一以往用另一CPU来进行的控制，以降低成本。

依据本发明的一个实施方式，并行数据输出控制电路在存储D/A转换用数据的寄存器的前级，设置由多级结构的FIFO构成的缓冲器。缓冲器输出请求(request)，可从CPU得到必要单位量的数字数据。

依据本实施方式，通过使缓冲器介于数字数据的供给目的地的CPU和寄存器之间，能够使从CPU到寄存器的数字数据的传输时间上有富余，因此本实施方式的并行数据输出控制电路具有可高精度地确立对DAC的并行数据输出控制(数据通信精度)的效果。

附图说明

图1是表示本发明实施方式1的并行数据输出控制电路的控制微型计算机的结构的框图。

图2是表示实施方式1的控制微型计算机的并行数据输出控制内容的时序图。

图3是表示实施方式1的并行数据输出控制电路的效果的折线图。

图4是表示本发明实施方式2的并行数据输出控制电路的结构的框图。

图5是表示由实施方式2的并行数据输出控制电路来进行输出控制的DAC的输出波形的折线图。

图6是表示实施方式2的并行数据输出控制电路的并行数据输出控制动作的处理顺序的流程图。

图7是表示由实施方式2的并行数据输出控制电路的控制来实现的调制A中的并行数据输出电压波形的波形图。

图8是表示调制A的并行数据输出电压波形内上升沿及下降沿波形的具体例的波形图。

图9是表示由实施方式2的并行数据输出控制电路的控制来实现的调制B中的并行数据输出电压波形的波形图。

图10是表示由实施方式2的并行数据输出控制电路的控制来实现的调制C中并行数据输出电压波形的波形图。

图11是用于说明传统问题的说明图。

图12是用于说明传统问题的说明图。

(符号说明)

1  控制微型计算机；2  并行DAC；3  并行数据输出控制电路；11  内装RAM；12  CPU；13  缓冲器；14、38  寄存器；15  输出周期控制定时器；16  数据传输次数控制计数器；17  WR信号输出定时器；31  调制设定用寄存器群；32  时间管理用寄存器部；33  状态机；34  波形输出时间管理计数器；35  波形生成逻辑部；36  输出次数计数器；37  Rise/Fall管理部。

具体实施方式

<实施方式1>

(结构)

图1是表示本发明实施方式1的并行数据输出控制电路的控制微型计算机的结构的框图。

如图1所示，对于并行DAC2，实施方式1的控制微型计算机1借助外部输出端子群18(第一外部输出端子群)和外部输出端子部19(第二外部输出端子群)来向并行DAC2输出10位(bit)的D/A转换用数据Data和1位的写入控制信号WR。并行DAC2按照写入控制信号WR指示的控制定时，将D/A转换用数据Data进行D/A转换后将该转换结果作为DAC输出DA-OUT加以输出。

控制微型计算机1由内装RAM11、CPU12、缓冲器13、寄存器14、输出周期控制定时器15、数据传输次数控制计数器16及WR信号输出定时器17构成。

内装RAM11在内部存储成为D/A转换用数据Data的数字数据，CPU12响应来自缓冲器13的指示输出新数字数据的请求(信号)RQ，将上述数字数据从内装RAM11输出到缓冲器13中。如此，内装RAM11和CPU12具有数字数据生成部的功能。

作为临时存储部的缓冲器13具有多级结构的FIFO，FIFO的各级可存储1单位(10位)的数字数据，故整个缓冲器13可存储FIFO的构成级数单位量的数字数据。另外，缓冲器13在多级结构的FIFO的至少一部分上的数字数据存储不足时，向CPU12输出请求RQ，请求输出新数字数据，对此在后面做详细描述。

寄存器14与输出控制时钟CK15同步按每1单位取得存储在缓冲器13内部的数字数据。存储在寄存器14中的数字数据作为D/A转换用数据Data输出到并行DAC2中。

输出周期控制定时器15根据CPU12的起动指示而起动，起动时输出具有时钟周期T15的输出控制时钟CK15。数据传输次数控制计数器16对输出控制时钟CK15的输出次数(时钟数)进行计数，若判断该次数达到规定数据传输次数，则使输出周期控制定时器15停止输出输出控制时钟CK15。

WR信号输出定时器17与输出控制时钟CK15同步地生成“低(L)”的单触发脉冲(ONE-shot pulse)即写入控制信号WR。写入控制信号WR的单触发脉冲指示并行DAC2的D/A转换用数据Data的读取定时。

(动作)

图2是表示实施方式1的控制微型计算机1的并行数据输出控制内容的时序图。还有，在图2中示出缓冲器13即FIFO的构成级数为“4”的场合。以下，参照图2，就控制微型计算机1的并行数据输出控制动作进行说明。

(1)首先，在缓冲器13内的4级结构的FIFO内存储4单位的数字数据。在图2的例中缓冲器13内存储了4单位的数字数据。

(2)通过CPU12的软件处理来向输出周期控制定时器15提供起动指示，使输出周期控制定时器15起动。如此，输出周期控制定时器15按每个时钟周期T15设定为再加载设定值，在时钟周期T15中生成下降的输出控制时钟CK15。

(3-1)与输出控制时钟CK15的下溢时刻t11同步地，寄存器14将来自缓冲器13的1单位的数字数据作为D/A转换用数据Data加以存储。

(3-2)在数字数据传输到寄存器14后，若缓冲器13内消失的数字数据为k单位(k＝1～4的任意个)以上，则判断为缓冲器13内出现空位，缓冲器13向CPU12发送用于指示CPU12传输不足单位量的数字数据的DMA传输请求(中断请求)即请求RQ。如此，CPU12直到下一个输出控制时钟CK15上升的时刻t12为止，将不足单位量的数字数据从内装RAM11置于缓冲器13内。

另外，在图2中，示出k＝1的场合，在时刻t11～t17的各时刻，缓冲器13输出请求RQ。

(3-3)另一方面，WR信号输出定时器17以输出控制时钟CK15的下溢时刻t11～t17为触发点，在经过偏移期间ΔTw后，生成“L”的单触发脉冲作为写入控制信号WR。并行DAC2与写入控制信号WR的下降沿同步地从寄存器14读取D/A转换用数据Data，进行D/A转换处理，并与写入控制信号WR的上升沿同步地生成DAC输出DA-OUT。如此，“L”的单触发脉冲指示并行DAC2的D/A转换用数据Data的读取定时。

(4)之后，与输出控制时钟CK15同步地重复进行上述(3-1)～(3-3)的处理。

(5)然后，当数据传输次数控制计数器16计数到已设定的对寄存器14的数字数据传输次数分量的输出控制时钟CK15时，使输出周期控制定时器15的动作停止，从而结束并行数据输出控制动作。

另外，根据并行DAC2的性能，有时需要12位、16位等D/A转换用数据Data。假设应对这样的用户侧请求的场合，提出例如以16位宽构成(数据)缓冲器13和寄存器14的方案。如果并行DAC2是10位精度，则将寄存器14中下位的10位输出到并行DAC。如果并行DAC2是12位精度，则将寄存器14中下位的12位输出到并行DAC。如果并行DAC2为16位精度，使用寄存器14的全部16位宽输出给并行DAC2。输出的切换，例如通过将对于寄存器14的微型计算机1的外部输出端子群18中10位与DAC2电连接，可进行切换，使微型计算机1的通用性得到进一步提高，成为更加适合并行DAC的控制用半导休装置的半导体装置。对于在具有16个外部端子的外部连接端子群18中未使用的外部连接端子，可将电位固定于基准电位或电源电位，也可将电位固定在高阻抗状态。另外，在17位的并行DAC的场合，对于并行DAC的上位的16位供给来自外部输出端子群的D/A转换用数据Data，对于并行DAC的最下位的1位供给固定信号。

(效果)

使用专用硬件(缓冲器13、寄存器14、输出周期控制定时器15、数据传输次数控制计数器16及WR信号输出定时器17)来实现从CPU12到并行DAC2的数据更新周期等并行数据输出控制。

即，实施方式1的控制微型计算机1在存储D/A转换用数据Data的寄存器14的前级设置由多级(4级)结构的FIFO构成的缓冲器13。缓冲器13输出请求RQ，能够从CPU12得到必要单位量的数字数据。通常，来自CPU12的数字数据可在输出控制时钟CK15的时钟周期T15中取得。

因而，通过在CPU12和寄存器14之间隔着缓冲器13，能够使CPU12到寄存器14的数字数据传输时间上产生富余，因此控制微型计算机1具有能够高精度地确立对并行DAC2的并行数据输出控制(数据通信精度)的效果。

再有，缓冲器13每次产生k单位(图2的例中k＝1)的空位时向CPU12输出请求RQ，因此通过预先设定k＝3以下，至少能确保输出控制时钟CK15的(4-k)时钟分量的予备期间，作为对CPU12请求的从内装RAM11到缓冲器13的数据传输期间。

因此，控制微型计算机1接受CPU12内的总线状态的影响，假设因请求RQ发生而在时钟周期T15期间中不能向缓冲器13传输数字数据，只要能在上述予备期间内传输，就不会影响从寄存器14输出的D/A转换用数据Data。因而，不受CPU12处理状况的影响，而能够顺利进行从CPU12经由缓冲器13到寄存器14的D/A转换用数据Data(数字数据)的数据传输。其结果，控制微型计算机1具有更加高精度地确立对并行DAC2的并行数据输出控制的效果。

另外，控制微型计算机1与输出控制时钟CK15同步地、从WR信号输出定时器17输出写入控制信号WR，可按每个输出控制时钟CK15的时钟周期T15，指示对并行DAC2的D/A转换用数据Data的读取定时。

图3是表示实施方式1的并行数据输出控制电路的效果的折线图。如该图3的(a)所示，受控制微型计算机1输出控制的并行DAC2的D/A转换结果的时序变化即DAC输出电压波形WF1，由于调制期间TM1～TM3通常被连续设定，能够得到所希望的DAC输出电压波形。即，即使CPU12中产生中断处理等，如图3的(b)所示，在调制期间TM1～TM3间产生空闲期间TB1、TB2，DAC输出电压波形WF2没有折线。

另外，寄存器14的输出定时和写入信号WR的输出定时相异，因此不受噪声等的影响而可靠地传输D/A转换用数据Data，同时具有能够平滑地进行从CPU数据传输到寄存器的效果。

<实施方式2>

(构成)

图4表示包含本发明实施方式2的并行数据输出控制电路3的半导体装置的结构的框图。如图所示，由并行数据输出控制电路3及并行DAC2来构成半导休装置。

并行数据输出控制电路3可进行规定控制周期内可得到多个调制内容的并行数据输出电压波形的并行数据输出控制。

实施方式2的并行数据输出控制电路3，通过未图示的CPU等可从外部得到的定时器事件TME来起动，在控制周期TC中输出应生成并行数据输出电压波形的、成为时序的D/A转换用数据Data和写入控制信号WR。

并行数据输出控制电路3的主要部分由调制设定用寄存器群31、时间管理用寄存器部32、状态机33、波形输出时间管理计数器34及波形生成逻辑部35及寄存器38构成。波形生成逻辑部35由输出次数计数器36和Rise/Fall管理部37构成。

调制设定用寄存器群31由部分寄存器群31a～31c构成，部分寄存器群31a～31c可存储相互独立规定调制内容的各种调制(内容)设定用参数。以下为了方便说明，部分寄存器群31a、31b及31c存储用于调制A、调制B及调制C的参数。

时间管理用寄存器部32由部分寄存器群32a～32c构成。部分寄存器群32a～32c与部分寄存器群31a～31c对应，存储用于规定调制A、调制B及调制C的时间管理内容的时间管理用参数。

如此，调制设定用寄存器群31及时间管理用寄存器部32起到存储规定并行数据输出电压波形的波形设定用参数(调制设定用参数、时间管理用参数)的参数存储部的功能。

状态机33指示由部分寄存器群31a～31c及部分寄存器群32a～32c设定的调制执行顺序。例如，将以调制A(部分寄存器群31a、32a)、调制B(部分寄存器群31b、32b)、调制C(部分寄存器群31c、32c)的顺序执行的指示，供给波形生成逻辑部35。

波形输出时间管理计数器34对从外部得到的***时钟PΦ进行计数，根据该计数结果，将波形生成逻辑部35的成为动作用基准的基准时钟CT34输出到波形生成逻辑部35。

波形生成逻辑部35同步于基准时钟CT34，根据调制设定用寄存器群31和时间管理用寄存器部32内存储的各种波形设定用参数，生成D/A转换用数据Data及写入控制信号WR。即，波形生成逻辑部35具备D/A转换用数据Data及写入控制信号WR的输出功能。寄存器38存储D/A转换用数据Data，输出到外部的并行DAC2。

并行DAC2从波形生成逻辑部35接受写入控制信号WR，经由寄存器38接受D/A转换用数据Data。

还有，波形生成逻辑部35设置输出次数计数器36和Rise/Fall管理部37作为主要构成部。Rise/Fall管理部37进行波形的上升沿(Rise)及下降沿(Fall)波形用D/A转换用数据Data的输出控制。输出次数计数器36分别在调制A～调制C中，计数上述上升沿及下降沿波形的重复次数。

(动作)

图5是表示根据实施方式2的并行数据输出控制电路3进行了输出控制的并行DAC2的输出波形的折线图。如该图所示，在控制周期TC中，在调制A、调制B及调制C中分别得到不同调制内容的并行数据输出电压波形。

即，从D/A转换开始经过调制A开始待机时间t1后，重复一次下降沿及上升沿急剧的并行数据输出电压波形WFa的调制A输出周期t2。然后，经过调制B开始待机时间t3后，上升沿及下降沿重复m次的平均电平并行数据输出电压波形WFb的调制B输出周期t4。然后，经过调制C开始待机时间t5后，下降沿和上升沿重复n次的缓和的并行数据输出电压波形WFc的调制C输出周期t6。另外，示出并行数据输出电压波形WFa和WFc的极性为负(极值为极小值)，并行数据输出电压波形WFb的极性为正(极值为极大值)的场合。

如此，通过并行数据输出控制电路3的并行数据输出控制，作为并行DAC2的A/D转换结果的时序变化，在调制A输出周期t2、调制B输出周期t4及调制C输出周期t6中，包括极性在内得到分别不同的并行数据输出电压波形WFa、WFb及WFc。

(调制A)

图6是表示并行数据输出控制电路3的并行数据输出控制动作的处理步骤的流程图。如图6所示，并行数据输出控制电路3根据状态机33的指示，按照步骤ST1～ST3的顺序，以调制A、调制B及调制C的顺序执行波形处理。

图7是表示通过并行数据输出控制电路3的控制来实现的调制A中的并行数据输出电压波形WFa的波形图。另外，以下虽与图5不同，但为了方便说明，也以并行数据输出电压波形WFa、WFc的极性为正的场合为例进行了说明。

图8是表示并行数据输出电压波形WFa内的上升沿及下降沿波形的具体例的波形图。以下，参照图6～图8，就用于得到并行数据输出控制电路3的调制A的并行数据输出电压波形WFa的控制动作进行说明。

首先，在步骤ST1中，波形生成逻辑部35从调制设定用寄存器群31的部分寄存器群31a取得与调制A的波形相关的参数，进行与调制A的波形相关的各种数据设定。具体地说，取得参数PDI_RSA并设定上升时的分辨率即定时间隔上升次数ARN，取得参数PDI_FSA并设定下降时的分辨率即定时间隔下降次数AFN。取得参数PDI_RIA设定调制A上升沿初始值VRA0，取得参数PDI_FIA设定调制A下降沿初始值VFA0。

然后，取得参数PDI_RDA设定调制A定时间隔上升量VRAΔ(Δ值)，取得参数PDI_FDA设定调制A定时间隔下降量VFAΔ。另外，取得参数PDI_WT0A设定调制A开始待机时间t1，取得参数PDI_WT1A设定调制A上升沿后待机期间t2rw，取得参数PDI_WT2A设定调制A下降沿后待机期间t2fw。然后，取得参数PDI_REPA设定调制A输出周期重复次数1。

而且，波形生成逻辑部35从时间管理用寄存器部32的部分寄存器群32a取得调制A定时间隔上升量VRAΔ及调制A定时间隔下降量VFAΔ相关的时间管理用参数。具体地说，取得参数PDI_RTA1～p，设定定时间隔上升时间宽度ΔtR1～ΔtRp，取得参数PDI-FTA1～p，设定定时间隔下降时间宽度ΔtF1～ΔtFq。这时，满足p≥ARN、q≥AFN。

另外，图8的并行数据输出电压波形WFa的设定内容如下。调制A开始待机时间t1(PDI_WT0A)设定为“3A”(基准时钟CT34的计数数(16进制数)，以下同样)，在调制A上升沿后待机期间t2rw(PDI_WT1A)设定为“04”，在调制A下降沿后待机期间t2fw(PDI_WT2A)设定为“03”。

然后，定时间隔上升次数ARN(PDI_RSA)设定为“03”，定时间隔下降次数AFN(PDI_RSA)设定为“04”。定时间隔上升时间宽度ΔtR1、ΔtR2及ΔtR3(PDI_RTA1～3)设定为“05”“04”及“02”，定时间隔下降时间宽度ΔtF1、ΔtF2、ΔtF3及ΔtF4(PDI_FTA1～4)设定为“02”、“01”、“03”及“05”。

波形生成逻辑部35根据从调制设定用寄存器群31的部分寄存器群31a及时间管理用寄存器部32的部分寄存器群32a得到的波形设定用参数，输出D/A转换用数据Data及写入控制信号WR，以能与基准时钟CT34同步地得到图7所示的并行数据输出电压波形WFa。

首先，如图7所示，在并行数据输出控制动作开始后，在调制A开始待机时间t1中维持调制A上升沿初始值VRA0。在图8的具体例的场合，会设定基准时钟CT34的时钟数“3A”分量的调制A开始待机时间t1。

调制A开始待机时间t1中的D/A转换用数据Data及写入控制信号WR的输出例如按以下方式进行。在调制A开始待机时间t1开始时，输出D/A转换用数据Data作为调制A上升沿初始值VRA0。另一方面，在调制A开始待机时间t1开始时，一度发生“低(L)”电平的单触发脉冲作为写入控制信号WR。

然后，在调制A上升沿期间t2r中，进行输出值依次上升的控制，以每次上升调制A定时间隔上升量VRAΔ从调制A上升沿初始值VRA0开始上升，直至达到定时间隔上升次数ARN。

在图8的具体例的场合，从调制A上升沿期间t2r的开始时刻tp1，以调制A定时间隔上升量VFAΔ上升，直至基准时钟CT34的“5”时钟分量即定时间隔上升时间宽度ΔtR1后的时刻tp2。

接着，从时刻tp2，以调制A定时间隔上升量VRAΔ上升，直至基准时钟CT34的“4”时钟分量即定时间隔上升时间宽度ΔtR2后的时刻tp3。

最后，从时刻tp3，以调制A定时间隔上升量VRAΔ上升，直至基准时钟CT34的“2”时钟分量即定时间隔上升时间宽度ΔtR3后的时刻tp4，达到调制A下降沿初始值VFA0。因而，调制A上升沿期间t2r成为(ΔtR1+ΔtR2+ΔtR3)。

在调制A上升沿期间t2r中的D/A转换用数据Data及写入控制信号WR的输出例如按以下方式进行。当调制A上升沿期间t2r开始后，以每个定时间隔上升时间宽度ΔtRi(i＝1～p(3))从调制A上升沿初始值VRA0开始增加调制A定时间隔上升量VRAΔ，最终输出成为调制A下降沿初始值VFA0的D/A转换用数据Data。另一方面，在调制A上升沿期间t2r期间中，以每个时钟时间宽度ΔtRi输出产生“L”电平的单触发脉冲的写入控制信号WR。

然后，在调制A上升沿后待机期间t2rw中，并行数据输出电压波形WFa维持调制A下降沿初始值VFA0。在图8的具体例的场合，设定基准时钟CT34的时钟数“04”分量的调制A上升沿后待机期间t2rw(时刻tp4～tp5)。

在调制A上升沿后待机期间t2rw中的D/A转换用数据Data及写入控制信号WR的输出，例如按以下方式进行。由于已经达到调制A下降沿初始值VFA0，D/A转换用数据Data维持调制A下降沿初始值VFA0。另一方面，在调制A上升沿后待机期间t2rw中，将写入控制信号WR固定于“高(H)”。

接着，在调制A下降沿期间t2f中，进行使输出值依次下降的控制，以每次下降调制A定时间隔下降量VFAΔ从调制A下降沿初始值VFA0开始下降，直至达到定时间隔下降次数AFN。

在图8的具体例的场合，从调制A下降沿期间t2f的开始时刻tp5开始，以调制A定时间隔下降量VFAΔ下降，直至基准时钟CT34的“2”时钟分量即定时间隔下降时间宽度ΔtF1后的时刻tp6。

接着，从时刻tp6开始，以调制A定时间隔下降量VFAΔ下降，直至基准时钟CT34的“1”时钟分量即定时间隔下降时间宽度ΔtF2后的时刻tp7。

而且，从时刻tp7开始，以调制A定时间隔下降量VFAΔ下降，直至基准时钟CT34的“3”时钟分量即定时间隔下降时间宽度ΔtF3后的时刻tp8。

最后，从时刻tp8开始，以调制A定时间隔下降量VFAΔ下降，直至基准时钟CT34的“5”时钟分量即定时间隔下降时间宽度ΔtF4后的时刻tp9，达到调制A上升沿初始值VRA0。因而，调制A下降沿期间t2f成为(ΔtF1+ΔtF2+ΔtF3+ΔtF4)。

在调制A下降沿期间t2f中的D/A转换用数据Data及写入控制信号WR的输出，例如按以下方式进行。在调制A下降沿期间t2f开始后，以每个定时间隔下降时间宽度ΔtFj(j＝1～q(4))从调制A下降沿初始直VFA0减少调制A定时间隔下降量VFAΔ，最终输出成为调制A上升沿初始值VRA0的D/A转换用数据Data。另一方面，在调制A下降沿期间t2f中，以每个定时间隔下降时间宽度ΔtFj，输出生成“L”电平的单触发脉冲的写入控制信号WR。

然后，在调制A下降沿后待机期间t2fw中，维持调制A上升沿初始值VRA0。在图8的具休例的场合，设定基准时钟CT34的时钟数“03”分量的调制A下降沿后待机期间t2fw(时刻tp9～tp10)。

在调制A下降沿后待机期间t2fw中的D/A转换用数据Data及写入控制信号WR的输出，例如按以下方式进行。由于已经达到调制A上升沿初始值VRA0，D/A转换用数据Data维持在调制A上升沿初始值VRA0。另一方面，在调制A下降沿后待机期间t2fw中，将写入控制信号WR固定为“高(H)”。

如此，根据波形生成逻辑部35内的Rise/Fall管理部37，按每个调制A输出周期t2，输出用于得到并行数据输出电压波形WFa的D/A转换用数据Data及写入控制信号WR。之后，在输出次数计数器36的管理的下，并行数据输出电压波形WFa重复一次调制A输出周期，调制A的输出控制结束。

(调制B)

图9是表示由并行数据输出控制电路3的控制来实现的调制B的并行数据输出电压波形WFb的波形图。以下，参照图6及图9，就得到并行数据输出控制电路3的调制B的并行数据输出电压波形WFb的控制动作进行说明。

在图6的步骤ST2中，波形生成逻辑部35从调制设定用寄存器群31的部分寄存器群31b取得与调制波形B相关的参数，进行与调制A的波形相关的各种数据设定。具体地说，取得参数PDI_RSB，设定上升时的分辨率即定时间隔上升次数BRN，取得参数PDI_FSB，设定下降时的分辨率即定时间隔下降次数BFN。取得参数PDI_RIB，设定调制B上升沿初始值VRB0，取得参数PDI_FIB，设定调制B下降沿初始值VFB0。

然后，取得参数PDI_RDB设定调制B定时间隔上升量VRBΔ，取得参数PDI_FDB设定调制B定时间隔下降量VFBΔ。另外，取得参数PD1I_WT0B设定调制B开始待机时间t3，取得参数PDI_WT1B设定调制B上升沿后待机期间t4rw，取得参数PDI_WT2B设定调制B下降沿后待机期间t4fw。而且，取得参数PDI_REPB设定调制B输出周期重复次数m。

再有，波形生成逻辑部35从时间管理用寄存器部32的部分寄存器群32b，取得与调制B定时间隔上升量VRBΔ及调制B定时间隔下降量VFBΔ相关的时间管理用参数。具体地说，取得参数PDI_RTB1～r设定定时间隔上升时间宽度ΔtR1～ΔtRr，取得参数PDI_FTB1～s设定定时间隔下降时间宽度ΔtF1～ΔtFs。这时，满足r≥BRN、s≥BFN。

波形生成逻辑部35根据从调制设定用寄存器群31的部分寄存器群31b及时间管理用寄存器部32的部分寄存器群32b得到的波形设定用参数，与基准时钟CT34同步地输出D/A转换用数据Data及写入控制信号WR，以获得图9所示的并行数据输出电压波形WFb。

首先，如图9所示，在调制A的并行数据输出电压波形WFa的波形输出后，在调制B开始待机时间t3中维持调制B上升沿初始值VRB0。

然后，在调制B上升沿期间t4r中，进行使输出值依次上升的控制，以每次定时间隔上升时间宽度ΔtRi(i＝1～BRN)从调制B上升沿初始值VRB0开始上升调制B定时间隔上升量VRBΔ，直至达到定时间隔上升次数BRN。其结果，调制B上升沿期间t4r结束时达到调制B下降沿初始值VFB0。

然后，在调制B上升沿后待机期间t4rw中，并行数据输出电压波形WFb维持调制B下降沿初始值VFB0。

接着，在调制B下降沿期间t4f中，进行使输出值依次下降的控制，以每次定时间隔下降时间宽度ΔtFj(j＝1～BFN)从调制B下降沿初始值VFB0开始下降调制B定时间隔下降量VFAΔ，直至定时间隔下降次数AFN。其结果，调制B下降沿期间t4f结束时达到调制B上升沿初始值VRB0。

然后，在调制B下降沿后待机期间t4fw中，并行数据输出电压波形WFb维持调制B上升沿初始值VRB0。

如此，根据波形生成逻辑部35内的Rise/Fall管理部37，按每个调制B输出周期t4输出用于得到并行数据输出电压波形WFb的D/A转换用数据Data及写入控制信号WR。之后，在输出次数计数器36的管理下，并行数据输出电压波形WFb重复m次的调制B输出周期，调制B的输出控制结束。

还有，分别在调制B开始待机时间t3、调制B上升沿期间t4r、调制B上升沿后待机期间t4rw、调制B下降沿期间t4f、调制B下降沿后待机期间t4fw中的D/A转换用数据Data及写入控制信号WR的输出，与调制A时同样地进行。

(调制C)

图10是表示通过并行数据输出控制电路3的控制来实现的调制C的并行数据输出电压波形WFc的波形图。以下，参照图6和图10，就用于得到并行数据输出控制电路3的调制C的并行数据输出电压波形WFc的控制动作进行说明。

在图6的步骤ST3中，波形生成逻辑部35从调制设定用寄存器群31的部分寄存器群31c取得与调制C的波形相关的参数，进行与调制B的波形相关的各种数据设定。具体地说，取得参数PDI_RSC设定上升时的分辨率即定时间隔上升次数CRN，取得参数PDI_FSC设定下降时的分辨率即定时间隔下降次数CFN。取得参数PDI_RIC设定调制C上升沿初始值VRC0，取得参数PDI_FIC设定调制C下降沿初始值VFC0。

然后，取得参数PDI_RDC设定调制C定时间隔上升量VRCΔ，取得参数PDI_FDC设定调制C定时间隔下降量VFCΔ。另外，取得参数PDI_WT0C设定调制C开始待机时间t5，取得参数PDI_WT1C设定调制C上升沿后待机期间t6rw，取得参数PDI_WT2C设定调制C下降沿后待机期间t6fw。而且，取得参数PDI_REPB设定调制C输出周期重复次数n。

而且，波形生成逻辑部35从时间管理用寄存器部32的部分寄存器群32c取得与调制C定时间隔上升量VRCΔ及调制C定时间隔下降量VFCΔ相关的时间管理用参数。具体地说，取得参数PDI_RTC1～r设定定时间隔上升时间宽度ΔtR1～ΔtRt，取得参数PDI_FTC1～s设定定时间隔下降时间宽度ΔtF1～ΔtFu。这时，满足t≥CRN、u≥CFN。

波形生成逻辑部35根据从调制设定用寄存器群31的部分寄存器群31c及时间管理用寄存器部32的部分寄存器群32c得到的波形设定用参数，与基准时钟CT34同步地输出D/A转换用数据Data及写入控制信号WR，以获得图10所示的并行数据输出电压波形WFc。

首先，如图10所示，调制B的力控制动作结束后，在调制C开始待机时间t5中维持调制C上升沿初始值VRC0。

然后，在调制C上升沿期间t6r中，进行使输出值依次上升的控制，以每次定时间隔上升时间宽度ΔtR1(1＝1～CRN)从调制C上升沿初始值VRC0开始上升调制C定时间隔上升量VRCΔ，直至达到定时间隔上升次数CRN。其结果，在调制C上升沿期间t6r结束时达到调制C下降沿初始值VFC0。

然后，在调制C上升沿后待机期间t6rw中，并行数据输出电压波形WFc维持调制C下降沿初始值VFC0。

接着，在调制C上升沿期间t6r中，进行使输出值依次下降的控制，以每次定时间隔下降时间隔ΔtFj(j＝1～CFN)从调制C下降沿初始值VFC0下降调制C定时间隔下降量VFAΔ分量，直至达到定时间隔下降次数AFN。其结果，在调制C上升沿期间t6r结束时，达到调制C上升沿初始值VRC0。

然后，在调制C下降沿后待机期间t6fw中，并行数据输出电压波形WFc维持调制C上升沿初始值VRC0。

如此，通过波形生成逻辑部35内的Rise/Fall管理部37输出用于按每个调制C输出周期t6得到并行数据输出电压波形WFc的D/A转换用数据Data及写入控制信号WR。之后，在输出次数计数器36的管理下，并行数据输出电压波形WFc重复n次的调制C输出周期，调制B的输出控制结束。

另外，分别在调制C开始待机时间t5、调制C上升沿期间t6r、调制C上升沿后待机期间t6rw、调制C上升沿期间t6r、调制C下降沿后待机期间t6fw中的D/A转换用数据Data及写入控制信号WR的输出，与调制A时同样地进行。

回看图6，实施方式2的并行数据输出控制电路3在步骤ST3的处理结束后，对CPU等输出中断处理，并可将用于生成新的并行数据输出电压波形生成的波形设定用参数读取到调制设定用寄存器群31及时间管理用寄存器部32内。

另外，根据并行DAC2的性能，有时需要12位、16位等D/A转换用数据Data。假设应对这种用户侧请求的场合，提出了例如将波形生成逻辑部35和寄存器38以16位宽构成的方案。如果并行DAC2为10位精度，则使寄存器38中下位的10位输出到并行DAC。如果并行DAC2为12位精度，则使寄存器38中下位的12位输出到并行DAC。如果并行DAC2为16位精度，则使用寄存器38的全部16位宽，使之输出到并行DAC2。输出的切换可通过例如将针对寄存器38的微型计算机3的外部输出端子群(D/A转换用数据Data得到的外部输出端子群，以下，也简称为“外部输出端子群Data”)中10位电连接到DAC2，来进行切换，使微型计算机3的通用性得到进一步提高，并行DAC的控制用半导体装置成为更加适合的半导体装置。对于具有16个外部端子的外部输出端子群Data之中未使用的外部连接端子，可将电位固定于基准电位或电源电位，也可将电位固定于高阻抗状态。另外，在17位的并行DAC的场合，对并行DAC的上位16位被供给来自外部输出端子群的D/A转换用数据Data，对于并行DAC的最下位的1位供给固定信号。

(效果)

在实施方式2中，通过专用硬件即并行数据输出控制电路3来进行对并行DAC2的D/A转换用数据Data及写入控制信号WR的输出。并行数据输出控制电路3执行生成D/A转换用数据Data及写入控制信号WR的并行数据输出控制动作，以获得由存储于调制设定用寄存器群31及时间管理用寄存器部32内的波形设定用参数来规定的并行数据输出电压波形。

实施方式2的并行数据输出控制电路3在调制设定用寄存器群31及时间管理用寄存器部32内设定了波形设定用参数后，由CPU等控制单元可独立地进行上述并行数据输出控制动作。即，对调制设定用寄存器群31及时间管理用寄存器部32设定波形设定用参数后，即便在CPU等控制单元中发生中断处理等，也不受其影响而能进行上述并行数据输出控制动作。

其结果，并行数据输出控制电路3具有可更高精度地确立对并行DAC2的并行数据输出控制的效果。

而且，可在调制设定用寄存器群31及时间管理用寄存器部32内设定用于规定上升沿波形及下降沿波形的波形设定用参数。例如，举调制A为例时，可设定调制A定时间隔上升量VRAΔ、定时间隔上升时间隔ΔtR、定时间隔上升次数ARN、调制A定时间隔下降量VFAΔ、定时间隔下降时间隔ΔtF、定时间隔下降次数AFN等参数。

因此，实施方式2的并行数据输出控制电路3能够输出可实现各式各样的上升沿波形及下降沿波形的D/A转换用数据Data及写入控制信号WR。

因而，实施方式2的并行数据输出控制电路3利用上述波形成型用参数，可独立设定上升沿波形及下降沿波形。因此，具有对应于外部电路的响应特性不同的场合，可将上升沿波形和下降沿波形设定为不同的内容，对应于外部电路的应答特性相同的场合，可将上升沿波形和下降沿波形设定为相同内容的效果。

而且，可在调制设定用寄存器群31内设定用于规定上升沿及下降沿的初始值的波形设定用参数。例如，举调制A为例时，可根据用于规定调制A上升沿初始值VRA0及调制A开始待机时间t1的初始值设定用参数，设定并行数据输出电压波形WFa的初始值。

因此，实施方式2的并行数据输出控制电路3可高精度地设定上升沿波形及下降沿波形的初始值。

而且，利用上述波形设定用参数，可选择性设定在初始值设定后是上升还是下降。例如，举调制A为例时，如果将调制A定时间隔上升量VRAΔ及调制A定时间隔下降量VFAΔ设定为正，就可得到正极性的并行数据输出电压波形WFa。另一方面，如果将调制A定时间隔上升量VFAΔ及调制A定时间隔下降量VFAΔ设定为负，就可得到负极性的并行数据输出电压波形WFa。

另外，利用上述波形设定用参数，在调制设定用寄存器群31内含有用于规定在达到上升后的极大值或下降沿后的极小值后的状态的保持时间的参数。例如，举调制A为例时，可根据调制A上升沿后待机时间t2rw来设定极值到达后的保持时间。

因此，实施方式2的并行数据输出控制电路3可高精度地设定上升沿波形及下降沿波形的极值。

而且，调制设定用寄存器群31及时间管理用寄存器部32包括按不同调制内容(并行数据输出电压波形内容)的调制A～调制C而存***形设定用参数的寄存器群31a～31c和部分寄存器群32a～32c。

因此，实施方式2的并行数据输出控制电路3具有能以较简单地实现多个调制的多种并行数据输出电压波形的并行数据输出控制的效果。

另外，由并行数据输出控制电路3和并行DAC2构成的半导体装置，可高精度地进行D/A转换输出。

Claims (14)

1.一种并行数据输出控制电路，其中包括：

生成数字数据的数字数据生成部；

可按规定存储单位量存储所述数字数据的临时存储部；

生成输出控制时钟的时钟生成部；以及

与所述输出控制时钟同步地按每个单位存储存储于所述临时存储部的所述数字数据的数据存储部，

输出所述数据存储部中存储的所述数字数据。

2.如权利要求1所述的并行数据输出控制电路，其中，

当没有超出所述规定存储单位量的规定单位以上的所述数字数据存储不足时，所述临时存储部向所述数字数据生成部请求输出至少所述规定单位量的所述数字数据。

3.如权利要求1所述的并行数据输出控制电路，其中，

与所述输出控制时钟同步地输出用于指示所述数字数据的读取定时的写入控制信号的写入控制输出部。

4.一种并行数据输出控制电路，其中包括：

可存储用于规定按时序变化的并行数据输出波形的波形设定用参数的参数存储部；以及

生成由所述波形设定用参数规定的输出波形数据的波形生成逻辑部。

5.如权利要求4所述的并行数据输出控制电路，其中，

所述波形设定用参数包括用于规定所述并行数据输出波形的上升沿及下降沿波形的上升沿及下降沿用参数，

所述上升沿用参数包括定时间隔上升次数、定时间隔上升时间宽度及定时间隔上升量，所述下降沿用参数包括定时间隔下降次数、定时间隔下降时间宽度及定时间隔下降量，

所述波形生成逻辑部生成所述并行数据，实现以每个所述定时间隔上升时间宽度上升所述定时间隔上升量，直至所述定时间隔上升次数的上升沿波形，且，实现以每个所述定时间隔下降时间宽度下降所述定时间隔下降量，直至所述定时间隔下降次数的下降沿波形。

6.如权利要求4所述的并行数据输出控制电路，其中，

所述波形设定用参数包含并行数据变化开始时的初期值设定用参数。

7.如权利要求4所述的并行数据输出控制电路，其中，

所述波形设定用参数包含可设定所述并行数据输出波形的极性的参数。

8.如权利要求4所述的并行数据输出控制电路，其中，

所述波形设定用参数包含用于在达到所述并行数据输出波形的极值后规定其状态的保持时间的参数。

9.如权利要求4所述的并行数据输出控制电路，其中，

所述参数存储部包括多个部分参数存储部，所述多个部分参数存储部可存储所述并行数据输出波形内容不同的多种波形设定用参数，

所述波形生成逻辑部可根据从所述多个部分参数存储部得到的所述多种波形设定用参数，输出多种并行数据输出波形。

10.如权利要求4所述的并行数据输出控制电路，其中，

所述波形设定用参数包含可相互独立设定所述并行数据输出波形的上升沿波形及下降沿波形的参数。

11.如权利要求4所述的并行数据输出控制电路，其中，

所述波形生成逻辑部具有输出用于指示所述输出波形数据的读取定时的写入控制信号的写入控制信号输出功能。

12.如权利要求11所述的并行数据输出控制电路，其中，

所述波形设定用参数包含可设定所述写入控制信号的极性、输出期间、输出位置的参数。

13.一种半导体装置，其中包括：

如权利要求1至权利要求12中任一项所述的并行数据输出控制电路，以及

将所述并行数据输出控制电路输出的所述数字数据进行D/A转换的D/A转换器。

14.一种半导体装置，其中包括：

CPU；

存储来自所述CPU的数据并向所述CPU输出请求信号的数据缓冲器；

存储来自所述数据缓冲器的输出的寄存器；

输出写入控制信号的写入控制输出部；

向外部输出来自所述寄存器的输出的第一外部连接端子群；以及

向外部输出来自所述写入控制输出部的所述写入控制信号的第二外部连接端子群，

所述请求信号在以规定时间间隔从所述数据缓冲器数据传输到所述寄存器而所述数据缓冲器的存储区域中出现空闲区域时被输出，

来自所述第二外部连接端子群的所述写入控制信号，在比所述第一外部连接端子群的输出信号更延迟规定时间后输出。

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