JP2009076888A - センサチップ - Google Patents

Abstract

【課題】静電気等による帯電から回路素子を保護し、回路素子の特性不良を防止できると共に、安価に製造することのできるセンサチップを提供する。
【解決手段】センサ素子３１と該センサ素子３１の制御回路３２とが同じ半導体基板１０に形成されてなるセンサチップ１００であって、制御回路３２が、半導体基板１０においてＰＮ接合分離された複数の回路素子３２ａ，３２ｂを有してなり、複数の回路素子３２ａ，３２ｂのうち、少なくとも１個の回路素子上に、該回路素子を取り囲む導電膜２１，２２が形成され、該導電膜２１，２２が、所定の電位Ｖ１，Ｖ２に固定されてなるセンサチップ１００とする。
【選択図】図１

Description

本発明は、センサ素子と該センサ素子の制御回路とが同じ半導体基板に形成されてなるセンサチップに関する。

センサ素子と該センサ素子の制御回路とが同じ半導体基板に形成されてなるセンサチップが、例えば、特開２００４−２６４２０５号公報（特許文献１）に開示されている。

図８は、特許文献１に開示されているセンサチップの一例で、ＭＲＥ（磁気抵抗素子）形成領域９１とバイポーラトランジスタ等からなる処理回路形成領域９２がワンチップ化されている磁気センサチップ９０の模式的な断面図である。

図８のセンサチップ９０では、処理回路形成領域９２において、シリコンからなるＰ型基板９の主表面上に、Ｎ＋型埋込層４０，Ｎ−型エピタキシャル層４１が形成されている。そして、Ｎ−型エピタキシャル層４１の主表面上に、シリコン酸化膜４２がＣＶＤ等により形成されている。シリコン酸化膜４２は所望の回路パターンによりフォトエッチングされており、この開口部を介して、不純物の拡散にてＰ＋型素子分離領域４３，Ｐ＋型拡散領域４４，Ｎ＋型拡散領域４５，４６が形成されている。このようにして、ＮＰＮバイポーラトランジスタが、Ｎ＋型埋込層４０，Ｎ−型エピタキシャル層４１，Ｐ＋型拡散領域４４，及びＮ＋型拡散領域４５，４６にて構成されている。

図８のセンサチップ９０では、ＭＲＥ形成領域９１において、シリコン酸化膜４２にコンタクト部が形成され、Ｐ型半導体基板９の主表面上に、薄膜のアルミ配線材４７が形成されている。アルミ配線材４７は、蒸着によって形成され、フォトエッチングによりパターニングされたものである。更に、アルミ配線材４７を含めたシリコン酸化膜４２の上に、ＭＲＥとして例えばＮｉ−Ｃｏ合金あるいはＮｉ−Ｆｅ合金からなる強磁性体薄膜４８が、周知の真空蒸着にて形成されている。なお、Ｐ型半導体基板９の主表面に形成したＮＰＮトランジスタ、及び図示しないＰＮＰトランジスタ、拡散抵抗、コンデンサ等の回路素子を、アルミ配線材４７により電気的に接続して、電気回路として機能させる。
特開２００４−２６４２０５号公報 特開２００５−１８１０６６号公報

図８に示すセンサチップ９０は、回転体に隣接して配置され、回転体の回転に伴うバイアス磁界の変化を測定して、回転体の回転状態（回転角、角速度等）を検出することができる。センサチップ９０が組み込まれた磁気センサは、例えば、車両におけるエンジン制御や車両ブレーキにおけるＡＢＳ制御に使用する回転センサとして用いられる。

一方、センサチップ９０の表面には、絶縁保護膜４９が形成されている。車両の回転センサとして用いられるセンサチップ９０は、回転体に隣接して配置されるため、外部からの静電気等で帯電し易い状態にある。例えば、ＮＰＮバイポーラトランジスタが形成されたセンサチップ９０が帯電すると、Ｐ＋型素子分離領域４３とＰ＋型拡散領域４４の間にチャネルが形成され、寄生トランジスタとして動作したり、リークが発生したりする。このため、センサチップ９０のＮＰＮバイポーラトランジスタでは、出力変動が発生し易い。

図９は、上記帯電による不具合を説明する図で、半導体チップ８０の模式的な断面図である。尚、図９の半導体チップ８０において、図８に示したセンサチップ９０と同様の部分については、同じ符号を付した。

図９に示す半導体チップ８０では、半導体基板１０のＮ導電型（Ｎ−）層４１がＰＮ接合分離されて抵抗素子領域が形成され、ＬＯＣＯＳ酸化膜１２を介して、Ｐ導電型（Ｐ＋）拡散領域１３からなる抵抗素子が形成されている。半導体チップ８０の最表面には絶縁保護膜４９が形成されているが、静電気等により帯電して絶縁保護膜４９に電荷が蓄積されると、Ｎ導電型層４１の表層部には帯電電荷に誘起されたチャネル１１が形成される。このチャネル１１の形成で、図中に太い点線で示したように、寄生トランジスタが動作したり、ＧＮＤに接続されたＰ＋型素子分離領域４３との間でリークが発生したりする。

この帯電による不具合を防止するために、例えば、パッケージに導電性膜（金属膜）を埋め込んで、内部のセンサチップをシールドする方法が知られている。しかしながら、パッケージで内部のセンサチップをシールドするためには、パッケージに埋め込まれた導電性膜の電位を固定するための特殊な構造が必要であり、パッケージ構造が複雑となる。これによって、コストアップとなるばかりか、別の部分に寄生容量等ができてノイズ耐量が向上しないこともある。

そこで本発明は、センサ素子と該センサ素子の制御回路とが同じ半導体基板に形成されてなるセンサチップであって、静電気等による帯電から回路素子を保護し、回路素子の特性不良を防止できると共に、安価に製造することのできるセンサチップを提供することを目的としている。

請求項１に記載のセンサチップは、センサ素子と該センサ素子の制御回路とが同じ半導体基板に形成されてなるセンサチップであって、前記制御回路が、前記半導体基板においてＰＮ接合分離された複数の回路素子を有してなり、前記複数の回路素子のうち、少なくとも１個の回路素子上に、該回路素子を取り囲む導電膜が形成され、該導電膜が、所定の電位に固定されてなることを特徴としている。

上記センサチップでは、制御回路を構成するＰＮ接合分離された少なくとも１個の回路素子上に、該回路素子を取り囲む導電膜が形成され、これらが所定の電位に固定される。従って、上記センサチップが帯電し易い状態に置かれた場合であっても、該導電膜の電位によって、該導電膜に取り囲まれた回路素子の周りでは、帯電が起き難い状態を作り出すことができる。あるいは、帯電した場合であっても、該導電膜の電位によって、該導電膜に取り囲まれた回路素子への帯電電荷の影響を抑制して、回路素子の特性不良を防止することが可能である。

尚該導電膜の形成には、一般的な半導体プロセスを利用することができ、製造コストを抑制することが可能である。

以上のようにして、上記センサチップは、センサ素子と該センサ素子の制御回路とが同じ半導体基板に形成されてなるセンサチップであって、静電気等による帯電から回路素子を保護し、回路素子の特性不良を防止できると共に、安価に製造することのできるセンサチップとすることができる。

上記センサチップにおいては、請求項２に記載のように、前記導電膜が、前記回路素子における第２導電型領域に挟まれた第１導電型領域を覆うように形成されてなることが好ましい。

例えば、第１導電型領域と第２導電型領域がそれぞれＮ導電型領域とＰ導電型領域である場合、第２導電型領域に挟まれた第１導電型領域がある部分は、帯電により、寄生ＰＮＰトランジスタとして動作し、電流リークが発生する可能性がある。このため、上記センサチップにおいては、上記寄生ＰＮＰトランジスタとして動作し易い部分を覆うように、所定の電位に固定される導電膜を配置している。これによって、該導電膜に取り囲まれた回路素子への帯電電荷の影響をより効果的に抑制して、回路素子の特性不良を防止することができる。

上記した導電膜による効果は、例えば請求項３に記載のように、前記回路素子が、バイポーラトランジスタ素子または抵抗素子である場合に特に効果的である。

上記センサチップにおいては、例えば請求項４に記載のように、上記導電膜を回路素子に接続する配線層と異なる膜とすることで、導電膜と配線層の短絡を避けることができる。

上記センサチップは、例えば請求項５に記載のように、前記導電膜が、多結晶シリコン、チタン−タングステンまたはアルミニウムのいずれかであるように構成することができる。多結晶シリコン、チタン−タングステン、アルミニウム等は、半導体装置の製造において一般的に用いられる材料である。上記導電膜をこれら材料とすることで、製造コストの増大を抑制することができる。

また、請求項６に記載のように、前記センサ素子が磁気抵抗素子である場合には、前記磁気抵抗素子と前記導電膜が、同じ材質で同時に形成されることが好ましい。この場合にも、磁気抵抗素子と導電膜の製造工程が共通化されるため、製造コストの増大を抑制することができる。この場合には、例えば請求項７に記載のように、前記材質を、ニッケル−鉄合金またはニッケル−コバルト合金とすることができる。

上記センサチップにおいては、例えば請求項８に記載のように、前記導電膜を、前記回路素子の外周を取り囲むようにして、リング形状に形成することができる。また、請求項９に記載のように、前記導電膜が、前記回路素子の全面を覆うように形成されてなる構成としてもよい。

上記センサチップは、請求項１０に記載のように、前記複数の回路素子のうち、２個以上の回路素子上に、前記導電膜が、それぞれ分離して形成されてなり、前記導電膜が、それぞれ異なる電位に固定される構成とすることができる。この場合には、個々の回路素子について導電膜に印加する電位を最適に設定することができ、回路素子の帯電からの保護と特性不良の防止を効果的に発揮させることができる。

上記したように、各回路素子の導電膜について個別に電位設定する場合、例えば請求項１１に記載のように、前記電位を、前記回路素子に印加される最高電位とすることができる。

以上のように、上記したセンサチップは、静電気等による帯電から回路素子を保護し、回路素子の特性不良を防止できると共に、安価に製造することのできるセンサチップとなっている。

このため、上記したセンサチップは、帯電し易い状態で使用される場合に好適で、例えば請求項１２に記載のように、前記センサ素子が、磁界の変化を検出する磁気センサ素子であり、前記センサチップが、回転体に隣接して配置され、前記回転体の回転に伴う磁界の変化の測定に用いられる磁気センサチップとして好適である。また、請求項１３に記載のように、前記センサチップは、帯電等に対して過酷な環境下で使用されると共に低コストが要求される車載用のセンサチップとして好適である。

以下、本発明を実施するための最良の形態を、図に基づいて説明する。

図１は、本発明のセンサチップの一例で、センサチップ１００の模式的な断面図である。尚、図１のセンサチップ１００において、図８に示したセンサチップ９０および図９に示した半導体チップ８０と同様の部分については、同じ符号を付した。図２（ａ）は、図１のセンサチップ１００が組み込まれた回転センサ１１０と測定対象である回転体２００の配置関係を示した模式的な断面図であり、図２（ｂ）は、センサチップ１００と回転体２００の配置関係を拡大して示した模式的な上面図である。また、図３は、図１のセンサチップ１００における導電膜２１，２２の効果を説明する図で、図９の半導体チップ８０に対応するようにして、半導体基板１０における制御回路３２の抵抗素子３２ｃが形成された領域の断面を示した図である。

図１に示すセンサチップ１００は、回転センサの構成部品として用いられる磁気センサチップで、図２に示すように、カムやクランクに連結する回転体２００に隣接して配置され、回転体２００の回転に伴う永久磁石１０１のバイアス磁界の変化を測定する。

図１に示すように、センサチップ１００においては、センサ素子（磁気抵抗素子）３１と該センサ素子３１の制御回路３２とが、同じ半導体基板１０に形成されている。

センサ素子３１は、ニッケル−鉄合金やニッケル−コバルト合金等の強磁性体薄膜１６からなる。

制御回路３２は、半導体基板１０において、Ｐ＋型素子分離領域４３によりＰＮ接合分離された複数の回路素子を有している。図１では、制御回路３２が有する上記複数の回路素子のうち、バイポーラトランジスタ素子３２ａと抵抗素子３２ｂが例示されている。また、バイポーラトランジスタ素子３２ａと抵抗素子３２ｂ上には、それぞれ、該回路素子３２ａ，３２ｂを取り囲む導電膜２１，２２が形成されており、該導電膜２１，２２は、所定の電位Ｖ１，Ｖ２に固定されている。図３では、抵抗素子３２ｃ上に、該抵抗素子３２ｃを取り囲む導電膜２３が形成されており、該導電膜２３は、所定の電位Ｖ３に固定されている。

以上のように、センサチップ１００においては、図１と図３に示すように、制御回路３２を構成するＰＮ接合分離された回路素子３２ａ〜３２ｃ上に、該回路素子３２ａ〜３２ｃを取り囲む導電膜２１〜２３が形成され、これらが所定の電位Ｖ１〜Ｖ３に固定される。従って、センサチップ１００が帯電し易い状態に置かれた場合であっても、該導電膜２１〜２３の電位Ｖ１〜Ｖ３によって、該導電膜２１〜２３に取り囲まれた回路素子３２ａ〜３２ｃの周りでは、帯電が起き難い状態を作り出すことができる。
あるいは、帯電した場合であっても、該導電膜２１〜２３の電位Ｖ１〜Ｖ３によって、該導電膜２１〜２３に取り囲まれた回路素子３２ａ〜３２ｃへの帯電電荷の影響を抑制して、回路素子３２ａ〜３２ｃの特性不良を防止することが可能である。例えば、図３に示す抵抗素子３２ｃは、図９に示した抵抗素子に較べて、寄生トランジスタの動作やリークが発生し難い回路素子とすることが可能である。

尚、図１と図３に示すセンサチップ１００では、図示した全ての回路素子３２ａ〜３２ｃについて導電膜２１〜２３が配置されている。しかしながらこれに限らず、帯電しやすい少なくとも１個の回路素子上、あるいは帯電の影響が大きい少なくとも１個の回路素子上にのみ導電膜を配置するようにしてもよい。

また、図１と図３に示すセンサチップ１００は、制御回路３２を構成する複数の回路素子のうち、２個以上の回路素子上に前記導電膜がそれぞれ分離して形成されてなり、前記導電膜がそれぞれ異なる電位に固定される構成とすることができる。この場合には、個々の回路素子について導電膜に印加する電位を最適に設定することができ、回路素子の帯電からの保護と特性不良の防止を効果的に発揮させることができる。上記したように、各回路素子の導電膜について個別に電位設定する場合、例えば前記電位を前記回路素子に印加される最高電位とすることができる。

図４〜図７は、上記ＰＮ接合分離された回路素子と該回路素子を取り囲み所定の電位に固定される導電膜をより詳細に示した図である。図４（ａ）は、図１の制御回路３２を構成するバイポーラトランジスタ素子３２ｄ，３２ｅを示した模式的な上面図であり、図４（ｂ）は、図４（ａ）の一点鎖線Ａ−Ａでの断面図である。図５（ａ）は、別のバイポーラトランジスタ素子３２ｆ，３２ｇを示した模式的な上面図であり、図５（ｂ）は、図５（ａ）の一点鎖線Ｂ−Ｂでの断面図である。図６（ａ）は、別のバイポーラトランジスタ素子３２ｈ，３２ｉを示した模式的な上面図であり、図６（ｂ）は、図６（ａ）の一点鎖線Ｃ−Ｃでの断面図である。図７（ａ）は、別の抵抗素子３２ｊを示した模式的な上面図であり、図７（ｂ）は、図７（ａ）の一点鎖線Ｄ−Ｄでの断面図である。尚、図４〜図７においても、図１に示したセンサチップ１００と同様の部分については、同じ符号を付した。

図４（ａ），（ｂ）においては、導電膜２４ａ，２４ｂが、バイポーラトランジスタ素子３２ｄ，３２ｅの外周を取り囲むようにして、リング形状に形成されている。また、導電膜２４ａ，２４ｂは、バイポーラトランジスタ素子３２ｄ，３２ｅに接続する配線４７ｅ，４７ｂ，４７ｃとは別の配線４７ｘ、４７ｙに接続されて、所定の電位に固定されている。

図５（ａ），（ｂ）においても、導電膜２５ａ，２５ｂが、バイポーラトランジスタ素子３２ｆ，３２ｇの外周を取り囲むようにして、リング形状に形成されている。一方、図５（ａ），（ｂ）の導電膜２５ａ，２５ｂは、図４（ａ），（ｂ）の導電膜２４ａ，２４ｂと異なり、バイポーラトランジスタ素子３２ｆ，３２ｇに接続するエミッタ配線４７ｅと共通接続されて、エミッタの電位に固定されている。

図６（ａ），（ｂ）においても、バイポーラトランジスタ素子３２ｈ，３２ｉを取り囲むように配置された導電膜２６ａ，２６ｂが、バイポーラトランジスタ素子３２ｈ，３２ｉに接続するエミッタ配線４７ｅと共通接続されて、エミッタの電位に固定されている。一方、図６（ａ）と図５（ａ）を比較してわかるように、図６（ａ），（ｂ）の導電膜２６ａ，２６ｂは、図５（ａ），（ｂ）の導電膜２５ａ，２５ｂと異なり、バイポーラトランジスタ素子３２ｈ，３２ｉの全面を覆うように形成されている。

図１に示すセンサチップ１００のように、回路素子が半導体基板の表面において第１導電型領域と第２導電型領域が形成されている場合には、前記導電膜が、前記回路素子における第２導電型領域に挟まれた第１導電型領域を覆うように形成されてなることが好ましい。例えば、図５（ａ），（ｂ）のバイポーラトランジスタ素子３２ｆ，３２ｇにおけるＰ導電型領域４３，４４に挟まれたＮ導電型領域４１がある部分は、帯電により、寄生ＰＮＰトランジスタとして動作し、電流リークが発生する可能性がある。このため、図６（ａ），（ｂ）のバイポーラトランジスタ素子３２ｈ，３２ｉにおいては、特に上記寄生ＰＮＰトランジスタとして動作し易い部分を覆うように、所定の電位に固定される導電膜２６ａ，２６ｂを配置している。これによって、該導電膜２６ａ，２６ｂに取り囲まれたバイポーラトランジスタ素子３２ｈ，３２ｉへの帯電電荷の影響をより効果的に抑制して、バイポーラトランジスタ素子３２ｈ，３２ｉの特性不良を防止することができる。

図７（ａ），（ｂ）においては、抵抗素子３２ｊを取り囲むように配置された導電膜２７が、抵抗素子３２ｊに接続する配線４７ａ，４７ｄとは別の配線４７ｚに接続されて、所定の電位に固定されている。尚、図７（ａ），（ｂ）に示す導電膜２７についても、Ｐ導電型領域４３，１３に挟まれたＮ導電型領域４１をほぼ覆うように形成することが好ましい。

上記導電膜２１〜２３，２４ａ〜２６ａ，２４ｂ〜２６ｂ，２７は、回路素子３２ａ〜３２ｊに接続する配線４７ａ〜４７ｅと異なる層の膜とすることで、導電膜２１〜２３，２４ａ〜２６ａ，２４ｂ〜２６ｂ，２７と配線４７ａ〜４７ｅの短絡を避けることができる。上記導電膜２１〜２３，２４ａ〜２６ａ，２４ｂ〜２６ｂ，２７の形成には、一般的な半導体プロセスを利用することができ、これによって製造コストを抑制することが可能である。上記導電膜２１〜２３，２４ａ〜２６ａ，２４ｂ〜２６ｂ，２７は、導電性があれば任意の材料であってよいが、例えば、多結晶シリコン、チタン−タングステンまたはアルミニウムのいずれかとすることができる。多結晶シリコン、チタン−タングステン、アルミニウム等は、半導体装置の製造において一般的に用いられる材料で、これらの材料を用いることで製造コストの増大を抑制することができる。

また、図１のセンサチップ１００においては、導電膜２１〜２３，２４ａ〜２６ａ，２４ｂ〜２６ｂ，２７を磁気抵抗素子３１の強磁性体薄膜１６と同じ材質とし、これらを同時に形成するようにしてもよい。これによれば、磁気抵抗素子３１と導電膜２１〜２３，２４ａ〜２６ａ，２４ｂ〜２６ｂ，２７の製造工程が共通化されるため、これによっても製造コストの増大を抑制することができる。

以上示したように、上記した本発明のセンサチップは、センサ素子と該センサ素子の制御回路とが同じ半導体基板に形成されてなるセンサチップであって、静電気等による帯電から回路素子を保護し、回路素子の特性不良を防止できると共に、安価に製造することのできるセンサチップとなっている。

このため、上記した本発明のセンサチップは、帯電し易い状態で使用される場合に好適で、図１，２において例示したように、例えば、センサチップに形成されているセンサ素子が、磁界の変化を検出する磁気センサ素子であり、該センサチップが、回転体に隣接して配置され、回転体の回転に伴う磁界の変化の測定に用いられる磁気センサチップとして好適である。また、本発明のセンサチップは、帯電等に対して過酷な環境下で使用されると共に低コストが要求される車載用のセンサチップとして好適である。

本発明のセンサチップの一例で、センサチップ１００の模式的な断面図である。 （ａ）は、図１のセンサチップ１００が組み込まれた回転センサ１１０と測定対象である回転体２００の配置関係を示した模式的な断面図であり、（ｂ）は、センサチップ１００と回転体２００の配置関係を拡大して示した模式的な上面図である。 図１のセンサチップ１００における導電膜２１，２２の効果を説明する図で、図９の半導体チップ８０に対応するようにして、半導体基板１０における制御回路３２の抵抗素子３２ｃが形成された領域の断面を示した図である。 （ａ）は、図１の制御回路３２を構成するバイポーラトランジスタ素子３２ｄ，３２ｅを示した模式的な上面図であり、（ｂ）は、（ａ）の一点鎖線Ａ−Ａでの断面図である。 （ａ）は、別のバイポーラトランジスタ素子３２ｆ，３２ｇを示した模式的な上面図であり、（ｂ）は、（ａ）の一点鎖線Ｂ−Ｂでの断面図である。 （ａ）は、別のバイポーラトランジスタ素子３２ｈ，３２ｉを示した模式的な上面図であり、（ｂ）は、（ａ）の一点鎖線Ｃ−Ｃでの断面図である。 （ａ）は、別の抵抗素子３２ｊを示した模式的な上面図であり、（ｂ）は、（ａ）の一点鎖線Ｄ−Ｄでの断面図である。 特許文献１に開示されているセンサチップの一例で、ＭＲＥ（磁気抵抗素子）形成領域９１とバイポーラトランジスタ等からなる処理回路形成領域９２がワンチップ化されている磁気センサチップ９０の模式的な断面図である。 帯電による不具合を説明する図で、半導体チップ８０の模式的な断面図である。

符号の説明

９０，１００ （磁気）センサチップ
８０ 半導体チップ
１０ 半導体基板
２１〜２３，２４ａ〜２６ａ，２４ｂ〜２６ｂ，２７ 導電膜
３１ センサ素子（磁気抵抗素子）
１６ 強磁性体薄膜
３２ 制御回路
３２ａ，３２ｄ〜３２ｉ 回路素子（バイポーラトランジスタ素子）
３２ｂ，３２ｃ，３２ｊ 回路素子（抵抗素子）
４３ Ｐ＋型素子分離領域

Claims (13)

1. センサ素子と該センサ素子の制御回路とが同じ半導体基板に形成されてなるセンサチップであって、
   前記制御回路が、前記半導体基板においてＰＮ接合分離された複数の回路素子を有してなり、
   前記複数の回路素子のうち、少なくとも１個の回路素子上に、該回路素子を取り囲む導電膜が形成され、
   該導電膜が、所定の電位に固定されてなることを特徴とするセンサチップ。
2. 前記導電膜が、
   前記回路素子における第２導電型領域に挟まれた第１導電型領域を覆うように形成されてなることを特徴とする請求項１に記載のセンサチップ。
3. 前記回路素子が、
   バイポーラトランジスタ素子または抵抗素子であることを特徴とする請求項１または２に記載のセンサチップ。
4. 前記導電膜が、前記回路素子に接続する配線層と異なる膜であることを特徴とする請求項１乃至３のいずれか一項に記載のセンサチップ。
5. 前記導電膜が、多結晶シリコン、チタン−タングステンまたはアルミニウムのいずれかであることを特徴とする請求項１乃至４のいずれか一項に記載のセンサチップ。
6. 前記センサ素子が、磁気抵抗素子であり、
   該磁気抵抗素子と前記導電膜が、同じ材質で同時に形成されることを特徴とする請求項１乃至４のいずれか一項に記載のセンサチップ。
7. 前記材質が、ニッケル−鉄合金またはニッケル−コバルト合金であることを特徴とする請求項６に記載のセンサチップ。
8. 前記導電膜が、
   前記回路素子の外周を取り囲むようにして、リング形状に形成されてなることを特徴とする請求項１乃至７のいずれか一項に記載のセンサチップ。
9. 前記導電膜が、
   前記回路素子の全面を覆うように形成されてなることを特徴とする請求項１乃至７のいずれか一項に記載のセンサチップ。
10. 前記複数の回路素子のうち、２個以上の回路素子上に、
    前記導電膜が、それぞれ分離して形成されてなり、
    前記導電膜が、それぞれ異なる電位に固定されることを特徴とする請求項８または９に記載のセンサチップ。
11. 前記電位が、前記回路素子に印加される最高電位であることを特徴とする請求項８乃至１０のいずれか一項に記載のセンサチップ。
12. 前記センサ素子が、磁界の変化を検出する磁気センサ素子であり、
    前記センサチップが、
    回転体に隣接して配置され、前記回転体の回転に伴う磁界の変化の測定に用いられることを特徴とする請求項１乃至１１のいずれか一項に記載のセンサチップ。
13. 前記センサチップが、
    車に搭載されて用いられることを特徴とする請求項１乃至１２のいずれか一項に記載のセンサチップ。

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