JP2009069198A - 同期処理システム及び半導体集積回路 - Google Patents

Abstract

【課題】端子数を増加させることなく、同期処理の同期を取ることができる同期処理システム及び半導体集積回路を提供する。
【解決手段】マスタＩＣ１２が、同期タイミング信号を同期をとって実行する処理内容に応じて信号状態を変えて生成し、生成した同期タイミング信号を出力すると共に、当該同期タイミング信号の信号状態に応じた処理内容の処理を当該同期タイミング信号により示されるタイミングで実行し、スレーブＩＣ１４が、マスタＩＣ１２より出力された同期タイミング信号の信号状態に応じた処理内容の処理を当該同期タイミング信号により示されるタイミングで実行する。
【選択図】図１

Description

この発明は、複数個のＩＣ（半導体集積回路）の同期処理により所定の処理対象物の制御を行なう同期処理システム及び当該同期処理システムに用いる半導体集積回路に関するものである。

従来より複数個のＩＣの同期処理により所定の処理対象物の制御を行なう同期処理システムが知られている。

例えば、特許文献１には、複数個のＩＣ（特許文献１では２個のＩＣ）の同期処理により一つの液晶パネルの表示を制御する技術が記載されている。

図５には、２個のＩＣの同期処理により液晶パネル等のパネル１８’の表示を制御する場合の構成の一例が示されている。

一般的に、一つのパネル１８’を２個のＩＣによって制御する場合、何れか一方のＩＣをマスタＩＣ１２’とし、他方のＩＣをスレーブＩＣ１４’として、マスタＩＣ１２’が制御用のクロック信号（図５の（１）ｃｌｏｃｋ）、及びフレームの表示タイミングの同期を取るための信号（図５の（２）に示すｆｒａｍｅ−ｓｙｎｃｈｒｏｎｉｚｉｎｇ−ｓｉｇｎａｌ（以下、「ｆｓｙｎｃ信号」という。））を生成し、各信号をそれぞれスレーブＩＣ１４’に出力して同期を取る構成である。このフレームとは、一般的に１画面の表示間隔を示すものであり、この間隔は一般的に数十〜数百Ｈｚの周期で制御される。

また、ホスト（Ｈｏｓｔ）１６’は、パラレルＩＦ（インタフェース）やシリアルＩＦ（図５の（３））を通じてマスタＩＣ１２’及びスレーブＩＣ１４’に諸設定、表示用画像データのライトや表示開始−停止の制御を行う。

このとき、マスタＩＣ１２’で生成されるクロック信号（図５の（１））とホスト１６’からのデータのライト（図５の（３））のタイミングは、全くの非同期である。このため、マスタＩＣ１２’及びスレーブＩＣ１４’では、ホスト１６’から設定されたデータを受けてクロック信号による処理のタイミングで内部で当該データを使用するのが一般的である。

図６には、従来のマスタＩＣ１２’及びスレーブＩＣ１４’の動作に関するタイミングチャートの一例が示されている。

例えば、マスタＩＣ１２’及びスレーブＩＣ１４’を使用してパネル１８’の表示を開始させる場合、図６に示すように、ホスト１６’は、マスタＩＣ１２’及びスレーブＩＣ１４’の両方にＤｉｓｐｌａｙ−ＯＮ（図６の（４）、（７））を設定する。このＤｉｓｐｌａｙ−ＯＮとはホスト１６’からの表示開始の要求を示す信号である。

このＤｉｓｐｌａｙ−ＯＮ信号がＨｉｇｈとなるタイミングは、マスタＩＣ１２’及びスレーブＩＣ１４’のクロック信号とは全くの非同期である。このため、各ＩＣ内部では、Ｄｉｓｐｌａｙ−ＯＮ信号の同期を取るためにＩＣ内部の制御のクロック信号に合わせてＤｉｓｐｌａｙ−ＯＮ信号を一旦ラッチする。これは、メタステーブル対策である。プロセスや動作周波数によっても異なるが通常２段以上のフリップフロップでラッチされるが、このフリップフロップについては図示を省略する。このメタステーブルとは、フリップフロップのクロック信号に対するデータのセットアップ／ホールドタイムが満たせない場合に出力がレーシングしてしまい、最終的にＨｉｇｈかＬｏｗのどちらかに落ち着くか分からない現象である。このため、そのレーシング時間を吸収するためにフリップフロップを数段設けてその数段のフリップフロップによりラッチが行われる。

マスタＩＣ１２’及びスレーブＩＣ１４’では、クロック信号に合わせてラッチした信号のタイミング（図６の（５）（８））をそのまま使用するのではなく、ｆｓｙｎｃ信号を受けてから表示開始が始まる（図６の（６）、（９））。

これは、パネル１８’の表示タイミングを、ｆｓｙｎｃ信号に示されるフレームの表示タイミングに同期させることで表示開始のタイミングを制御し易くする目的や複数個のＩＣを使用する場合に同期を合わせ易くする目的がある。
特開平６−２７４１３４号公報

しかしながら、上記で説明した一般式な制御では、以下の要因によりマスタＩＣ１２’及びスレーブＩＣ１４’の同期処理によるパネル１８’の表示のＯＮ／ＯＦＦの制御がｆｓｙｎｃ信号の１フレーム周期分ずれてしまう場合がある、という問題があった。

この問題の発生には、以下のような要因が考えられる。

＜要因１＞
ホスト１６’から設定されるＤｉｓｐｌａｙ−ＯＮコマンドは、マスタＩＣ１２’及びスレーブＩＣ１４’の両方に発行されるが、ＩＣ内部のクロック信号とは非同期であるためＩＣ間のクロックスキュー差やメタステーブルにより同じタイミングでデータをラッチできない場合がある。

＜要因２＞
ホスト１６’からの設定が２つのＩＣに同時に行えない仕様の場合はシリアルに設定（例えば、マスタＩＣ１２’を設定した後にスレーブＩＣ１４’を設定）するしかなく、その間にｆｓｙｎｃ信号の１フレーム周期分の表示タイミングをまたいでしまう可能性がある。一般的にホスト１６’側はｆｓｙｎｃ信号などのＩＣ内部の信号状態を検出して設定を行わない。これは、配線が増えることやホスト１６’側の負担が増大してしまうためである。

また、仮に設定を同時に行えたとしても、＜要因１＞の問題によって結局はデータをラッチするラッチタイミングがずれてしまうことになる。

図７には、ホスト１６’からマスタＩＣ１２’及びスレーブＩＣ１４’の両方に同時に表示開始（Ｄｉｓｐｌａｙ−ＯＮ）を設定した場合において、上述した＜要因１＞の要因によりデータを同じタイミングでラッチできない場合のタイミングチャートの一例が示されている。

図７の（１）、（２）は、マスタＩＣ１２’から出力された信号がスレーブＩＣ１４’へ入力される際に生じる遅延であり、これは配線遅延、ＩＯ遅延により必ず発生する。

図７の（３）、（４）、（５）、（６）は、それぞれのＩＣでメタステーブル対策を行うためのフリップフロップでラッチされた制御信号であり、クロック信号に非同期で設定されたＤｉｓｐｌａｙ−ＯＮをクロック信号に同期させて使用するために必要な制御である。なお、図７の（３）、（４）、（５）、（６）は、フリップフロップ（ＦＦ）を例えば２段設けてその２段のフリップフロップにより非同期信号を内部のクロック信号で２段受けしているタイミングの例である。

ここで、図７の（７）のタイミングでホスト１６’よりマスタＩＣ１２’及びスレーブＩＣ１４’にＤｉｓｐｌａｙ−ＯＮが設定されると、各ＩＣでのメタステーブル対策用のフリップフロップの出力は図７に示すようなタイミング（図７の（３）、（４）、（５）、（６））となる。

最終的なＩＣ内部の表示開始のタイミングは、上述したように各ＩＣ間で同期を取るために（４）、（６）の信号がＨｉｇｈであり、かつｆｓｙｎｃ信号がＨｉｇｈとなっているクロック信号による処理のタイミング（図７の（８）、（９））であり、パネル１８’はこのタイミングで表示開始となる。

以上の結果から、図７に示すようにホスト１６’から設定されるＤｉｓｐｌａｙ−ＯＮのタイミング如何によっては、マスタＩＣ１２’及びスレーブＩＣ１４’で表示開始のタイミングが１フレーム周期分ずれてしまうことが分かる。

これは、図７の（１）、（２）のような２チップ以上のＩＣの同期処理を行なう場合に必ず存在する信号線のスキューやメタステーブルの問題に起因するものであり、例えクロック信号を外部から２チップに対して同時に供給しても、各ＩＣの特性のバラツキによりスキューの発生を防ぎきれない。

また、この問題は、表示開始時の同期処理の制御だけではなく、表示停止時にも同様な問題が発生し、１ｆｓｙｎｃ（数十〜数百Ｈｚ）区間での表示開始、停止のずれが発生してしまう可能性があることから画面のちらつきなどの問題となる。

以上の問題を回避するためには、ＩＣ間の同期制御信号を増加させることで対応することができるが、この場合、端子数の増加となるため一般的には好まれない。

本発明は上記事実を鑑みてなされたものであり、端子数を増加させることなく、複数個の半導体集積回路による同期処理の同期を取ることができる同期処理システム及び半導体集積回路を提供することを目的とする。

上記目的を達成するため、請求項１記載の発明は、所定の処理対象物に対し、同期して処理を行なうためのタイミングを示す同期タイミング信号を、同期をとって実行する処理内容に応じて信号状態を変えて生成する生成手段、前記生成手段により生成された前記同期タイミング信号を出力する出力手段、及び前記出力手段により出力された前記同期タイミング信号の信号状態に応じた処理内容の処理を当該同期タイミング信号により示されるタイミングで実行する第１処理実行手段を有する第１半導体集積回路と、前記出力手段より出力される前記同期タイミング信号が入力される入力手段、及び前記入力手段に入力される前記同期タイミング信号の信号状態に応じた処理内容の処理を当該同期タイミング信号により示されるタイミングで実行する第２処理実行手段を有する第２半導体集積回路と、を備えている。

請求項１記載の発明の第１半導体集積回路は、所定の処理対象物に対し、同期して処理を行なうためのタイミングを示す同期タイミング信号を、同期をとって実行する処理内容に応じて信号状態を変えて生成し、生成された同期タイミング信号を出力すると共に、出力された同期タイミング信号の信号状態に応じた処理内容の処理を当該同期タイミング信号により示されるタイミングで実行する。

一方、第２半導体集積回路は、入力される同期タイミング信号の信号状態に応じた処理内容の処理を当該同期タイミング信号により示されるタイミングで実行する。

このように請求項１記載の発明によれば、第１半導体集積回路が、同期タイミング信号を同期をとって実行する処理内容に応じて信号状態を変えて生成し、生成した同期タイミング信号を出力すると共に、当該同期タイミング信号の信号状態に応じた処理内容の処理を当該同期タイミング信号により示されるタイミングで実行し、第２半導体集積回路が、前記第１半導体集積回路より出力された前記同期タイミング信号の信号状態に応じた処理内容の処理を当該同期タイミング信号により示されるタイミングで実行するので、端子数を増加させることなく、複数個の半導体集積回路による同期処理の同期を取ることができる。

なお、請求項１記載の発明は、請求項２記載の発明のように、前記同期タイミング信号が、パルス信号であり、前記信号状態が、前記パルス信号のパルス幅であるものとしてもよい。

また、請求項１又は請求項２記載の発明は、請求項３記載の発明のように、前記処理対象物が、液晶パネルであり、前記同期タイミング信号が、前記液晶パネルに画面を表示する表示タイミングを示すものとしてもよい。

一方、上記目的を達成するため、請求項４記載の発明の半導体集積回路は、所定の処理対象物に対し、同期して処理を行なうためのタイミングを示す同期タイミング信号を、同期をとって実行する処理内容に応じて信号状態を変えて生成する生成手段と、前記生成手段により生成された前記同期タイミング信号を出力する出力手段と、前記出力手段により出力された前記同期タイミング信号の信号状態に応じた処理内容の処理を当該同期タイミング信号により示されるタイミングで実行する処理実行手段と、を有している。

また、請求項５記載の発明の半導体集積回路は、所定の処理対象物に対して同期して処理を行なうためのタイミングを示し、同期をとって実行する処理内容に応じて信号状態を異なり、外部より入力される同期タイミング信号が入力される入力手段と、前記入力手段に入力される前記同期タイミング信号の信号状態に応じた処理内容の処理を当該同期タイミング信号により示されるタイミングで実行する処理実行手段と、を有してする。

よって、請求項４及び請求項５の半導体集積回路を用いることにより、請求項１記載の発明と同様に作用するので、請求項１記載の発明と同様に、端子数を増加させることなく、同期処理の同期を取ることができる。

以上説明したように、本発明によれば、第１半導体集積回路が、同期タイミング信号を同期をとって実行する処理内容に応じて信号状態を変えて生成し、生成した同期タイミング信号を出力すると共に、当該同期タイミング信号の信号状態に応じた処理内容の処理を当該同期タイミング信号により示されるタイミングで実行し、第２半導体集積回路が、前記第１半導体集積回路より出力された前記同期タイミング信号の信号状態に応じた処理内容の処理を当該同期タイミング信号により示されるタイミングで実行するので、端子数を増加させることなく、複数個の半導体集積回路による同期処理の同期を取ることができる、という優れた効果を有する。

以下、図面を参照して、本発明の実施の形態について詳細に説明する。なお、以下では、マスタＩＣとスレーブＩＣの２つのＩＣの同期処理により液晶パネル等のパネル１８の表示を制御する同期処理システムの場合について説明する。

図１には、本実施の形態に係る同期処理システム１０の構成が示されている。

本実施の形態に係る同期処理システム１０は、マスタＩＣ１２と、スレーブＩＣ１４と、を含んで構成されており、マスタＩＣ１２が制御用のクロック信号（図１の（１）ｃｌｏｃｋ）、及びｆｓｙｎｃ信号（図１の（２））を生成し、それをスレーブＩＣ１４に出力して同期を取る構成である。

本実施の形態に係るマスタＩＣ１２及びスレーブＩＣ１４の端子構成は従来と同じであるが、本実施の形態には、マスタＩＣ１２がｆｓｙｎｃ信号として出力するパルスのパルス幅を変化させることで、マスタＩＣ１２とスレーブＩＣ１４の表示開始／停止の同期を行うものである。

ホスト１６は、パラレルＩＦ（インタフェース）やシリアルＩＦ（図１の（３））を通じてマスタＩＣ１２やスレーブＩＣ１４の諸設定、表示用画像データのライト、表示開始−停止の制御を行う。また、ホスト１６は、マスタＩＣ１２とスレーブＩＣ１４の２つのＩＣを使用してパネル１８の表示を開始させる場合、マスタＩＣ１２のみに対してＤｉｓｐｌａｙ−ＯＮを設定する。

図２には、マスタＩＣ１２とスレーブＩＣ１４の機能構成を示すブロック図が示されている。

マスタＩＣ１２は、制御用のクロック信号を生成するクロック信号生成部２０と、フレームの表示タイミングを示すｆｓｙｎｃ信号を周期的に生成する表示タイミング生成部２２と、ホスト１６やパネル１８、スレーブＩＣ１４と各種信号を入出力するための端子２４と、パネル１８の表示を制御する制御処理を実行する表示制御処理部２８と、を有している。

表示タイミング生成部２２は、フレームの表示タイミングを示すＦｒａｍｅ＿ｓｉｇｎａｌ信号を生成する不図示の発振回路を内部に備えており、Ｆｒａｍｅ＿ｓｉｇｎａｌに同期させてｆｓｙｎｃ信号を生成して出力しており、ホスト１６から表示開始を指示するＤｉｓｐｌａｙ−ＯＮが設定されると、表示開始が指示されたことを示すためにｆｓｙｎｃ信号のパルス幅（サイクル）を変更する。

クロック信号生成部２０、表示タイミング生成部２２により各々生成されたクロック信号、ｆｓｙｎｃ信号は、端子２４を介してスレーブＩＣ１４へ出力される。

一方、ホスト１６やパネル１８、マスタＩＣ１２と各種信号を入出力するための端子３０と、パネル１８の表示を制御する制御処理を実行する表示制御処理部３２と、を有している。

次に、図３には、マスタＩＣ１２とスレーブＩＣ１４の動作に関するタイミングチャートの一例が示されている。

図３の（１）（２）はマスタＩＣ１２により生成された制御用のクロック信号であり、図３の（３）はマスタＩＣ１２により生成されるｆｓｙｎｃ信号である。

ホスト１６は、表示開始させる場合、マスタＩＣ１２のみにＤｉｓｐｌａｙ−ＯＮを設定する。

表示タイミング生成部２２は、内部で生成されるＦｒａｍｅ＿ｓｉｇｎａｌに同期させてｆｓｙｎｃ信号を生成して出力しており、Ｄｉｓｐｌａｙ−ＯＮが設定させると、表示開始が指示されたことを示すために図３の（２）のｆｓｙｎｃ信号のパルス幅（サイクル）を変更する制御を行なう。

なお、本実施の形態では、例えば、表示停止期間中、ｆｓｙｎｃ信号のパルス幅を１サイクル分とし、Ｄｉｓｐｌａｙ−ＯＮが設定させて表示期間中となるとｆｓｙｎｃ信号のパルス幅を２サイクル分とする制御を行う。

次にマスタＩＣ１２とスレーブＩＣ１４の両方では以下の制御を行う。

ｆｓｙｎｃ信号（図３の（２））のパルス幅は、ホスト１６から表示開始の命令が（Ｄｉｓｐｌａｙ−ＯＮ（ホスト１６））設定されると変化する。

表示制御処理部２８、及び表示制御処理部３２では、ｆｓｙｎｃ信号をクロック信号（図３の（１））の立ち上がりに合わせて一旦ラッチしてｆｓｙｎｃ＿ｆｆ信号（図３の（８））を生成する。

そして、表示制御処理部２８、及び表示制御処理部３２では、ｆｓｙｎｃ信号とｆｓｙｎｃ＿ｆｆ信号から図３に（９）に示すタイミングでｆｓｙｎｃ＿ｆｏｒ＿ｒｅａｌ信号を生成する。このｆｓｙｎｃ＿ｆｏｒ＿ｒｅａｌ信号は、ｆｓｙｎｃの立下りを検出するための信号であり、生成論理は、ｆｓｙｎｃ信号がＬｏｗ且つｆｓｙｎｃ＿ｆｆ信号がＨｉｇｈの場合にＨｉｇｈとする。

また、表示制御処理部２８、及び表示制御処理部３２にはｆｓｙｎｃ＿ｆｆ信号がＨｉｇｈ間のクロック信号（図３の（１）ｃｌｏｃｋ）の立ち上がりをカウントし、ｆｓｙｎｃ＿ｆｆ信号がＬｏｗになるとクリアされる不図示のカウンタが設けられており、当該カウンタによりｆｓｙｎｃ＿ｆｆ信号がＨｉｇｈとなっている期間（図３の（１０）ｆｓｙｎｃ＿ｃｎｔ）を計測することにより、ｆｓｙｎｃ信号のパルス幅を検出する。

そして、表示制御処理部２８、及び表示制御処理部３２は、検出されたｆｓｙｎｃ信号のパルス幅に基づいて、当該パルス幅に応じた処理内容の処理を当該ｆｓｙｎｃ信号により示されるタイミングで実行する。

例えば、図３に示した例では、ｆｓｙｎｃ＿ｃｎｔの値が“１”のときは表示停止中であるためパネル１８に対して表示制御処理を行なわず、ｆｓｙｎｃ＿ｃｎｔの値が“２”のときは表示中であるパネル１８に対して表示制御処理を行なう。

このように本実施の形態によれば、ホスト１６は表示開始の設定をマスタＩＣ１２のみ行い、マスタＩＣ１２がマスタＩＣ１２とスレーブＩＣ１４の同期の制御を行なうために、ＩＣ間のクロックスキューやメタステーブルの影響を受けることはなく、端子数を増加させることなく、マスタＩＣ１２及びスレーブＩＣ１４によるパネル１８への同期処理の同期を取ることができ、パネル１８に表示される画面のちらつきなどを抑えることができる。

なお、図３の例では同期をとりたいタイミング（図３の（３））と実際に同期を敢っているタイミング（図３の（９））とはクロック信号１サイクル分のずれが発生しているが、（３）の信号自体を実際の処理タイミングよりも１サイクル分前にずらす（（３）のタイミングは同期をとりたいタイミングの１サイクル前の信号とする）ことで実際の処理タイミングに合わせることができる。

また、本実施の形態ではパネル１８に対して表示停止中と表示開始の２つのタイミングの同期処理の制御を行なう場合について説明したが、本発明はこれに限定されるものではなく、ｆｓｙｎｃ信号の出力パタンをとりたいタイミングにより変化させることで、マスタＩＣ１２とスレーブＩＣ１４の２以上の複数の処理の同期を行うことができる。

例えば、図４に示すように、マスタＩＣ１２−スレーブＩＣ１４間で同期をとりたいタイミングが３つ（図４の同期１、同期２、同期３）あるとする。

この場合、例えば、マスタＩＣ１２は、ｆｓｙｎｃ信号のパルス幅を同期１、同期２、同期３のタイミングで変化させる。例えば、同期１の場合：ｆｓｙｎｃ信号のパルス幅を１サイクル（図４の（６））とし、同期２の場合：ｆｓｙｎｃ信号のパルス幅を２サイクル（図４の（７））とし、同期３の場合：ｆｓｙｎｃ信号のパルス幅を３サイクル（図４の（８））とする。

マスタＩＣ１２及びスレーブＩＣ１４では、上述したように、ｆｓｙｎｃ＿ｆｆ信号がＨｉｇｈとなっている期間を計測し、ｆｓｙｎｃ＿ｃｎｔの値が“１”のときは、同期１で同期をとりたいと判定し、ｆｓｙｎｃ＿ｃｎｔの値が“２”のときは、同期２で同期をとりたいと判定し、ｆｓｙｎｃ＿ｃｎｔの値が“３”のときは同期３で同期をとりたいと判定することが可能となる。

また、仮に同期をとりたいタイミングが同じ場合があるかもしれない。この場合は、例えば、ｆｓｙｎｃ信号のパルス幅に別途設け４サイクルの場合を設けて、同期１と同期２が同時に起きたと認識させることも可能であり、端子を増加させずにさまざまな同期をＩＣ間で取ることが可能となる。

なお、この場合も同期をとりたいタイミング（図４の同期１、同期２、同期３）と実際に同期をとっているタイミング（図４の（１０））とはクロック信号１サイクル分ずれているが、同期１、同期２、同期３の信号自体を１サイクル前にずらすことで実際の処理タイミングに合わせることができる。

また、本実施の形態では、実行する処理内容に応じてｆｓｙｎｃ信号のパルス幅を変える場合について説明したが、本発明はこれに限定されるものではなく、例えば、ｆｓｙｎｃ信号の電圧レベルやｆｓｙｎｃ信号として出力するパルスの波形パターンを変えるようにしてもよい。

また、本実施の形態では、２個のＩＣを用いて、処理対象物としてパネル１８の表示の同期制御を行なう場合について説明したが、本発明はこれに限定されるものではなく、２個以上のＩＣを用いてお互いが同期を取る必要がある製品に適用可能である。

その他、本実施の形態で説明した同期処理システム１０の構成（図１参照。）は一例であり、本発明の主旨を逸脱しない範囲内において適宜変更可能であることは言うまでもない。

実施の形態に係る同期処理システムの構成を示すブロック図である。 実施の形態に係るマスタＩＣとスレーブＩＣの機能構成を示すブロック図である。 実施の形態に係るマスタＩＣとスレーブＩＣの動作に関するタイミングチャートである。 実施の形態に係るマスタＩＣとスレーブＩＣの動作に関するタイミングチャートの別な例である。 従来の同期処理システムの構成を示すブロック図である。 従来のマスタＩＣ及びスレーブＩＣの動作に関するタイミングチャートである。 従来のマスタＩＣ及びスレーブＩＣにおいてデータをラッチするラッチタイミングがずれる場合のタイミングチャートである。

符号の説明

１０ 同期処理システム
１２ マスタＩＣ（第１半導体集積回路）
１４ スレーブＩＣ（第２半導体集積回路）
１８ パネル（処理対象物）
２２ 表示タイミング生成部（生成手段）
２４ 端子（出力手段）
２８ 表示制御処理部（第１処理実行手段、処理実行手段）
３０ 端子（入力手段）
３２ 表示制御処理部（第２処理実行手段、処理実行手段）

Claims (5)

1. 所定の処理対象物に対し、同期して処理を行なうためのタイミングを示す同期タイミング信号を、同期をとって実行する処理内容に応じて信号状態を変えて生成する生成手段、前記生成手段により生成された前記同期タイミング信号を出力する出力手段、及び前記出力手段により出力された前記同期タイミング信号の信号状態に応じた処理内容の処理を当該同期タイミング信号により示されるタイミングで実行する第１処理実行手段を有する第１半導体集積回路と、
   前記出力手段より出力される前記同期タイミング信号が入力される入力手段、及び前記入力手段に入力される前記同期タイミング信号の信号状態に応じた処理内容の処理を当該同期タイミング信号により示されるタイミングで実行する第２処理実行手段を有する第２半導体集積回路と、
   を備えた同期処理システム。
2. 前記同期タイミング信号は、パルス信号であり、
   前記信号状態は、前記パルス信号のパルス幅である
   請求項１記載の同期処理システム。
3. 前記処理対象物は、液晶パネルであり、
   前記同期タイミング信号は、前記液晶パネルに画面を表示する表示タイミングを示すものである
   請求項１又は請求項２記載の同期処理システム。
4. 所定の処理対象物に対し、同期して処理を行なうためのタイミングを示す同期タイミング信号を、同期をとって実行する処理内容に応じて信号状態を変えて生成する生成手段と、
   前記生成手段により生成された前記同期タイミング信号を出力する出力手段と、
   前記出力手段により出力された前記同期タイミング信号の信号状態に応じた処理内容の処理を当該同期タイミング信号により示されるタイミングで実行する処理実行手段と、
   を有する半導体集積回路。
5. 所定の処理対象物に対して同期して処理を行なうためのタイミングを示し、同期をとって実行する処理内容に応じて信号状態を異なり、外部より入力される同期タイミング信号が入力される入力手段と、
   前記入力手段に入力される前記同期タイミング信号の信号状態に応じた処理内容の処理を当該同期タイミング信号により示されるタイミングで実行する処理実行手段と、
   を有する半導体集積回路。

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