JP2009069198A - Synchronous processing system and semiconductor integrated circuit - Google Patents

Synchronous processing system and semiconductor integrated circuit Download PDF

Info

Publication number
JP2009069198A
JP2009069198A JP2007234411A JP2007234411A JP2009069198A JP 2009069198 A JP2009069198 A JP 2009069198A JP 2007234411 A JP2007234411 A JP 2007234411A JP 2007234411 A JP2007234411 A JP 2007234411A JP 2009069198 A JP2009069198 A JP 2009069198A
Authority
JP
Japan
Prior art keywords
signal
processing
synchronization
timing
timing signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007234411A
Other languages
Japanese (ja)
Other versions
JP5112792B2 (en
Inventor
Shigeyuki Sato
茂幸 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lapis Semiconductor Co Ltd
Oki Micro Design Co Ltd
Original Assignee
Oki Semiconductor Co Ltd
Oki Micro Design Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Semiconductor Co Ltd, Oki Micro Design Co Ltd filed Critical Oki Semiconductor Co Ltd
Priority to JP2007234411A priority Critical patent/JP5112792B2/en
Publication of JP2009069198A publication Critical patent/JP2009069198A/en
Application granted granted Critical
Publication of JP5112792B2 publication Critical patent/JP5112792B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Liquid Crystal Display Device Control (AREA)
  • Synchronizing For Television (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a synchronous processing system and a semiconductor integrated circuit in which synchronous processing can be synchronized without increasing the number of terminals. <P>SOLUTION: A master IC 12 generates a synchronous timing signal by changing a signal state according to a processing content to be executed with synchronization, and the generated synchronous timing signal is output, and executes processing of the content according to the signal state of the synchronous timing signal, in timing indicated by the synchronous timing signal. A slave IC 14 executes the processing of the content according to the signal state of the synchronous timing signal which is output by the master IC 12, in timing indicated by the synchronous timing signal. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

この発明は、複数個のＩＣ（半導体集積回路）の同期処理により所定の処理対象物の制御を行なう同期処理システム及び当該同期処理システムに用いる半導体集積回路に関するものである。   The present invention relates to a synchronous processing system that controls a predetermined object to be processed by synchronous processing of a plurality of ICs (semiconductor integrated circuits), and a semiconductor integrated circuit used in the synchronous processing system.

従来より複数個のＩＣの同期処理により所定の処理対象物の制御を行なう同期処理システムが知られている。   2. Description of the Related Art Conventionally, there is known a synchronous processing system that controls a predetermined processing object by synchronous processing of a plurality of ICs.

例えば、特許文献１には、複数個のＩＣ（特許文献１では２個のＩＣ）の同期処理により一つの液晶パネルの表示を制御する技術が記載されている。   For example, Patent Document 1 describes a technique for controlling display of one liquid crystal panel by synchronization processing of a plurality of ICs (two ICs in Patent Document 1).

図５には、２個のＩＣの同期処理により液晶パネル等のパネル１８’の表示を制御する場合の構成の一例が示されている。   FIG. 5 shows an example of the configuration in the case where the display of the panel 18 ′ such as a liquid crystal panel is controlled by the synchronization processing of two ICs.

一般的に、一つのパネル１８’を２個のＩＣによって制御する場合、何れか一方のＩＣをマスタＩＣ１２’とし、他方のＩＣをスレーブＩＣ１４’として、マスタＩＣ１２’が制御用のクロック信号（図５の（１）ｃｌｏｃｋ）、及びフレームの表示タイミングの同期を取るための信号（図５の（２）に示すｆｒａｍｅ−ｓｙｎｃｈｒｏｎｉｚｉｎｇ−ｓｉｇｎａｌ（以下、「ｆｓｙｎｃ信号」という。））を生成し、各信号をそれぞれスレーブＩＣ１４’に出力して同期を取る構成である。このフレームとは、一般的に１画面の表示間隔を示すものであり、この間隔は一般的に数十〜数百Ｈｚの周期で制御される。   In general, when one panel 18 'is controlled by two ICs, one of the ICs is a master IC 12', the other IC is a slave IC 14 ', and the master IC 12' is a control clock signal (see FIG. 5 (1) clock) and a signal for synchronizing the frame display timing (frame-synchronizing-signal (hereinafter referred to as “fsync signal”) shown in (2) of FIG. 5). In this configuration, the signals are output to the slave ICs 14 ′ for synchronization. This frame generally indicates a display interval of one screen, and this interval is generally controlled with a period of several tens to several hundreds of Hz.

また、ホスト（Ｈｏｓｔ）１６’は、パラレルＩＦ（インタフェース）やシリアルＩＦ（図５の（３））を通じてマスタＩＣ１２’及びスレーブＩＣ１４’に諸設定、表示用画像データのライトや表示開始−停止の制御を行う。   Further, the host (Host) 16 ′ performs various settings to the master IC 12 ′ and the slave IC 14 ′ through the parallel IF (interface) and the serial IF ((3) in FIG. 5), write of display image data, and start / stop of display. Take control.

このとき、マスタＩＣ１２’で生成されるクロック信号（図５の（１））とホスト１６’からのデータのライト（図５の（３））のタイミングは、全くの非同期である。このため、マスタＩＣ１２’及びスレーブＩＣ１４’では、ホスト１６’から設定されたデータを受けてクロック信号による処理のタイミングで内部で当該データを使用するのが一般的である。   At this time, the timing of the clock signal generated by the master IC 12 '((1) in FIG. 5) and the data write from the host 16' ((3) in FIG. 5) are completely asynchronous. For this reason, the master IC 12 'and the slave IC 14' generally receive data set from the host 16 'and use the data internally at the timing of processing based on the clock signal.

図６には、従来のマスタＩＣ１２’及びスレーブＩＣ１４’の動作に関するタイミングチャートの一例が示されている。   FIG. 6 shows an example of a timing chart regarding the operation of the conventional master IC 12 'and slave IC 14'.

例えば、マスタＩＣ１２’及びスレーブＩＣ１４’を使用してパネル１８’の表示を開始させる場合、図６に示すように、ホスト１６’は、マスタＩＣ１２’及びスレーブＩＣ１４’の両方にＤｉｓｐｌａｙ−ＯＮ（図６の（４）、（７））を設定する。このＤｉｓｐｌａｙ−ＯＮとはホスト１６’からの表示開始の要求を示す信号である。   For example, when the display of the panel 18 ′ is started using the master IC 12 ′ and the slave IC 14 ′, as shown in FIG. 6, the host 16 ′ displays both the master IC 12 ′ and the slave IC 14 ′ as Display-ON (see FIG. 6 (4) and (7)) are set. This Display-ON is a signal indicating a display start request from the host 16 '.

このＤｉｓｐｌａｙ−ＯＮ信号がＨｉｇｈとなるタイミングは、マスタＩＣ１２’及びスレーブＩＣ１４’のクロック信号とは全くの非同期である。このため、各ＩＣ内部では、Ｄｉｓｐｌａｙ−ＯＮ信号の同期を取るためにＩＣ内部の制御のクロック信号に合わせてＤｉｓｐｌａｙ−ＯＮ信号を一旦ラッチする。これは、メタステーブル対策である。プロセスや動作周波数によっても異なるが通常２段以上のフリップフロップでラッチされるが、このフリップフロップについては図示を省略する。このメタステーブルとは、フリップフロップのクロック信号に対するデータのセットアップ／ホールドタイムが満たせない場合に出力がレーシングしてしまい、最終的にＨｉｇｈかＬｏｗのどちらかに落ち着くか分からない現象である。このため、そのレーシング時間を吸収するためにフリップフロップを数段設けてその数段のフリップフロップによりラッチが行われる。   The timing at which the Display-ON signal becomes High is completely asynchronous with the clock signals of the master IC 12 'and the slave IC 14'. Therefore, in each IC, the Display-ON signal is once latched in accordance with the control clock signal in the IC in order to synchronize the Display-ON signal. This is a metastable measure. Although it depends on the process and operating frequency, it is usually latched by two or more flip-flops, but this flip-flop is not shown. This metastable is a phenomenon in which the output races when the setup / hold time of the data with respect to the clock signal of the flip-flop cannot be satisfied, and it finally cannot be settled to either High or Low. Therefore, in order to absorb the racing time, several stages of flip-flops are provided, and latching is performed by the several stages of flip-flops.

マスタＩＣ１２’及びスレーブＩＣ１４’では、クロック信号に合わせてラッチした信号のタイミング（図６の（５）（８））をそのまま使用するのではなく、ｆｓｙｎｃ信号を受けてから表示開始が始まる（図６の（６）、（９））。   The master IC 12 ′ and the slave IC 14 ′ do not use the timing of the signal latched in accordance with the clock signal ((5) and (8) in FIG. 6) as they are, but starts display after receiving the fsync signal (see FIG. 6). 6 (6), (9)).

これは、パネル１８’の表示タイミングを、ｆｓｙｎｃ信号に示されるフレームの表示タイミングに同期させることで表示開始のタイミングを制御し易くする目的や複数個のＩＣを使用する場合に同期を合わせ易くする目的がある。
特開平６−２７４１３４号公報 This is because the display timing of the panel 18 'is synchronized with the display timing of the frame indicated by the fsync signal so that the display start timing can be easily controlled, and the synchronization can be easily performed when a plurality of ICs are used. There is a purpose.
JP-A-6-274134

しかしながら、上記で説明した一般式な制御では、以下の要因によりマスタＩＣ１２’及びスレーブＩＣ１４’の同期処理によるパネル１８’の表示のＯＮ／ＯＦＦの制御がｆｓｙｎｃ信号の１フレーム周期分ずれてしまう場合がある、という問題があった。   However, in the general control described above, the ON / OFF control of the display on the panel 18 ′ by the synchronization processing of the master IC 12 ′ and the slave IC 14 ′ is shifted by one frame period of the fsync signal due to the following factors. There was a problem that there was.

この問題の発生には、以下のような要因が考えられる。   The following factors can be considered for the occurrence of this problem.

＜要因１＞
ホスト１６’から設定されるＤｉｓｐｌａｙ−ＯＮコマンドは、マスタＩＣ１２’及びスレーブＩＣ１４’の両方に発行されるが、ＩＣ内部のクロック信号とは非同期であるためＩＣ間のクロックスキュー差やメタステーブルにより同じタイミングでデータをラッチできない場合がある。 <Factor 1>
The Display-ON command set from the host 16 ′ is issued to both the master IC 12 ′ and the slave IC 14 ′, but is the same depending on the clock skew difference between ICs and the metastable because it is asynchronous with the clock signal inside the IC. Data may not be latched at the timing.

＜要因２＞
ホスト１６’からの設定が２つのＩＣに同時に行えない仕様の場合はシリアルに設定（例えば、マスタＩＣ１２’を設定した後にスレーブＩＣ１４’を設定）するしかなく、その間にｆｓｙｎｃ信号の１フレーム周期分の表示タイミングをまたいでしまう可能性がある。一般的にホスト１６’側はｆｓｙｎｃ信号などのＩＣ内部の信号状態を検出して設定を行わない。これは、配線が増えることやホスト１６’側の負担が増大してしまうためである。 <Factor 2>
In the case of a specification in which settings from the host 16 ′ cannot be performed simultaneously on two ICs, there is no choice but to set serially (for example, set the slave IC 14 ′ after setting the master IC 12 ′), during which one frame period of the fsync signal is set. There is a possibility of crossing the display timing. In general, the host 16 'side does not perform the setting by detecting the signal state inside the IC such as the fsync signal. This is because the wiring increases and the burden on the host 16 'side increases.

また、仮に設定を同時に行えたとしても、＜要因１＞の問題によって結局はデータをラッチするラッチタイミングがずれてしまうことになる。   Even if the settings can be made at the same time, the latch timing for latching data will eventually shift due to the problem of <Factor 1>.

図７には、ホスト１６’からマスタＩＣ１２’及びスレーブＩＣ１４’の両方に同時に表示開始（Ｄｉｓｐｌａｙ−ＯＮ）を設定した場合において、上述した＜要因１＞の要因によりデータを同じタイミングでラッチできない場合のタイミングチャートの一例が示されている。   FIG. 7 shows a case where data cannot be latched at the same timing due to the above-described <Factor 1> when the display start (Display-ON) is set simultaneously on both the master IC 12 'and the slave IC 14' from the host 16 '. An example of the timing chart is shown.

図７の（１）、（２）は、マスタＩＣ１２’から出力された信号がスレーブＩＣ１４’へ入力される際に生じる遅延であり、これは配線遅延、ＩＯ遅延により必ず発生する。   (1) and (2) in FIG. 7 are delays that occur when a signal output from the master IC 12 'is input to the slave IC 14', and this always occurs due to wiring delay and IO delay.

図７の（３）、（４）、（５）、（６）は、それぞれのＩＣでメタステーブル対策を行うためのフリップフロップでラッチされた制御信号であり、クロック信号に非同期で設定されたＤｉｓｐｌａｙ−ＯＮをクロック信号に同期させて使用するために必要な制御である。なお、図７の（３）、（４）、（５）、（６）は、フリップフロップ（ＦＦ）を例えば２段設けてその２段のフリップフロップにより非同期信号を内部のクロック信号で２段受けしているタイミングの例である。   (3), (4), (5), and (6) in FIG. 7 are control signals latched by flip-flops for taking measures against metastable in each IC, and are set asynchronously with the clock signal. This control is necessary for using the Display-ON in synchronization with the clock signal. Note that (3), (4), (5), and (6) in FIG. 7 are provided with two stages of flip-flops (FF), for example, and two stages of asynchronous signals are converted into two stages by an internal clock signal. It is an example of the timing received.

ここで、図７の（７）のタイミングでホスト１６’よりマスタＩＣ１２’及びスレーブＩＣ１４’にＤｉｓｐｌａｙ−ＯＮが設定されると、各ＩＣでのメタステーブル対策用のフリップフロップの出力は図７に示すようなタイミング（図７の（３）、（４）、（５）、（６））となる。   Here, when Display-ON is set from the host 16 ′ to the master IC 12 ′ and the slave IC 14 ′ at the timing of (7) in FIG. 7, the output of the metastable countermeasure flip-flop in each IC is shown in FIG. The timing is as shown ((3), (4), (5), (6) in FIG. 7).

最終的なＩＣ内部の表示開始のタイミングは、上述したように各ＩＣ間で同期を取るために（４）、（６）の信号がＨｉｇｈであり、かつｆｓｙｎｃ信号がＨｉｇｈとなっているクロック信号による処理のタイミング（図７の（８）、（９））であり、パネル１８’はこのタイミングで表示開始となる。   As described above, the final display start timing inside the IC is a clock signal in which the signals (4) and (6) are High and the fsync signal is High in order to synchronize between the ICs. Is the processing timing ((8), (9) in FIG. 7), and the panel 18 ′ starts display at this timing.

以上の結果から、図７に示すようにホスト１６’から設定されるＤｉｓｐｌａｙ−ＯＮのタイミング如何によっては、マスタＩＣ１２’及びスレーブＩＣ１４’で表示開始のタイミングが１フレーム周期分ずれてしまうことが分かる。   From the above results, it can be seen that the display start timings of the master IC 12 ′ and the slave IC 14 ′ are shifted by one frame period depending on the display-ON timing set by the host 16 ′ as shown in FIG. .

これは、図７の（１）、（２）のような２チップ以上のＩＣの同期処理を行なう場合に必ず存在する信号線のスキューやメタステーブルの問題に起因するものであり、例えクロック信号を外部から２チップに対して同時に供給しても、各ＩＣの特性のバラツキによりスキューの発生を防ぎきれない。   This is due to signal line skew and metastable problems that always exist when performing synchronization processing of ICs of two or more chips as shown in (1) and (2) of FIG. Is not supplied to the two chips at the same time, the skew cannot be prevented due to variations in the characteristics of each IC.

また、この問題は、表示開始時の同期処理の制御だけではなく、表示停止時にも同様な問題が発生し、１ｆｓｙｎｃ（数十〜数百Ｈｚ）区間での表示開始、停止のずれが発生してしまう可能性があることから画面のちらつきなどの問題となる。   In addition, this problem occurs not only in the control of synchronization processing at the start of display, but also at the time of display stop, and the display start and stop in the 1 fsync (several tens to several hundreds of Hz) section occurs. This may cause problems such as flickering on the screen.

以上の問題を回避するためには、ＩＣ間の同期制御信号を増加させることで対応することができるが、この場合、端子数の増加となるため一般的には好まれない。   In order to avoid the above problem, it is possible to cope with the problem by increasing the synchronization control signal between the ICs. However, in this case, since the number of terminals increases, it is not generally preferred.

本発明は上記事実を鑑みてなされたものであり、端子数を増加させることなく、複数個の半導体集積回路による同期処理の同期を取ることができる同期処理システム及び半導体集積回路を提供することを目的とする。   The present invention has been made in view of the above facts, and provides a synchronization processing system and a semiconductor integrated circuit capable of synchronizing synchronization processing by a plurality of semiconductor integrated circuits without increasing the number of terminals. Objective.

上記目的を達成するため、請求項１記載の発明は、所定の処理対象物に対し、同期して処理を行なうためのタイミングを示す同期タイミング信号を、同期をとって実行する処理内容に応じて信号状態を変えて生成する生成手段、前記生成手段により生成された前記同期タイミング信号を出力する出力手段、及び前記出力手段により出力された前記同期タイミング信号の信号状態に応じた処理内容の処理を当該同期タイミング信号により示されるタイミングで実行する第１処理実行手段を有する第１半導体集積回路と、前記出力手段より出力される前記同期タイミング信号が入力される入力手段、及び前記入力手段に入力される前記同期タイミング信号の信号状態に応じた処理内容の処理を当該同期タイミング信号により示されるタイミングで実行する第２処理実行手段を有する第２半導体集積回路と、を備えている。   In order to achieve the above object, according to the first aspect of the present invention, a synchronization timing signal indicating a timing for performing processing synchronously with respect to a predetermined processing object is synchronized with the content of processing executed in synchronization. A generating unit that generates a signal by changing a signal state, an output unit that outputs the synchronization timing signal generated by the generating unit, and a process according to a signal state of the synchronization timing signal output by the output unit A first semiconductor integrated circuit having first processing execution means for executing at a timing indicated by the synchronization timing signal; input means for receiving the synchronization timing signal output from the output means; and input to the input means. The processing of the processing content according to the signal state of the synchronization timing signal is performed at the timing indicated by the synchronization timing signal. It includes a second semiconductor integrated circuit having a second process execution means for line, the.

請求項１記載の発明の第１半導体集積回路は、所定の処理対象物に対し、同期して処理を行なうためのタイミングを示す同期タイミング信号を、同期をとって実行する処理内容に応じて信号状態を変えて生成し、生成された同期タイミング信号を出力すると共に、出力された同期タイミング信号の信号状態に応じた処理内容の処理を当該同期タイミング信号により示されるタイミングで実行する。   According to a first semiconductor integrated circuit of the present invention, a synchronization timing signal indicating a timing for performing processing synchronously with respect to a predetermined object to be processed is signaled in accordance with processing contents to be executed in synchronization. The state is generated by changing the state, and the generated synchronization timing signal is output, and the processing content corresponding to the signal state of the output synchronization timing signal is executed at the timing indicated by the synchronization timing signal.

一方、第２半導体集積回路は、入力される同期タイミング信号の信号状態に応じた処理内容の処理を当該同期タイミング信号により示されるタイミングで実行する。   On the other hand, the second semiconductor integrated circuit executes processing of processing contents according to the signal state of the input synchronization timing signal at the timing indicated by the synchronization timing signal.

このように請求項１記載の発明によれば、第１半導体集積回路が、同期タイミング信号を同期をとって実行する処理内容に応じて信号状態を変えて生成し、生成した同期タイミング信号を出力すると共に、当該同期タイミング信号の信号状態に応じた処理内容の処理を当該同期タイミング信号により示されるタイミングで実行し、第２半導体集積回路が、前記第１半導体集積回路より出力された前記同期タイミング信号の信号状態に応じた処理内容の処理を当該同期タイミング信号により示されるタイミングで実行するので、端子数を増加させることなく、複数個の半導体集積回路による同期処理の同期を取ることができる。   Thus, according to the first aspect of the present invention, the first semiconductor integrated circuit generates the synchronization timing signal by changing the signal state according to the processing content to be executed in synchronization, and outputs the generated synchronization timing signal. At the same time, the processing contents corresponding to the signal state of the synchronization timing signal are executed at the timing indicated by the synchronization timing signal, and the second semiconductor integrated circuit outputs the synchronization timing output from the first semiconductor integrated circuit. Since processing of the processing content corresponding to the signal state of the signal is executed at the timing indicated by the synchronization timing signal, synchronization processing by a plurality of semiconductor integrated circuits can be synchronized without increasing the number of terminals.

なお、請求項１記載の発明は、請求項２記載の発明のように、前記同期タイミング信号が、パルス信号であり、前記信号状態が、前記パルス信号のパルス幅であるものとしてもよい。   In the first aspect of the invention, as in the second aspect of the invention, the synchronization timing signal may be a pulse signal, and the signal state may be a pulse width of the pulse signal.

また、請求項１又は請求項２記載の発明は、請求項３記載の発明のように、前記処理対象物が、液晶パネルであり、前記同期タイミング信号が、前記液晶パネルに画面を表示する表示タイミングを示すものとしてもよい。   Further, according to the first or second aspect of the invention, as in the third aspect of the invention, the processing object is a liquid crystal panel, and the synchronization timing signal displays a screen on the liquid crystal panel. The timing may be indicated.

一方、上記目的を達成するため、請求項４記載の発明の半導体集積回路は、所定の処理対象物に対し、同期して処理を行なうためのタイミングを示す同期タイミング信号を、同期をとって実行する処理内容に応じて信号状態を変えて生成する生成手段と、前記生成手段により生成された前記同期タイミング信号を出力する出力手段と、前記出力手段により出力された前記同期タイミング信号の信号状態に応じた処理内容の処理を当該同期タイミング信号により示されるタイミングで実行する処理実行手段と、を有している。   On the other hand, in order to achieve the above object, the semiconductor integrated circuit according to claim 4 executes synchronously a synchronous timing signal indicating a timing for performing processing synchronously with respect to a predetermined processing object. Generating means for changing the signal state according to the processing content to be performed, output means for outputting the synchronization timing signal generated by the generating means, and the signal state of the synchronization timing signal output by the output means Processing execution means for executing the processing of the corresponding processing content at the timing indicated by the synchronization timing signal.

また、請求項５記載の発明の半導体集積回路は、所定の処理対象物に対して同期して処理を行なうためのタイミングを示し、同期をとって実行する処理内容に応じて信号状態を異なり、外部より入力される同期タイミング信号が入力される入力手段と、前記入力手段に入力される前記同期タイミング信号の信号状態に応じた処理内容の処理を当該同期タイミング信号により示されるタイミングで実行する処理実行手段と、を有してする。   Further, the semiconductor integrated circuit of the invention according to claim 5 shows the timing for performing the processing synchronously with respect to the predetermined processing object, and the signal state differs depending on the processing content to be executed synchronously, An input unit that receives a synchronization timing signal input from the outside, and a process that executes processing according to the signal state of the synchronization timing signal input to the input unit at a timing indicated by the synchronization timing signal Execution means.

よって、請求項４及び請求項５の半導体集積回路を用いることにより、請求項１記載の発明と同様に作用するので、請求項１記載の発明と同様に、端子数を増加させることなく、同期処理の同期を取ることができる。   Therefore, by using the semiconductor integrated circuit according to claims 4 and 5, it operates in the same manner as the invention according to claim 1. Therefore, as in the invention according to claim 1, the synchronization is achieved without increasing the number of terminals. Processing can be synchronized.

以上説明したように、本発明によれば、第１半導体集積回路が、同期タイミング信号を同期をとって実行する処理内容に応じて信号状態を変えて生成し、生成した同期タイミング信号を出力すると共に、当該同期タイミング信号の信号状態に応じた処理内容の処理を当該同期タイミング信号により示されるタイミングで実行し、第２半導体集積回路が、前記第１半導体集積回路より出力された前記同期タイミング信号の信号状態に応じた処理内容の処理を当該同期タイミング信号により示されるタイミングで実行するので、端子数を増加させることなく、複数個の半導体集積回路による同期処理の同期を取ることができる、という優れた効果を有する。   As described above, according to the present invention, the first semiconductor integrated circuit generates the synchronization timing signal by changing the signal state according to the processing content to be executed in synchronization, and outputs the generated synchronization timing signal. In addition, the processing of the processing content corresponding to the signal state of the synchronization timing signal is executed at the timing indicated by the synchronization timing signal, and the second semiconductor integrated circuit outputs the synchronization timing signal output from the first semiconductor integrated circuit. Since the processing of the processing content according to the signal state is executed at the timing indicated by the synchronization timing signal, the synchronization processing by a plurality of semiconductor integrated circuits can be synchronized without increasing the number of terminals. Has an excellent effect.

以下、図面を参照して、本発明の実施の形態について詳細に説明する。なお、以下では、マスタＩＣとスレーブＩＣの２つのＩＣの同期処理により液晶パネル等のパネル１８の表示を制御する同期処理システムの場合について説明する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the following, a case of a synchronous processing system that controls display on a panel 18 such as a liquid crystal panel by synchronous processing of two ICs, a master IC and a slave IC, will be described.

図１には、本実施の形態に係る同期処理システム１０の構成が示されている。   FIG. 1 shows a configuration of a synchronous processing system 10 according to the present embodiment.

本実施の形態に係る同期処理システム１０は、マスタＩＣ１２と、スレーブＩＣ１４と、を含んで構成されており、マスタＩＣ１２が制御用のクロック信号（図１の（１）ｃｌｏｃｋ）、及びｆｓｙｎｃ信号（図１の（２））を生成し、それをスレーブＩＣ１４に出力して同期を取る構成である。   The synchronous processing system 10 according to the present embodiment includes a master IC 12 and a slave IC 14, and the master IC 12 controls the clock signal for control ((1) clock in FIG. 1) and the fsync signal ( 1 is generated and output to the slave IC 14 for synchronization.

本実施の形態に係るマスタＩＣ１２及びスレーブＩＣ１４の端子構成は従来と同じであるが、本実施の形態には、マスタＩＣ１２がｆｓｙｎｃ信号として出力するパルスのパルス幅を変化させることで、マスタＩＣ１２とスレーブＩＣ１４の表示開始／停止の同期を行うものである。   The terminal configurations of the master IC 12 and the slave IC 14 according to the present embodiment are the same as the conventional ones. However, in this embodiment, the master IC 12 and the master IC 12 can be changed by changing the pulse width of the pulse output as the fsync signal. The display start / stop of the slave IC 14 is synchronized.

ホスト１６は、パラレルＩＦ（インタフェース）やシリアルＩＦ（図１の（３））を通じてマスタＩＣ１２やスレーブＩＣ１４の諸設定、表示用画像データのライト、表示開始−停止の制御を行う。また、ホスト１６は、マスタＩＣ１２とスレーブＩＣ１４の２つのＩＣを使用してパネル１８の表示を開始させる場合、マスタＩＣ１２のみに対してＤｉｓｐｌａｙ−ＯＮを設定する。   The host 16 controls various settings of the master IC 12 and the slave IC 14, writing of display image data, and display start / stop through a parallel IF (interface) and a serial IF ((3) in FIG. 1). Further, when starting display on the panel 18 using the two ICs of the master IC 12 and the slave IC 14, the host 16 sets Display-ON only for the master IC 12.

図２には、マスタＩＣ１２とスレーブＩＣ１４の機能構成を示すブロック図が示されている。   FIG. 2 is a block diagram showing functional configurations of the master IC 12 and the slave IC 14.

マスタＩＣ１２は、制御用のクロック信号を生成するクロック信号生成部２０と、フレームの表示タイミングを示すｆｓｙｎｃ信号を周期的に生成する表示タイミング生成部２２と、ホスト１６やパネル１８、スレーブＩＣ１４と各種信号を入出力するための端子２４と、パネル１８の表示を制御する制御処理を実行する表示制御処理部２８と、を有している。   The master IC 12 includes a clock signal generation unit 20 that generates a control clock signal, a display timing generation unit 22 that periodically generates an fsync signal that indicates a frame display timing, a host 16, a panel 18, a slave IC 14, and various types. A terminal 24 for inputting and outputting signals and a display control processing unit 28 for executing control processing for controlling display of the panel 18 are provided.

表示タイミング生成部２２は、フレームの表示タイミングを示すＦｒａｍｅ＿ｓｉｇｎａｌ信号を生成する不図示の発振回路を内部に備えており、Ｆｒａｍｅ＿ｓｉｇｎａｌに同期させてｆｓｙｎｃ信号を生成して出力しており、ホスト１６から表示開始を指示するＤｉｓｐｌａｙ−ＯＮが設定されると、表示開始が指示されたことを示すためにｆｓｙｎｃ信号のパルス幅（サイクル）を変更する。   The display timing generation unit 22 includes an oscillation circuit (not shown) that generates a Frame_signal signal indicating the display timing of the frame, generates and outputs an fsync signal in synchronization with the Frame_signal, and displays it from the host 16. When Display-ON instructing start is set, the pulse width (cycle) of the fsync signal is changed to indicate that display start has been instructed.

クロック信号生成部２０、表示タイミング生成部２２により各々生成されたクロック信号、ｆｓｙｎｃ信号は、端子２４を介してスレーブＩＣ１４へ出力される。   The clock signal and the fsync signal respectively generated by the clock signal generation unit 20 and the display timing generation unit 22 are output to the slave IC 14 via the terminal 24.

一方、ホスト１６やパネル１８、マスタＩＣ１２と各種信号を入出力するための端子３０と、パネル１８の表示を制御する制御処理を実行する表示制御処理部３２と、を有している。   On the other hand, a terminal 30 for inputting / outputting various signals to / from the host 16, the panel 18, and the master IC 12, and a display control processing unit 32 that executes control processing for controlling display on the panel 18 are provided.

次に、図３には、マスタＩＣ１２とスレーブＩＣ１４の動作に関するタイミングチャートの一例が示されている。   Next, FIG. 3 shows an example of a timing chart regarding the operations of the master IC 12 and the slave IC 14.

図３の（１）（２）はマスタＩＣ１２により生成された制御用のクロック信号であり、図３の（３）はマスタＩＣ１２により生成されるｆｓｙｎｃ信号である。   (1) and (2) in FIG. 3 are control clock signals generated by the master IC 12, and (3) in FIG. 3 is an fsync signal generated by the master IC 12.

ホスト１６は、表示開始させる場合、マスタＩＣ１２のみにＤｉｓｐｌａｙ−ＯＮを設定する。   When starting the display, the host 16 sets Display-ON only to the master IC 12.

表示タイミング生成部２２は、内部で生成されるＦｒａｍｅ＿ｓｉｇｎａｌに同期させてｆｓｙｎｃ信号を生成して出力しており、Ｄｉｓｐｌａｙ−ＯＮが設定させると、表示開始が指示されたことを示すために図３の（２）のｆｓｙｎｃ信号のパルス幅（サイクル）を変更する制御を行なう。   The display timing generation unit 22 generates and outputs an fsync signal in synchronization with an internally generated Frame_signal. When Display-ON is set, the display timing generation unit 22 in FIG. Control for changing the pulse width (cycle) of the fsync signal in (2) is performed.

なお、本実施の形態では、例えば、表示停止期間中、ｆｓｙｎｃ信号のパルス幅を１サイクル分とし、Ｄｉｓｐｌａｙ−ＯＮが設定させて表示期間中となるとｆｓｙｎｃ信号のパルス幅を２サイクル分とする制御を行う。   In the present embodiment, for example, the control unit sets the pulse width of the fsync signal to one cycle during the display stop period, and sets the pulse width of the fsync signal to two cycles when the display-ON is set and the display period is set. I do.

次にマスタＩＣ１２とスレーブＩＣ１４の両方では以下の制御を行う。   Next, both the master IC 12 and the slave IC 14 perform the following control.

ｆｓｙｎｃ信号（図３の（２））のパルス幅は、ホスト１６から表示開始の命令が（Ｄｉｓｐｌａｙ−ＯＮ（ホスト１６））設定されると変化する。   The pulse width of the fsync signal ((2) in FIG. 3) changes when a display start command is set from the host 16 (Display-ON (host 16)).

表示制御処理部２８、及び表示制御処理部３２では、ｆｓｙｎｃ信号をクロック信号（図３の（１））の立ち上がりに合わせて一旦ラッチしてｆｓｙｎｃ＿ｆｆ信号（図３の（８））を生成する。   The display control processing unit 28 and the display control processing unit 32 generate the fsync_ff signal ((8) in FIG. 3) by latching the fsync signal once in synchronization with the rising edge of the clock signal ((1) in FIG. 3).

そして、表示制御処理部２８、及び表示制御処理部３２では、ｆｓｙｎｃ信号とｆｓｙｎｃ＿ｆｆ信号から図３に（９）に示すタイミングでｆｓｙｎｃ＿ｆｏｒ＿ｒｅａｌ信号を生成する。このｆｓｙｎｃ＿ｆｏｒ＿ｒｅａｌ信号は、ｆｓｙｎｃの立下りを検出するための信号であり、生成論理は、ｆｓｙｎｃ信号がＬｏｗ且つｆｓｙｎｃ＿ｆｆ信号がＨｉｇｈの場合にＨｉｇｈとする。   Then, the display control processing unit 28 and the display control processing unit 32 generate the fsync_for_real signal from the fsync signal and the fsync_ff signal at the timing shown in FIG. 3 (9). The fsync_for_real signal is a signal for detecting the falling edge of fsync, and the generation logic is High when the fsync signal is Low and the fsync_ff signal is High.

また、表示制御処理部２８、及び表示制御処理部３２にはｆｓｙｎｃ＿ｆｆ信号がＨｉｇｈ間のクロック信号（図３の（１）ｃｌｏｃｋ）の立ち上がりをカウントし、ｆｓｙｎｃ＿ｆｆ信号がＬｏｗになるとクリアされる不図示のカウンタが設けられており、当該カウンタによりｆｓｙｎｃ＿ｆｆ信号がＨｉｇｈとなっている期間（図３の（１０）ｆｓｙｎｃ＿ｃｎｔ）を計測することにより、ｆｓｙｎｃ信号のパルス幅を検出する。   In addition, the display control processing unit 28 and the display control processing unit 32 count the rising edge of the clock signal ((1) clock in FIG. 3) of the high-level fsync_ff signal, and are cleared when the fsync_ff signal becomes low. Counter is provided, and the pulse width of the fsync signal is detected by measuring a period during which the fsync_ff signal is High ((10) fsync_cnt in FIG. 3).

そして、表示制御処理部２８、及び表示制御処理部３２は、検出されたｆｓｙｎｃ信号のパルス幅に基づいて、当該パルス幅に応じた処理内容の処理を当該ｆｓｙｎｃ信号により示されるタイミングで実行する。   Then, based on the detected pulse width of the fsync signal, the display control processing unit 28 and the display control processing unit 32 execute processing of processing contents corresponding to the pulse width at a timing indicated by the fsync signal.

例えば、図３に示した例では、ｆｓｙｎｃ＿ｃｎｔの値が“１”のときは表示停止中であるためパネル１８に対して表示制御処理を行なわず、ｆｓｙｎｃ＿ｃｎｔの値が“２”のときは表示中であるパネル１８に対して表示制御処理を行なう。   For example, in the example shown in FIG. 3, when the value of fsync_cnt is “1”, the display is stopped, so display control processing is not performed on the panel 18, and when the value of fsync_cnt is “2”, the display is being performed. Display control processing is performed on the panel 18.

このように本実施の形態によれば、ホスト１６は表示開始の設定をマスタＩＣ１２のみ行い、マスタＩＣ１２がマスタＩＣ１２とスレーブＩＣ１４の同期の制御を行なうために、ＩＣ間のクロックスキューやメタステーブルの影響を受けることはなく、端子数を増加させることなく、マスタＩＣ１２及びスレーブＩＣ１４によるパネル１８への同期処理の同期を取ることができ、パネル１８に表示される画面のちらつきなどを抑えることができる。   As described above, according to this embodiment, the host 16 sets display start only for the master IC 12, and the master IC 12 controls the synchronization between the master IC 12 and the slave IC 14, so that the clock skew between the ICs and the metastable It is not affected, and the synchronization processing of the master IC 12 and the slave IC 14 to the panel 18 can be synchronized without increasing the number of terminals, and flickering of the screen displayed on the panel 18 can be suppressed. .

なお、図３の例では同期をとりたいタイミング（図３の（３））と実際に同期を敢っているタイミング（図３の（９））とはクロック信号１サイクル分のずれが発生しているが、（３）の信号自体を実際の処理タイミングよりも１サイクル分前にずらす（（３）のタイミングは同期をとりたいタイミングの１サイクル前の信号とする）ことで実際の処理タイミングに合わせることができる。   In the example of FIG. 3, the timing at which synchronization is desired ((3) in FIG. 3) and the timing at which actual synchronization is intended ((9) in FIG. 3) are shifted by one cycle of the clock signal. However, the actual processing timing can be obtained by shifting the signal itself of (3) by one cycle before the actual processing timing (the timing of (3) is the signal one cycle before the timing at which synchronization is desired). Can be adapted to

また、本実施の形態ではパネル１８に対して表示停止中と表示開始の２つのタイミングの同期処理の制御を行なう場合について説明したが、本発明はこれに限定されるものではなく、ｆｓｙｎｃ信号の出力パタンをとりたいタイミングにより変化させることで、マスタＩＣ１２とスレーブＩＣ１４の２以上の複数の処理の同期を行うことができる。   Further, in the present embodiment, the case has been described in which the control of the synchronization processing at the two timings of the display stop and the display start is performed on the panel 18; however, the present invention is not limited to this, and the fsync signal By changing the output pattern according to the timing at which the output pattern is desired, two or more processes of the master IC 12 and the slave IC 14 can be synchronized.

例えば、図４に示すように、マスタＩＣ１２−スレーブＩＣ１４間で同期をとりたいタイミングが３つ（図４の同期１、同期２、同期３）あるとする。   For example, as shown in FIG. 4, it is assumed that there are three timings (synchronization 1, synchronization 2, and synchronization 3 in FIG. 4) at which synchronization is desired between the master IC 12 and the slave IC 14.

この場合、例えば、マスタＩＣ１２は、ｆｓｙｎｃ信号のパルス幅を同期１、同期２、同期３のタイミングで変化させる。例えば、同期１の場合：ｆｓｙｎｃ信号のパルス幅を１サイクル（図４の（６））とし、同期２の場合：ｆｓｙｎｃ信号のパルス幅を２サイクル（図４の（７））とし、同期３の場合：ｆｓｙｎｃ信号のパルス幅を３サイクル（図４の（８））とする。   In this case, for example, the master IC 12 changes the pulse width of the fsync signal at the timing of synchronization 1, synchronization 2, and synchronization 3. For example, in the case of synchronization 1: the pulse width of the fsync signal is set to one cycle ((6) in FIG. 4), and in the case of synchronization 2: the pulse width of the fsync signal is set to two cycles ((7) in FIG. 4). In the case of: The pulse width of the fsync signal is set to 3 cycles ((8) in FIG. 4).

マスタＩＣ１２及びスレーブＩＣ１４では、上述したように、ｆｓｙｎｃ＿ｆｆ信号がＨｉｇｈとなっている期間を計測し、ｆｓｙｎｃ＿ｃｎｔの値が“１”のときは、同期１で同期をとりたいと判定し、ｆｓｙｎｃ＿ｃｎｔの値が“２”のときは、同期２で同期をとりたいと判定し、ｆｓｙｎｃ＿ｃｎｔの値が“３”のときは同期３で同期をとりたいと判定することが可能となる。   As described above, the master IC 12 and the slave IC 14 measure the period during which the fsync_ff signal is High. When “2” is “2”, it is determined that synchronization is desired at synchronization 2, and when the value of fsync_cnt is “3”, it is possible to determine that synchronization is desired at synchronization 3.

また、仮に同期をとりたいタイミングが同じ場合があるかもしれない。この場合は、例えば、ｆｓｙｎｃ信号のパルス幅に別途設け４サイクルの場合を設けて、同期１と同期２が同時に起きたと認識させることも可能であり、端子を増加させずにさまざまな同期をＩＣ間で取ることが可能となる。   Also, there may be cases where the timing at which synchronization is desired is the same. In this case, for example, it is possible to recognize that the synchronization 1 and the synchronization 2 have occurred at the same time by providing a case of 4 cycles separately provided in the pulse width of the fsync signal, and various synchronizations can be performed without increasing the number of terminals. It becomes possible to take between.

なお、この場合も同期をとりたいタイミング（図４の同期１、同期２、同期３）と実際に同期をとっているタイミング（図４の（１０））とはクロック信号１サイクル分ずれているが、同期１、同期２、同期３の信号自体を１サイクル前にずらすことで実際の処理タイミングに合わせることができる。   In this case as well, the timing at which synchronization is desired (synchronization 1, synchronization 2, and synchronization 3 in FIG. 4) and the actual synchronization timing ((10) in FIG. 4) are shifted by one cycle of the clock signal. However, it is possible to match the actual processing timing by shifting the signals of synchronization 1, synchronization 2, and synchronization 3 one cycle before.

また、本実施の形態では、実行する処理内容に応じてｆｓｙｎｃ信号のパルス幅を変える場合について説明したが、本発明はこれに限定されるものではなく、例えば、ｆｓｙｎｃ信号の電圧レベルやｆｓｙｎｃ信号として出力するパルスの波形パターンを変えるようにしてもよい。   In this embodiment, the case where the pulse width of the fsync signal is changed according to the processing content to be executed has been described. However, the present invention is not limited to this. For example, the voltage level of the fsync signal and the fsync signal The waveform pattern of the pulse to be output may be changed.

また、本実施の形態では、２個のＩＣを用いて、処理対象物としてパネル１８の表示の同期制御を行なう場合について説明したが、本発明はこれに限定されるものではなく、２個以上のＩＣを用いてお互いが同期を取る必要がある製品に適用可能である。   Further, in the present embodiment, a case has been described in which two ICs are used to perform synchronous control of display of the panel 18 as a processing object. However, the present invention is not limited to this, and two or more are controlled. It is applicable to products that need to be synchronized with each other using the IC.

その他、本実施の形態で説明した同期処理システム１０の構成（図１参照。）は一例であり、本発明の主旨を逸脱しない範囲内において適宜変更可能であることは言うまでもない。   In addition, the configuration of the synchronous processing system 10 described in the present embodiment (see FIG. 1) is merely an example, and it is needless to say that the configuration can be appropriately changed without departing from the gist of the present invention.

実施の形態に係る同期処理システムの構成を示すブロック図である。It is a block diagram which shows the structure of the synchronous processing system which concerns on embodiment. 実施の形態に係るマスタＩＣとスレーブＩＣの機能構成を示すブロック図である。It is a block diagram which shows the function structure of the master IC and slave IC which concern on embodiment. 実施の形態に係るマスタＩＣとスレーブＩＣの動作に関するタイミングチャートである。4 is a timing chart regarding operations of a master IC and a slave IC according to an embodiment. 実施の形態に係るマスタＩＣとスレーブＩＣの動作に関するタイミングチャートの別な例である。It is another example of the timing chart regarding operation | movement of the master IC and slave IC which concern on embodiment. 従来の同期処理システムの構成を示すブロック図である。It is a block diagram which shows the structure of the conventional synchronous processing system. 従来のマスタＩＣ及びスレーブＩＣの動作に関するタイミングチャートである。It is a timing chart regarding operation | movement of the conventional master IC and slave IC. 従来のマスタＩＣ及びスレーブＩＣにおいてデータをラッチするラッチタイミングがずれる場合のタイミングチャートである。It is a timing chart when the latch timing which latches data in the conventional master IC and slave IC shifts.

符号の説明Explanation of symbols

１０ 同期処理システム
１２ マスタＩＣ（第１半導体集積回路）
１４ スレーブＩＣ（第２半導体集積回路）
１８ パネル（処理対象物）
２２ 表示タイミング生成部（生成手段）
２４ 端子（出力手段）
２８ 表示制御処理部（第１処理実行手段、処理実行手段）
３０ 端子（入力手段）
３２ 表示制御処理部（第２処理実行手段、処理実行手段） 10 synchronous processing system 12 master IC (first semiconductor integrated circuit)
14 Slave IC (second semiconductor integrated circuit)
18 Panel (object to be processed)
22 Display timing generation unit (generation means)
24 terminals (output means)
28 Display control processing unit (first processing execution means, processing execution means)
30 terminals (input means)
32 Display control processing unit (second process execution means, process execution means)

Claims (5)

所定の処理対象物に対し、同期して処理を行なうためのタイミングを示す同期タイミング信号を、同期をとって実行する処理内容に応じて信号状態を変えて生成する生成手段、前記生成手段により生成された前記同期タイミング信号を出力する出力手段、及び前記出力手段により出力された前記同期タイミング信号の信号状態に応じた処理内容の処理を当該同期タイミング信号により示されるタイミングで実行する第１処理実行手段を有する第１半導体集積回路と、
前記出力手段より出力される前記同期タイミング信号が入力される入力手段、及び前記入力手段に入力される前記同期タイミング信号の信号状態に応じた処理内容の処理を当該同期タイミング信号により示されるタイミングで実行する第２処理実行手段を有する第２半導体集積回路と、
を備えた同期処理システム。 Generating means for generating a synchronization timing signal indicating a timing for performing processing on a predetermined processing object in synchronism according to the contents of processing to be performed synchronously, generated by the generating means An output means for outputting the synchronized timing signal, and a first process execution for executing the processing content corresponding to the signal state of the synchronization timing signal output by the output means at the timing indicated by the synchronization timing signal A first semiconductor integrated circuit having means;
The input means to which the synchronization timing signal output from the output means is input, and the processing content according to the signal state of the synchronization timing signal input to the input means at the timing indicated by the synchronization timing signal. A second semiconductor integrated circuit having second processing execution means for executing;
Synchronous processing system with 前記同期タイミング信号は、パルス信号であり、
前記信号状態は、前記パルス信号のパルス幅である
請求項１記載の同期処理システム。 The synchronization timing signal is a pulse signal,
The synchronous processing system according to claim 1, wherein the signal state is a pulse width of the pulse signal. 前記処理対象物は、液晶パネルであり、
前記同期タイミング信号は、前記液晶パネルに画面を表示する表示タイミングを示すものである
請求項１又は請求項２記載の同期処理システム。 The processing object is a liquid crystal panel,
The synchronization processing system according to claim 1, wherein the synchronization timing signal indicates a display timing for displaying a screen on the liquid crystal panel. 所定の処理対象物に対し、同期して処理を行なうためのタイミングを示す同期タイミング信号を、同期をとって実行する処理内容に応じて信号状態を変えて生成する生成手段と、
前記生成手段により生成された前記同期タイミング信号を出力する出力手段と、
前記出力手段により出力された前記同期タイミング信号の信号状態に応じた処理内容の処理を当該同期タイミング信号により示されるタイミングで実行する処理実行手段と、
を有する半導体集積回路。 Generating means for generating a synchronization timing signal indicating a timing for performing processing synchronously with respect to a predetermined processing object by changing a signal state in accordance with processing contents to be performed in synchronization;
Output means for outputting the synchronization timing signal generated by the generation means;
Processing execution means for executing processing of processing contents according to the signal state of the synchronization timing signal output by the output means at a timing indicated by the synchronization timing signal;
A semiconductor integrated circuit. 所定の処理対象物に対して同期して処理を行なうためのタイミングを示し、同期をとって実行する処理内容に応じて信号状態を異なり、外部より入力される同期タイミング信号が入力される入力手段と、
前記入力手段に入力される前記同期タイミング信号の信号状態に応じた処理内容の処理を当該同期タイミング信号により示されるタイミングで実行する処理実行手段と、
を有する半導体集積回路。 An input means for indicating a timing for performing processing on a predetermined processing object synchronously, having different signal states depending on the processing contents to be executed in synchronization, and receiving a synchronization timing signal input from the outside When,
Processing execution means for executing processing of processing contents according to the signal state of the synchronization timing signal input to the input means at a timing indicated by the synchronization timing signal;
A semiconductor integrated circuit.
JP2007234411A 2007-09-10 2007-09-10 Synchronous processing system and semiconductor integrated circuit Expired - Fee Related JP5112792B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007234411A JP5112792B2 (en) 2007-09-10 2007-09-10 Synchronous processing system and semiconductor integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007234411A JP5112792B2 (en) 2007-09-10 2007-09-10 Synchronous processing system and semiconductor integrated circuit

Publications (2)

Publication Number Publication Date
JP2009069198A true JP2009069198A (en) 2009-04-02
JP5112792B2 JP5112792B2 (en) 2013-01-09

Family

ID=40605570

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007234411A Expired - Fee Related JP5112792B2 (en) 2007-09-10 2007-09-10 Synchronous processing system and semiconductor integrated circuit

Country Status (1)

Country Link
JP (1) JP5112792B2 (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130054875A (en) * 2011-11-17 2013-05-27 엘지디스플레이 주식회사 Driving apparatus for image display device and method for driving the same
JP2014191020A (en) * 2013-03-26 2014-10-06 Futaba Corp Display device, display driving method and display driving device
CN110930960A (en) * 2019-12-09 2020-03-27 大峡谷照明***（苏州）股份有限公司 Display control device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002323882A (en) * 2001-03-10 2002-11-08 Sharp Corp Frame rate controller
JP2004233580A (en) * 2003-01-29 2004-08-19 Nec Electronics Corp Display device
JP2004302490A (en) * 2000-07-24 2004-10-28 Sharp Corp A plurality of column electrode driving circuits and display device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004302490A (en) * 2000-07-24 2004-10-28 Sharp Corp A plurality of column electrode driving circuits and display device
JP2002323882A (en) * 2001-03-10 2002-11-08 Sharp Corp Frame rate controller
JP2004233580A (en) * 2003-01-29 2004-08-19 Nec Electronics Corp Display device

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130054875A (en) * 2011-11-17 2013-05-27 엘지디스플레이 주식회사 Driving apparatus for image display device and method for driving the same
CN103123777A (en) * 2011-11-17 2013-05-29 乐金显示有限公司 Driving apparatus for image display device and method for driving the same
US20130141404A1 (en) * 2011-11-17 2013-06-06 Lg Display Co., Ltd. Apparatus and method for driving image display device
US9111476B2 (en) * 2011-11-17 2015-08-18 Lg Display Co., Ltd. Apparatus and method for driving liquid crystal display device
KR101992882B1 (en) 2011-11-17 2019-06-26 엘지디스플레이 주식회사 Driving apparatus for image display device and method for driving the same
JP2014191020A (en) * 2013-03-26 2014-10-06 Futaba Corp Display device, display driving method and display driving device
CN110930960A (en) * 2019-12-09 2020-03-27 大峡谷照明***（苏州）股份有限公司 Display control device

Also Published As

Publication number Publication date
JP5112792B2 (en) 2013-01-09

Similar Documents

Publication Publication Date Title
TWI437552B (en) Graphics card, multi-screen display system and synchronous display method
KR100744135B1 (en) Display driving integrated circuit and system clock generation method generating system clock signal using oscillator&#39;s clock signal
JP2011130276A (en) Synchronous processing system and semiconductor integrated circuit
JP2008059193A (en) Clock switching circuit
JP2004233581A (en) Display device driving circuit
JP5112792B2 (en) Synchronous processing system and semiconductor integrated circuit
JP5198818B2 (en) Synchronous processing system and semiconductor integrated circuit
CN105306049A (en) Cdr circuit and semiconductor device
KR100935821B1 (en) Dot clock generating circuit, semiconductor device, and dot clock generating method
JP2008292368A (en) Scan-test point circuit and integrated circuit
JPH10133768A (en) Clock system and semiconductor device, and method for testing semiconductor device, and cad device
JP2017083482A (en) Display device and television receiver
JP4176720B2 (en) Synchronization control device and synchronization control method
KR0158645B1 (en) A priority detection circuit in the data enable mode of liquid crystal display device
JP2005292437A (en) Image signal processing apparatus and method for the same, and display apparatus and method for the same
US7797653B2 (en) Circuit verification apparatus, circuit verification method, and signal distribution method for the same
JP2013036960A (en) Delay scan test method, semiconductor device, and semiconductor device design method
JP2009210544A (en) Semiconductor integrated circuit
US20110181559A1 (en) Driver circuit
TWI783555B (en) Semiconductor device and method for generating test pulse signals
US6760798B1 (en) Interface mechanism and method for interfacing a real-time clock with a data processing circuit
JP4588435B2 (en) Synchronous circuit that generates output signal stably
KR101128686B1 (en) Inversion control circuit
JP5121140B2 (en) Parity signal generator
JP2006071288A (en) Ic tester

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071115

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20081224

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20090210

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100830

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20111220

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120703

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120903

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121009

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121011

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151019

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5112792

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees