JP2009060708A

JP2009060708A - ダブルコンバータ変換装置の制御方式

Info

Publication number: JP2009060708A
Application number: JP2007225485A
Authority: JP
Inventors: Akitake Takizawa; 聡毅滝沢
Original assignee: Fuji Electric Systems Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2007-08-31
Filing date: 2007-08-31
Publication date: 2009-03-19

Abstract

【課題】電力変換装置を構成するスイッチング素子の、スイッチング時のサージ電圧を抑制し、低耐圧素子を使用できるようにする。
【解決手段】ステップS1で、コンバータ側IGBTとインバータ側IGBTに対し、ターンオフ指令が或る設定時間内に発生しているかどうかを判断し、ステップS2で、コンバータ側IGBTとインバータ側IGBTに対し、ターンオン指令が或る設定時間内に発生しているかどうかを判断し、或る設定時間内にターンオフ指令またはターンオン指令が発生したときは、ステップS3において立ち上がりまたは立ち下がりタイミングの遅い方の指令信号を、或る時間だけ遅延させる。
【選択図】図１

Description

この発明は交流から直流、さらに交流に変換するダブルコンバータ変換装置に適用するスイッチ素子の制御方式に関する。

図５に交流から直流、さらに交流に変換する電力変換装置とその制御ブロックの一般的な例を示す。１が３相の交流電源（Ｒ相，Ｓ相，Ｔ相）、２が交流から直流に変換する変換回路（コンバータ）で、IGBT（絶縁ゲート型バイポーラトランジスタ）TrとダイオードDiが逆並列接続された６アームで構成される。変換回路２では、IGBTなどのスイッチ素子を適用することで、直流電圧Edの制御や交流電流（ｉ_R，ｉ_S，ｉ_T）の制御が可能になる。図５の符号４が直流回路を構成する大容量のコンデンサで、一般には電解コンデンサを適用する。３が直流から交流に変換する変換回路（インバータ）で、変換回路２とともに出力電圧や出力電流（ｉ_U，ｉ_V，ｉ_W）を制御する。変換回路３の出力Ｕ，Ｖ，Ｗはモータなどの負荷に接続される。

また、５はIGBTを駆動するためのゲート駆動回路で、制御回路ブロック１０から出力されるオン・オフ指令Ｓに基き、IGBTを実際に駆動する信号に変換する。同様に制御回路１０からは、各IGBTに対するオン・オフ指令Ｓが、ここでは１２信号分（R1~W2）生成される。制御回路１０の内部では、交流電圧（または交流電流）指令回路６からの信号（変調信号）と、ＰＷＭ（パルス幅変調）用の三角波発生回路７からの信号（搬送波）とを比較回路８に入力し、その大小関係によって信号Ｓが生成される。また、その対向アーム側IGBTの反転信号S(-)は反転回路９にて生成される。

図６は１相分のIGBTとダイオードを内蔵したパワー半導体モジュール（２ｉｎ１モジュール）を適用した場合で、コンバータ側のモジュール１相分と、インバータ側のモジュール１相分を１スタック構造にした構造例を示す。なお、図６（ａ）は上面図、同（ｂ）は側面図である。MCがコンバータ側のモジュール、MIがインバータ側のモジュールで、それぞれの正側端子（C1端子）T1,T2と、直流回路の電解コンデンサ４の正側端子T3とが導体１１によって接続されている。また、MIの負側端子（E2端子）T4,T5と直流回路の電解コンデンサ４の負側端子T6とが導体１２によって接続されている。また、それぞれのモジュールの出力端子（E1C2端子）T7,T8はＲ相電源，Ｕ相負荷にそれぞれ接続される。さらに、モジュール下部には、放熱器１３とファン１４が設置されている。

図７に上記のようなスタック15A,15B,15Cの３台で３相分を形成した回路例を示す。この場合、直流回路部の電解コンデンサは、スタック毎に接続されるため4A,4B,4Cと３セット必要になり、それぞれの正側端子同士と負側端子同士が接続される。また、同図のL1~L6は電解コンデンサ4A,4B,4Cとインバータ用モジュールMIa,MIb,MIcとの間の配線インダクタンス分を表わしている。すなわち、図６の導体１１の端子T2とT3間、および導体１２の端子T5とT6間の配線インダクタンスである。また、端子T1とT2間、およびT4とT5間にも実長分の配線インダクタンスが存在するが、説明上このインダクタンス値はゼロとして無視している。

図５のような電力変換回路のＰＷＭ制御回路については例えば特許文献１に、また、図６のような配線構造については例えば特許文献２にそれぞれ開示されている。
特開２００６−２１７７７６号公報特開平０６−３２７２６６号公報

図８に或る１スタック（Ｒ，Ｕ相）の動作例を示す。この図は、Ｒ2のIGBTとU1のIGBTがオン状態（ａ）から、Ｒ2のIGBTがターンオフした後の転流後の状態（ｂ）を示している。
いま、Ｒ2がターンオフすると、そこに流れていた電流ic_R2は、R1のダイオードに転流し、電解コンデンサ４Aに流れ込む。その際、IGBTターンオフ時のｄｉ／ｄｔによって、配線インダクタンスL1,L2には図８（ｂ）の「＋」方向に電圧が発生する。

そのときのＲ2に印加される電圧V_CEと、IGBTの電流ic_R2の波形を図９に示す。
ここで、電解コンデンサ４Aの直流電圧Edに対する跳ね上がり電圧ΔV1は、次式のように表わされる。
ΔV1＝（L1＋L2）・d ic_R2/dt (1)

また、図１０に別の動作例を示す。ここでは、Ｒ2のIGBTとU1のIGBTがオン状態（ａ）から、Ｒ2とU1のIGBTが同時にターンオフした後の、転流後の状態（ｂ）を示している。Ｒ2のターンオフによって、そこに流れていた電流ic_R2は、R1のダイオードに転流し、電解コンデンサ４Aに流れ込む。また、U1のターンオフでは、そこに流れていた電流i_CU1は、U2のダイオードに転流する。その際、IGBTターンオフ時のｄｉ／ｄｔによって、配線インダクタンスL1,L2には図１０（ｂ）の「＋」方向に電圧が発生する。

そのときのＲ2に印加される電圧V_CEと、IGBTの電流ic_R2の波形を図１１に示す。
ここで、電解コンデンサ４Aの直流電圧Edに対する跳ね上がり電圧ΔV2は、次式のように表わされる。
ΔV2＝（L1＋L2）・(dic_R2/dt+di_CU1/dt) (2)

すなわち、図１０のような同時遮断現象によって、i_CU1≒ic_R2の場合は、
ΔV2≒2ΔV1
となり、図８で単独にスイッチング動作したときに比べ、約２倍の跳ね上がり電圧が発生する。一例として、L1＝L2＝50nH、di/dt=2000A/μs、Ed=900Vとすると、上記（２）式より、V_CEmax=1300Vとなり、耐圧1700Vクラスの素子を必要とする。

つまり、制御時に特別な制約を設けない限り、上記のような同時遮断現象が発生し、スイッチング時のサージ電圧が大きくなって、耐圧の大きな素子が必要となる。
したがって、この発明の課題は、スイッチング時のサージ電圧を抑制し、低耐圧の素子を適用可能にすることにある。

このような課題を解決するため、この発明では、交流から直流、さらに直流から交流に変換する電力変換装置であって、直流部にはコンデンサが接続され、交流から直流、および直流から交流に変換する各電力変換回路にそれぞれ能動スイッチ素子を用い、前記コンデンサと交流から直流に変換する第１電力変換回路の能動スイッチ素子との間、および前記コンデンサと直流から交流に変換する第２電力変換回路の能動スイッチ素子との間の配線に、共通配線区間が存在する電力変換装置を制御するダブルコンバータ変換装置の制御方式において、
前記第１電力変換回路と前記第２電力変換回路の各能動スイッチ素子をターンオンさせる信号が或る設定時間内に同時に発生するか、または第１電力変換回路と第２電力変換回路の各能動スイッチ素子をターンオフさせる信号が或る設定時間内に同時に発生したときは、一方の信号を遅延させる遅延回路を設けたことを特徴とする。

この発明によれば、スイッチング時に発生するサージ電圧値が低くなるため、電圧定格の低いIGBTやFWDチップを適用でき、小型で安価なシステムを構築することが可能となる。

図１はこの発明の実施の形態を説明するフローチャートである。
まず、ステップS1では、コンバータ側IGBTとインバータ側IGBTに対し、ターンオフ指令が或る設定時間内に発生しているかどうかを判断し、発生していない場合（Nの場合）はステップS2に進み、発生した場合（Yの場合）はステップS3に進む。ステップS2ではコンバータ側IGBTとインバータ側IGBTに対し、ターンオン指令が或る設定時間内に発生しているかどうかを判断し、Yの場合はステップS3に進み、Nの場合は処理を終了する。ステップS3では、立ち上がりまたは立ち下がりタイミングの遅い方の信号を、或る設定時間だけ遅延させる。

すなわち、コンバータモジュールとインバータモジュールとを電解コンデンサ間を共通配線にて接続する、図６のようなダブルコンバータ変換システムにおいて、同一スタック内のコンバータ側IGBTとインバータ側IGBTが所定時間内に同時にスイッチング（ターンオフまたはターンオン）が行なわれると判断される場合には、一方の信号を遅延させることにより、同時遮断現象が発生しないようにし、スイッチング時のサージ電圧を抑制するものである。

図2Ａに、コンバータ側IGBTの制御信号Ｒの立ち上がりまたは立ち下がりタイミングに対し、インバータ側IGBTの制御信号Ｕが、或る設定時間Ｔ内に立ち上がりまたは立ち下がった場合に、制御信号Ｕを遅延させる回路例を示す。また、図2Ｂに、インバータ側IGBTの制御信号Ｕ’の立ち上がりまたは立ち下がりタイミングに対し、コンバータ側IGBTの制御信号Ｒが、或る設定時間Ｔ内に立ち上がりまたは立ち下がった場合に、制御信号Ｒを遅延させる回路例を示す。

図2Ａにおいて、20Aがワンショット回路で、Ｒ相信号（Ｒ）の立ち上がりによってＨ（ハイ）レベルの信号を出力する。ここで、スイッチ21AはＵ相信号（Ｕ）がＨレベルのときにオン状態となるスイッチとする。すなわち、Ｕ相信号（Ｕ）がＨの状態で、Ｒ相信号（Ｒ）がＬ（ロー）からＨに変化するタイミングで、時間Ｔ分のワンショット信号が出力され、オア回路２２に入力される。同様に、回路20Bによって、Ｒ相信号（Ｒ）の立ち下がりタイミング（Ｒ相信号（Ｒ）がＨからＬに変化するタイミング）で、Ｈレベルのワンショット信号が出力されオア回路２２に入力される。

一方、ワンショット回路23Aは立ち上がりによって動作し、Ｌレベルの信号を出力する。ここで、スイッチ24ＡはＵ相信号（Ｕ）がＬレベルのときにオン状態となるスイッチとする。すなわち、Ｕ相信号（Ｕ）がＬの状態で、Ｒ相信号（Ｒ）がＬからＨに変化するタイミングで、時間Ｔ分のワンショット信号が出力され、オア回路２５に入力される。同様に、回路23Bによって、Ｒ相信号（Ｒ）の立ち下がりタイミング（Ｒ相信号（Ｒ）がＨからＬに変化するタイミング）で、Ｌレベルのワンショット信号が出力されオア回路２５に入力される。

ここで、オア回路２５は、回路23A，23BがＬとなっている期間に、Ｕ相信号（Ｕ）がＬからＨに立ち上がった場合に、Ｕ相信号（Ｕ）を回路23Aまたは回路23Bの出力がＨになるまで、Ｈに立ち上がるのを強制的に遅延させる目的で接続されている。
同様に、オア回路２２も、回路20A，20BがＨとなっている期間に、Ｕ相信号（Ｕ）がＨからＬに立ち下がった場合に、Ｕ相信号（Ｕ）を回路20Aまたは回路20Bの出力がＬになるまで、Ｌに立ち下がるのを強制的に遅延させる目的で接続されている。

26A，26Bはプルダウン抵抗で、スイッチ回路21A，21Bの入力が開放の場合（Ｕ相信号（Ｕ）がＬの場合）に、回路20A，20Bの出力を強制的にＬにするために設けられている。また、27A，27Bはプルアップ抵抗で、スイッチ回路24A，24Bの入力が開放の場合（Ｕ相信号（Ｕ）がＨの場合）に、回路23A，23Bの出力を強制的にＨにするために設けられている。

図2Ａは、Ｒ相信号（Ｒ）の変化が、Ｕ相信号（Ｕ）の変化よりもタイミング的に早かった場合の信号処理回路である。一方、図2Bは図2ＡからのＵ相信号（Ｕ）の変化が、Ｒ相信号（Ｒ）の変化よりもタイミング的に早かった場合の信号処理回路を示し、Ｕ相とＲ相の関係が逆になるだけで、回路構成は全く同じである。
最終的には、図2Ａの回路と図2Bの回路とは直列に接続する構成とし、Ｕ相信号（Ｕ’）とＲ相信号（Ｒ’）は、バッファ回路28A，28Bと反転回路29A，29Bによって、それぞれの相の上アーム側のIGBT駆動信号（U1’， R1’）と、下アーム側のIGBT駆動信号（U2’， R2’）となる。

図３に図2Ａ，2Bのタイムチャートを示す。
時刻t0にてＲ相信号（Ｒ）が立ち下がり、期間Ｔ以内の時刻t1にてＵ相信号（Ｕ）が立ち下がった場合、Ｕ相信号（Ｕ）の立ち下がりは時刻t2まで遅延される（信号Ｕ’）。同様に、時刻t3にてＵ相信号（Ｕ）が立ち上がり、期間Ｔ以内の時刻t4にてＲ相信号（Ｒ）が立ち上がった場合、Ｒ相信号（Ｒ）の立ち上がりは時刻t5まで遅延される（信号Ｒ’）。また、時刻t6,t7においては、期間Ｔ以内に対象となる信号は存在しないので、信号はそのままとなる。

図４に、この発明によるシステム構成図を示す。
同図の符号31,32,33が図2Ａの回路と図2Bの回路とを直列接続した遅延回路を示し、この点が図５に示す従来例と異なるだけなので、詳細は省略する。なお、10A,10A’,10A”はインバータ用モジュールの制御回路、10B,10B’,10B”はコンバータ用モジュールの制御回路を示す。
また、以上では信号の遅延をハードウエアで実現したが、ソフトウエアで実現しても良いのは言うまでも無い。

この発明の実施の形態を説明するフローチャートこの発明による信号遅延回路の一例を示す回路図この発明による信号遅延回路の他の例を示す回路図図２Ａ，２Ｂの回路動作を説明するタイムチャートこの発明によるダブルコンバータのシステム構成図従来のダブルコンバータのシステム構成図図５のスイッチング素子モジュール配置とその配線構造図図５の主回路構成図図７における或る相での或るスイッチング素子遮断時の動作説明図図８の動作を説明する電流，電圧波形図図７における或る相でのスイッチング素子同時遮断時の動作説明図１０の動作を説明する電流，電圧波形図

符号の説明

１…交流電源、２…変換回路（コンバータ）、３…変換回路（インバータ）、４…電解コンデンサ、５…ゲート駆動回路、６…指令回路、７…三角波発生回路、８…比較回路、９，２９Ａ，２９Ｂ…反転回路、１０〜１０Ｂ”…制御回路、２０Ａ，２０Ｂ，２３Ａ，２３Ｂ…ワンショット回路、２１Ａ，２１Ｂ，２４Ａ，２４Ｂ…スイッチ、２２，２５…オア回路、２６Ａ，２６Ｂ…プルダウン抵抗、２７Ａ，２７Ｂ…プルアップ抵抗、２８Ａ，２８Ｂ…バッファ回路、３１〜３３…遅延回路。

Claims

交流から直流、さらに直流から交流に変換する電力変換装置であって、直流部にはコンデンサが接続され、交流から直流、および直流から交流に変換する各電力変換回路にそれぞれ能動スイッチ素子を用い、前記コンデンサと交流から直流に変換する第１電力変換回路の能動スイッチ素子との間、および前記コンデンサと直流から交流に変換する第２電力変換回路の能動スイッチ素子との間の配線に、共通配線区間が存在する電力変換装置を制御するダブルコンバータ変換装置の制御方式において、
前記第１電力変換回路と前記第２電力変換回路の各能動スイッチ素子をターンオンさせる信号が或る設定時間内に同時に発生するか、または第１電力変換回路と第２電力変換回路の各能動スイッチ素子をターンオフさせる信号が或る設定時間内に同時に発生したときは、一方の信号を遅延させる遅延回路を設けたことを特徴とするダブルコンバータ変換装置の制御方式。