JP2009049671A - 出力制限回路、d級パワーアンプ、音響機器 - Google Patents
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Abstract
【課題】本発明は、オペアンプのバイアス電圧を基準とした上下対称のソフトクリップを抵抗比で簡易かつ高精度に実現することが可能な出力制限回路の提供を目的とする。
【解決手段】本発明に係る出力制限回路60は、抵抗Rex1を用いて、定電圧(図2ではバイアス電圧BIAS)を電流Iに変換する基準電流生成部(Rex1、BUF1、Q0、CM1、CM2)と;抵抗Rex2を用いて、バイアス電圧基準で電流Iを電圧VHに変換する上側クリップ電圧生成部(Rex2、BUF2)と;抵抗Rex3を用いて、バイアス電圧基準で電流Iを電圧VLに変換する下側クリップ電圧生成部(Rex3、BUF2)と;出力信号AOUTの電圧レベルが電圧VHに応じた上側リミットレベルを超えないように、かつ、電圧VLに応じた下側リミットレベルを超えないように、オペアンプ13のゲインを調整するゲイン調整部(Q1、Q2)と;を有して成る。
【選択図】図2
【解決手段】本発明に係る出力制限回路60は、抵抗Rex1を用いて、定電圧(図2ではバイアス電圧BIAS)を電流Iに変換する基準電流生成部(Rex1、BUF1、Q0、CM1、CM2)と;抵抗Rex2を用いて、バイアス電圧基準で電流Iを電圧VHに変換する上側クリップ電圧生成部(Rex2、BUF2)と;抵抗Rex3を用いて、バイアス電圧基準で電流Iを電圧VLに変換する下側クリップ電圧生成部(Rex3、BUF2)と;出力信号AOUTの電圧レベルが電圧VHに応じた上側リミットレベルを超えないように、かつ、電圧VLに応じた下側リミットレベルを超えないように、オペアンプ13のゲインを調整するゲイン調整部(Q1、Q2)と;を有して成る。
【選択図】図2
Description
本発明は、入力信号を増幅して出力信号を生成するオペアンプの出力振幅を制限する出力制限回路に関するものであり、さらには、これを用いたD級パワーアンプ及び音響機器に関するものである。
従来より、アナログ信号(例えばアナログ音声信号)を入力とするD級パワーアンプには、出力電力を制限するためのリミッタ回路が設けられている。
上記に関連する従来技術としては、特許文献1、2などを挙げることができる。
なお、特許文献1には、入力端子へ加えられる入力信号を外部から入力される制御信号によって一定電圧でクリップするリミッタ回路において、電源端子と前記入力端子との間に接続された制御素子と、前記制御素子を常時はオフとし、前記入力信号が前記一定電圧を超えた時に、前記制御素子をオン状態に制御する制御回路と、を具備することを特徴とするリミッタ回路が開示・提案されている。
また、特許文献2には、サブウーハ駆動用の低音域増幅装置において、入力信号を増幅するプリアンプと、前記プリアンプの出力信号を波形整形する波形整形回路と、前記波形整形回路の出力を増幅するパワーアンプと、前記パワーアンプに供給される電源電圧よりも絶対値が小さい電源電圧を前記プリアンプに供給する電源電圧供給回路と、を有することを特徴とする低音域増幅装置が開示・提案されている。
特開2006−5741号公報
特開平10−335961号公報
確かに、上記の従来技術によれば、過大な入力信号が印加された場合であっても、出力飽和に伴う歪みの増大やスピーカの破壊などを防止することが可能となる。
しかしながら、特許文献1の従来技術では、クリップ時の波形がソフトクリップではなく、出力信号に高調波成分が多く含まれる結果となるため、スピーカで耳障りな異音を生じるおそれがあった。
また、特許文献1の従来技術では、制御電圧の可変制御に対して出力電力のリミットレベルが比較的過敏に反応するため、所望の出力電力を精度良く設定することが必ずしも容易ではなかった。
また、特許文献1の従来技術では、一の制御信号を用いて、上下のリミットレベルが設定されていたため、オペアンプのバイアス電圧を基準とした上下対称クリップを実現するためには、回路定数の調整を行う必要があった。
一方、特許文献2の従来技術は、プリアンプの電源電圧を制御することで、ソフトクリップを実現するものであり、本願発明とは、その本質的構成を異にするものであった。
本発明は、上記の問題点に鑑み、オペアンプのバイアス電圧を基準とした上下対称のソフトクリップを抵抗比で簡易かつ高精度に実現することが可能な出力制限回路、D級パワーアンプ、及び、音響機器を提供することを目的とする。
上記の目的を達成するために、本発明に係る出力制限回路は、入力信号を増幅して出力信号を生成するオペアンプの出力振幅を制限する出力制限回路であって、第1抵抗を用いて、所定の定電圧を基準電流に変換する基準電流生成部と;第2抵抗を用いて、前記オペアンプのバイアス電圧基準で、前記基準電流を上側クリップ電圧に変換する上側クリップ電圧生成部と;第3抵抗を用いて、前記オペアンプのバイアス電圧基準で、前記基準電流を下側クリップ電圧に変換する下側クリップ電圧生成部と;前記出力信号の電圧レベルが前記上側クリップ電圧に応じた上側リミットレベルを超えないように、かつ、前記出力信号の電圧レベルが前記下側クリップ電圧に応じた下側リミットレベルを超えないように、前記オペアンプのゲインを調整するゲイン調整部と;を有して成る構成(第1の構成)とされている。
なお、上記第1の構成から成る出力制限回路において、前記ゲイン調整部は前記オペアンプの入出力間に接続され、制御端が前記上側クリップ電圧の印加端に直接的ないしは間接的に接続された第1トランジスタと、同じく前記オペアンプの入出力端間に接続され、制御端が前記下側クリップ電圧の印加端に直接的ないしは間接的に接続された第2トランジスタと、を有して成る構成(第2の構成)にするとよい。
また、上記した第2の構成から成る出力制限回路は、制御端が前記上側クリップ電圧の印加端に接続された第3トランジスタと、第3トランジスタに直列接続される第1定電流源と、制御端が前記下側クリップ電圧の印加端に接続された第4トランジスタと、第4トランジスタに直列接続される第2定電流源と、を有して成り、第1トランジスタの制御端は、第3トランジスタと第1定電流源との接続ノードに接続され、第2トランジスタの制御端は、第4トランジスタと第2定電流源との接続ノードに接続されている構成(第3の構成)にするとよい。
また、上記第1〜第3いずれかの構成から成る出力制限回路において、第1抵抗、第2抵抗及び、第3抵抗は、いずれも外付け素子である構成(第4の構成)にするとよい。
また、本発明に係るD級パワーアンプは、入力信号を増幅して出力信号を生成する前置増幅回路と、前記出力信号をPWM信号に変調するPWM変調回路と、前記PWM信号を電力増幅して駆動信号を生成する駆動回路と、前記駆動信号を平滑化して平滑信号を生成する平滑回路と、前記前置増幅回路を構成するオペアンプの出力振幅を制限する上記第1〜第4いずれかの構成から成る出力制限回路と、を有して成る構成(第5の構成)とされている。
また、本発明に係る音響機器は、上記第5の構成から成るD級パワーアンプと、前記D級パワーアンプで生成される平滑信号によって駆動されるスピーカと、を有して成る構成(第6の構成)とされている。
本発明によれば、オペアンプのバイアス電圧を基準とした上下対称のソフトクリップを抵抗比で簡易かつ高精度に実現することが可能となる。
以下では、D級パワーアンプを備えた音響機器の出力電力制限手段として、本発明に係る出力制限回路を適用した構成を例に挙げて、詳細な説明を行う。
図1は、本発明に係る音響機器の一実施形態を示すブロック図である。
図1に示すように、本実施形態の音響機器は、前置増幅回路10と、PWM変調回路20と、駆動回路30と、平滑回路40と、スピーカ50と、出力制限回路60と、を有して成る。なお、スピーカ50を除く回路群により、D級パワーアンプが形成されている。
前置増幅回路10は、入力信号AIN(アナログ音声信号)を反転増幅して出力信号AOUTを生成する反転増幅回路であり、抵抗11及び12と、オペアンプ13と、を有して成る。オペアンプ13の非反転入力端(+)は、バイアス電圧BIASの印加端に接続されている。オペアンプ13の反転入力端(−)は、抵抗11を介して、入力信号AINの印加端に接続される一方、抵抗12を介して、自身の出力端にも接続されている。
PWM変調回路20は、出力信号AOUTをPWM信号に変調する手段であり、位相反転器21と、積分器22a及び22bと、発振器23と、比較器24a及び24bと、デッドタイム生成部25a及び25bと、を有して成る。
位相反転器21は、出力信号AOUTを位相反転させて、反転出力信号AOUTBを生成する手段である。
積分器22aは、出力信号AOUTと第1の帰還経路(図2では不図示)を介して入力される駆動信号DRVaとの差分積分を行い、第1積分結果信号を生成する手段である。また、積分器22bは、反転出力信号AOUTBと第2の帰還経路(図2では不図示)を介して入力される駆動信号DRVbとの差分積分を行い、第2積分結果信号を生成する手段である。
発振器23は、所定周波数の三角波信号ないしはランプ波信号を生成する手段である。
比較器24aは、第1積分結果信号と三角波信号とを比較して、第1比較信号を生成する手段である。比較器24bは、第2積分結果信号と三角波信号とを比較して、第2比較信号を生成する手段である。
デッドタイム生成部25aは、第1比較信号に基づいて駆動回路30の上側スイッチ33a及び下側スイッチ34aをプッシュプル駆動するに際し、両スイッチが同時オフとなるデッドタイムを設けるように、各々の制御信号(PWM信号)を生成する手段である。デッドタイム生成部25bは、第2比較信号に基づいて駆動回路30の上側スイッチ33b及び下側スイッチ34bをプッシュプル駆動するに際し、両スイッチが同時オフとなるデッドタイムを設けるように、各々の制御信号(PWM信号)を生成する手段である。上記したように、デッドタイム生成部25a及び25bを用いて、デッドタイムを設けることにより、駆動回路30での貫通電流を防止することが可能となる。
駆動回路30は、制御信号(PWM信号)を電力増幅して駆動信号DRVa及びDRVbを生成する手段であり、上側ドライバ31a及び31bと、下側ドライバ32a及び32bと、上側スイッチ(Pチャネル型電界効果トランジスタ)33a及び33bと、下側スイッチ(Nチャネル型電界効果トランジスタ)34a及び34bと、を有して成る。上記の駆動信号DRVa及びDRVbのデューティ(変調度)と電源電圧Vccに応じて、D級パワーアンプの出力電力が決定される。
平滑回路40は、駆動信号DRVa及びDRVbを各々平滑化して平滑信号BTLa及びBTLbを生成するローパスフィルタであり、コイル41a及び41bと、コンデンサ42a及び42bと、を有して成る。
スピーカ50は、平滑信号BTLa及びBTLbによって駆動され、音声を出力する手段である。
出力制限回路60は、前置増幅回路10を構成するオペアンプ13の出力振幅を制限する手段である。なお、出力制限回路60の内部構成及び動作については後ほど詳述する。
なお、上記からも分かるように、本実施形態の音響機器では、D級パワーアンプがBTL[Balanced Transformer Less]形式とされている。このように、スピーカ50の駆動手段として、BTL形式のD級パワーアンプを用いる構成であれば、音響機器の電源効率を高めることが可能となる。
次に、出力制限回路60の内部構成について詳細な説明を行う。
図2は、出力制限回路60の一構成例を示す回路図である。
図2に示すように、出力制限回路60は、バッファBUF1及びBUF2と、カレントミラーCM1及びCM2と、NPN型バイポーラトランジスタQ0と、PNP型バイポーラトランジスタQ1と、NPN型バイポーラトランジスタQ2と、NPN型バイポーラトランジスタQ3と、PNP型バイポーラトランジスタQ4と、定電流源I1及びI2と、抵抗Rex1、Rex2、Rex3と、を有して成る。なお、抵抗Rex1の抵抗値は、R1に設定されており、抵抗Rex2及び抵抗Rex3の抵抗値は、いずれもR2に設定されている。
トランジスタQ0のエミッタは、外部端子及び抵抗Rex1を介して、接地端に接続されている。トランジスタQ0のベースは、バッファBUF1の出力端に接続されている。バッファBUF1の非反転入力端(+)は、定電圧(図2ではバイアス電圧BIAS)の印加端に接続されている。バッファBUF1の反転入力端(−)は、トランジスタQ0のエミッタに接続されている。なお、バッファBUF1の非反転入力端(+)に印加する低電圧として、内部電圧REGを用いても構わない。
カレントミラーCM1の入力端は、トランジスタQ0のコレクタに接続されている。カレントミラーCM2の入力端は、カレントミラーCM1の第1出力端に接続されている。
バッファBUF2の非反転入力端(+)は、バイアス電圧BIASの印加端に接続されている。バッファBUF2の反転入力端(−)は、自身の出力端に接続されている。バッファBUF2の出力端は、外部端子を介して、抵抗Rex2と抵抗Rex3の各一端に接続されている。抵抗Rex2の他端は、外部端子を介して、カレントミラーCM1の第2出力端(駆動電流Iの引出端)に接続されている。抵抗Rex3の他端は、外部端子を介して、カレントミラーCM2の出力端(駆動電流Iの引入端)に接続されている。
トランジスタQ3のコレクタは、内部電圧REGの印加端に接続されている。トランジスタQ3のベースは、外部端子を介して、抵抗Rex2の他端(上側クリップ電圧VHの引出端)に接続されている。トランジスタQ3のエミッタは、定電流源I1を介して、接地端に接続されている。
トランジスタQ1のコレクタは、前置増幅回路10を構成するオペアンプ13の反転入力端(−)に接続されている。トランジスタQ1のエミッタは、オペアンプ13の出力端に接続されている。トランジスタQ1のベースは、トランジスタQ3のエミッタと定電流源I1との接続ノードに接続されている。
トランジスタQ4のコレクタは、接地端に接続されている。トランジスタQ4のベースは、外部端子を介して、抵抗Rex3の他端(下側クリップ電圧VLの引出端)に接続されている。トランジスタQ4のエミッタは、定電流源I2を介して、内部電圧REGの印加端に接続されている。
トランジスタQ2のコレクタは、前置増幅回路10を構成するオペアンプ13の反転入力端(−)に接続されている。トランジスタQ2のエミッタは、オペアンプ13の出力端に接続されている。トランジスタQ2のベースは、トランジスタQ4のエミッタと定電流源I2との接続ノードに接続されている。
次に、上記構成から成る出力制限回路60の動作について詳細な説明を行う。
出力制限回路60では、抵抗Rex1を用いて、所定の定電圧(図2の例ではバイアス電圧BIAS)が電流に変換され、さらに、この電流をカレントミラーCM1及びCM2でミラーすることにより、基準電流I(=BIAS/R1)が生成される。
また、出力制限回路60では、抵抗Rex2を用いて、バイアス電圧BIASを基準とした形で、基準電流Iが上側クリップ電圧VH(=BIAS+I×R2)に変換されるとともに、抵抗Rex3を用いて、バイアス電圧BIASを基準とした形で、基準電流Iが下側クリップ電圧VL(=BIAS−I×R2)に変換される。
上側クリップ電圧VHは、トランジスタQ3のベースに印加され、トランジスタQ1のベースには、上側クリップ電圧VHよりもトランジスタQ3の順方向電圧Vfだけ低い電圧(VH−Vf)が印加される。従って、出力電圧AOUTの上側リミットレベルは、トランジスタQ1のベース電圧(VH−Vf)よりもトランジスタQ1の順方向電圧Vfだけ高い電圧、すなわち、上側クリップ電圧VHと同値に設定される。
一方、下側クリップ電圧VLは、トランジスタQ4のベースに印加され、トランジスタQ2のベースには、下側クリップ電圧VLよりもトランジスタQ4の順方向電圧Vfだけ高い電圧(VL+Vf)が印加される。従って、出力電圧AOUTの下側リミットレベルは、トランジスタQ2のベース電圧(VL+Vf)よりもトランジスタQ2の順方向電圧Vfだけ低い電圧、すなわち、下側クリップ電圧VHと同値に設定される。
図3は、出力信号AOUTがバイアス電圧BIASを基準として上下対称クリップされる様子を示した波形図である。なお、本図中の実線A1は、本発明による出力制限が施されている場合の出力信号AOUTを示しており、破線A0は、出力制限が施されていない場合の出力信号AOUTを参考までに示している。
出力信号AOUTの電圧レベルがバイアス電圧BIASよりも高くなり、上側クリップ電圧VHによって可変設定される上側リミットレベル(本実施形態では、先述した通り、上側クリップ電圧VHと同値)に近付くにつれて、トランジスタQ1のオン抵抗が徐々に低下していき、最終的には、出力信号AOUTの電圧レベルが上側リミットレベルに達した時点で、トランジスタQ1がフルオンとなる。
すなわち、出力信号AOUTが上側リミットレベルに近付くにつれて、オペアンプ13の帰還抵抗値(抵抗12の抵抗値とトランジスタQ1のオン抵抗値との合成抵抗値)が徐々に低下していき、前置増幅回路10のゲインが徐々に低下していく。その結果、出力信号AOUTは、上側リミットレベルでクランプされる形となり、出力信号AOUTの上側ソフトクリップが実現される。
逆に、出力信号AOUTの電圧レベルがバイアス電圧BIASよりも低くなり、下側クリップ電圧VLによって可変設定される下側リミットレベル(本実施形態では、先述した通り、下側クリップ電圧VLと同値)に近付くにつれて、トランジスタQ2のオン抵抗が徐々に低下していき、最終的には、出力信号AOUTの電圧レベルが下側リミットレベルに達した時点で、トランジスタQ2がフルオンとなる。
すなわち、出力信号AOUTが下側リミットレベルに近付くにつれて、オペアンプ13の帰還抵抗値(抵抗12の抵抗値とトランジスタQ2のオン抵抗値との合成抵抗値)が徐々に低下していき、前置増幅回路10のゲインが徐々に低下していく。その結果、出力信号AOUTは、下側リミットレベルでクランプされる形となり、出力信号AOUTの下側ソフトクリップが実現される。
上記で説明した通り、本実施形態の音響機器において、出力制限回路60は、抵抗Rex1を用いて、所定の定電圧(図2の例ではバイアス電圧BIAS)を基準電流Iに変換する基準電流生成部(Rex1、BUF1、Q0、CM1、CM2)と;抵抗Rex2を用いて、オペアンプ13のバイアス電圧基準で、基準電流Iを上側クリップ電圧VH(=BIAS+I×R2)に変換する上側クリップ電圧生成部(Rex2、BUF2)と;抵抗Rex3を用いて、オペアンプ13のバイアス電圧基準で、基準電流Iを下側クリップ電圧VL(=BIAS−I×R2)に変換する下側クリップ電圧生成部(Rex3、BUF2)と;出力信号AOUTの電圧レベルが上側クリップ電圧VHに応じた上側リミットレベル(VH+Vf)を超えないように、かつ、出力信号AOUTの電圧レベルが下側クリップ電圧VLに応じた下側リミットレベル(VL−Vf)を超えないように、オペアンプ13のゲインを調整するゲイン調整部(Q1、Q2)と;を有する構成とされている。
より具体的に述べると、出力制限回路60のゲイン調整部は、エミッタがオペアンプ13の出力端に接続され、コレクタがオペアンプ13の入力端に接続され、ベースが上側クリップ電圧VHの印加端に間接的に接続されたPNP型バイポーラトランジスタQ1と、同じくエミッタがオペアンプ13の出力端に接続され、コレクタがオペアンプ13の入力端に接続され、ベースが下側クリップ電圧VLの印加端に間接的に接続されたNPN型バイポーラトランジスタQ2と、を有して成り、ダイオードクリッピング方式(トランジスタQ1、Q2のベース・エミッタ間におけるダイオード特性を使ったクリッピング方式)を採用して、前置増幅回路10を構成するオペアンプ13の出力ダイナミックレンジを制限することにより、PWM信号のデューティ(変調度)に制限をかけ、延いては、D級パワーアンプの出力電力を制限する構成とされている。
このような出力電力制限機能を備えたことにより、過大な入力信号AINが印加された場合であっても、オペアンプ13の出力信号AOUTの振幅レベルが抑えられ、延いてはD級パワーアンプの出力電力が制限されるので、出力飽和に伴う歪みの増大やスピーカ50の破壊などを防止することが可能となる。
また、本実施形態の出力制限回路60であれば、出力信号AOUTがソフトクリッピング波形となるため、ハードクリップを行う従来構成に比べて、スピーカ50での異音を軽減することが可能となる。
また、本実施形態の出力制限回路60は、ベースが上側クリップ電圧VHの印加端に接続されたトランジスタQ3と、トランジスタQ3に直列接続される定電流源I1と、ベースが下側クリップ電圧VLの印加端に接続されたトランジスタQ4と、トランジスタQ4に直列接続される定電流源I2と、を有して成り、トランジスタQ1のベースは、トランジスタQ3と定電流源I1との接続ノードに接続され、トランジスタQ2のベースは、トランジスタQ4と定電流源とI2の接続ノードに接続されている。
このような構成とすることにより、トランジスタQ1、Q2の順方向電圧Vfの温特をトランジスタQ3、Q4の温特によってキャンセルすることができるとともに、抵抗Rex2、Rex3の他端から引き出される上側クリップ電圧VH及び下側クリップ電圧VLの値がそのまま前置増幅回路10の出力電圧AOUTの上側リミットレベル及び下側リミットレベルとなるので、非常に使い勝手がよい。
ただし、本発明の構成はこれに限定されるものではなく、トランジスタQ1、Q2のベースを上側クリップ電圧VH及び下側クリップ電圧VLの印加端に直接的に接続する構成としても構わない。
また、本実施形態の出力制限回路60であれば、煩わしい回路定数の調整を行うことなく、抵抗Rex2と抵抗Rex3の抵抗値を同一とするだけで、オペアンプ13のバイアス電圧BIASを基準とした上下対称クリップを容易に実現することが可能となる。
また、本実施形態の出力制限回路60であれば、上側クリップ電圧VH及び下側クリップ電圧VLを非常に広い範囲で可変制御することが可能となる。例えば、バイアス電圧を3.5[V]とし、内部電圧REGを7[V]とした場合、上側クリップ電圧VH及び下側クリップ電圧VLは、カレントミラーCM1及びCM2を形成するトランジスタの飽和電圧分(0.1[V])を考慮して、バイアス電圧BIAS±3.4[V]の範囲をダイナミックレンジとすることが可能となる。従って、上側クリップ電圧VH及び下側クリップ電圧VLの可変制御に対して出力電力のリミットレベルが過敏に反応することがないため、所望の出力電力を精度良くかつ容易に設定することが可能となる。
なお、出力制限回路60において、抵抗Rex1、抵抗Rex2、及び、抵抗Rex3は、いずれも外付け素子を用いるとよい。このような構成とすることにより、外付け素子の抵抗値を任意に変更することで、出力電力のリミットレベルを無段階に、かつ、高精度に調整することが可能となる。
例えば、上側クリップ電圧VH及び下側クリップ電圧VLをスピーカ50のワッテージに応じて適宜設定すれば、予期せぬ過大入力によるスピーカ破壊を防止することができ、或いは、スピーカ出力に応じた電源設計が不要となる。
なお、抵抗Rex1、Rex2、Rex3としては、出力電力のリミットレベルを高精度に設定すべく、精度の良い素子(±1%を推奨)を使用することが望ましい。
また、基準電流Iが過大とならないように、抵抗Rex1の抵抗値R1を比較的大きい値(20[kΩ]以上)に設定することが望ましい。
また、出力電力制限機能を使用しない場合には、抵抗Rex1の抵抗値R1と、抵抗Rex2及びRex3の抵抗値R2とを同値に設定すればよい。
図4は、平滑信号BTLa(BTLb)がソフトクリップされる様子を示した波形図である。なお、図中の実線B0は、本発明による出力制限が施されていない場合の平滑信号BTLa(BTLb)を示しており、実線B1〜B3は、本発明による出力制限が徐々に重く施される場合の平滑信号BTLa(BTLb)を示している。
図4で示すように、抵抗Rex2及びRex3の抵抗値R2を小さく設定して、本発明による出力制限を重く施すほど、平滑信号BTLa(BTLb)の振幅が小さく抑えられることが分かる。
図5は、入力振幅(対数)と出力電圧(対数)との相関関係を示す図である。図中の実線C0は、本発明による出力制限が施されていない場合の相関関係を示しており、実線C1〜C3は本発明による出力制限が徐々に重く施される場合の相関関係を示している。
図5で示すように、抵抗Rex2及びRex3の抵抗値R2を小さく設定して、本発明による出力制限を重く施すほど、入力振幅が大きくなっても、出力電力が小さく抑えられることが分かる。
なお、上記実施形態では、D級パワーアンプを備えた音響機器の出力電力制限手段として、本発明に係る出力制限回路を適用した構成を例示して説明を行ったが、本発明の適用対象はこれに限定されるものではなく、本発明は、入力信号を増幅して出力信号を生成するオペアンプの出力振幅を制限する出力制限回路全般に広く適用することが可能である。
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
本発明は、TV機器、デスクトップPC、AVレシーバ、カーオーディオなどで使用されるパワーアンプの出力電力を制限する上で好適な技術である。
10 前置増幅回路(反転増幅回路)
11、12 抵抗
13 オペアンプ
20 PWM変調回路
21 位相反転器
22a、22b 積分器
23 発振器
24a、24b 比較器
25a、25b デッドタイム生成部
30 駆動回路
31a、31b 上側ドライバ
32a、32b 下側ドライバ
33a、33b 上側スイッチ(Pチャネル型電界効果トランジスタ)
34a、34b 下側スイッチ(Nチャネル型電界効果トランジスタ)
40 平滑回路
41a、41b コイル
42a、42b コンデンサ
50 スピーカ
60 出力制限回路
BUF1、BUF2 バッファ
CM1、CM2 カレントミラー
Q0 NPN型バイポーラトランジスタ
Q1 PNP型バイポーラトランジスタ
Q2 NPN型バイポーラトランジスタ
Q3 NPN型バイポーラトランジスタ
Q4 PNP型バイポーラトランジスタ
I1、I2 定電流源
Rex1、Rex2、Rex3 抵抗(外付け素子)
11、12 抵抗
13 オペアンプ
20 PWM変調回路
21 位相反転器
22a、22b 積分器
23 発振器
24a、24b 比較器
25a、25b デッドタイム生成部
30 駆動回路
31a、31b 上側ドライバ
32a、32b 下側ドライバ
33a、33b 上側スイッチ(Pチャネル型電界効果トランジスタ)
34a、34b 下側スイッチ(Nチャネル型電界効果トランジスタ)
40 平滑回路
41a、41b コイル
42a、42b コンデンサ
50 スピーカ
60 出力制限回路
BUF1、BUF2 バッファ
CM1、CM2 カレントミラー
Q0 NPN型バイポーラトランジスタ
Q1 PNP型バイポーラトランジスタ
Q2 NPN型バイポーラトランジスタ
Q3 NPN型バイポーラトランジスタ
Q4 PNP型バイポーラトランジスタ
I1、I2 定電流源
Rex1、Rex2、Rex3 抵抗(外付け素子)
Claims (6)
- 入力信号を増幅して出力信号を生成するオペアンプの出力振幅を制限する出力制限回路であって、
第1抵抗を用いて、所定の定電圧を基準電流に変換する基準電流生成部と;
第2抵抗を用いて、前記オペアンプのバイアス電圧基準で、前記基準電流を上側クリップ電圧に変換する上側クリップ電圧生成部と;
第3抵抗を用いて、前記オペアンプのバイアス電圧基準で、前記基準電流を下側クリップ電圧に変換する下側クリップ電圧生成部と;
前記出力信号の電圧レベルが前記上側クリップ電圧に応じた上側リミットレベルを超えないように、かつ、前記出力信号の電圧レベルが前記下側クリップ電圧に応じた下側リミットレベルを超えないように、前記オペアンプのゲインを調整するゲイン調整部と;
を有して成ることを特徴とする出力制限回路。 - 前記ゲイン調整部は、前記オペアンプの入出力間に接続され、制御端が前記上側クリップ電圧の印加端に直接的ないしは間接的に接続された第1トランジスタと、同じく前記オペアンプの入出力端間に接続され、制御端が前記下側クリップ電圧の印加端に直接的ないしは間接的に接続された第2トランジスタと、を有して成ることを特徴とする請求項1に記載の出力制限回路。
- 制御端が前記上側クリップ電圧の印加端に接続された第3トランジスタと、第3トランジスタに直列接続される第1定電流源と、制御端が前記下側クリップ電圧の印加端に接続された第4トランジスタと、第4トランジスタに直列接続される第2定電流源と、を有して成り、第1トランジスタの制御端は、第3トランジスタと第1定電流源との接続ノードに接続され、第2トランジスタの制御端は、第4トランジスタと第2定電流源との接続ノードに接続されていることを特徴とする請求項2に記載の出力制限回路。
- 第1抵抗、第2抵抗、及び、第3抵抗は、いずれも外付け素子であることを特徴とする請求項1〜請求項3のいずれかに記載の出力制限回路。
- 入力信号を増幅して出力信号を生成する前置増幅回路と、前記出力信号をPWM信号に変調するPWM変調回路と、前記PWM信号を電力増幅して駆動信号を生成する駆動回路と、前記駆動信号を平滑化して平滑信号を生成する平滑回路と、前記前置増幅回路を構成するオペアンプの出力振幅を制限する請求項1〜請求項4のいずれかに記載の出力制限回路と、を有して成ることを特徴とするD級パワーアンプ。
- 請求項5に記載のD級パワーアンプと、前記D級パワーアンプで生成される平滑信号によって駆動されるスピーカと、を有して成ることを特徴とする音響機器。
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