JP2009032872A - Production process of semiconductor device - Google Patents
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Abstract
Description
本発明は半導体装置の製造方法に関し、特にＳＴＩ（Shallow Trench Isolation：素子分離溝）技術を用いて行う半導体装置の製造方法に関するものである。 The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device using an STI (Shallow Trench Isolation) technique.
昨今、デバイスの高速化、低消費電力化、低スタンバイ電流化への要求が厳しくなるに伴い、微細化及び加工精度向上への要求もますます厳しくなってきている。微細化に対しては、加工時のマスクとなるフォトレジストの露光処理において、ｉ線、あるいはＫｒＦ線等の波長のより短い光源を露光時に利用することによって対応してきた。また、高精度化、すなわち素子等の加工精度の制御性並びに加工精度の向上に対しては、ウェハ段階における処理において当該ウェハ面上に形成される各チップを同一サイズで同一の性能を示すようにウェハ面内での寸法の制御の精度を高めることによって対応してきた。このウェハ面内での寸法の制御の精度向上の方法としては、例えば、マスク精度の向上、ドライエッチング装置におけるプラズマ密度の均一性の向上、露光装置の位置合わせ精度の向上等が挙げられる。 In recent years, as demands for higher speed devices, lower power consumption, and lower standby current have become stricter, demands for miniaturization and improved processing accuracy have also become stricter. Miniaturization has been dealt with by using a light source having a shorter wavelength such as i-line or KrF line during exposure in the exposure process of a photoresist serving as a mask during processing. In addition, in order to improve accuracy, that is, controllability of processing accuracy of elements, etc. and improvement of processing accuracy, each chip formed on the wafer surface in the processing at the wafer stage shows the same performance with the same size. This has been addressed by increasing the precision of dimensional control within the wafer surface. Examples of methods for improving the accuracy of dimension control within the wafer surface include improving mask accuracy, improving uniformity of plasma density in a dry etching apparatus, and improving alignment accuracy of an exposure apparatus.
半導体素子のさらなる微細化を追求するに際し、ｉ線よりもさらに短波長のＫｒＦ線を用いて露光処理を行うようになってきている。このとき、露光処理の際に利用されるレジスト材料も、ＫｒＦ線の波長に対応した材料を利用する必要があり、これに伴って、ターゲットとなるパターン（形状）を保障できる焦点深度が浅くなる傾向にある。このため、ＳＴＩ技術を用いたプロセスにおいては、ウェハ面内での均一性の向上に加えて、素子分離領域形成後の下地絶縁膜の局所的な均一性の向上についても重要な問題となってきている。 In pursuing further miniaturization of semiconductor elements, exposure processing has been performed using KrF rays having a wavelength shorter than that of i rays. At this time, the resist material used in the exposure process also needs to use a material corresponding to the wavelength of the KrF line, and accordingly, the depth of focus that can guarantee the target pattern (shape) becomes shallow. There is a tendency. For this reason, in the process using the STI technique, in addition to the improvement in uniformity within the wafer surface, the improvement of the local uniformity of the underlying insulating film after the formation of the element isolation region has become an important issue. ing.
また、素子分離領域形成後、下地パターンの形状やパターン密度の相違に由来して、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）処理後に埋め込み用絶縁膜の表面に凹凸が生じる。この表面の凹凸の存在に起因して、当該埋め込み用絶縁膜表面上に形成されるパターン（フォト形状の線幅等）に与える影響が無視できなくなっている。このため、チップ内の埋め込み用絶縁膜のＣＭＰ処理後の段差バラツキ低減の重要性が増している。この局所的に発生する同一チップ内の下地パターンの密度に依存した埋め込み用絶縁膜の研磨後の膜厚バラツキはディッシング（Dishing）、エロージョン（Erosion）と呼ばれる。 Further, after the element isolation region is formed, unevenness is generated on the surface of the buried insulating film after the CMP (Chemical Mechanical Polishing) process due to the difference in the shape and pattern density of the base pattern. Due to the presence of the unevenness on the surface, the influence on the pattern (photo-shaped line width or the like) formed on the surface of the buried insulating film cannot be ignored. For this reason, the importance of reducing the step variation after the CMP process of the embedded insulating film in the chip is increasing. The film thickness variation after polishing of the buried insulating film depending on the density of the underlying pattern in the same chip generated locally is called dishing or erosion.
ＣＭＰ処理後の埋め込み用絶縁膜の膜厚バラツキ要因となるディッシングやエロージョンと呼ばれる現象は、前記のように下地パターンのパターン形状やパターン密度（疎密依存）に影響されることがわかっている。そのため、微細化、高精度化が要求されるＳＴＩ技術による場合には、その影響の度合いが大きいため問題となる。 It has been found that the phenomenon called dishing or erosion, which causes the film thickness variation of the buried insulating film after the CMP process, is affected by the pattern shape and pattern density (dense / dense dependence) of the base pattern as described above. Therefore, in the case of the STI technology that requires miniaturization and high accuracy, it has a problem because the degree of influence is large.
従来、埋め込み用絶縁膜の膜厚バラツキを低減する方法として、ダミーパターンを用いる方法が利用されている。ダミーパターンとは、実際の機能としては動作するようなものではないが、所望の特性を得るための形状を確保する補助用のパターンである。このダミーパターンを、ＣＭＰ処理に厳しい疎な部分、すなわち下地パターンが存在せず素子分離のための埋め込み用絶縁膜が形成される部分に配置し、膜厚バラツキの原因となる下地パターンの疎密の差を低減することで、研磨での下地段差バラツキを低減する手法が一般的に取り入れられている。 Conventionally, a method using a dummy pattern has been used as a method of reducing the film thickness variation of the buried insulating film. The dummy pattern is an auxiliary pattern that does not operate as an actual function but ensures a shape for obtaining desired characteristics. This dummy pattern is placed in a sparse part that is severe in CMP processing, that is, a part where a base insulating pattern is not present and a buried insulating film for element isolation is formed. In general, a technique for reducing the difference in the level difference of the base in polishing by reducing the difference is adopted.
しかし、デバイス的に必要な特性を達成するためには、さらなる平坦性が求められており、新たな段差低減の方法が必要となっている。これを受けて、下記特許文献１には、埋め込み用絶縁膜とは別に、下地パターンの密領域にのみＳｉＮ膜を形成した後にＣＭＰ処理を施すことで、ＣＭＰ処理後の絶縁膜表面の高さをレイアウトパターンによらず均一にする方法が記載されている。 However, in order to achieve the characteristics required for the device, further flatness is required, and a new method for reducing the step is required. In response to this, Patent Document 1 below discloses that the height of the surface of the insulating film after the CMP process is performed by performing the CMP process after forming the SiN film only in the dense region of the base pattern separately from the buried insulating film. Describes a method of making the pattern uniform regardless of the layout pattern.
具体的には、ＳＴＩ用のトレンチを形成した後、当該トレンチを埋め込む埋め込み用絶縁膜を形成する。その後、その埋め込み用絶縁膜の上にＳｉＮ膜を成膜し、当該成膜されたＳｉＮ膜のうち、下地パターンの密度が密な部分に形成されたＳｉＮ膜のみを残して他の領域に形成されたＳｉＮ膜を除去する。その後、活性領域をマスクするレジストを形成し、ドライエッチング等によりＳｉＮ膜及び埋め込み用絶縁膜の上層部分（トレンチ内に埋め込まれていない部分）を除去し、その後にマスクとして利用したレジストを除去する。 Specifically, after forming a trench for STI, a buried insulating film for filling the trench is formed. After that, a SiN film is formed on the buried insulating film, and only the SiN film formed in the portion where the density of the base pattern is dense among the formed SiN films is formed in other regions. The formed SiN film is removed. Thereafter, a resist masking the active region is formed, and the upper layer portion (the portion not buried in the trench) of the SiN film and the buried insulating film is removed by dry etching or the like, and then the resist used as the mask is removed. .
かかる方法によれば、埋め込み用絶縁膜上に下地パターンが密な領域にのみＳｉＮ膜を形成した後にエッチングするため、密領域と疎領域とでエッチングした部位の埋め込み用絶縁膜の膜厚を均一にすることができる。これにより、研磨後の段階で平坦性を損なう原因となりうる成膜表面の高さの差が低減されるため、研磨後の平坦性の向上が見込まれる。 According to this method, since the SiN film is formed only in the region where the base pattern is dense on the buried insulating film and then etched, the thickness of the buried insulating film in the portion etched in the dense region and the sparse region is uniform. Can be. Thereby, since the difference in height of the film formation surface, which may cause the flatness to be deteriorated at the stage after polishing, is reduced, the flatness after polishing is expected to be improved.
しかしながら、上記特許文献１に記載の方法の場合、埋め込み用絶縁膜をエッチングする工程の前に、密領域にのみ残存させるべくＳｉＮ膜の一部を剥離する工程を必要とする。すなわち、これに伴って追加的にフォト工程、剥離工程、及びエッチング工程を必要とするため、工程数の大幅な増加が避けられないという問題がある。 However, in the case of the method described in Patent Document 1, a step of removing a part of the SiN film is required before the step of etching the buried insulating film so as to remain only in the dense region. In other words, since a photo process, a peeling process, and an etching process are additionally required, a large increase in the number of processes is unavoidable.
本発明は、上記の問題点に鑑み、大幅な工程の増加を招来することなく、同一チップ内における埋め込み用絶縁膜の表面の平坦性を担保可能な半導体装置の製造方法を提供することを目的とする。 An object of the present invention is to provide a method for manufacturing a semiconductor device capable of ensuring the flatness of the surface of a buried insulating film in the same chip without causing a significant increase in the number of processes. And
上記目的を達成するための本発明に係る半導体装置の製造方法は、半導体基板上に、少なくとも最上層のウェットエッチング処理に係るエッチングレートがその下層のエッチングレートよりも速い材料で構成される２層以上の素子領域保護膜を堆積する第１工程と、前記第１工程終了後、前記素子領域保護膜をパターニング処理する第２工程と、前記第２工程終了後、ウェットエッチング処理を実行し、前記素子領域保護膜の最上層の前記半導体基板面と平行方向に係る寸法を前記最上層より下層の下層部の寸法よりも小さくする第３工程と、前記第３工程終了後、全面に、所定のエッチングガスによる異方性エッチング処理に係るエッチングレートが前記素子領域保護膜の最上層のエッチングレートよりも遅いサイドウォール形成用絶縁膜を堆積する第４工程と、前記第４工程終了後、前記サイドウォール形成用絶縁膜に対して異方性エッチング処理を実行して前記半導体基板を露出させるとともに、前記素子領域保護膜の最上層及び下層部の各側壁にサイドウォール絶縁膜を形成する第５工程と、前記第５工程終了後、前記素子領域保護膜及び前記サイドウォール絶縁膜をマスクとして前記半導体基板に対して異方性エッチング処理を実行してトレンチを形成するとともに、併せて前記素子領域保護膜の外周領域の上端に突出部を形成する第６工程と、前記第６工程終了後、全面に、残存している前記素子領域保護膜の構成材料よりも研磨レートが速い埋め込み用絶縁膜を堆積する第７工程と、前記第７工程終了後、前記埋め込み用絶縁膜を研磨処理する第８工程と、を有することを第１の特徴とする。 In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention comprises a semiconductor substrate having at least two layers made of a material having an etching rate related to at least the uppermost wet etching process higher than the etching rate of the lower layer. The first step of depositing the element region protective film, the second step of patterning the element region protective film after completion of the first step, and the wet etching process after completion of the second step, A third step in which a dimension in the direction parallel to the semiconductor substrate surface of the uppermost layer of the element region protective film is made smaller than a dimension of a lower layer portion below the uppermost layer; and after the third step, Insulating film for forming a sidewall having an etching rate related to anisotropic etching with an etching gas slower than the etching rate of the uppermost layer of the element region protective film A fourth step of depositing, and after completion of the fourth step, an anisotropic etching process is performed on the sidewall-forming insulating film to expose the semiconductor substrate, and an uppermost layer of the element region protective film and A fifth step of forming a sidewall insulating film on each side wall of the lower layer portion, and after the fifth step, an anisotropic etching process is performed on the semiconductor substrate using the element region protective film and the sidewall insulating film as a mask To form a trench and to form a protrusion at the upper end of the outer peripheral region of the element region protective film, and the element region remaining on the entire surface after the sixth step is completed A seventh step of depositing a buried insulating film having a polishing rate faster than that of the constituent material of the protective film; and an eighth step of polishing the buried insulating film after the seventh step is completed. The first feature and.
本発明に係る半導体装置の製造方法の上記第１の特徴によれば、第３工程に係るウェットエッチング処理によって、エッチングレートの相違により素子領域保護膜の最上層の基板面と平行方向に係る寸法がその下層よりも小さくなる。このため、第５工程においてサイドウォール形成用絶縁膜に対して異方性エッチング処理が施されると、前記素子領域保護膜の最上層及び下層部の各側壁にサイドウォール絶縁膜が形成される。この状態の下で、第６工程において素子領域保護膜及びサイドウォール絶縁膜をマスクとして半導体基板に対して異方性エッチングが施されると、素子領域保護膜の最上層の側壁、つまり下層部の外周部分の上部に形成されているサイドウォール絶縁膜よりもその内側に形成されている第１工程において堆積された膜の方がエッチングレートが速いため、外周部分が中央部分よりも突出する形状を有した状態でエッチング処理が進行することとなる。 According to the first feature of the method of manufacturing a semiconductor device according to the present invention, the dimension in the direction parallel to the substrate surface of the uppermost layer of the element region protective film due to the difference in the etching rate by the wet etching process according to the third step. Becomes smaller than the lower layer. For this reason, when an anisotropic etching process is performed on the sidewall formation insulating film in the fifth step, a sidewall insulation film is formed on each sidewall of the uppermost layer and the lower layer of the element region protection film. . Under this state, when anisotropic etching is performed on the semiconductor substrate using the element region protective film and the sidewall insulating film as a mask in the sixth step, the uppermost side wall of the element region protective film, that is, the lower layer portion Since the etching rate of the film deposited in the first step formed on the inner side is higher than that of the sidewall insulating film formed on the upper part of the outer peripheral part of the outer peripheral part, the outer peripheral part protrudes more than the central part. In this state, the etching process proceeds.
そして、前記第１工程において最上層に形成されていた膜がすべてエッチング除去されると、引き続きその下層に対してエッチング処理が進行する。このとき、素子領域保護膜は依然として外周部分が中央部分より突出した形状を有しているため、以後異方性エッチング処理を進行していくと、半導体基板にトレンチが形成されるとともに、マスクとして機能していた素子領域保護膜は依然として外周部分の上端に突出部を有した状態となる。 Then, when all the film formed in the uppermost layer in the first step is removed by etching, the etching process continues on the lower layer. At this time, since the element region protective film still has a shape in which the outer peripheral portion protrudes from the central portion, if the anisotropic etching process proceeds thereafter, a trench is formed in the semiconductor substrate, and as a mask The functioning device region protective film still has a protruding portion at the upper end of the outer peripheral portion.
背景技術の項でも上述したように、トレンチが形成された状態の下で埋め込み用絶縁膜を全面に堆積した場合、下地パターンが疎の領域の方が、下地パターンが密な領域よりも膜厚が厚くなる。本発明に係る第７工程終了後においても、同様の現象が招来する。 As described above in the background art section, when the buried insulating film is deposited on the entire surface in a state where the trench is formed, the region where the base pattern is sparse is thicker than the region where the base pattern is dense. Becomes thicker. Even after the seventh step according to the present invention is completed, the same phenomenon occurs.
しかしながら上記の通り、第６工程において残存している素子領域保護膜はその外周部分の上端に突出部を有する。この突出部は、トレンチが多く形成されている領域ほど、言い換えれば下地パターンが密な領域ほど、密に形成されることとなる。 However, as described above, the element region protective film remaining in the sixth step has a protruding portion at the upper end of the outer peripheral portion thereof. The protrusions are formed more densely in a region where more trenches are formed, in other words, in a region where the base pattern is denser.
従って、このような状態の下で、第８工程に係る研磨処理を実行していくと、膜厚が相対的に薄い密の領域は、膜厚が相対的に厚い疎の領域よりも先に、研磨表面が素子領域保護膜の上面、すなわち、前記突出部の上端に達することとなる。そして、前記のとおり、かかる突出部は下地パターンが密な領域ほど密に形成されているため、下地パターンが密な領域内において研磨表面が突出部の上端に達する領域が多く存在することとなる。 Accordingly, when the polishing process according to the eighth step is performed under such a state, the dense region having a relatively thin film thickness is preceded by the sparse region having a relatively thick film thickness. The polished surface reaches the upper surface of the element region protective film, that is, the upper end of the protruding portion. As described above, since the protrusions are formed more densely in the region where the base pattern is dense, there are many regions where the polishing surface reaches the upper end of the protrusion in the region where the base pattern is dense. .
一方、膜厚が相対的に厚膜化されていた疎の領域においては、依然として研磨表面が埋め込み用絶縁膜で構成される。埋め込み用絶縁膜は突出部を構成する素子領域保護膜の構成材料よりも研磨レートが速いため、研磨表面として前記突出部が露出された密の領域よりも疎の領域の方が研磨処理が進行する。従って、埋め込み用絶縁膜の膜厚が厚くなる疎の領域に係る研磨速度が、膜厚が薄くなる密の領域よりも相対的に速くなるので、両領域間の埋め込み用絶縁膜の膜厚差が縮小し、両領域間の表面位置の凹凸が平坦化される。 On the other hand, in a sparse region where the film thickness is relatively thick, the polishing surface is still composed of a buried insulating film. Since the buried insulating film has a higher polishing rate than the constituent material of the element region protective film constituting the protruding portion, the polishing process proceeds in the sparse region rather than the dense region where the protruding portion is exposed as the polishing surface. To do. Accordingly, the polishing rate for the sparse region where the film thickness of the buried insulating film becomes thicker is relatively faster than the dense region where the film thickness becomes thin. Is reduced, and the unevenness of the surface position between the two regions is flattened.
そして、本発明方法によれば、エッチングレートの異なる材料膜を全面に堆積することで、エッチングレートの相違によって生じたマスク形状を利用して埋め込み用絶縁膜の表面の平坦性を高めることができるため、従来方法のように、相対的に薄膜化される密の領域にのみＳｉＮ膜を残存させるべく追加的にフォト工程や剥離工程を必要としない。従って、大幅な工程数の増加を要することなく、同一チップ内における埋め込み用絶縁膜の表面の平坦性を担保することができる。 According to the method of the present invention, by depositing material films having different etching rates on the entire surface, it is possible to improve the flatness of the surface of the insulating film for embedding by utilizing the mask shape generated by the difference in etching rate. Therefore, unlike the conventional method, no additional photo process or stripping process is required to leave the SiN film only in a dense region that is relatively thinned. Therefore, the flatness of the surface of the embedded insulating film in the same chip can be ensured without requiring a significant increase in the number of steps.
また、本発明に係る半導体装置の製造方法は、上記第１の特徴に加えて、前記素子領域保護膜の最上層が、ＳｉＯＮ膜であることを第２の特徴とする。 In addition to the first feature, the semiconductor device manufacturing method according to the present invention has a second feature that the uppermost layer of the element region protection film is a SiON film.
また、本発明に係る半導体装置の製造方法は、上記第２の特徴に加えて、前記素子領域保護膜が、前記ＳｉＯＮ膜の直下にポリシリコン膜を有し、その直下にＳｉＮ膜を有してなり、前記埋め込み用絶縁膜が高密度プラズマＣＶＤ−ＳｉＯ２膜で構成されることを第３の特徴とする。 In the semiconductor device manufacturing method according to the present invention, in addition to the second feature, the element region protection film includes a polysilicon film immediately below the SiON film, and a SiN film immediately below the polysilicon film. According to a third feature of the present invention, the buried insulating film is formed of a high-density plasma CVD-SiO 2 film.
本発明に係る半導体装置の上記第３の特徴によれば、ＳｉＯＮ膜がポリシリコン膜よりもウェットエッチング処理に係るエッチングレートが速いため、前記第３工程の実行によって、ＳｉＯＮ膜の前記半導体基板面と平行方向に係る寸法がポリシリコン膜よりも小さくなる。また、その下層のＳｉＮ膜は、高密度プラズマＣＶＤ−ＳｉＯ２膜よりも研磨レートが遅いため、第８工程に係る研磨ストッパとして機能する。すなわち、下地パターンが密な領域において、ＳｉＮ膜からなる突出部が密に形成されることで、下地パターンが疎な領域よりも研磨速度が低下し、これによって埋め込み用絶縁膜として堆積される高密度プラズマＳｉＯ２膜の表面の平坦性が担保される。 According to the third feature of the semiconductor device of the present invention, since the SiON film has a higher etching rate related to the wet etching process than the polysilicon film, the semiconductor substrate surface of the SiON film is obtained by executing the third step. The dimension in the parallel direction is smaller than that of the polysilicon film. Further, since the underlying SiN film has a slower polishing rate than the high-density plasma CVD-SiO 2 film, it functions as a polishing stopper according to the eighth step. That is, in the region where the base pattern is dense, the protrusions made of the SiN film are densely formed, so that the polishing rate is lower than that in the region where the base pattern is sparse, and thereby the high deposition thickness as the buried insulating film is increased. The flatness of the surface of the density plasma SiO 2 film is ensured.
また、本発明に係る半導体装置の製造方法は、上記第１〜第３のいずれか一の特徴に加えて、前記第３工程が、所望する前記素子領域保護膜の最上層の前記半導体基板面と平行方向に係る寸法と同方向に係る前記下層部の寸法の寸法差に応じて、ウェットエッチング処理に係るエッチング条件を調整することを第４の特徴とする。 According to the semiconductor device manufacturing method of the present invention, in addition to any one of the first to third features, the third step includes the step of forming the semiconductor substrate surface of the uppermost layer of the element region protection film desired. According to a fourth feature, the etching condition related to the wet etching process is adjusted according to a dimensional difference between the dimension related to the parallel direction and the dimension of the lower layer part related to the same direction.
本発明に係る半導体装置の製造方法の上記第４の特徴によれば、第４工程に係るウェットエッチング処理のエッチング条件を調整することで、前記素子領域保護膜の最上層の前記半導体基板面と平行方向に係る寸法と同方向に係る前記下層部の寸法の寸法差の調整が図られる。当該寸法差は、第５工程において最上層の側壁に形成されるサイドウォール絶縁膜の大きさに影響し、このサイドウォール絶縁膜の大きさは、第６工程において形成される突出部の大きさに影響する。突出部が大きいほど、第８工程に係る研磨時において素子領域保護膜が露出する面積が増大するため、下地パターンが密の領域における研磨レートを遅くする効果が増大する。すなわち、第４工程に係るウェットエッチング処理のエッチング条件を調整することで、研磨処理後の埋め込み用絶縁膜の表面の平坦性を調整することができる。 According to the fourth feature of the method of manufacturing a semiconductor device according to the present invention, by adjusting the etching conditions of the wet etching process according to the fourth step, the semiconductor substrate surface of the uppermost layer of the element region protective film Adjustment of the dimensional difference between the dimension in the parallel direction and the dimension of the lower layer part in the same direction is achieved. The dimensional difference affects the size of the sidewall insulating film formed on the uppermost side wall in the fifth step, and the size of the sidewall insulating film is the size of the protruding portion formed in the sixth step. Affects. The larger the protrusion, the larger the area where the element region protection film is exposed during polishing according to the eighth step, so that the effect of slowing the polishing rate in the region where the base pattern is dense increases. That is, by adjusting the etching conditions of the wet etching process according to the fourth step, the flatness of the surface of the buried insulating film after the polishing process can be adjusted.
また、本発明に係る半導体装置の製造方法は、上記第４の特徴に加えて、前記第３工程が、ＨＦをエッチング薬液として用いるウェットエッチング処理であり、０．３〜２容量％ＨＦ水溶液でエッチングを行うことを第５の特徴とする。 In the semiconductor device manufacturing method according to the present invention, in addition to the fourth feature, the third step is a wet etching process using HF as an etching chemical solution, and a 0.3 to 2% by volume HF aqueous solution is used. Etching is a fifth feature.
本発明に係る半導体装置の製造方法の上記第５の特徴によれば、エッチング薬液として用いるＨＦの使用量、濃度を調整することで、第８工程に係る研磨処理後の埋め込み絶縁膜の表面の平坦性を調整することができる。従って、簡易な方法により埋め込み絶縁膜の表面の平坦性の調整を図ることができる。 According to the fifth feature of the semiconductor device manufacturing method according to the present invention, by adjusting the amount and concentration of HF used as the etching chemical, the surface of the buried insulating film after the polishing process according to the eighth step is adjusted. Flatness can be adjusted. Therefore, the flatness of the surface of the buried insulating film can be adjusted by a simple method.
また、本発明に係る半導体装置の製造方法は、上記第１〜第５のいずれか一の特徴に加えて、前記第５工程が、ＣＦ４をエッチングガスとして用いるドライエッチング処理であることを第６の特徴とする。 In the semiconductor device manufacturing method according to the present invention, in addition to the first to fifth features, the fifth step is a dry etching process using CF 4 as an etching gas. Six features.
また、本発明に係る半導体装置の製造方法は、上記第１〜第６のいずれか一の特徴に加えて、前記第５工程によって、前記素子領域保護膜の最上層が除去されて当該最上層の直下層の上面が露出されることを第７の特徴とする。 Further, in addition to any one of the first to sixth features, the method for manufacturing a semiconductor device according to the present invention removes the uppermost layer of the element region protective film by the fifth step. The seventh feature is that the upper surface of the immediately lower layer is exposed.
本発明に係る半導体装置の製造方法の上記第７の特徴によれば、第６工程に係るエッチング処理に用いられるエッチングガスが、素子領域保護膜の最上層に対して高い選択比を有する場合であっても、第６工程の開始前の段階で、すでに素子領域保護膜の最上層が除去されることで当該素子領域保護膜の外側にサイドウォール絶縁膜を残存させた状態、すなわち素子領域保護膜の外周領域の最上端に突出形状が形成される。従って、その後に第６工程を実行することで、トレンチ形成後においても前記素子領域保護膜の外周領域の上端には突出部が形成される。そして、素子領域保護膜の最上層の下層にポリシリコン膜が形成されている場合に、第６工程の実行とともにポリシリコン膜に対するエッチング処理が実行されるため、第６工程の完了時においてもポリシリコン膜が残存するという事態を招来せず、ポリシリコン膜による第８工程に係る研磨処理に対する悪影響の招来を回避することができる。 According to the seventh feature of the semiconductor device manufacturing method according to the present invention, the etching gas used in the etching process according to the sixth step has a high selectivity with respect to the uppermost layer of the element region protection film. Even in the state before the start of the sixth step, the uppermost layer of the element region protective film has already been removed to leave the sidewall insulating film outside the element region protective film, that is, the element region protection A protruding shape is formed at the uppermost end of the outer peripheral region of the film. Accordingly, by performing the sixth step thereafter, a protruding portion is formed at the upper end of the outer peripheral region of the element region protective film even after the trench formation. Then, when the polysilicon film is formed under the uppermost layer of the element region protection film, the etching process is performed on the polysilicon film together with the execution of the sixth process. A situation in which the silicon film remains does not occur, and an adverse influence on the polishing process related to the eighth step by the polysilicon film can be avoided.
また、本発明に係る半導体装置の製造方法は、上記第１〜第６のいずれか一の特徴に加えて、前記第５工程の終了時点では、前記素子領域保護膜の最上層が完全には除去されることなく一部が残存しており、前記第６工程によって、前記最上層が完全に除去されることを第８の特徴とする。 Further, in addition to any one of the first to sixth features, the method for manufacturing a semiconductor device according to the present invention is such that the uppermost layer of the element region protective film is completely at the end of the fifth step. An eighth feature is that a portion remains without being removed, and the uppermost layer is completely removed by the sixth step.
本発明に係る半導体装置の製造方法の上記第８の特徴によれば、サイドウォール絶縁膜に対するエッチングレートが素子領域保護膜の最上層に対するエッチングレートよりも遅いエッチングガスを用いて第６工程を実行することで、トレンチ形成後においても前記素子領域保護膜の外周領域の上端には突出部が形成されることとなる。 According to the eighth aspect of the semiconductor device manufacturing method of the present invention, the sixth step is performed using an etching gas whose etching rate for the sidewall insulating film is slower than the etching rate for the uppermost layer of the element region protective film. Thus, a protrusion is formed at the upper end of the outer peripheral region of the element region protective film even after the trench is formed.
また、本発明に係る半導体装置の製造方法は、上記第７の特徴に加えて、前記第６工程が、ＨＢｒ／Ｏ２の混合ガスをエッチングガスとして用いるドライエッチング処理であることを第９の特徴とする。 In addition to the seventh feature, the method for manufacturing a semiconductor device according to the present invention is characterized in that the sixth step is a dry etching process using a mixed gas of HBr / O 2 as an etching gas. Features.
また、本発明に係る半導体装置の製造方法は、上記第７または第８の特徴に加えて、前記第６工程が、ＨＢｒ／Ｃｌ２／Ｏ２の混合ガスをエッチングガスとして用いるドライエッチング処理であることを第１０の特徴とする。 A method of manufacturing a semiconductor device according to the present invention, in addition to the seventh or eighth aspect, the sixth step, a mixed gas of HBr / Cl 2 / O 2 dry etching process using an etching gas It is the tenth feature.
また、本発明に係る半導体装置の製造方法は、上記第１〜第１０のいずれか一の特徴に加えて、前記サイドウォール形成用絶縁膜が、ＨＴＯ膜で構成されることを第１１の特徴とする。 The semiconductor device manufacturing method according to the present invention includes, in addition to any one of the first to tenth features, an eleventh feature in which the sidewall formation insulating film is formed of an HTO film. And
本発明の構成によれば、大幅な工程の増加を招来することなく、同一チップ内における埋め込み用絶縁膜の表面の平坦性が担保される。 According to the configuration of the present invention, the flatness of the surface of the buried insulating film in the same chip is ensured without causing a significant increase in the number of steps.
以下において、本発明に係る半導体装置の製造方法（以下、適宜「本発明方法」と称する）の実施形態について図１〜図５の各図を参照して説明する。 In the following, an embodiment of a method for manufacturing a semiconductor device according to the present invention (hereinafter referred to as “method of the present invention” as appropriate) will be described with reference to FIGS.
図１は、本発明方法に基づいて半導体装置を製造する際の各工程における概略断面構造図であり、工程毎に図１（ａ）〜（ｆ）に分けて図示している。また、図２は、本発明方法の製造工程をフローチャートにしたものであり、以下の文中の各ステップは図２に示されるフローチャートの各ステップを表すものとする。 FIG. 1 is a schematic cross-sectional structure diagram in each process when a semiconductor device is manufactured based on the method of the present invention, and each process is divided into FIGS. 1 (a) to 1 (f). FIG. 2 is a flowchart of the manufacturing process of the method of the present invention, and each step in the following sentence represents each step of the flowchart shown in FIG.
なお、図１に示される概略断面構造図は、模式的に図示されたものであり、図面上の縮尺と実際の縮尺とは必ずしも一致するものではない。 Note that the schematic cross-sectional structure diagram shown in FIG. 1 is schematically illustrated, and the scale on the drawing does not necessarily match the actual scale.
まず、図１（ａ）に示すように、半導体基板１上にＳｉＯ２等からなる絶縁膜２を形成した後（ステップ＃１）、この絶縁膜２上にＳｉＮ膜３を膜厚９０〜１３０ｎｍ程度堆積し、この上層にポリシリコン膜４を膜厚３０〜６０ｎｍ程度堆積し、さらにその上層にＳｉＯＮ膜５を膜厚２０〜４０ｎｍ程度堆積する（ステップ＃２）。このステップ＃２で成膜されたＳｉＮ膜３、ポリシリコン膜４、及びＳｉＯＮ膜５はいずれも素子領域保護のために成膜されるものであり、以下では適宜これらの積層膜を「素子領域保護膜２０」と称する。すなわち、素子領域保護膜２０は、最上層にＳｉＯＮ膜５が形成され、その下層の下層部には、ＳｉＮ膜３及びポリシリコン膜５が形成される。 First, as shown in FIG. 1 (a), after forming the insulating film 2 made of SiO 2 or the like on a semiconductor substrate 1 (step # 1), the SiN film 3 thickness 90~130nm on the insulating film 2 A polysilicon film 4 is deposited on the upper layer to a thickness of about 30 to 60 nm, and a SiON film 5 is deposited on the upper layer to a thickness of about 20 to 40 nm (step # 2). The SiN film 3, the polysilicon film 4, and the SiON film 5 formed in step # 2 are all formed for protecting the element region. In the following, these laminated films are appropriately referred to as “element region”. This is referred to as “protective film 20”. That is, in the element region protection film 20, the SiON film 5 is formed in the uppermost layer, and the SiN film 3 and the polysilicon film 5 are formed in the lower layer portion below the element region protection film 20.
次に、パターニング用のレジスト膜６を形成する（ステップ＃３）。そして、図１（ｂ）に示すように、レジスト膜６をマスクとして、レジスト膜６の下層に形成された絶縁膜２、素子領域保護膜２０を異方性エッチングにより加工する（ステップ＃４）。その後、レジスト膜６を除去する（ステップ＃５）。 Next, a resist film 6 for patterning is formed (Step # 3). Then, as shown in FIG. 1B, using the resist film 6 as a mask, the insulating film 2 and the element region protective film 20 formed under the resist film 6 are processed by anisotropic etching (step # 4). . Thereafter, the resist film 6 is removed (step # 5).
次に、図１（ｃ）に示すように、レジスト膜６のパターニング工程、並びにエッチング工程において発生した反応生成物の除去を行う（ステップ＃６）。当該反応生成物は、ステップ＃５終了後に残存している積層膜（２〜５）の側壁に付着されている可能性がある。このような反応生成物を付着させたまま後の工程を進めると、異物の存在に起因してパターン形状の欠陥やデバイス特性の劣化が起こり、この結果完成された製品が不良製品となる可能性がある。このため、本ステップ＃６において、当該反応生成物の除去を行う。このとき、積層膜２〜５の各表面に付着した反応生成物を除去するために、ウェットエッチング処理によって当該ステップ＃６を実行するものとする。本ステップにおいては、一例として０．３〜２容量％ＨＦ水溶液をウェットエッチング薬液として用いることができる。 Next, as shown in FIG. 1C, the reaction product generated in the resist film 6 patterning step and the etching step is removed (step # 6). The reaction product may be attached to the side wall of the laminated film (2-5) remaining after step # 5. If the subsequent process is carried out with such reaction products attached, defects in the pattern shape and deterioration of device characteristics may occur due to the presence of foreign substances, and as a result, the finished product may become a defective product. There is. For this reason, in this step # 6, the reaction product is removed. At this time, in order to remove the reaction product adhering to each surface of the laminated films 2 to 5, the step # 6 is executed by wet etching. In this step, as an example, a 0.3 to 2% by volume HF aqueous solution can be used as the wet etching chemical.
ここで、素子領域保護膜２０は、前記の通りＳｉＮ膜３、ポリシリコン膜４、及びＳｉＯＮ膜５で構成される。このうち、ＳｉＯＮ膜５は、ポリシリコン膜４あるいはＳｉＮ膜３よりもウェットエッチング処理に係るエッチングレートが速い。すなわち、本ステップ＃６によって、素子領域保護膜２０の最上層に形成されているＳｉＯＮ膜５は、その下層のポリシリコン膜４並びにＳｉＮ膜３よりも多くエッチングされる。これにより、ＳｉＯＮ膜５の側面が下層のポリシリコン膜４あるいはＳｉＮ膜３の側面よりも多くエッチングされる結果、本ステップ＃６終了後において、図１（ｃ）に示されるように下層のポリシリコン膜４が最上層のＳｉＯＮ膜５よりも外側に突出した形状となる（図１（ｃ）内の領域１１参照）。言い換えれば、素子領域保護膜２０の最上層であるＳｉＯＮ膜５は、その下層に下層部を構成するポリシリコン膜４あるいはＳｉＮ膜３よりも半導体基板１の基板面と平行な平面方向の寸法が小さくなる。 Here, the element region protection film 20 is composed of the SiN film 3, the polysilicon film 4, and the SiON film 5 as described above. Among these, the SiON film 5 has a higher etching rate related to the wet etching process than the polysilicon film 4 or the SiN film 3. That is, by this step # 6, the SiON film 5 formed on the uppermost layer of the element region protection film 20 is etched more than the underlying polysilicon film 4 and SiN film 3. As a result, the side surface of the SiON film 5 is etched more than the side surface of the underlying polysilicon film 4 or SiN film 3, and as a result, after this step # 6 is completed, as shown in FIG. The silicon film 4 has a shape protruding outward from the uppermost SiON film 5 (see the region 11 in FIG. 1C). In other words, the SiON film 5 which is the uppermost layer of the element region protection film 20 has a dimension in the plane direction parallel to the substrate surface of the semiconductor substrate 1 rather than the polysilicon film 4 or SiN film 3 constituting the lower layer portion below the SiON film 5. Get smaller.
次に、図１（ｄ）に示すように、全面にサイドウォール形成用絶縁膜１２（以下、単に「絶縁膜１２」と記載）を堆積する（ステップ＃７）。ここでは、一例としてＨＴＯ膜（High Temperature Oxide）膜を用い、１０〜３０ｎｍ程度の膜厚で堆積する。なお、ＳｉＮ膜３上面においてＳｉＯＮ膜５の外周部に堆積される絶縁膜１２（図１（ｄ）における符号１８の領域）の膜厚は、ＳｉＯＮ膜５上面に堆積される絶縁膜１２（図１（ｄ）における符号１９の領域）の膜厚よりも厚膜化する。 Next, as shown in FIG. 1D, a sidewall forming insulating film 12 (hereinafter simply referred to as “insulating film 12”) is deposited on the entire surface (step # 7). Here, an HTO film (High Temperature Oxide) film is used as an example, and is deposited with a film thickness of about 10 to 30 nm. Note that the insulating film 12 (region 18 in FIG. 1D) deposited on the outer periphery of the SiON film 5 on the upper surface of the SiN film 3 has an insulating film 12 deposited on the upper surface of the SiON film 5 (FIG. 1). The film thickness is made thicker than the film thickness of the region 19 in 1 (d).
その後、図１（ｅ）に示すように、異方性エッチング処理を施すことで絶縁膜１２をエッチバックする（ステップ＃８）。これにより、積層膜（２〜４）の側壁、並びに、ポリシリコン膜４とＳｉＯＮ膜５の寸法差（絶縁膜１２の堆積膜厚差）に起因して生じるＳｉＯＮ膜５の側壁に、サイドウォール状に絶縁膜１２が形成される。なお、本ステップ＃８によって、絶縁膜２並びに素子領域保護膜２０が形成されていない領域の半導体基板１が露出される。 Thereafter, as shown in FIG. 1E, the insulating film 12 is etched back by performing an anisotropic etching process (step # 8). As a result, the side walls of the laminated film (2 to 4) and the side walls of the SiON film 5 caused by the dimensional difference between the polysilicon film 4 and the SiON film 5 (deposition film thickness difference of the insulating film 12) The insulating film 12 is formed in a shape. By this step # 8, the semiconductor substrate 1 in the region where the insulating film 2 and the element region protective film 20 are not formed is exposed.
ステップ＃８に係るエッチング工程としては、一例として、２〜１０ｍＴｏｒｒ程度の圧力下で、チャンバ上部電極に印加する高周波電力を１．２７〜１．９１Ｗ／ｃｍ２程度、ウェハを載置する下部電極に印加する高周波電力を０．０９６〜０．１５９Ｗ／ｃｍ２程度とし、ＣＦ４の流量を３０〜６０ｓｃｃｍ程度でエッチング処理を行う。また、下部電極の温度を２０〜６０℃程度、チャンバ側壁の温度を４０〜７０℃程度、上部電極の温度を７０〜９０℃程度とする。 As an example of the etching process according to Step # 8, the lower electrode on which the wafer is placed at a high frequency power of about 1.27 to 1.91 W / cm 2 applied to the chamber upper electrode under a pressure of about 2 to 10 mTorr. The etching process is performed at a high frequency power applied to about 0.096 to 0.159 W / cm 2 and a CF 4 flow rate of about 30 to 60 sccm. Further, the temperature of the lower electrode is about 20 to 60 ° C., the temperature of the chamber side wall is about 40 to 70 ° C., and the temperature of the upper electrode is about 70 to 90 ° C.
その後、露出された半導体基板１に対して引き続き異方性エッチングを行う（ステップ＃９）。本ステップにより、図１（ｆ）に示されるように、半導体基板１内にトレンチ１３が形成される。 Thereafter, anisotropic etching is subsequently performed on the exposed semiconductor substrate 1 (step # 9). By this step, a trench 13 is formed in the semiconductor substrate 1 as shown in FIG.
なお、ステップ＃９に係るエッチング工程としては、一例として、高周波プラズマエッチングを用い、１５〜２５ｍＴｏｒｒ程度の圧力下で、チャンバ上部電極に印加する高周波電力を２．０〜２．７Ｗ／ｃｍ２程度、ウェハを載置する下部電極に印加する高周波電力を０．５２〜０．６２Ｗ／ｃｍ２程度とし、ＨＢｒ／Ｃｌ２／Ｏ２＝６０〜７０％／２７〜３７％／１．３〜１．８％程度の流量比の混合ガス雰囲気下でエッチング処理を行う。２００ｎｍウェハの場合、一例として、ＨＢｒ／Ｃｌ２／Ｏ２＝１００／５０／２ｓｃｃｍの流量でエッチングを行う。このとき、トータル流量を前記１５２（＝１００＋５０＋２）ｓｃｃｍに固定した場合、ＨＢｒ流量の上限は１２０ｓｃｃｍ程度（このときのＣｌ２の流量は３０ｓｃｃｍ）、下限は７０ｓｃｃｍ程度（このときのＣｌ２の流量は８０ｓｃｃｍ）とする。また、下部電極の温度を２０〜６０℃程度、チャンバ側壁の温度を４０〜７０℃程度、上部電極の温度を７０〜９０℃程度とする。 As an example of the etching process according to Step # 9, high-frequency plasma etching is used, and high-frequency power applied to the chamber upper electrode under a pressure of about 15 to 25 mTorr is about 2.0 to 2.7 W / cm 2. The high frequency power applied to the lower electrode on which the wafer is placed is about 0.52 to 0.62 W / cm 2 , and HBr / Cl 2 / O 2 = 60 to 70% / 27 to 37% / 1.3 to 1 Etching is performed in a mixed gas atmosphere with a flow rate ratio of about 8%. For 200nm wafer, as an example, he etched at a flow rate of HBr / Cl 2 / O 2 = 100/50 / 2sccm. In this case, for a fixed total flow rate to the 152 (= 100 + 50 + 2 ) sccm, about the upper limit of the HBr flow 120 sccm (this 30sccm flow of Cl 2 is the case), the lower limit is about 70 sccm (the flow rate of Cl 2 at this time 80 sccm). Further, the temperature of the lower electrode is about 20 to 60 ° C., the temperature of the chamber side wall is about 40 to 70 ° C., and the temperature of the upper electrode is about 70 to 90 ° C.
ステップ＃９に係るエッチング工程において、半導体基板１以外の積層膜（２〜５）に対しても、順次上層からエッチングが施される。ここで、ＳｉＯＮ膜５は、ＨＴＯ膜よりも異方性エッチング処理に係るエッチングレートが速いため、ＳｉＯＮ膜５が完全にエッチング除去された時点で、当該ＳｉＯＮ膜５の側壁にサイドウォール状に形成されていた絶縁膜１２は一部残存した状態となる。すなわち、ＳｉＯＮ膜５が完全に除去された時点において、残存する積層膜（２〜４及び１２）は、ＳｉＯＮ膜５の側壁にサイドウォール状に形成されていた絶縁膜１２の形成箇所における上端表面が、当該絶縁膜１２が形成されていない箇所の上端表面よりも高い位置に形成される状態となる。すなわち、積層膜（２〜４及び１２）は、中央部分の高さ位置が周辺部分の高さ位置よりも低くなり、逆に周辺部分において中央部分より高さの高い突出した形状を有することとなる。 In the etching process according to Step # 9, the stacked films (2 to 5) other than the semiconductor substrate 1 are also etched sequentially from the upper layer. Here, the SiON film 5 has a higher etching rate related to the anisotropic etching process than the HTO film, and therefore, when the SiON film 5 is completely etched away, the SiON film 5 is formed in a sidewall shape on the sidewall of the SiON film 5. A part of the insulating film 12 that has been left is left. That is, when the SiON film 5 is completely removed, the remaining laminated films (2 to 4 and 12) are the upper end surface at the formation position of the insulating film 12 formed in a sidewall shape on the side wall of the SiON film 5 However, it will be in the state formed in the position higher than the upper end surface of the location where the said insulating film 12 is not formed. That is, the stacked films (2 to 4 and 12) have a protruding shape in which the height position of the central portion is lower than the height position of the peripheral portion, and conversely the peripheral portion is higher in height than the central portion. Become.
さらにエッチングを進行させていくと、絶縁膜１２、ポリシリコン膜４、及びＳｉＮ膜３には、それぞれのエッチングレートに大きな差異が存在しないため、依然として周辺部分の高さ位置が中央部分の高さ位置よりも高く突出した形状を有したままエッチングが進行することとなる。この結果、ポリシリコン膜４がエッチング除去された時点において、図１（ｆ）に示されるように、周辺部分が中央部分よりも上方に突出する形状（突出部１５）を示す積層膜（２〜３、１２）が形成されることとなる。 As the etching progresses further, the insulating film 12, the polysilicon film 4, and the SiN film 3 do not have a large difference in their etching rates, so that the height position of the peripheral portion is still the height of the central portion. Etching proceeds with the shape protruding higher than the position. As a result, when the polysilicon film 4 is removed by etching, as shown in FIG. 1 (f), the laminated film (2 to 2) having a shape in which the peripheral portion projects upward from the central portion (projecting portion 15). 3, 12) will be formed.
このような形状の積層膜が形成された段階で、全面にトレンチ１３内に埋め込むための埋め込み用絶縁膜７を堆積する（ステップ＃１０）。埋め込み用絶縁膜７の材料としては、一例として高密度プラズマＣＶＤ−ＳｉＯ２膜を利用することができる。その後、積層膜（２〜３、１２）をマスクとして埋め込み用絶縁膜７の表面をＣＭＰ法により研磨処理する（ステップ＃１１）。 When the laminated film having such a shape is formed, an embedding insulating film 7 for embedding in the trench 13 is deposited on the entire surface (step # 10). For example, a high-density plasma CVD-SiO 2 film can be used as the material for the buried insulating film 7. Thereafter, the surface of the buried insulating film 7 is polished by CMP using the laminated films (2-3, 12) as a mask (step # 11).
図３は、ステップ＃１０に係る埋め込み用絶縁膜７の堆積後、ステップ＃１１に係る研磨処理の実行途上に係る断面構造図である。図３（ａ）は上記条件でステップ＃１〜＃１０に係る各工程を実行した場合のＳＥＭ（Scanning Electron Microscope）写真、図３（ｂ）は図３（ａ）に示す断面構造を模式的に示した図である。 FIG. 3 is a cross-sectional structure diagram of the polishing process according to Step # 11 after the deposition of the buried insulating film 7 according to Step # 10. FIG. 3A is a SEM (Scanning Electron Microscope) photograph when each of the steps # 1 to # 10 is executed under the above conditions, and FIG. 3B is a schematic cross-sectional structure shown in FIG. It is the figure shown in.
埋め込み用絶縁膜７は、下地パターンが疎の領域Ｒには厚く成膜される一方、下地パターンが密の領域Ｃには疎の領域Ｒよりも膜厚が薄くなる。図３（ａ）、（ｂ）においても、このことが示されている（膜厚差ｄ）。 The buried insulating film 7 is formed thick in the region R where the base pattern is sparse, while the film thickness is thinner in the region C where the base pattern is dense than in the sparse region R. This is also shown in FIGS. 3A and 3B (film thickness difference d).
このような状態の下で、ＣＭＰ法による研磨処理を進行させた場合、下地パターンが疎な領域Ｒと密な領域Ｃとで埋め込み用絶縁膜７の表面の高さ位置に差異が存在しているため、高い平坦性を得ることができない。これに対し、本発明方法は、膜厚が薄くなる密の領域Ｃにおける研磨レートを、膜厚が厚くなる疎の領域Ｒにおける研磨レートより遅くすることで、高い平坦性の実現を図るものである。このことにつき、以下説明する。 When the polishing process by the CMP method is performed under such a state, there is a difference in the height position of the surface of the buried insulating film 7 between the region R where the base pattern is sparse and the region C where the base pattern is dense. Therefore, high flatness cannot be obtained. On the other hand, the method of the present invention achieves high flatness by making the polishing rate in the dense region C where the film thickness becomes thinner than the polishing rate in the sparse region R where the film thickness becomes thicker. is there. This will be described below.
図３に示される状態から研磨処理を進行させていくと、埋め込み用絶縁膜７の表面位置がステップ＃９において形成された突出部１５の高さ位置に一致する。突出部１５はＳｉＮ膜３で構成されており、ＣＭＰストッパ膜として機能する。 As the polishing process proceeds from the state shown in FIG. 3, the surface position of the buried insulating film 7 coincides with the height position of the protrusion 15 formed in step # 9. The protrusion 15 is made of the SiN film 3 and functions as a CMP stopper film.
下地パターンが疎の領域Ｒよりも膜厚が薄くなる密の領域Ｃは、研磨が進行すると疎の領域Ｒよりも先に表面位置が突出部１５の高さ位置に一致する（図４参照）。前記のとおり、突出部１５はＳｉＮ膜３で形成されているところ、研磨レートは埋め込み用絶縁膜７よりも遅くなる。また、下地パターンが密である領域Ｃには突出部１５も密に形成されるため、ＳｉＮ膜３が上面に露出する領域が多くなり、研磨の進行が遅延化される。 In the dense region C in which the film thickness is thinner than the sparse region R, the surface position coincides with the height position of the protruding portion 15 before the sparse region R as polishing progresses (see FIG. 4). . As described above, when the protrusion 15 is formed of the SiN film 3, the polishing rate is slower than that of the buried insulating film 7. Further, since the protrusions 15 are also densely formed in the region C where the base pattern is dense, the region where the SiN film 3 is exposed on the upper surface increases, and the progress of polishing is delayed.
一方、下地パターンが密の領域Ｃよりも膜厚が厚くなる疎の領域Ｒは、密の領域Ｃにおいて突出部１５が露出された時点においても、未だ突出部１５が露出されておらず依然として埋め込み用絶縁膜７が上面に位置するため、研磨レートは変化しない。すなわち、ＳｉＮ膜３が露出されることで研磨レートが遅くなった密の領域Ｃと比較して、疎の領域Ｒに係る研磨レートは相対的に速くなる。 On the other hand, the sparse region R whose film thickness is thicker than the dense region C is embedded in the dense region C because the projecting portion 15 is not exposed even when the projecting portion 15 is exposed. Since the insulating film 7 is located on the upper surface, the polishing rate does not change. That is, the polishing rate related to the sparse region R is relatively faster than the dense region C where the polishing rate is slowed down by exposing the SiN film 3.
これにより、膜厚が厚くなる領域Ｒに係る研磨速度が、膜厚が薄い領域Ｃよりも相対的に速くなるので、両領域間の埋め込み用絶縁膜７の膜厚差が縮小する。従って、両領域間の表面位置の凹凸が平坦化される。 As a result, the polishing rate related to the region R where the film thickness is increased is relatively faster than that of the region C where the film thickness is thin, so that the difference in film thickness of the buried insulating film 7 between both regions is reduced. Therefore, the unevenness of the surface position between both regions is flattened.
以上のように、本発明方法によれば、素子領域保護膜としてＳｉＮ／ポリシリコン／ＳｉＯＮの多層膜構造を採用することで、研磨時のマスクに突起形状を生じさせるとともに、かかる突起形状を研磨対象となる埋め込み用絶縁膜７の膜厚が薄くなる下地パターンが密の領域に多く形成することで平坦性を高めることができる。これにより、研磨処理後の局所的な膜厚バラツキを１０〜３０ｎｍ程度低減することができる。 As described above, according to the method of the present invention, by adopting a multilayer structure of SiN / polysilicon / SiON as an element region protective film, a protrusion shape is generated in the mask during polishing, and the protrusion shape is polished. Flatness can be improved by forming a large number of base patterns in a dense region in which the film thickness of the target insulating insulating film 7 is reduced. Thereby, local film thickness variation after the polishing treatment can be reduced by about 10 to 30 nm.
なお、ステップ＃６に係るウェットエッチング工程において、エッチング条件（エッチング薬液量等）を適宜変更することにより、上層のＳｉＯＮ膜５とその下層のポリシリコン膜４とのエッチング量の差、すなわちＳｉＯＮ膜５とポリシリコン膜４の基板面と平行方向に係る寸法差を調整することができる。この寸法差の存在は、後のステップ＃９に係る異方性エッチング処理によって生じる突出部１５の大きさに影響する。突出部１５が大きいほど、研磨時においてＳｉＮ膜３が露出する面積が増大するため、密の領域Ｃにおける研磨レートを遅くする効果が増大する。従って、ステップ＃６に係るエッチング条件を適宜調整することで、研磨処理後の平坦性を調整することができる。 In the wet etching process according to Step # 6, the etching condition (etching chemical amount, etc.) is changed as appropriate so that the difference in etching amount between the upper SiON film 5 and the lower polysilicon film 4 is reduced, that is, the SiON film. 5 and the dimensional difference in the direction parallel to the substrate surface of the polysilicon film 4 can be adjusted. The presence of this dimensional difference affects the size of the protruding portion 15 generated by the anisotropic etching process in the subsequent step # 9. As the protruding portion 15 is larger, the area where the SiN film 3 is exposed during polishing increases, so that the effect of slowing the polishing rate in the dense region C increases. Therefore, the flatness after the polishing process can be adjusted by appropriately adjusting the etching conditions according to Step # 6.
図５は、ステップ＃６のウェットエッチング時に用いられる薬液ＨＦの量を変化させた場合の突出部１５の形状を示すＳＥＭ写真であり、ステップ＃９に係る異方性エッチング処理後の断面構造に係るＳＥＭ写真である。図５（ａ）がＨＦ薬液が少ない場合、（ｂ）がＨＦ薬液が多い場合をそれぞれ示している。また、図５（ｃ）は比較のために、従来のようにＳｉＮ膜一層のみで素子領域保護膜を形成した場合を示している。 FIG. 5 is an SEM photograph showing the shape of the protrusion 15 when the amount of the chemical HF used in the wet etching of Step # 6 is changed, and shows the cross-sectional structure after the anisotropic etching process according to Step # 9. It is the SEM photograph which concerns. FIG. 5A shows a case where the HF chemical solution is small, and FIG. 5B shows a case where the HF chemical solution is large. For comparison, FIG. 5C shows a case where the element region protective film is formed by only one SiN film as in the prior art.
図５（ａ）及び（ｂ）と図５（ｃ）を比較すれば、本発明方法によってマスク上端に突出部１５が形成されていることが分かる。また、図５（ａ）と（ｂ）を比較すれば、ＨＦ薬液を多く用いた方が突出部１５が大きく突出して形成されていることが分かる。従って、ウェットエッチング処理の条件を適宜調整することで、突出部１５の大きさを調整することができるため、上記のとおり、研磨処理後の平坦性を調整することができる。 Comparing FIGS. 5A and 5B with FIG. 5C, it can be seen that the protrusion 15 is formed at the upper end of the mask by the method of the present invention. Further, comparing FIGS. 5A and 5B, it can be seen that the protrusion 15 is formed to protrude more greatly when the HF chemical solution is used more. Therefore, since the size of the protrusion 15 can be adjusted by appropriately adjusting the conditions of the wet etching process, the flatness after the polishing process can be adjusted as described above.
なお、上述の実施形態において、素子領域保護膜２０として、ＳｉＮ膜３、ポリシリコン膜４、ＳｉＯＮ膜５がこの順に成膜されてなるものとしたが、成膜材料は上記材料に限られるものではない。すなわち、最上層が、その下層に位置する成膜材料よりもステップ＃６に係るウェットエッチング処理におけるエッチングレートが速い成膜材料であれば良く、さらに、トレンチ１３形成後に形成される突出部１５を構成する材料が、埋め込み用絶縁膜７よりも研磨レートが遅い材料で構成されていれば良い。 In the above-described embodiment, the SiN film 3, the polysilicon film 4, and the SiON film 5 are formed in this order as the element region protection film 20, but the film forming material is limited to the above materials. is not. That is, the uppermost layer only needs to be a film-forming material having a higher etching rate in the wet etching process according to Step # 6 than the film-forming material located in the lower layer, and further, the protrusion 15 formed after the trench 13 is formed. It is only necessary that the constituent material is made of a material whose polishing rate is slower than that of the buried insulating film 7.
また、ステップ＃９に係るエッチング工程において、ＨＢｒ／Ｏ２の混合ガスをエッチングガスとして用いることも可能である。ただし、ＨＢｒ／Ｏ２の混合ガスはＳｉＯＮ膜５に対する選択比が高いため、ステップ＃８に係るエッチバック工程を図１（ｅ）に示す状態で終了した場合、すなわち、ステップ＃９の開始前の段階でＳｉＯＮ膜５が最上層に残存している場合には、本ステップの実行によってトレンチ１３が形成された状態でも、ＳｉＯＮ膜５に対するエッチングレートが遅いためにその下層にあるポリシリコン膜３が完全に除去されることなく残存してしまうことがある。この場合、後の研磨処理によってもポリシリコン膜３及びＳｉＯＮ膜５が残存してしまうこととなり、その後のＳｉＮ除去工程によって露出するはずのアクティブ領域が露出しないという問題、並びにＳｉＮ除去工程時に用いられるリン酸液中に当該ポリシリコン膜３或いはＳｉＯＮ膜５を含む材料が混在し、ウェハ上に付着してパーティクルの原因になるという問題を招来する。 In the etching process according to Step # 9, a mixed gas of HBr / O 2 can be used as an etching gas. However, since the mixed gas of HBr / O 2 has a high selection ratio with respect to the SiON film 5, when the etch-back process according to step # 8 is completed in the state shown in FIG. 1E, that is, before the start of step # 9. If the SiON film 5 remains in the uppermost layer at this stage, even if the trench 13 is formed by the execution of this step, the etching rate for the SiON film 5 is slow, so that the polysilicon film 3 in the lower layer is formed. May remain without being completely removed. In this case, the polysilicon film 3 and the SiON film 5 remain after the subsequent polishing process, and the active region that should be exposed by the subsequent SiN removal process is not exposed, and is used during the SiN removal process. A material containing the polysilicon film 3 or the SiON film 5 is mixed in the phosphoric acid solution, which causes a problem that it adheres on the wafer and causes particles.
従って、ステップ＃９においてはＨＢｒ／Ｏ２の混合ガスを用いる場合には、当該ステップ開始前に、あらかじめＳｉＯＮ膜５を完全に除去しておくことが望ましい。すなわち、ステップ＃８に係るエッチバック工程（上記の例ではＣＦ４を用いる）において、サイドウォール状に絶縁膜１２が形成された後、さらにエッチング処理を進行させてＳｉＯＮ膜５を完全に除去する。その後、エッチングガスをＨＢｒ／Ｏ２の混合ガスに変更してステップ＃９に係るエッチング処理を実行する。これにより、ステップ＃９の開始時点ではＳｉＯＮ膜５が残存せず、ポリシリコン膜３が最上層に位置しているため、ステップ＃９に係るエッチング処理によってポリシリコン膜３に対するエッチング処理が実行され、トレンチ１３が形成された時点においてポリシリコン膜３が未だ残存するという事態を招来せず、ポリシリコン膜が残存することに起因する前述の悪影響を回避することができる。 Therefore, when using a mixed gas of HBr / O 2 in step # 9, it is desirable to completely remove the SiON film 5 in advance before starting the step. That is, in the etch-back process related to Step # 8 (CF 4 is used in the above example), after the insulating film 12 is formed in a sidewall shape, the etching process is further advanced to completely remove the SiON film 5. . Thereafter, the etching gas is changed to a mixed gas of HBr / O 2 and the etching process according to Step # 9 is executed. As a result, the SiON film 5 does not remain at the start of Step # 9, and the polysilicon film 3 is positioned in the uppermost layer. Therefore, the etching process for the polysilicon film 3 is performed by the etching process according to Step # 9. The situation that the polysilicon film 3 still remains at the time when the trench 13 is formed is not caused, and the above-described adverse effect caused by the remaining polysilicon film can be avoided.
１： 半導体基板
２： 絶縁膜（ＳｉＯ２膜）
３： ＳｉＮ膜
４： ポリシリコン膜
５： ＳｉＯＮ膜
６： レジスト膜
７： 埋め込み用絶縁膜（ＳｉＯ２膜）
１１： 基板面に平行方向に係る寸法差が生じる領域
１２： 絶縁膜（ＨＴＯ膜）
１３： トレンチ
１５： 突出部
１８： 絶縁膜１２の厚膜領域
１９： 絶縁膜１２の薄膜領域
２０： 素子領域保護膜
Ｃ： 密領域
Ｒ： 疎領域
1: Semiconductor substrate 2: Insulating film (SiO 2 film)
3: SiN film 4: Polysilicon film 5: SiON film 6: Resist film 7: Insulating film for filling (SiO 2 film)
11: Area where a dimensional difference in the direction parallel to the substrate surface occurs 12: Insulating film (HTO film)
13: Trench 15: Protruding portion 18: Thick film region of insulating film 12 19: Thin film region of insulating film 12 20: Element region protective film C: Dense region R: Sparse region
Claims (11)
前記第１工程終了後、前記素子領域保護膜をパターニング処理する第２工程と、
前記第２工程終了後、ウェットエッチング処理を実行し、前記素子領域保護膜の最上層の前記半導体基板面と平行方向に係る寸法を前記最上層より下層の下層部の寸法よりも小さくする第３工程と、
前記第３工程終了後、全面に、所定のエッチングガスによる異方性エッチング処理に係るエッチングレートが前記素子領域保護膜の最上層のエッチングレートよりも遅いサイドウォール形成用絶縁膜を堆積する第４工程と、
前記第４工程終了後、前記サイドウォール形成用絶縁膜に対して異方性エッチング処理を実行して前記半導体基板を露出させるとともに、前記素子領域保護膜の最上層及び下層部の各側壁にサイドウォール絶縁膜を形成する第５工程と、
前記第５工程終了後、前記素子領域保護膜及び前記サイドウォール絶縁膜をマスクとして前記半導体基板に対して異方性エッチング処理を実行してトレンチを形成するとともに、併せて前記素子領域保護膜の外周領域の上端に突出部を形成する第６工程と、
前記第６工程終了後、全面に、残存している前記素子領域保護膜の構成材料よりも研磨レートが速い埋め込み用絶縁膜を堆積する第７工程と、
前記第７工程終了後、前記埋め込み用絶縁膜を研磨処理する第８工程と、を有することを特徴とする半導体装置の製造方法。 A first step of depositing, on a semiconductor substrate, at least two element region protective films made of a material having an etching rate related to at least the uppermost wet etching process higher than the etching rate of the lower layer;
A second step of patterning the element region protection film after the first step;
After completion of the second step, a wet etching process is performed to make the dimension in the direction parallel to the semiconductor substrate surface of the uppermost layer of the element region protective film smaller than the dimension of the lower layer part below the uppermost layer. Process,
After the completion of the third step, a sidewall forming insulating film is deposited on the entire surface with an etching rate related to anisotropic etching with a predetermined etching gas being slower than the etching rate of the uppermost layer of the element region protection film. Process,
After completion of the fourth step, an anisotropic etching process is performed on the sidewall formation insulating film to expose the semiconductor substrate, and side walls are formed on the sidewalls of the uppermost layer and the lower layer of the element region protection film. A fifth step of forming a wall insulating film;
After completion of the fifth step, an anisotropic etching process is performed on the semiconductor substrate using the element region protective film and the sidewall insulating film as a mask to form a trench, and at the same time, the element region protective film A sixth step of forming a protrusion at the upper end of the outer peripheral region;
After completion of the sixth step, a seventh step of depositing a buried insulating film having a higher polishing rate than the remaining constituent material of the element region protective film on the entire surface;
A semiconductor device manufacturing method comprising: an eighth step of polishing the buried insulating film after the seventh step.
前記埋め込み用絶縁膜が高密度プラズマＣＶＤ−ＳｉＯ２膜で構成されることを特徴とする請求項２に記載の半導体装置の製造方法。 The element region protective film has a polysilicon film immediately below the SiON film, and has a SiN film immediately below the polysilicon film,
The method of manufacturing a semiconductor device according to claim 2, wherein the buried insulating film is composed of a high-density plasma CVD-SiO 2 film.
前記第６工程によって、前記最上層が完全に除去されることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置の製造方法。 At the end of the fifth step, a part of the uppermost layer of the element region protection film remains without being completely removed,
The method of manufacturing a semiconductor device according to claim 1, wherein the uppermost layer is completely removed by the sixth step.
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