JP2006032648A - Manufacturing method of semiconductor device including pattern forming method - Google Patents

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修一 谷口
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a forming method of a fine pattern with improved size precision which does not gives rise to a failure in a pattern shape etc. due to the uneven adhesion of reaction products etc., manufactured when a mask pattern such as a resist is used, to the resist. <P>SOLUTION: This manufacturing method of a semiconductor device including a pattern forming method forms a second thin film on the side wall of a first thin film, and carries out the high precision etch back of the tip of the second thin film formed on that side wall to align the tip according to a planarizing process so that the tip does not become uneven. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、パターン形成方法を含む半導体装置の製造方法に関する。   The present invention relates to a method for manufacturing a semiconductor device including a pattern forming method.

微細化の進展と共に、半導体装置の製造工程では、通常用いられるレジストパターンをその寸法通りに、例えば、ゲート電極等のパターン形成に用いる通常の方法に加えて、そのレジストパターンよりも寸法を細くして加工を行う方法、即ち、スリミング法と呼ばれる方法が用いられている。   Along with the progress of miniaturization, in the manufacturing process of semiconductor devices, a resist pattern that is normally used is made to have a dimension smaller than that of the resist pattern in addition to a normal method used for forming a pattern such as a gate electrode. In other words, a method called a slimming method is used.

例えば、シリコン基板上にゲート絶縁膜、被加工膜、そのパターン形成用として用いるマスクパターン膜を形成する。この時、例えばゲート絶縁膜はシリコン酸化膜、被加工膜は多結晶シリコン膜、マスクパターンはフォトレジスト膜などが用いられる。次に、被加工膜を反応性イオンエッチング法等の方法により加工する際、マスクパターンを若干細くさせながら実施することにより、被加工膜を当初のレジストパターンよりも細い寸法になるように加工する。   For example, a gate insulating film, a film to be processed, and a mask pattern film used for pattern formation are formed on a silicon substrate. At this time, for example, a silicon oxide film is used as the gate insulating film, a polycrystalline silicon film is used as the work film, and a photoresist film is used as the mask pattern. Next, when the film to be processed is processed by a method such as a reactive ion etching method, the film to be processed is processed so as to have a dimension smaller than that of the original resist pattern by carrying out while making the mask pattern slightly narrower. .

しかし、前記パターン形成方法では、例えば３０ｎｍを下回る微細化されたパターン寸法の形成を行おうとする際、マスクパターンの曲がりなどが発生し、被加工膜の形成不良が生じる。これは被加工膜をエッチングする際に生じる反応生成物が、例えばパターン間のスペース幅等の周囲環境等の影響を受け、マスクパターンの側壁に不均一に付着する等が原因となる。   However, in the pattern forming method, for example, when trying to form a refined pattern dimension of less than 30 nm, the mask pattern is bent, and a film to be processed is poorly formed. This is because reaction products generated when etching a film to be processed are affected by the surrounding environment such as a space width between patterns, for example, and unevenly adhere to the side wall of the mask pattern.

このため、微細パターンの形成方法として或るパターンの側壁に形成した膜を残存させ、それをパターンとして用いる、所謂側壁残し法と呼ばれる方法が更に提案されている。（例えば、特許文献１参照。）。   For this reason, a so-called side wall leaving method, in which a film formed on a side wall of a certain pattern is left as a pattern and used as a pattern, is further proposed as a method for forming a fine pattern. (For example, refer to Patent Document 1).

この方法によって、微細化パターンを形成できるが、例えば、残存させた側壁膜の形状が異なっていたり、その寸法が不均一であったりして、半導体装置を製造した場合、所望の特性に対してバラツキが存在する等の問題があった。
特開２００２−２８０３８８号公報（第６ページ、第２図） By this method, a miniaturized pattern can be formed. For example, when a semiconductor device is manufactured because the shape of the left sidewall film is different or the dimensions thereof are non-uniform, There were problems such as variations.
Japanese Patent Laid-Open No. 2002-280388 (page 6, FIG. 2)

本発明は、パターン形状等の不良を生じさせず、また、寸法精度が良好に制御された微細パターンの形成方法を含む半導体装置の製造方法を提供することを目的とする。   An object of the present invention is to provide a method for manufacturing a semiconductor device including a method for forming a fine pattern in which a defect such as a pattern shape does not occur and the dimensional accuracy is well controlled.

本発明の第１の態様は、パターン形成方法を含む半導体装置の製造方法として、基板上に、第１の薄膜による複数のパターンを形成する工程と、前記第１の薄膜の側壁に第２の薄膜を形成する工程と、前記複数のパターン間へ埋め込みながら、前記基板上に埋込膜を形成する工程と、前記第１の薄膜及び前記第２の薄膜の表面が露出するまで、前記埋込膜を平坦化しながら除去する工程と、前記第１の薄膜、前記第２の薄膜及び前記埋込膜を深さ方向へ向けて所定の厚さだけ除去する工程と、前記複数のパターン間へ埋め込まれた前記埋込膜及び前記第１の薄膜を除去し、前記第２の薄膜をパターンとして残存させる工程とを有することを特徴とする。   According to a first aspect of the present invention, there is provided a method of manufacturing a semiconductor device including a pattern forming method, a step of forming a plurality of patterns by a first thin film on a substrate, and a second step on a side wall of the first thin film. Forming a thin film; forming a buried film on the substrate while embedding between the plurality of patterns; and embedding until the surfaces of the first thin film and the second thin film are exposed. Removing the film while planarizing the film, removing the first thin film, the second thin film, and the buried film by a predetermined thickness in the depth direction, and embedding between the plurality of patterns Removing the buried film and the first thin film, and leaving the second thin film as a pattern.

また、本発明の第２の態様は、パターン形成方法を含む半導体装置の製造方法として、基板上に、第１の薄膜及び補助膜が積層された積層膜によるパターンを形成する工程と、前記補助膜をマスクにして第１の薄膜の側面部を所定の幅だけ除去する工程と、前記第１の薄膜の側面部を除去した後、前記基板上に第２の薄膜を形成する工程と、前記第１の薄膜の側壁部に形成され、かつ、前記補助膜の直下にある前記第２の薄膜を残存せしめるように、前記第２の薄膜を選択的に除去する工程と、前記補助膜及び第１の薄膜を除去し、前記第２の薄膜をパターンとして残存させる工程とを有することを特徴とする。   According to a second aspect of the present invention, as a method for manufacturing a semiconductor device including a pattern forming method, a step of forming a pattern by a laminated film in which a first thin film and an auxiliary film are laminated on a substrate, and the auxiliary Removing a side surface portion of the first thin film by a predetermined width using the film as a mask; forming a second thin film on the substrate after removing the side surface portion of the first thin film; and A step of selectively removing the second thin film so as to leave the second thin film formed on the side wall of the first thin film and immediately below the auxiliary film; And removing the first thin film and leaving the second thin film as a pattern.

本発明によれば、パターン形状等の不良を生じさせず、また、パターン寸法精度も良好に制御され、微細化に対応した半導体装置の製造方法を提供できる。   According to the present invention, it is possible to provide a method of manufacturing a semiconductor device that does not cause a defect such as a pattern shape and that has good pattern dimensional accuracy and is compatible with miniaturization.

以下、図面を参照して本発明の実施例を説明する。   Embodiments of the present invention will be described below with reference to the drawings.

第１の実施例では、半導体装置の製造方法におけるパターン形成方法の一例について詳しく述べる。図１乃至図３は、第１の実施例による半導体装置の製造方法におけるパターン形成工程を、工程順に示す断面の模式図である。   In the first embodiment, an example of a pattern forming method in a method for manufacturing a semiconductor device will be described in detail. 1 to 3 are schematic cross-sectional views showing a pattern forming process in the semiconductor device manufacturing method according to the first embodiment in the order of the processes.

先ず、図１（ａ）に示すように、基板としてＰ型のシリコン基板１０を用意する。次に、シリコン基板１０の上に、高誘電体膜としてタンタル酸化膜（Ｔａ２Ｏ５）１１をＣＶＤ法或いは反応性スパッタリング法を用い、例えば１０ｎｍ程度形成する。続いて、ＣＶＤ法を用い、第１の薄膜として第１のシリコン酸化膜１２を１００ｍ程度、タンタル酸化膜１１の上に形成する。 First, as shown in FIG. 1A, a P-type silicon substrate 10 is prepared as a substrate. Next, a tantalum oxide film (Ta 2 O 5 ) 11 is formed as a high dielectric film on the silicon substrate 10 by using a CVD method or a reactive sputtering method, for example, about 10 nm. Subsequently, a first silicon oxide film 12 is formed as a first thin film on the tantalum oxide film 11 to a thickness of about 100 m using the CVD method.

次に、リソグラフィ法を用いて、第１の薄膜である第１のシリコン酸化膜１２をパターニングし、複数のパターンを形成する。   Next, the first silicon oxide film 12, which is the first thin film, is patterned using a lithography method to form a plurality of patterns.

先ず、スピン塗布法を用い、シリコン基板１０の全面にレジスト膜１３を形成する。続いて、光露光法を用い、所定のパターンを有するマスクを通して、例えば紫外線をレジスト膜１３に照射する。更に、紫外線が照射されたレジスト膜１３を現像処理する。これにより、図１（ｂ）に示すように、レジスト膜１３を所定の複数のパターンにする。   First, a resist film 13 is formed on the entire surface of the silicon substrate 10 using a spin coating method. Subsequently, the resist film 13 is irradiated with, for example, ultraviolet rays through a mask having a predetermined pattern by using a light exposure method. Further, the resist film 13 irradiated with ultraviolet rays is developed. Thereby, as shown in FIG. 1B, the resist film 13 is formed into a predetermined plurality of patterns.

次に、パターン化したレジスト膜１３をマスクにして、ＲＩＥ等のドライエッチング法を用い、第１のシリコン酸化膜１２をパターニングし、図１（ｃ）に示すように、複数のパターンを形成する。この時、例えばＲＩＥに使用するエッチングガスは、下地であるタンタル酸化膜１１に対し、第１のシリコン酸化膜１２とのエッチング選択比を高くとることが可能なＣ４Ｆ８等のガスを用いる。パターン形成後、レジスト膜は、例えばドライ処理法或いはウエット処理法により除去する。   Next, using the patterned resist film 13 as a mask, the first silicon oxide film 12 is patterned using a dry etching method such as RIE to form a plurality of patterns as shown in FIG. . At this time, for example, an etching gas used for RIE is a gas such as C4F8 that can have a high etching selectivity with respect to the first silicon oxide film 12 with respect to the tantalum oxide film 11 that is the base. After the pattern formation, the resist film is removed by, for example, a dry processing method or a wet processing method.

次に、第２の薄膜を、第１の薄膜である第１のシリコン酸化膜１２の側壁に形成する。   Next, a second thin film is formed on the side wall of the first silicon oxide film 12 which is the first thin film.

先ず、図２（ｄ）に示すように、ＣＶＤ法を用い、第２の薄膜であるシリコン膜１４を３０ｎｍ程度、シリコン基板１０の上に形成する。続いて、ＲＩＥ等のドライエッチング法を用い、下地であるタンタル酸化膜１１に対し、シリコン膜１４を異方性エッチングし、タンタル酸化膜１１及び第１のシリコン酸化膜１２の表面上にあるシリコン膜１４だけを選択的に除去し、図２（ｅ）に示すように、第１のシリコン酸化膜１２の側壁部分にだけ、シリコン膜１４を残存させる。   First, as shown in FIG. 2D, a silicon film 14 as a second thin film is formed on the silicon substrate 10 to a thickness of about 30 nm by using the CVD method. Subsequently, the silicon film 14 is anisotropically etched with respect to the underlying tantalum oxide film 11 using a dry etching method such as RIE, and silicon on the surfaces of the tantalum oxide film 11 and the first silicon oxide film 12 is etched. Only the film 14 is selectively removed, and the silicon film 14 is left only on the side wall portion of the first silicon oxide film 12 as shown in FIG.

この時、シリコン膜１４の形成条件、異方性エッチングの条件等により、側壁部分の先端部１４ａは、丸みを帯びるように不均一になる、或いは深さ方向の膜厚がパターンごとに不均一になる等の不都合が発生する。従って、この段階で、例えば第１のシリコン酸化膜１２を除去し、シリコン膜１４をパターンとして残存させ、半導体素子に適用した場合、上述の不均一性によって、得られた半導体素子の特性そのものに不均一性が発生する可能性がある。従って、更に以下の工程を実施する。   At this time, depending on the formation conditions of the silicon film 14, the anisotropic etching conditions, etc., the end portion 14a of the side wall portion becomes non-uniform so as to be rounded, or the film thickness in the depth direction is non-uniform for each pattern. Inconveniences such as becoming occur. Therefore, at this stage, for example, when the first silicon oxide film 12 is removed and the silicon film 14 is left as a pattern and applied to a semiconductor element, the above-described non-uniformity causes the characteristics of the obtained semiconductor element itself. Inhomogeneities may occur. Therefore, the following steps are further performed.

次に、ＣＶＤ法を用い、埋込膜である第２のシリコン酸化膜１５をパターンの間に埋め込むようにしながら、タンタル酸化膜１１及び第１のシリコン酸化膜１２の表面上に形成する。その後、必要であれば、レジストエッチバック法等を用いて第２のシリコン酸化膜１５を平坦化する（図２（ｆ））。   Next, a second silicon oxide film 15 which is an embedded film is formed on the surfaces of the tantalum oxide film 11 and the first silicon oxide film 12 while being embedded between the patterns by using the CVD method. Thereafter, if necessary, the second silicon oxide film 15 is planarized using a resist etch back method or the like (FIG. 2F).

次に、第２の薄膜であるシリコン膜１４を所定のパターンとして形成する。   Next, a silicon film 14 as a second thin film is formed as a predetermined pattern.

先ず、例えばＣＭＰ法を用い、第２のシリコン酸化膜１５を平坦化しながら、深さ方向に向けて除去する。シリコン基板１０の表面側が全面、第２のシリコン酸化膜１５の段階からシリコン膜１４の表面が表れる段階に移る。更に、ＣＭＰ法を用い、図２（ｅ）で示したシリコン膜１４の先端部１４ａの不均一部分がなくなるように、第１のシリコン酸化膜１２、シリコン膜１４及び第２のシリコン酸化膜１５を所定の深さだけ平坦化処理を実施する。図３（ｇ）に示すように、均一な膜厚を有するシリコン膜１４が得られる。   First, the second silicon oxide film 15 is removed in the depth direction while planarizing the second silicon oxide film 15 by using, for example, a CMP method. The entire surface side of the silicon substrate 10 is shifted from the stage of the second silicon oxide film 15 to the stage where the surface of the silicon film 14 appears. Further, by using the CMP method, the first silicon oxide film 12, the silicon film 14, and the second silicon oxide film 15 are removed so that the non-uniform portion of the tip portion 14a of the silicon film 14 shown in FIG. Is flattened by a predetermined depth. As shown in FIG. 3G, a silicon film 14 having a uniform film thickness is obtained.

更に、例えばウェットエッチングを用い、第１のシリコン酸化膜１２及び第２のシリコン酸化膜１５をシリコン膜１４及びタンタル酸化膜１１に対して選択的にエッチングを行うことで除去し、図３（ｈ）に示すように、所定の寸法を有する素子パターン膜１４ｂを形成できる。   Further, for example, wet etching is used to remove the first silicon oxide film 12 and the second silicon oxide film 15 by selectively etching the silicon film 14 and the tantalum oxide film 11, and FIG. ), The element pattern film 14b having a predetermined dimension can be formed.

本実施例によれば、不均一な付着物が発生せず、また、寸法精度が良好な３０ｎｍ程度の微細パターンを形成することが可能となる。これにより、微細化に対応した半導体装置の製造方法を提供できる。   According to the present embodiment, it is possible to form a fine pattern of about 30 nm with no non-uniform deposits and good dimensional accuracy. Thereby, the manufacturing method of the semiconductor device corresponding to miniaturization can be provided.

なお、第１の薄膜、第２の薄膜、下地の高誘電体膜の膜厚等を変えることにより、３０ｎｍよりも更に微細化されたパターンを形成することが可能であり、従来の方法では、微細化するほど不均一な付着物による悪影響も大きくなると考えられることから、その効果も一層大きくなる。   In addition, by changing the film thickness of the first thin film, the second thin film, the underlying high dielectric film, etc., it is possible to form a pattern further miniaturized than 30 nm. Since the adverse effect of non-uniform deposits is considered to increase as the size is reduced, the effect is further increased.

第２の実施例は、第１の実施例で述べたパターンの形成方法を、半導体装置の製造方法として、ＣＭＯＳ構造の絶縁ゲート型電界効果トランジスタの製造方法に適用した例を示す。図４乃至図６は、第２の実施例による半導体装置の製造方法を工程順に示す断面の模式図である。   The second embodiment shows an example in which the pattern forming method described in the first embodiment is applied to a method of manufacturing an insulated gate field effect transistor having a CMOS structure as a method of manufacturing a semiconductor device. 4 to 6 are schematic cross-sectional views showing the method of manufacturing the semiconductor device according to the second embodiment in the order of steps.

先ず、図４（ａ）に示すように、Ｐ型のシリコン基板２０の表面領域に、ＳＴＩ法（浅いトレンチ分離法）若しくはＬＯＣＯＳ法（選択酸化法）により、酸化膜を選択的に形成して、素子分離領域２１を形成する。次に、シリコン基板２０の素子分離領域２１によって選択的に分離された領域のうち、ＰチャネルＭＩＳＦＥＴ形成領域にはＮ型不純物として燐をイオン注入法で導入し、Ｎ型ウェル領域２１ａを形成する。一方、ＮチャネルＭＩＳＦＥＴ形成領域にはＰ型不純物としてボロンをイオン注入法で導入し、Ｐ型ウェル領域２１ｂを形成する。この時のドーズ量はそれぞれ１Ｅ１２ｃｍ−２〜１Ｅ１３ｃｍ−２程度である。その後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物を活性化する。 First, as shown in FIG. 4A, an oxide film is selectively formed on a surface region of a P-type silicon substrate 20 by an STI method (shallow trench isolation method) or a LOCOS method (selective oxidation method). Then, the element isolation region 21 is formed. Next, among the regions selectively separated by the element isolation region 21 of the silicon substrate 20, phosphorus as an N-type impurity is introduced into the P-channel MISFET formation region by an ion implantation method to form an N-type well region 21a. . On the other hand, boron as a P-type impurity is introduced into the N-channel MISFET formation region by ion implantation to form a P-type well region 21b. The dose amounts at this time are about 1E12 cm −2 to 1E13 cm −2 , respectively. Thereafter, for example, rapid heating at 900 ° C. for 10 seconds is performed to activate the introduced impurities.

引き続き、図４（ｂ）に示すように、シリコン基板１０の表面に、高誘電体膜としてハフニウム酸化膜（ＨｆＯ２）２２をＣＶＤ法或いは反応性スパッタリング法を用い、例えば１０ｎｍ程度形成する。続いて、ＭＩＳＦＥＴのしきい値電圧制御のため、ハフニウム酸化膜２２を介してＮ型ウェル領域２１ａにはＮ型不純物である砒素を、Ｐ型ウェル領域２１ｂにはＰ型不純物であるボロンを選択的にイオン注入法で導入する。この時のドーズ量はそれぞれ１Ｅ１３ｃｍ−２〜１Ｅ１４ｃｍ−２程度である。その後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物を活性化する。 Subsequently, as shown in FIG. 4B, a hafnium oxide film (HfO 2) 22 is formed on the surface of the silicon substrate 10 as a high dielectric film by using a CVD method or a reactive sputtering method, for example, about 10 nm. Subsequently, for controlling the threshold voltage of the MISFET, arsenic as an N-type impurity is selected for the N-type well region 21a through the hafnium oxide film 22, and boron as a P-type impurity is selected for the P-type well region 21b. Introduced by ion implantation. The dose amounts at this time are about 1E13 cm −2 to 1E14 cm −2 , respectively. Thereafter, for example, rapid heating at 900 ° C. for 10 seconds is performed to activate the introduced impurities.

その後、図４（ｃ）に示すように、ＣＶＤ法を用い、第１の薄膜として第１のシリコン酸化膜２３を１００ｍ程度、ハフニウム酸化膜２２の上に形成する。次に、リソグラフィ法を用いて、第１のシリコン酸化膜２３をパターニングし、複数のパターンを形成する。   After that, as shown in FIG. 4C, a first silicon oxide film 23 is formed as a first thin film on the hafnium oxide film 22 to a thickness of about 100 m using the CVD method. Next, the first silicon oxide film 23 is patterned using a lithography method to form a plurality of patterns.

先ず、シリコン基板２０の上に、所定のパターンを、レジスト膜のパターンとして形成する（図示せず）。続いて、パターン化したレジスト膜をマスクにして、ＲＩＥ等のドライエッチング法を用い、第１のシリコン酸化膜２３をパターニングし、図５（ｄ）に示すように、パターンを形成する。この時、例えばＲＩＥに使用するエッチングガスは、下地であるハフニウム酸化膜２２に対し、第１のシリコン酸化膜２３とのエッチング選択比を高くとることが可能なＣ４Ｆ８等のガスを用いる。パターン形成後、レジスト膜は、例えばドライ処理法或いはウエット処理法により除去する。 First, a predetermined pattern is formed on the silicon substrate 20 as a resist film pattern (not shown). Subsequently, using the patterned resist film as a mask, the first silicon oxide film 23 is patterned by using a dry etching method such as RIE to form a pattern as shown in FIG. At this time, for example, an etching gas used for RIE is a gas such as C 4 F 8 that can have a high etching selectivity with respect to the first silicon oxide film 23 with respect to the underlying hafnium oxide film 22. . After the pattern formation, the resist film is removed by, for example, a dry processing method or a wet processing method.

次に、第２の薄膜を第１の薄膜である第１のシリコン酸化膜２３の側壁に形成する。   Next, a second thin film is formed on the side wall of the first silicon oxide film 23 which is the first thin film.

先ず、ＣＶＤ法を用い、第２の薄膜であるシリコン膜２４を３０ｎｍ程度、シリコン基板２０の上に形成する。続いて、ＲＩＥ等のドライエッチング法を用い、下地であるハフニウム酸化膜２２に対し、シリコン膜２４を異方性エッチングし、ハフニウム酸化膜２２及び第１のシリコン酸化膜２３の表面上にあるシリコン膜２４だけを選択的に除去し、図５（ｅ）に示すように、第１のシリコン酸化膜２３の側壁部分にだけ、シリコン膜２４を残存させる。   First, a silicon film 24, which is a second thin film, is formed on the silicon substrate 20 to a thickness of about 30 nm using the CVD method. Subsequently, using a dry etching method such as RIE, the silicon film 24 is anisotropically etched with respect to the underlying hafnium oxide film 22, and silicon on the surfaces of the hafnium oxide film 22 and the first silicon oxide film 23 is etched. Only the film 24 is selectively removed, and the silicon film 24 is left only on the side wall portion of the first silicon oxide film 23 as shown in FIG.

この時、シリコン膜２４の形成条件、異方性エッチングの条件等により、側壁部分の先端部２４ｂは、丸みを帯びるように不均一になる、或いは深さ方向の膜厚がパターンごとに不均一になる等の不都合が発生する。従って、この段階で、例えば第１のシリコン酸化膜２３を除去し、シリコン膜２４をパターンとして残存させ、本ＣＭＯＳ構造の絶縁ゲート型電界効果トランジスタに適用した場合、上述の不均一性によって、得られた電界効果トランジスタの特性そのものに不均一性が発生する可能性がある。従って、更に以下の工程を実施する。   At this time, depending on the formation conditions of the silicon film 24, the anisotropic etching conditions, etc., the end portion 24b of the side wall portion becomes non-uniform so as to be rounded, or the film thickness in the depth direction is non-uniform for each pattern. Inconveniences such as becoming occur. Accordingly, at this stage, for example, when the first silicon oxide film 23 is removed and the silicon film 24 is left as a pattern and applied to the insulated gate field effect transistor of the present CMOS structure, the above-described non-uniformity can be obtained. There is a possibility that non-uniformity may occur in the characteristics of the field effect transistor. Therefore, the following steps are further performed.

先ず、ＣＶＤ法を用い、埋込膜である第２のシリコン酸化膜２５をパターンの間に埋め込むようにしながら、ハフニウム酸化膜２２及び第１のシリコン酸化膜２３の表面上に形成する。その後、必要であれば、レジストエッチバック法等を用いて第２のシリコン酸化膜２５を平坦化する。次に、例えばＣＭＰ法を用い、第２のシリコン酸化膜２５を平坦化しながら、深さ方向に向けて除去する。シリコン基板２０の表面側が全面、第２のシリコン酸化膜２５の段階からシリコン膜２４の表面が表れる段階に移る。更に、ＣＭＰ法を用い、図５（ｅ）で示したシリコン膜２４の先端部２４ｂの不均一部分がなくなるように、所定の深さだけ平坦化処理を実施する。図５（ｆ）に示すように、膜厚が均一なシリコン膜２４が得られる。   First, a second silicon oxide film 25 which is an embedded film is formed on the surfaces of the hafnium oxide film 22 and the first silicon oxide film 23 while being embedded between patterns by using a CVD method. Thereafter, if necessary, the second silicon oxide film 25 is planarized using a resist etch back method or the like. Next, the second silicon oxide film 25 is removed in the depth direction while planarizing the second silicon oxide film 25 using, for example, a CMP method. The entire surface side of the silicon substrate 20 is shifted from the stage of the second silicon oxide film 25 to the stage where the surface of the silicon film 24 appears. Further, a planarization process is performed by a predetermined depth by using the CMP method so that the non-uniform portion of the tip 24b of the silicon film 24 shown in FIG. As shown in FIG. 5F, a silicon film 24 having a uniform film thickness is obtained.

更に、例えばウェットエッチングを用い、第１のシリコン酸化膜２３及び第２のシリコン酸化膜２５をシリコン膜２４及びハフニウム酸化膜２２に対して選択的にエッチングすることで、所定の寸法を有するパターンを形成できる。   Further, for example, by using wet etching, the first silicon oxide film 23 and the second silicon oxide film 25 are selectively etched with respect to the silicon film 24 and the hafnium oxide film 22 to form a pattern having a predetermined dimension. Can be formed.

上述の工程によって得られたシリコン膜２４は、図６（ｇ）に示すように、本ＣＭＯＳ構造の絶縁ゲート型電界効果トランジスタのゲート電極膜２４ａとなる。   As shown in FIG. 6G, the silicon film 24 obtained by the above process becomes a gate electrode film 24a of the insulated gate field effect transistor having the CMOS structure.

続いて、ドライエッチング法等を用い、ゲート電極膜２４ａをマスクとして、ゲート絶縁膜となるハフニウム酸化膜２２を、図６（ｈ）に示すように除去する。なお、ハフニウム酸化膜２２の除去はこの段階でなく、更に後の段階で行っても良い。或いは、ハフニウム酸化膜２２を除去せずにＣＭＯＳ構造の絶縁ゲート型電界効果トランジスタを製造しても良い。   Subsequently, using a dry etching method or the like, using the gate electrode film 24a as a mask, the hafnium oxide film 22 serving as a gate insulating film is removed as shown in FIG. The removal of the hafnium oxide film 22 may be performed at a later stage instead of at this stage. Alternatively, an insulated gate field effect transistor having a CMOS structure may be manufactured without removing the hafnium oxide film 22.

更にパターニングされたゲート電極膜２４ａをマスクとして、イオン注入法によりエクステンション領域２６、２６ａを形成する。即ち、Ｎ型ウェル領域２１ａにはＰ型不純物であるボロンを、Ｐ型ウェル領域２１ｂにはＮ型不純物である砒素を、選択的にイオン注入法で導入する。この時のドーズ量はそれぞれ１Ｅ１３ｃｍ−２〜１Ｅ１５ｃｍ−２程度である。その後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物であるボロン及び砒素を活性化する。 Further, the extension regions 26 and 26a are formed by ion implantation using the patterned gate electrode film 24a as a mask. That is, boron, which is a P-type impurity, is selectively introduced into the N-type well region 21a, and arsenic, which is an N-type impurity, is selectively introduced into the P-type well region 21b by an ion implantation method. The dose amounts at this time are about 1E13 cm −2 to 1E15 cm −2 , respectively. Then, for example, rapid heating at 900 ° C. for 10 seconds is performed to activate the introduced impurities, boron and arsenic.

次に、図６（ｉ）に示すように、ＣＶＤ法によってシリコン窒化膜を２０〜４０ｎｍ、シリコン基板２０の全面に形成した後、ＲＩＥ法によって異方性エッチングを行い、シリコン窒化膜をゲート電極膜２４ａに接して、その周囲に選択的に残存し、側壁絶縁膜２７とする。続いて、ゲート電極膜２４ａ及びその周囲の側壁絶縁膜２７をマスクとしてイオン注入法によりソース及びドレイン領域２８、２８ａを形成する。即ち、Ｎ型ウェル領域２１ａにはＰ型不純物であるボロンを、Ｐ型ウェル領域２１ｂにはＮ型不純物である砒素を、選択的にイオン注入法で導入する。この時のドーズ量はそれぞれ１Ｅ１５ｃｍ−２〜１Ｅ１６ｃｍ−２程度である。その後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物を活性化する。 Next, as shown in FIG. 6I, a silicon nitride film having a thickness of 20 to 40 nm is formed on the entire surface of the silicon substrate 20 by the CVD method, and then anisotropic etching is performed by the RIE method. The film 24a is selectively left around the film 24a to form the sidewall insulating film 27. Subsequently, source and drain regions 28 and 28a are formed by ion implantation using the gate electrode film 24a and the surrounding sidewall insulating film 27 as a mask. That is, boron, which is a P-type impurity, is selectively introduced into the N-type well region 21a, and arsenic, which is an N-type impurity, is selectively introduced into the P-type well region 21b by an ion implantation method. The dose amounts at this time are about 1E15 cm −2 to 1E16 cm −2 , respectively. Thereafter, for example, rapid heating at 900 ° C. for 10 seconds is performed to activate the introduced impurities.

その後、図示しないシリコン酸化膜等の層間絶縁膜をシリコン基板２０の全面に堆積した後、熱処理、ＣＭＰ法等により表面の平坦化処理を行う。この層間絶縁膜にコンタクト孔を開口し、ＮチャネルＭＩＳＦＥＴのゲート電極、ソース及びドレイン領域、ＰチャネルＭＩＳＦＥＴのゲート電極、ソース及びドレイン領域にＡｌ、Ｃｕ等の金属配線を形成する。さらに、必要に応じて層間絶縁膜の堆積と、金属配線の形成を繰り返して多層配線構造を形成したうえで、シリコン基板２０の全面を表面保護膜で覆い、パッド部を開口して本発明による半導体装置の第２の実施例を完成させる。   Thereafter, an interlayer insulating film such as a silicon oxide film (not shown) is deposited on the entire surface of the silicon substrate 20, and then the surface is planarized by heat treatment, CMP, or the like. Contact holes are opened in the interlayer insulating film, and metal wirings such as Al and Cu are formed in the gate electrode, source and drain regions of the N-channel MISFET, and in the gate electrode, source and drain regions of the P-channel MISFET. Furthermore, if necessary, the interlayer insulating film is deposited and the metal wiring is repeatedly formed to form a multilayer wiring structure. Then, the entire surface of the silicon substrate 20 is covered with a surface protective film, and the pad portion is opened to make the present invention. A second embodiment of the semiconductor device is completed.

本実施例によれば、不均一な付着物が発生せず、また、ＣＭＯＳ構造の素子において、寸法精度が良好な３０ｎｍ程度の微細なゲート電極を形成することが可能となる。これにより、微細化に対応したＣＭＯＳ構造の絶縁ゲート型電界効果トランジスタ等の半導体装置の製造方法を提供できる。   According to this embodiment, non-uniform deposits do not occur, and it is possible to form a fine gate electrode of about 30 nm with good dimensional accuracy in an element having a CMOS structure. Thereby, a method for manufacturing a semiconductor device such as an insulated gate field effect transistor having a CMOS structure corresponding to miniaturization can be provided.

第３の実施例では、半導体装置の製造方法におけるパターン形成方法の他の一例について詳しく述べる。図７及び図８は、第３の実施例による半導体装置の製造方法におけるパターン形成工程を、工程順に示す断面の模式図である。   In the third embodiment, another example of the pattern forming method in the semiconductor device manufacturing method will be described in detail. 7 and 8 are schematic cross-sectional views showing the pattern formation process in the semiconductor device manufacturing method according to the third embodiment in the order of the processes.

先ず、図７（ａ）に示すように、基板としてＰ型のシリコン基板３０を用意する。次に、シリコン基板３０の上に、高誘電体膜としてハフニウム酸化物、アルミニウム酸化物、シリコン酸化物の複合体酸化膜３１をＣＶＤ法或いは反応性スパッタリング法を用い、例えば８ｎｍ程度形成する。続いて、ＣＶＤ法を用い、第１の薄膜として第１のシリコン酸化膜３２を８０ｍ程度、複合体酸化膜３１の上に形成する。更に、ＣＶＤ法を用い、補助膜としてシリコン窒化膜３３を４０ｍ程度、第１のシリコン酸化膜３２の上に形成する。   First, as shown in FIG. 7A, a P-type silicon substrate 30 is prepared as a substrate. Next, a composite oxide film 31 of hafnium oxide, aluminum oxide, and silicon oxide is formed as a high dielectric film on the silicon substrate 30 by using a CVD method or a reactive sputtering method, for example, with a thickness of about 8 nm. Subsequently, a CVD method is used to form a first silicon oxide film 32 as a first thin film on the composite oxide film 31 with a thickness of about 80 m. Further, a CVD method is used to form a silicon nitride film 33 as an auxiliary film on the first silicon oxide film 32 by about 40 m.

次に、リソグラフィ法を用いて、第１のシリコン酸化膜３２及びシリコン窒化膜３３をパターニングし、複数のパターンを形成する。   Next, the first silicon oxide film 32 and the silicon nitride film 33 are patterned using a lithography method to form a plurality of patterns.

先ず、スピン塗布法を用い、シリコン基板３０の全面にレジスト膜３４を形成する。続いて、光露光法を用い、所定のパターンを有するマスクを通して、例えば紫外線をレジスト膜３４に照射する。更に、紫外線が照射されたレジスト膜３４を現像処理する。これにより、図７（ａ）に示すように、レジスト膜３４を所定の複数のパターンにする。   First, a resist film 34 is formed on the entire surface of the silicon substrate 30 by using a spin coating method. Subsequently, the resist film 34 is irradiated with, for example, ultraviolet rays through a mask having a predetermined pattern by using a light exposure method. Further, the resist film 34 irradiated with ultraviolet rays is developed. Thereby, as shown in FIG. 7A, the resist film 34 is formed into a plurality of predetermined patterns.

次に、パターン化したレジスト膜３４をマスクにして、ＲＩＥ等のドライエッチング法を用い、シリコン窒化膜３３及び第１のシリコン酸化膜３２を続けてパターニングし、図７（ｂ）に示すように、シリコン窒化膜３３及び第１のシリコン酸化膜３２からなる積層膜３３ａとして、複数のパターンを形成する。この時、例えばＲＩＥに使用するエッチングガスは、下地である複合体酸化膜３１に対し、第１のシリコン酸化膜３２のエッチング選択比を高くとることが可能なＣ４Ｆ８等のガスを用いる。パターン形成後、レジスト膜は、例えばドライ処理法或いはウエット処理法により除去する。 Next, using the patterned resist film 34 as a mask, the silicon nitride film 33 and the first silicon oxide film 32 are successively patterned by using a dry etching method such as RIE, as shown in FIG. 7B. A plurality of patterns are formed as a laminated film 33 a composed of the silicon nitride film 33 and the first silicon oxide film 32. At this time, for example, an etching gas used for RIE is a gas such as C 4 F 8 that can have a high etching selectivity of the first silicon oxide film 32 with respect to the complex oxide film 31 as a base. . After the pattern formation, the resist film is removed by, for example, a dry processing method or a wet processing method.

次に、第２の薄膜を積層膜３３ａの側壁に形成する。   Next, a second thin film is formed on the side wall of the laminated film 33a.

先ず、図７（ｃ）に示すように、例えばウェットエッチング法を用い、第１のシリコン酸化膜３２の側壁部分を、所定の寸法だけ選択的にエッチングする。続いて、図８（ｄ）に示すように、ＣＶＤ法を用い、第２の薄膜であるシリコン膜３５を３０ｎｍ程度、シリコン基板３０の上に形成する。続いて、図８（ｅ）に示すように、ＲＩＥ等のドライエッチング法を用い、下地である複合体酸化膜３１に対し、シリコン膜３５を異方性エッチングし、複合体酸化膜３１及びシリコン窒化膜３３の表面上にあるシリコン膜３５だけを選択的に除去する。更に、第１のシリコン酸化膜３２の側壁にあって、シリコン窒化膜３３の直下にあるシリコン膜３５だけを残存させるように、シリコン窒化膜３３の側壁部分のシリコン膜３５を除去する。   First, as shown in FIG. 7C, the sidewall portion of the first silicon oxide film 32 is selectively etched by a predetermined dimension using, for example, a wet etching method. Subsequently, as shown in FIG. 8D, a silicon film 35 as a second thin film is formed on the silicon substrate 30 to a thickness of about 30 nm by using the CVD method. Subsequently, as shown in FIG. 8E, the silicon film 35 is anisotropically etched with respect to the complex oxide film 31 as a base by using a dry etching method such as RIE, and the complex oxide film 31 and silicon Only the silicon film 35 on the surface of the nitride film 33 is selectively removed. Further, the silicon film 35 on the side wall of the silicon nitride film 33 is removed so that only the silicon film 35 on the side wall of the first silicon oxide film 32 and immediately below the silicon nitride film 33 remains.

この時、第１の実施例とは異なり、シリコン窒化膜３３が保護膜として作用し、残存するシリコン膜３５は高さの均一性等が良好なパターンとなる。   At this time, unlike the first embodiment, the silicon nitride film 33 acts as a protective film, and the remaining silicon film 35 has a pattern with good uniformity in height and the like.

次に、例えばウェットエッチングを用い、第１のシリコン酸化膜３２及びシリコン窒化膜３３をシリコン膜３５及び複合体酸化膜３１に対して選択的にエッチングすることで、図８（ｆ）に示すように、所定の寸法を有する素子パターン膜３５ａを形成できる。   Next, the first silicon oxide film 32 and the silicon nitride film 33 are selectively etched with respect to the silicon film 35 and the composite oxide film 31, for example, using wet etching, as shown in FIG. Further, the element pattern film 35a having a predetermined dimension can be formed.

なお、本実施例を、例えば第２の実施例に示したＣＭＯＳ構造の絶縁ゲート型電界効果トランジスタに適用することが可能である。基本的に、ゲート電極膜形成工程に本実施例を適用すれば良く、詳細なプロセスについては省略する。   This embodiment can be applied to the insulated gate field effect transistor having the CMOS structure shown in the second embodiment, for example. Basically, the present embodiment may be applied to the gate electrode film forming step, and detailed processes are omitted.

本実施例によれば、不均一な付着物が発生せず、また、寸法精度が良好な３０ｎｍ程度の微細パターンを形成することが可能となる。これにより、微細化に対応した半導体装置の製造方法を提供できる。   According to the present embodiment, it is possible to form a fine pattern of about 30 nm with no non-uniform deposits and good dimensional accuracy. Thereby, the manufacturing method of the semiconductor device corresponding to miniaturization can be provided.

また、本実施例によれば、ＣＭＰ法等によるエッチバックの必要性はなく、簡略化した製造工程が得られる。   Further, according to the present embodiment, there is no need for etch back by CMP or the like, and a simplified manufacturing process can be obtained.

更に、第１の薄膜、第２の薄膜、下地の高誘電体膜の膜厚等を変えることにより、３０ｎｍよりも更に微細化されたパターンを形成することが可能であり、従来の方法では、微細化するほど不均一な付着物による悪影響も大きくなると考えられることから、その効果も一層大きくなる。   Furthermore, by changing the film thickness of the first thin film, the second thin film, the underlying high dielectric film, etc., it is possible to form a pattern further miniaturized than 30 nm. Since the adverse effect of non-uniform deposits is considered to increase as the size is reduced, the effect is further increased.

なお、本発明は上述した実施形態に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することができる。   Note that the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the spirit of the present invention.

基板はシリコン基板に限らず、絶縁性基板、化合物半導体基板等の他の基板であっても良い。また、基板上に下地膜を形成した後、第１の薄膜を形成しても良いことは勿論である。   The substrate is not limited to a silicon substrate, and may be another substrate such as an insulating substrate or a compound semiconductor substrate. Of course, the first thin film may be formed after the base film is formed on the substrate.

また、下地膜、第１の薄膜及び第２の薄膜等はそれぞれの材質、相互の反応性、相互のエッチング選択比を考慮しながらも、種々の組合せが可能である。例えば、下地膜としてシリコン酸化膜、第１の薄膜としてシリコン窒化膜及び第２の薄膜としてシリコン膜としても良い。また、下地膜としてシリコン酸化膜、第１の薄膜としてシリコン窒化膜及び第２の薄膜としてアルミニウム膜等の金属膜を用い、配線工程に適用することも可能である。   In addition, the base film, the first thin film, the second thin film, and the like can be variously combined while considering the respective materials, mutual reactivity, and mutual etching selectivity. For example, the base film may be a silicon oxide film, the first thin film may be a silicon nitride film, and the second thin film may be a silicon film. It is also possible to use a silicon oxide film as the base film, a silicon nitride film as the first thin film, and a metal film such as an aluminum film as the second thin film, and apply to the wiring process.

更に、高誘電体膜は比誘電率が８以上で、タンタル酸化膜、ハフニウム酸化膜以外にも、ジルコニウム酸化膜、チタン酸化膜、イットリウム酸化膜等、また、それらの複合体酸化膜、更にはシリコン或いは窒素等を含んだ膜等が考えられる。   Further, the high dielectric film has a relative dielectric constant of 8 or more, and besides the tantalum oxide film and the hafnium oxide film, a zirconium oxide film, a titanium oxide film, an yttrium oxide film, etc., or a composite oxide film thereof, A film containing silicon or nitrogen can be considered.

本発明による半導体装置の製造方法の第１の実施例を工程順に示す断面の模式図。The schematic diagram of the cross section which shows 1st Example of the manufacturing method of the semiconductor device by this invention to process order. 本発明による半導体装置の製造方法の第１の実施例を工程順に示す断面の模式図。The schematic diagram of the cross section which shows 1st Example of the manufacturing method of the semiconductor device by this invention to process order. 本発明による半導体装置の製造方法の第１の実施例を工程順に示す断面の模式図。The schematic diagram of the cross section which shows 1st Example of the manufacturing method of the semiconductor device by this invention to process order. 本発明による半導体装置の製造方法の第２の実施例を工程順に示す断面の模式図。The schematic diagram of the cross section which shows the 2nd Example of the manufacturing method of the semiconductor device by this invention to process order. 本発明による半導体装置の製造方法の第２の実施例を工程順に示す断面の模式図。The schematic diagram of the cross section which shows the 2nd Example of the manufacturing method of the semiconductor device by this invention to process order. 本発明による半導体装置の製造方法の第２の実施例を工程順に示す断面の模式図。The schematic diagram of the cross section which shows the 2nd Example of the manufacturing method of the semiconductor device by this invention to process order. 本発明による半導体装置の製造方法の第３の実施例を工程順に示す断面の模式図。The schematic diagram of the cross section which shows the 3rd Example of the manufacturing method of the semiconductor device by this invention in process order. 本発明による半導体装置の製造方法の第３の実施例を工程順に示す断面の模式図。The schematic diagram of the cross section which shows the 3rd Example of the manufacturing method of the semiconductor device by this invention in process order.

符号の説明Explanation of symbols

１０、２０、３０ シリコン基板
１１ タンタル酸化膜
１２、２３、３２ 第１のシリコン酸化膜
１３、３４ レジスト膜
１４、２４、３５ シリコン膜
１４ａ、２４ｂ 先端部
１４ｂ、３５ａ 素子パターン膜
１５、２５ 第２のシリコン酸化膜
２１ 素子分離領域
２１ａ Ｎ型ウェル領域
２１ｂ Ｐ型ウェル領域
２２ ハフニウム酸化膜
２４ａ ゲート電極膜
２６ Ｐ型エクステンション領域
２６ａ Ｎ型エクステンション領域
２７ 側壁絶縁膜
２８ Ｐ型ソース及びドレイン領域
２８ａ Ｎ型ソース及びドレイン領域
３１ 複合体酸化膜
３３ シリコン窒化膜
３３ａ 積層膜 10, 20, 30 Silicon substrate 11 Tantalum oxide films 12, 23, 32 First silicon oxide films 13, 34 Resist films 14, 24, 35 Silicon films 14a, 24b Tip portions 14b, 35a Element pattern films 15, 25 Second Silicon oxide film 21 Element isolation region 21a N-type well region 21b P-type well region 22 Hafnium oxide film 24a Gate electrode film 26 P-type extension region 26a N-type extension region 27 Side wall insulating film 28 P-type source and drain region 28a N-type Source and drain regions 31 Composite oxide film 33 Silicon nitride film 33a Multilayer film

Claims (5)

基板上に、第１の薄膜による複数のパターンを形成する工程と、
前記第１の薄膜の側壁に第２の薄膜を形成する工程と、
前記複数のパターン間へ埋め込みながら、前記第１の薄膜及び前記第２の薄膜を覆うように前記基板上に埋込膜を形成する工程と、
前記第１の薄膜及び前記第２の薄膜の表面が露出するまで、前記埋込膜を平坦化しながら除去する工程と、
前記第１の薄膜、前記第２の薄膜及び前記埋込膜を深さ方向へ向けて所定の厚さだけ除去する工程と、
前記複数のパターン間へ埋め込まれた前記埋込膜及び前記第１の薄膜を除去し、前記第２の薄膜をパターンとして残存させる工程と
を有することを特徴とするパターン形成方法を含む半導体装置の製造方法。 Forming a plurality of patterns of the first thin film on the substrate;
Forming a second thin film on the sidewall of the first thin film;
Forming an embedded film on the substrate so as to cover the first thin film and the second thin film while being embedded between the plurality of patterns;
Removing the buried film while planarizing until the surfaces of the first thin film and the second thin film are exposed;
Removing the first thin film, the second thin film and the embedded film by a predetermined thickness in the depth direction;
And a step of removing the buried film and the first thin film embedded between the plurality of patterns and leaving the second thin film as a pattern. Production method. 前記第１の薄膜を形成する工程の前に、前記基板上に下地膜を形成する工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 1, further comprising a step of forming a base film on the substrate before the step of forming the first thin film. 前記第１の薄膜がシリコン酸化膜、前記第２の薄膜がシリコン膜、及び前記下地膜が高誘電体膜であることを特徴とする請求項２に記載の半導体装置の製造方法。   3. The method of manufacturing a semiconductor device according to claim 2, wherein the first thin film is a silicon oxide film, the second thin film is a silicon film, and the base film is a high dielectric film. 前記パターンとして残存させた第２の薄膜のパターン幅が、３０ｎｍ以下であることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置の製造方法。   4. The method of manufacturing a semiconductor device according to claim 1, wherein a pattern width of the second thin film left as the pattern is 30 nm or less. 5. 基板上に、第１の薄膜及び補助膜が積層された積層膜によるパターンを形成する工程と、
前記補助膜をマスクにして第１の薄膜の側面部を所定の幅だけ除去する工程と、
前記第１の薄膜の側面部を除去した後、前記基板上に第２の薄膜を形成する工程と、
前記第１の薄膜の側壁部に形成され、かつ、前記補助膜の直下にある前記第２の薄膜を残存せしめるように、前記第２の薄膜を選択的に除去する工程と、
前記補助膜及び第１の薄膜を除去し、前記第２の薄膜をパターンとして残存させる工程と
を有することを特徴とするパターン形成方法を含む半導体装置の製造方法。 Forming a pattern of a laminated film in which a first thin film and an auxiliary film are laminated on a substrate;
Removing a side portion of the first thin film by a predetermined width using the auxiliary film as a mask;
Forming a second thin film on the substrate after removing the side surface of the first thin film;
Selectively removing the second thin film so as to leave the second thin film formed on the side wall of the first thin film and immediately below the auxiliary film;
Removing the auxiliary film and the first thin film, and leaving the second thin film as a pattern. A method of manufacturing a semiconductor device including a pattern forming method.
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