JP2009025547A - プラズマディスプレイパネルの駆動方法 - Google Patents

Abstract

【課題】アドレス期間を長くすることなく、アドレス放電に対する放電確率を大幅に高めることが可能なプラズマディスプレイパネルの駆動方法を提供することを目的とする。
【解決手段】単位表示期間内のサブフィールド各々の内の１のサブフィールドのアドレス行程では、互いに連続して走査対象となる行電極各々に対して所定期間だけ時間的に重複させて走査パルスを順次印加することにより、１の放電セルに対応した画素データパルスの印加に応じて、この１の放電セルと共に、この放電セルと列方向に隣接する放電セルでもアドレス放電を強制的に生起させる。
【選択図】図９

Description

本発明は、入力映像信号に応じてプラズマディスプレイパネルを駆動するプラズマディスプレイパネルの駆動方法に関する。

現在、薄型で大画面の表示デバイスとして、画素に対応した放電セルがマトリクス状に配列されているプラズマディスプレイパネル（以下、ＰＤＰと称する）を搭載したプラズマディスプレイ装置が製品化されている。

ＰＤＰ内には、各表示ラインに対応した複数の行電極と、画面上下方向に夫々伸張する複数の列電極とが互いに交叉して配置されている。この際、各行電極と列電極との交叉部に、放電ガスが封入された放電空間を備えた放電セルが形成されている。

プラズマディスプレイ装置では、かかるＰＤＰに対してサブフィールド法に基づく駆動を実施することにより、入力映像信号に対応した各種中間輝度を表現するようにしている。

サブフィールド法に基づく駆動では、１フィールド又は１フレームの表示期間（以下、単位表示期間と称する）を、夫々に異なる発光期間が割り当てられている複数のサブフィールドに分割し、各サブフィールド毎に、以下の如きアドレス行程及びサスティン行程を順次実行する。

すなわち、アドレス行程では、行電極各々に対して順次択一的に走査パルスを印加しつつ、入力映像信号に対応した画素データパルスを１表示ライン分ずつ順次列電極に印加することにより、放電セル各々を選択的にアドレス放電させて夫々を点灯モード及び消灯モードの内の一方の状態に設定する。次に、サスティン行程では、点灯モードに設定されている放電セルのみを、そのサブフィールドに割り当てられている発光期間に亘り繰り返しサスティン放電させ、このサスティン放電に伴う発光状態を維持させる。かかる駆動により、単位表示期間内のサブフィールド各々において生起されたサスティン放電の合計期間に対応した中間輝度が視覚される。すなわち、単位表示期間内において設けられたサブフィールドの数に対応した階調数にて、各種の中間輝度を表現することが可能となるのである。

ここで、上述した如く放電セルに対して各種放電を生起させる為には、放電開始電圧を超える電圧を放電セルに印加する必要がある。この際、放電開始電圧を超える電圧を放電セルに印加したときに、実際に放電が生起されるか否かは、その電圧を印加し続ける期間に依存している。つまり、放電セルに電圧を印加しつづける期間が長いほど、この放電セルにおいて生起されるべき放電の確率が高まる。例えば、上記アドレス行程において、各放電セルに対してアドレス放電を生起させるべく印加する走査パルス及び画素データパルスのパルス幅を広げるほど、アドレス放電が生起させる確率が高まるのである。ところが、走査パルス及び画素データパルスのパルス幅を広げると、アドレス行程に費やされる期間が長くなる。よって、アドレス行程の期間が長くなった分だけ単位表示期間内で費やすことが可能となるサスティン放電の合計期間が短くなり、輝度低下を招くという問題が生じる。

そこで、アドレス行程において、１の走査パルスと次に印加すべき走査パルスを時間的に重ねて印加することにより、このアドレス行程に費やされる時間を短縮するようにした駆動方法が提案された（例えば、特許文献１の図５参照）。かかる駆動では、１行目に対する走査パルスＡｓの印加が終了する時点より時間ｔだけ前の時点で、２行目に対して走査パルスＡｓの印加を開始するようにしている。この際、１行目に対する走査パルスＡｓと、２行目に対する走査パルスＡｓとの重なり時間ｔを、放電セルの放電遅れ時間よりも小さくすることにより、２つの表示ラインでの同時書き込みを防止している。

しかしながら、かかる駆動では、２表示ライン間での同時書き込みを防止すべく、上記重なり時間ｔ（走査パルスのパルス幅の拡張分）を放電セルの放電遅れ時間よりも短くしている為、アドレス放電に対する放電確率を十分に高めることはできなかった。
特開２００３−３４５２８９号公報

本発明は、かかる問題を解決すべく為されたものであり、アドレス期間に費やされる期間を長くすることなく、アドレス放電に対する放電確率を大幅に高めることが可能なプラズマディスプレイパネルの駆動方法を提供することを目的とする。

請求項１記載によるプラズマディスプレイパネルの駆動方法は、夫々が表示ラインを形成する複数の行電極対と、前記行電極対各々に交叉して配列されている複数の列電極との各交叉部に画素を担う放電セルを備えたプラズマディスプレイパネルを、入力映像信号における単位表示期間毎に複数のサブフィールドで駆動することにより階調表示を行うプラズマディスプレイパネルの駆動方法であって、前記サブフィールド各々は、前記行電極対各々の一方の行電極に対して順次、所定の走査周期毎に走査パルスを印加しつつ前記入力映像信号に基づく各画素毎の画素データパルスを前記走査周期毎に前記列電極に印加することにより前記放電セルをアドレス放電させて各放電セルを点灯モード及び消灯モードの内の一方の状態に設定するアドレス行程と、前記点灯モードの状態にある前記放電セルのみを前記サブフィールドに割り当てられている輝度重みに対応した期間に亘り繰り返し放電させるサスティン行程と、を含み、前記サブフィールド各々の内の少なくとも１のサブフィールドの前記アドレス行程では、１の前記放電セルに対応した前記画素データパルスの印加に応じて前記１の放電セル及び前記１の放電セルの直前に走査対象となる放電セルの各々で前記アドレス放電が生起せしめられるように、前記１の放電セルが属する行電極及びこの行電極と列方向に隣接する表示ラインに属する行電極の各々に対して所定期間だけ時間的に重複させて前記走査パルスを順次印加する。

又、請求項６記載によるプラズマディスプレイパネルの駆動方法は、夫々が表示ラインを形成する複数の行電極対と、前記行電極対各々に交叉して配列されている複数の列電極との各交叉部に画素を担う放電セルを備えたプラズマディスプレイパネルを、入力映像信号における単位表示期間毎に複数のサブフィールドで駆動することにより階調表示を行うプラズマディスプレイパネルの駆動方法であって、前記サブフィールド各々は、前記行電極対各々の一方の行電極に対して順次、所定の走査周期毎に走査パルスを印加しつつ前記入力映像信号に基づく各画素毎の画素データパルスを前記走査周期毎に前記列電極に印加することにより前記放電セルをアドレス放電させて各放電セルを点灯モード及び消灯モードの内の一方の状態に設定するアドレス行程と、前記点灯モードの状態にある前記放電セルのみを前記サブフィールドに割り当てられている輝度重みに対応した期間に亘り繰り返し放電させるサスティン行程と、を含み、前記サブフィールド各々の内の少なくとも１のサブフィールドの前記アドレス行程では、１の前記放電セルに対応した前記画素データパルスの印加に応じて前記１の放電セルと前記１の放電セルと列方向の上下に隣接する放電セルの各々とで前記アドレス放電が生起せしめられるように、列方向の上下に隣接する放電セルの行電極各々に対して所定期間だけ時間的に重複させて前記走査パルスを順次印加すると共に前記画素データパルスのパルス幅を前記所定期間の分だけ拡張する。

単位表示期間内のサブフィールド各々の内の１のサブフィールドのアドレス行程では、互いに連続して走査対象となる行電極各々に対して所定期間だけ時間的に重複させて走査パルスを順次印加することにより、１の放電セルに対応した画素データパルスの印加に応じて、この１の放電セルと共に、この放電セルと列方向に隣接する放電セルでもアドレス放電を強制的に生起させる。

かかる駆動によれば、上記の如き強制的に生起されたアドレス放電により、その直後、放電に必要な量の荷電粒子が確保されて放電セルの放電確率が高まり、本来、アドレス放電を生起させるべき放電セルにおいて確実にアドレス放電を生起させることが可能となる。更に、かかる駆動によれば、走査周期よりも長い期間に亘り走査パルスを行電極に印加しつづけることになるので、アドレス行程に費やす期間を長くすることなく、そのアドレス放電後において確実に壁電荷の形成を行うことが可能となる。

以下、本発明の実施例を図面を参照しつつ詳細に説明する。

図１は、本発明によるプラズマディスプレイ装置の概略構成を示す図である。

図１に示すように、かかるプラズマディスプレイ装置は、Ａ／Ｄ変換器１、画素駆動データ生成回路２、メモリ４、ＰＤＰ５０、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３、アドレスドライバ５５、及び駆動制御回路５６から構成される。

プラズマディスプレイパネルとしてのＰＤＰ５０には、２次元表示画面の縦方向（垂直方向）に夫々伸張して配列された列電極Ｄ₁〜Ｄ_m、横方向（水平方向）に夫々伸張して配列された行電極Ｘ₁〜Ｘ_n及び行電極Ｙ₁〜Ｙ_nが形成されている。この際、互いに隣接するもの同士で対を為す行電極対（Ｙ₁，Ｘ₁）、（Ｙ₂，Ｘ₂）、（Ｙ₃，Ｘ₃）、・・・、（Ｙ_n，Ｘ_n）が夫々、ＰＤＰ５０における第１表示ライン〜第ｎ表示ラインを担う。各表示ラインと列電極Ｄ₁〜Ｄ_m各々との交叉部(図１中の一点鎖線にて囲まれた領域)には、画素を担う放電セル（表示セル）ＰＣが形成されている。すなわち、ＰＤＰ５０には、第１表示ラインに属する放電セルＰＣ_1,1〜ＰＣ_1,m、第２表示ラインに属する放電セルＰＣ_2,1〜ＰＣ_2,m、・・・・、第ｎ表示ラインに属する放電セルＰＣ_n,1〜ＰＣ_n,mの各々がマトリクス状に配列されているのである。

図２は、表示面側から眺めたＰＤＰ５０の内部構造を模式的に示す正面図である。尚、図２においては、夫々隣接する３つの列電極Ｄと、互いに隣接する２つの表示ラインとの各交叉部を抜粋して示すものである。又、図３（ａ）は、図２のＶ−Ｖ線におけるＰＤＰ５０の断面を示す図であり、図４は、図２のＷ−Ｗ線におけるＰＤＰ５０の断面を示す図である。

図２に示すように、各行電極Ｘは、２次元表示画面の水平方向に伸張するバス電極Ｘｂと、かかるバス電極Ｘｂ上の各放電セルＰＣに対応した位置に夫々接触して設けられたＴ字形状の透明電極Ｘａと、から構成される。各行電極Ｙは、２次元表示画面の水平方向に伸張するバス電極Ｙｂと、かかるバス電極Ｙｂ上の各放電セルＰＣに対応した位置に夫々接触して設けられたＴ字形状の透明電極Ｙａと、から構成される。透明電極Ｘａ及びＹａは例えばＩＴＯ等の透明導電膜からなり、バス電極Ｘｂ及びＹｂは例えば金属膜からなる。透明電極Ｘａ及バス電極Ｘｂからなる行電極Ｘ、並びに透明電極Ｙａ及バス電極Ｙｂからなる行電極Ｙは、図３（ａ）に示す如く、その前面側がＰＤＰ５０の表示面となる前面透明基板１０の背面側に形成されている。この際、透明電極Ｘａ及びＹａは、互いに対を為す相手側の行電極の方に向けて伸張しており、その幅広部の頂辺同士が所定幅の放電ギャップｇ１を介して互いに対向している。尚、以降、各放電ギャップｇ１を形成させる透明電極Ｘａ及びＹａが属する行電極Ｘ及びＹの組み合わせを、行電極対（Ｘ、Ｙ）と称する。前面透明基板１０の背面側には、行電極対（Ｘ、Ｙ）とこの行電極対に隣接する行電極対（Ｘ、Ｙ）との間に、２次元表示画面の水平方向に伸張する黒色または暗色の光吸収層（遮光層）１１が形成されている。さらに、前面透明基板１０の背面側には、行電極対（Ｘ，Ｙ）を被覆するように誘電体層１２が形成されている。誘電体層１２の表面上には、酸化マグネシウム層１３が形成されている。尚、酸化マグネシウム層１３は、電子線の照射によって励起されて波長２００〜３００ｎｍ内、特に、２３０〜２５０ｎｍ内にピークを有するＣＬ（カソードルミネッセンス）発光を行う二次電子放出材としての酸化マグネシウム結晶体（以下、ＣＬ発光ＭｇＯ結晶体と称する）を含むものである。このＣＬ発光ＭｇＯ結晶体は、マグネシウムを加熱して発生するマグネシウム蒸気を気相酸化して得られるものであり、例えば立方体の結晶体が互いに嵌り込んだ多重結晶構造、あるいは立方体の単結晶構造を有する。ＣＬ発光ＭｇＯ結晶体の平均粒径は、２０００オングストローム以上（ＢＥＴ法による測定結果）である。

平均粒径が２０００オングストローム以上の大きな粒径の気相法酸化マグネシウム単結晶体を形成しようとする場合には、マグネシウム蒸気を発生させる際の加熱温度を高くする必要がある。このため、マグネシウムと酸素が反応する火炎の長さが長くなり、この火炎と周囲との温度差が大きくなることによって、粒径の大きい気相法酸化マグネシウム単結晶体ほど、上述した如きＣＬ発光のピーク波長（例えば、２３５ｎｍ付近、２３０〜２５０ｎｍ内）に対応したエネルギー準位を有するものが多く形成されることになる。また、一般的な気相酸化法に比べ、単位時間当たりに蒸発させるマグネシウムの量を増加させてマグネシウムと酸素との反応領域をより増大させ、より多くの酸素と反応することによって生成された気相法酸化マグネシウム単結晶体は、上述したＣＬ発光のピーク波長に対応したエネルギー準位を有するものとなる。

このようなＣＬ発光ＭｇＯ結晶体を、スプレー法や静電塗布法等によって、誘電体層１２の表面に付着させることにより酸化マグネシウム層１３が形成されている。尚、誘電体層１２の表面に蒸着又はスパッタ法により薄膜酸化マグネシウム層を形成し、その上にＣＬ発光ＭｇＯ結晶体を付着させて酸化マグネシウム層１３を形成するようにしても良い。

一方、前面透明基板１０と平行に配置された背面基板１４上には、各行電極対（Ｘ，Ｙ）における透明電極Ｘａ及びＹａに対向する位置において、列電極Ｄの各々が行電極対（Ｘ，Ｙ）と直交する方向に伸張して形成されている。背面基板１４上には、更に列電極Ｄを被覆する白色の列電極保護層１５が形成されている。この列電極保護層１５上には横壁１６Ａ及び縦壁１６Ｂからなる隔壁１６が形成されている。横壁１６Ａは、互いに隣接する行電極対（Ｘ，Ｙ）同士の間の位置において、２次元表示画面の横方向に夫々伸張して形成されている。一方、縦壁１６Ｂは、互いに隣接する列電極Ｄの間の位置において２次元表示画面の縦方向に伸張して形成されている。この際、横壁１６Ａ及び縦壁１６Ｂに囲まれた領域に、夫々独立した放電空間Ｓ、透明電極Ｘａ及びＹａを含む放電セルＰＣが区画される。放電空間Ｓ内には、キセノンガスを含む放電ガスが封入されている。ここで、横壁１６Ａと酸化マグネシウム層１３の表面との間には僅かな隙間が形成されており、この隙間を介して、２次元表示画面の縦方向において互いに隣接する放電セルＰＣ同士の放電空間が連通している。この隙間は、製造上における横壁１６Ａ及縦壁１６Ｂ各々の高さのバラツキ、或いは酸化マグネシウム層１３の表面上における微小な凸凹形態に起因して形成されるものである。尚、図３（ｂ）に示す如く、縦壁１６Ｂよりもその壁の高さが所定長分だけ低い横壁１６Ａを採用することにより、２次元表示画面の縦方向において互いに隣接する放電セルＰＣ同士の放電空間を、隙間ｒを介して連通させるようにしても良い。又、横壁１６Ａを省略して縦壁１６Ｂだけで隔壁１６を形成させるようにしても良い。

各放電セルＰＣ内における横壁１６Ａの側面、縦壁１６Ｂの側面、及び列電極保護層１５の表面には、これらの面を全て覆うように蛍光体層１７が形成されている。この蛍光体層１７は、実際には、赤色発光を為す蛍光体、緑色発光を為す蛍光体、及び青色発光を為す蛍光体の３種類からなる。例えば、第（３Ｋ−２）番目の列電極（Ｄ_1,Ｄ_4,Ｄ_7,Ｄ_10,・・・）に属する放電セルＰＣ各々の蛍光体層１７には赤色発光を為す蛍光体、第（３Ｋ−１）番目の列電極（Ｄ_2,Ｄ_5,Ｄ_8,Ｄ_11,・・・）に属する放電セルＰＣ各々の蛍光体層１７には緑色発光を為す蛍光体、第（３Ｋ）番目の列電極（Ｄ_3,Ｄ_6,Ｄ_9,Ｄ_12,・・・）に属する放電セルＰＣ各々の蛍光体層１７には青色発光を為す蛍光体が夫々形成されている。つまり、１つの列電極Ｄ上には、赤、緑及び青の内の１の色の発光を担う放電セルが配列されているのである。尚、蛍光体層１７内には、二次電子放出材としてのＭｇＯ結晶体（ＣＬ発光ＭｇＯ結晶体を含む）が含まれており、その一部は、蛍光体層１７の表面上における放電空間Ｓを覆う面上、つまり放電空間Ｓと接する面上において、放電ガスと接触するように蛍光体層１７から露出している。このように、ＰＤＰ５０では、酸化マグネシウム層１３及び蛍光体層１７の双方にＣＬ発光ＭｇＯ結晶体を含ませる構造を採用することにより、従来のＰＤＰに比して放電遅れ時間の大幅な短縮化、及び放電の微弱化が図られている。

Ａ／Ｄ変換器１は、入力映像信号をサンプリングしてこれを各画素に対応した例えば８ビットの画素データＰＤに変換して、画素駆動データ生成回路２に供給する。

画素駆動データ生成回路２は、先ず、各画素毎の画素データＰＤ各々に対して誤差拡散処理及びディザ処理からなる多階調化処理を施す。例えば、誤差拡散処理において画素駆動データ生成回路２は、画素データの上位６ビット分を表示データ、残りの下位２ビット分を誤差データとし、周辺画素各々に対応した画素データにおける誤差データを重み付け加算したものを、上記表示データに反映させることにより６ビットの誤差拡散処理画素データを得る。かかる誤差拡散処理によれば、原画素における下位２ビット分の輝度が周辺画素によって擬似的に表現され、それ故に８ビットよりも少ない６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になる。そして、画素駆動データ生成回路２は、この誤差拡散処理によって得られた６ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を１画素単位とし、この１画素単位内の各画素に対応した上記誤差拡散処理画素データに夫々、互いに異なる係数値からなるディザ係数を夫々割り当てて加算することによりディザ加算画素データを得る。かかるディザ係数の加算によれば、上記の如き画素単位で眺めた場合には、ディザ加算画素データの上位４ビット分だけでも８ビットに相当する輝度を表現することが可能となる。画素駆動データ生成回路２は、上記ディザ加算画素データ中から例えば上位４ビット分を抽出し、これを、各画素毎の輝度レベルを図６に示す如く１５段階（第１〜第１５階調）で区分けして表す４ビットの多階調化画素データＰＤ_Sとする。そして、画素駆動データ生成回路２は、各画素に対応した多階調化画素データＰＤ_Sの各々を順次、図６に示す如きデータ変換テーブルに従って１４ビットの画素駆動データＧＤに変換してメモリ４に供給する。尚、画素駆動データＧＤにおける第１〜第１４ビット各々の論理レベルは、そのビット桁に対応したサブフィールド（後述する）においてアドレス放電（後述する）を生起させるか否かを示す。すなわち、画素駆動データＧＤの第１ビットは先頭のサブフィールド、第１１ビットは最後尾のサブフィールドに対応しており、その論理レベルが例えば１である場合にはアドレス放電を生起させる一方、論理レベル０である場合にはそのビット桁に対応したサブフィールドではアドレス放電を生起させない。

メモリ４は、上記画素駆動データＧＤを順次書き込み、１画面分、つまり第１行・第１列〜第ｎ行・第ｍ列の各画素に対応した(ｎ×ｍ)個分の画素駆動データＧＤ_(1,1)〜ＧＤ_(n,m)の書き込みが終了する度に、以下の如き読み出し動作を行う。

先ず、メモリ４は、画素駆動データＧＤ_(1,1)〜ＧＤ_(n,m)各々の第１ビット目を画素駆動データビットＤＢ_(1,1)〜ＲＤＢ_(n,m)と捉え、これらを後述するサブフィールドＳＦ１において１表示ライン分ずつ読み出してアドレスドライバ５５に供給する。次に、メモリ４は、画素駆動データＧＤ_(1,1)〜ＧＤ_(n,m)各々の第２ビット目を画素駆動データビットＤＢ_(1,1)〜ＤＢ_(n,m)と捉え、これらを後述するサブフィールドＳＦ２において１表示ライン分ずつ読み出してアドレスドライバ５５に供給する。以下、同様にして、メモリ４は、画素駆動データＧＤ_(1,1)〜ＧＤ_(n,m)各々の各ビットを同一ビット桁同士にて分離して読み出し、そのビット桁に対応したサブフィールドにおいて、夫々を画素駆動データビットＤＢ_(1,1)〜ＤＢ_(n,m)としてアドレスドライバ５５に供給する。

駆動制御回路５６は、ＰＤＰ５０を図７に示す如きサブフィールド法（サブフレーム法）を採用した発光駆動シーケンスに従って駆動させるべき各種制御信号を、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５からなるパネルドライバに供給する。

すなわち、駆動制御回路５６は、図７に示す如き１フィールド（１フレーム）表示期間内の先頭のサブフィールドＳＦ１では、リセット行程Ｒ、選択書込アドレス行程Ｗ_W及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。又、サブフィールドＳＦ２〜ＳＦ１４各々では、選択消去アドレス行程Ｗ_D及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。

パネルドライバ、すなわち、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５は、駆動制御回路５６から供給された各種制御信号に応じて、図８に示す如き各種駆動パルスを生成してＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに印加する。尚、図８においては、図７に示されるサブフィールドＳＦ１〜ＳＦ１４の内の、先頭のサブフィールドＳＦ１と、それに続くサブフィールドＳＦ２、並びに最後尾のサブフィールドＳＦ１４での動作のみを抜粋して示すものである。

先ず、サブフィールドＳＦ１のリセット行程Ｒでは、Ｙ電極ドライバ５３が、時間経過に伴う前縁部での電位推移が緩やかな負極性ピーク電位を有するリセットパルスＲＰを発生し、これを全ての行電極Ｙ₁〜Ｙ_nに印加する。更に、リセット行程Ｒでは、Ｘ電極ドライバ５１が、上記リセットパルスＲＰが行電極Ｙに印加されている間に亘り、正極性のピーク電位を有するベースパルスＢＰ⁺を行電極Ｘ₁〜Ｘ_n各々に印加する。これら負極性のリセットパルスＲＰ及び正極性のベースパルスＢＰ⁺の印加に応じて、全ての放電セルＰＣ内の行電極Ｘ及びＹ間において微小なリセット放電が生起される。かかる第２リセット放電により、全放電セルＰＣ内の行電極Ｘ及びＹ各々の近傍に形成されていた壁電荷の大半が消去される。これにより全放電セルＰＣは、行電極Ｘ近傍には微量な負極性の壁電荷、行電極Ｙ近傍には微量な正極性の壁電荷が夫々残留した状態、つまり消灯モードに初期化される。更に、上記リセットパルスＲＰの印加に応じて、全放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても微弱な放電が生起され、列電極Ｄ近傍に形成されていた正極性の壁電荷の一部が消去される。これにより、全放電セルＰＣの列電極Ｄ近傍に残留する壁電荷量が、後述する選択書込アドレス行程Ｗ_Wにおいて正しく選択書込アドレス放電を生起させることが可能な量に調整される。尚、リセットパルスＲＰにおける負極性のピーク電位は、後述する負極性の書込走査パルスＳＰ_Wのピーク電位よりも高い電位、つまり０ボルトに近い電位に設定されている。すなわち、リセットパルスＲＰのピーク電位を書込走査パルスＳＰ_Wのピーク電位よりも低くしてしまうと、行電極Ｙ及び列電極Ｄ間において強い放電が生起され、列電極Ｄ近傍に形成されていた壁電荷が大幅に消去されてしまい、選択書込アドレス行程Ｗ_Wでのアドレス放電が不安定となるからである。

次に、サブフィールドＳＦ１の選択書込アドレス行程Ｗ_Wでは、Ｙ電極ドライバ５３が、図８に示す如き負極性のピーク電位有するベースパルスＢＰ^-を行電極Ｙ₁〜Ｙ_nに同時に印加しつつ、負極性のピーク電位を有する書込走査パルスＳＰ_Wを走査周期Ｔ_D毎に順次行電極Ｙ₁〜Ｙ_n各々に印加して行く。Ｘ電極ドライバ５１は、この間、上記ベースパルスＢＰ⁺を行電極Ｘ₁〜Ｘ_nに印加し続ける。ベースパルスＢＰ⁺及びＢＰ^-によって行電極Ｘ及びＹ間に印加される電圧は、放電セルＰＣの放電開始電圧よりも低い。

更に、この選択書込アドレス行程Ｗ_Wでは、アドレスドライバ５５が、先ず、サブフィールドＳＦ１に対応した画素駆動データＧＤの第１ビットの論理レベルに応じたピーク電圧を有する画素データパルスＤＰを生成する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、かかる画素駆動データＧＤの第１ビットの論理レベルが、放電セルＰＣを消灯モードに設定させるべき論理レベル０である場合には、アドレスドライバ５５は低電圧(０ボルト)の画素データパルスＤＰを生成する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各書込走査パルスＳＰ_Wのフロントエッジ部のタイミングに同期して列電極Ｄ₁〜Ｄ_mに印加して行く。この際、上記書込走査パルスＳＰ_Wと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には選択書込アドレス放電が生起される。かかる選択書込アドレス放電により、この放電セルＰＣは、その行電極Ｙ近傍に正極性の壁電荷、行電極Ｘ近傍に負極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、点灯モードに設定される。一方、上記書込走査パルスＳＰ_Wと同時に、消灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択書込アドレス放電は生起されず、それ故に行電極Ｘ及びＹ間にでの放電も生じることはない。よって、この放電セルＰＣは、その直前までの状態、すなわち、リセット行程Ｒにおいて初期化された消灯モードの状態を維持する。

次に、サブフィールドＳＦ１のサスティン行程Ｉでは、Ｙ電極ドライバ５３が、正極性のピーク電位を有するサスティンパルスＩＰを１パルス分だけ発生しこれを行電極Ｙ₁〜Ｙ_n各々に同時に印加する。この間、Ｘ電極ドライバ５１は、行電極Ｘ₁〜Ｘ_nを接地電位（０ボルト）の状態に設定し、アドレスドライバ５５は、列電極Ｄ₁〜Ｄ_mを接地電位（０ボルト）の状態に設定する。上記サスティンパルスＩＰの印加に応じて、上述した如き点灯モードに設定されている放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、このサブフィールドＳＦ１の輝度重みに対応した１回分の表示発光が為される。そして、かかるサスティンパルスＩＰの印加後、Ｙ電極ドライバ５３は、図８に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ₁〜Ｙ_nに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された放電セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、放電セルＰＣ内の壁電荷の量が、次の選択消去アドレス行程Ｗ_Dにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。

サブフィールドＳＦ２〜ＳＦ１４各々の選択消去アドレス行程Ｗ_Oでは、Ｙ電極ドライバ５３が、正極性のピーク電位を有するベースパルスＢＰ⁺を行電極Ｙ₁〜Ｙ_n各々に印加しつつ、図８に示す如き負極性のピーク電位を有する消去走査パルスＳＰ_Dを走査周期Ｔ_D毎に順次行電極Ｙ₁〜Ｙ_n各々に印加して行く。尚、ベースパルスＢＰ⁺の電位は、この選択消去アドレス行程Ｗ_Oの実行期間中に亘り、行電極Ｘ及びＹ間での誤った放電を防止し得る電位に設定されている。又、選択消去アドレス行程Ｗ_Oの実行期間中に亘り、Ｘ電極ドライバ５１は、行電極Ｘ₁〜Ｘ_n各々を接地電位（０ボルト）に設定する。又、この選択消去アドレス行程Ｗ_Dにおいて、アドレスドライバ５５は、先ず、そのサブフィールドＳＦに対応した画素駆動データビットをその論理レベルに応じたピーク電圧を有する画素データパルスＤＰを生成する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードから消灯モードに遷移させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、放電セルＰＣの現状態を維持させるべき論理レベル０の画素駆動データビットが供給された場合にはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各消去走査パルスＳＰ_Dのフロントエッジ部のタイミングに同期させて列電極Ｄ₁〜Ｄ_mに印加して行く。この際、上記消去走査パルスＳＰ_Dと同時に、高電圧で正極性の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間に選択消去アドレス放電が生起される。かかる選択消去アドレス放電により、この放電セルＰＣは、行電極Ｙ及びＸ各々の近傍に正極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、消灯モードに設定される。一方、上記消去走査パルスＳＰ_Dと同時に、低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択消去アドレス放電は生起されない。よって、この放電セルＰＣは、その直前までの状態（点灯モード、消灯モード）を維持する。

次に、サブフィールドＳＦ２〜ＳＦ１４各々のサスティン行程Ｉでは、Ｘ電極ドライバ５１及びＹ電極ドライバ５３が、図８に示す如く、行電極Ｘ及びＹ交互に、そのサブフィールドの輝度重みに対応した回数（偶数回数）分だけ繰り返し、正極性のピーク電位を有するサスティンパルスＩＰを行電極Ｘ₁〜Ｘ_n及びＹ₁〜Ｙ_n各々に印加する。尚、サブフィールドＳＦ１〜ＳＦ１４各々のサスティン行程Ｉに割り当てられる輝度重みは、先頭のサブフィールドＳＦ１が最小であり、その配列順に大となる。ここで、上記サスティンパルスＩＰが印加される度に、点灯モードに設定されている放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、そのサブフィールドＳＦの輝度重みに対応した回数分の表示発光が為される。この際、サブフィールドＳＦ２〜ＳＦ１４各々のサスティン行程Ｉにおいて最終に印加されるサスティンパルスＩＰに応じてサスティン放電が生起された放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には正極性の壁電荷が形成される。そして、かかる最終サスティンパルスＩＰの印加後、Ｙ電極ドライバ５３は、図８に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ₁〜Ｙ_nに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された放電セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、放電セルＰＣ内の壁電荷の量が、次の選択消去アドレス行程Ｗ_Dにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。

以上の如き駆動を、図６に示す如き１５通りの画素駆動データＧＤに基づいて実行する。かかる駆動によると、図６に示すように、輝度レベル０を表現する場合（第１階調）を除き、先ず、先頭のサブフィールドＳＦ１において各放電セルＰＣ内で書込アドレス放電が生起され（二重丸にて示す）、この放電セルＰＣは点灯モードに設定される。その後、サブフィールドＳＦ２〜ＳＦ１４各々の内の１のサブフィールドの選択消去アドレス行程Ｗ_Oのみで選択消去アドレス放電が生起され（黒丸にて示す）、その後、放電セルＰＣは消灯モードに設定される。つまり、各放電セルＰＣは、表現すべき中間輝度に対応した分だけ連続したサブフィールド各々で点灯モードに設定され、これらサブフィールドの各々に割り当てられている回数分だけサスティン放電に伴う発光を繰り返し生起する（白丸にて示す）。この際、１フィールド（又は１フレーム）表示期間内において生起されたサスティン放電の総数に対応した輝度が視覚される。よって、図６に示す如き第１〜第１５階調駆動による１５種類の発光パターンによれば、白丸にて示すサブフィールド各々で生起されたサスティン放電の合計回数に対応した１５階調分の中間輝度が表現される。

尚、図６〜図８に示す駆動では、先頭サブフィールドＳＦ１にて、先ず全放電セルＰＣをリセット放電させることにより消灯モードに初期化し、黒表示（第１階調）を実施する場合を除き、各放電セルＰＣに対して書込アドレス放電（二重丸にて示す）を生起させてこれを点灯モードに遷移させるようにしている。よって、かかる駆動によって黒表示を行う場合、１フィールド表示期間を通して生起される放電は、先頭サブフィールドＳＦ１でのリセット放電だけとなる。従って、全放電セルをリセット放電させて点灯モードの状態に初期化してから、これを消灯モード状態に遷移させるべき選択消去アドレス放電を生起させる駆動を採用する場合に比して、１フィールド表示期間内で生起される放電回数が少なくなる。これにより、暗い画像を表示する際のコントラスト、いわゆる暗コントラストを向上させることが可能となる。

ここで、図８に示される駆動では、サブフィールドＳＦ１の選択書込アドレス行程Ｗ_Wにおいて、走査パルスとしての選択書込走査パルスＳＰ_Wのパルス幅Ｔ_SPを、走査周期Ｔ_D（例えば１μsec）の略２倍にしている。これにより、１の行電極Ｙに印加されるべき選択書込走査パルスＳＰ_Wと、この行電極のと列方向に隣接する放電セルの行電極Ｙに印加されるべき選択書込走査パルスＳＰ_Wとを、所定期間（Ｔ_D）に亘り時間的に重複させて順次印加するのである。

図９は、ＰＤＰ５０中から列電極Ｄ₁及び行電極Ｙ₁〜Ｙ₉を抜粋して、ＳＦ１の選択書込アドレス行程Ｗ_Wにおいて印加される画素データパルスＤＰ及び選択書込走査パルスＳＰ_Wの印加形態の一例を示す図である。尚、図９では、行電極Ｙ₁〜Ｙ₉各々と列電極Ｄ₁との各交叉部に形成されている放電セルＰＣ_1,1〜ＰＣ_9,1各々に対応した画素駆動データＧＤの第１ビットとして、[0,1,0,0,0,1,0,1,1]なるビット系列を有するＧＤが供給された場合での動作を表している。

図９において、先ず、Ｙ電極ドライバ５３は、走査周期Ｔ_D毎にその走査周期Ｔ_Dの２倍のパルス幅Ｔ_SPを有する負極性の選択書込走査パルスＳＰ_Wを発生し、行電極Ｙ₁、Ｙ₂、Ｙ₃、・・・、Ｙ₉へと順次印加する。この間、アドレスドライバ５５は、各ビット毎に、その論理レベルに応じたピーク電位及び走査周期Ｔ_Dと同一パルス幅を有する画素データパルスＤＰを順次発生し、これらを図９に示す如く選択書込走査パルスＳＰ_Wのフロントエッジ部のタイミングに同期させて順次、列電極Ｄ₁に印加して行く。この際、負極性の選択書込走査パルスＳＰ_W及び正極性の高電圧の画素データパルスＤＰが同時に印加された放電セルＰＣにおいて書込アドレス放電が生起され、この放電セルＰＣは点灯モードに遷移する。一方、負極性の選択書込走査パルスＳＰ_Wが印加されたものの、低電圧（０ボルト）の画素データパルスＤＰが同時に印加された放電セルＰＣには書込アドレス放電は生起されず、放電セルＰＣはその直前までの状態、つまり消灯モードの状態を維持する。

ここで、図９に示す如き[0,1,0,0,0,1,0,1,1]なるビット系列を有する画素駆動データＧＤによれば、論理レベル１のビットに対応した放電セル、すなわち、
ＰＣ_2,1：列電極Ｄ₁及び行電極Ｙ₂の交叉部の放電セル
ＰＣ_6,1：列電極Ｄ₁及び行電極Ｙ₆の交叉部の放電セル
ＰＣ_8,1：列電極Ｄ₁及び行電極Ｙ₈の交叉部の放電セル
ＰＣ_9,1：列電極Ｄ₁及び行電極Ｙ₉の交叉部の放電セル
各々で書込アドレス放電が生起されることになる。

一方、論理レベル０のビットに対応した放電セル、すなわち、
ＰＣ_1,1：列電極Ｄ₁及び行電極Ｙ₁の交叉部の放電セル
ＰＣ_3,1：列電極Ｄ₁及び行電極Ｙ₃の交叉部の放電セル
ＰＣ_4,1：列電極Ｄ₁及び行電極Ｙ₄の交叉部の放電セル
ＰＣ_5,1：列電極Ｄ₁及び行電極Ｙ₅の交叉部の放電セル
ＰＣ_7,1：列電極Ｄ₁及び行電極Ｙ₇の交叉部の放電セル
各々では、本来、書込アドレス放電は生起されない。

この際、放電セルＰＣの放電空間内では、放電が生起される度に荷電粒子が生成されて放電確率が高まる。ところが、放電が停止すると時間経過に伴いその量が徐々に減少して行き、放電確率が低下して行く。例えば、図９に示す如き画素駆動データＧＤに従って放電セルを駆動すると、放電セルＰＣ_9,1では書込アドレス放電を生起させる際には、その直前の段階で上側に隣接する放電セルＰＣ_8,1でも書込アドレス放電が生起されるので、この放電に伴い、放電に必要な量の荷電粒子が確保される。よって、放電セルＰＣ_9,1では、確実に書込アドレス放電を生起させることが可能となる。ところが、放電セルＰＣ_2,1（又はＰＣ_6,1、ＰＣ_9,1）では、この書込アドレス放電を生起させる直前の段階で、その上側に隣接する放電セルＰＣ_1,1（又はＰＣ_5,1、ＰＣ_7,1）では書込アドレス放電が生起されないので、荷電粒子が減少して行く。よって、放電セルＰＣ_2,1（又はＰＣ_6,1、ＰＣ_9,1）では、上記放電セルＰＣ_9,1の場合に比して、書込アドレス放電に対する放電確率が低下してしまう。

そこで、図９に示す如く、各行電極Ｙに印加すべき選択書込走査パルスＳＰ_Wのパルス幅Ｔ_SPを、その走査周期Ｔ_Dの略２倍にしている。すなわち、列方向に隣接して走査対象となる放電セルの行電極Ｙの各々に対しては、所定期間、つまり走査周期Ｔ_Dの期間に亘り選択書込走査パルスＳＰ_Wを夫々時間的に重複させて印加するようにしたのである。尚、列方向に隣接して走査対象となる放電セルの行電極同士、つまり互いに上下に隣接する行電極Ｙ各々に対して印加される選択書込走査パルスＳＰ_Wの重複期間（Ｔ_D）は、放電セルＰＣにおいて想定される最小の放電遅れ時間よりも長い。これにより、１の放電セルＰＣに対応した画素データパルスＤＰの印加に応じて、この１の放電セルＰＣと共に、この放電セルＰＣの１表示ライン上に隣接して配置されている放電セルでもアドレス放電を強制的に生起させるアドレス動作が為される。

例えば、図９において、列電極Ｄ₁及び行電極Ｙ₁の交叉部の放電セルＰＣ_1,1に対応した画素駆動データＧＤ（第１ビット）は論理レベル０であり、この放電セルＰＣ_1,1の直後に走査対象となる放電セルＰＣ_2,1に対応した画素駆動データＧＤ（第１ビット）は論理レベル１である。よって、放電セルＰＣ_1,1に対応した論理レベル０の画素駆動データＧＤに基づく低電圧（０ボルト）の画素データパルスＤＰが列電極Ｄ₁に印加されている間は、例え行電極Ｙ₁に負極性の選択書込走査パルスＳＰ_Wが印加されていても、列電極Ｄ₁及び行電極Ｙ₁の交叉部の放電セルＰＣ_1,1では書込アドレス放電は生起されない。ところが、引き続き、放電セルＰＣ_1,1の次に走査対象となる放電セルＰＣ_2,1に対応した論理レベル１の画素駆動データＧＤに基づく高電圧の画素データパルスＤＰが列電極Ｄ₁に印加されると、列電極Ｄ₁及び行電極Ｙ₁の交叉部の放電セルＰＣ_1,1において書込アドレス放電が生起される。

すなわち、列方向に隣接して走査対象となる放電セルの行電極Ｙの各々に対して走査周期Ｔ_Dの期間に亘り選択書込走査パルスＳＰ_Wを夫々時間的に重複させて印加することにより、本来、書込アドレス放電させるべき放電セル(PC_2,1、PC_6,1、PC_8,1、PC_9,1)と列方向に隣接する放電セル(PC_1,1、PC_5,1、PC_7,1、PC_8,1)において、画素駆動データに拘わらず強制的に書込アドレス放電を生起させるようにしたのである。このように強制的に生起された書込アドレス放電により、放電に必要な量の荷電粒子が確保されて放電セルの放電確率が高まるので、本来、書込アドレス放電の対象となる放電セル(PC_2,1、PC_6,1、PC_8,1、PC_9,1)において確実に書込アドレス放電が生起されるようになる。又、かかる駆動によれば、走査周期Ｔ_Dよりも所定の重複期間（Ｔ_D）の分だけ長く、選択書込走査パルスＳＰ_Wによる高ピーク電圧が各行電極Ｙに印加されることになるので、放電セルを点灯モードに設定させるのに十分な量の壁電荷を形成させることが可能となる。

よって、各放電セルを選択的に放電（書込アドレス放電）させることにより放電セル内に壁電荷を形成させてこの放電セルを点灯モードに設定するという書込アドレス行程（Ｗ_W）に費やされる期間を長くすることなく、アドレス放電の放電確率を高め、且つ確実に所望量の壁電荷を形成させることが可能となる。

尚、強制的に書込アドレス放電の対象とされた放電セル(PC_1,1、PC_5,1、PC_7,1、PC_8,1)において放電が生起されない場合があるが、このような場合でも、かかる放電を生起させるべく印加された電圧によって、本来、書込アドレス放電を生起させるべき放電セル(PC_2,1、PC_6,1、PC_8,1)の放電確率は高まる。又、上述した如き駆動では、本来、書込アドレス放電を生起させるべき放電セルと同一列電極上に配列されている放電セルを強制的に放電させているので、両者は互いに同一色の発光を担う放電セルである。それ故に、色差の面での誤差が無いので、強制放電に伴う誤差発光は視認性が低い。

ところで、上述した如き駆動によると、画素駆動データＧＤに拘わらず強制的に点灯モードに設定されてしまう放電セルＰＣが存在することになるので、入力映像信号に対応した画像を正しく表示できなくなる場合が生じる。

そこで、上記実施例においては、図７に示す如きサブフィールドＳＦ１〜ＳＦ１４の内から、比較的画質劣化が目立たない、輝度重みの割り当てが最小となるサブフィールドＳＦ１のアドレス行程（Ｗ_W）のみで、走査パルス（ＳＰ_W）のパルス幅を画素データパルスＤＰの印加周期の２倍にしている。

尚、図８及び図９では、サブフィールドＳＦ１の選択書込アドレス行程Ｗ_Wにおいて選択書込走査パルスＳＰ_Wのパルス幅を走査周期Ｔ_Dの略２倍に拡張するようにしているが、各放電セルに対応した画素データパルスＤＰのパルス幅も走査周期Ｔ_Dの略２倍に拡張するようにしても良い。

図１０は、かかる点に鑑みて為された、サブフィールドＳＦ１の選択書込アドレス行程Ｗ_Wでの画素データパルスＤＰ及び選択書込走査パルスＳＰ_Wの印加形態の一例を示す図である。

尚、図１０は、ＰＤＰ５０における行電極Ｙ₁〜Ｙ₉及び列電極Ｄ₁を抜粋し、これら行電極及び列電極間に形成されている放電セルＰＣ_1,1〜ＰＣ_9,1各々に対応した画素駆動データＧＤの第１ビットとして[0,1,0,0,0,1,0,1,0]が供給された場合での動作を表すものである。

図１０において、先ず、Ｙ電極ドライバ５３は、走査周期Ｔ_D毎にその走査周期Ｔ_Dの２倍のパルス幅Ｔ_SPを有する負極性の選択書込走査パルスＳＰ_Wを発生し、行電極Ｙ₁、Ｙ₂、Ｙ₃、・・・、Ｙ₉へと順次印加する。アドレスドライバ５５は、画素駆動データＧＤの第１ビットからなるビット系列中の各ビット毎に、その論理レベルに応じたピーク電位を有する画素データパルスＤＰを順次発生し、これらを図９に示す如く選択書込走査パルスＳＰ_Wのフロントエッジ部のタイミングに同期させて順次、列電極Ｄ₁に印加して行く。この際、アドレスドライバ５５は、論理レベル０のビットが供給された場合には、低ピーク電圧（０ボルト）を有し且つ走査周期Ｔ_Dと同一パルス幅を有する画素データパルスＤＰを生成して列電極Ｄ₁に印加する。一方、論理レベル１のビットが供給された場合には、アドレスドライバ５５は、正極性の高ピーク電圧を有し且つ走査周期Ｔ_Dの略２倍のパルス幅を有する画素データパルスＤＰを生成して列電極Ｄ₁に印加する。

例えば、図１０において、先ず、放電セルＰＣ_1,1に対応した画素駆動データＧＤは論理レベル０であるので、この際、アドレスドライバ５５は、低ピーク電圧及びパルス幅（Ｔ_D）を有する画素データパルスＤＰを列電極Ｄ₁に印加する。次に、放電セルＰＣ_1,1の直後に走査対象となる放電セルＰＣ_2,1に対応した画素駆動データＧＤは論理レベル１であるので、アドレスドライバ５５は、正極性の高ピーク電圧及びパルス幅（２・Ｔ_D）を有する画素データパルスＤＰを列電極Ｄ₁に印加する。つまり、放電セルＰＣ_2,1に対応した正極性の高ピーク電圧を有する画素データパルスＤＰを印加する際には、その次に走査対象となる放電セルＰＣ_3,1に対応した画素駆動データＧＤに拘わらず、この放電セルＰＣ_3,1に対応した画素データパルスＤＰとして、引き続き正極性の高ピーク電圧を有する画素データパルスＤＰを印加するのである。すなわち、図１０に示す如く、放電セルＰＣ_2,1に対応した正極性の画素データパルスＤＰにおけるピーク電圧の維持期間をΔｔ（＝Ｔ_D）だけ拡張することにより、これを、その次に走査対象となる放電セルＰＣ_3,1に対応した画素データパルスＤＰとして引き続き列電極Ｄ₁に印加するのである。この間、Ｙ電極ドライバ５３は、走査周期Ｔ_D毎に、この走査周期Ｔ_Dの２倍のパルス幅Ｔ_SPを有する負極性の選択書込走査パルスＳＰ_Wを、図１０に示す如く行電極Ｙ₁からＹ₉へと順次印加する。すると、負極性の選択書込走査パルスＳＰ_W及び正極性の高ピーク電圧の画素データパルスＤＰが同時に印加された放電セルＰＣにおいて書込アドレス放電が生起され、この放電セルＰＣは点灯モードに遷移する。一方、負極性の選択書込走査パルスＳＰ_Wが印加されたものの、低ピーク電圧（０ボルト）の画素データパルスＤＰが同時に印加された放電セルＰＣには書込アドレス放電は生起されず、放電セルＰＣはその直前までの状態、つまり消灯モードの状態を維持する。

かかる駆動によれば、画素駆動データに基づき書込アドレス放電されるべき放電セル(PC_2,1、PC_6,1、PC_8,1)の１表示ライン上となる放電セル(PC_1,1、PC_5,1、PC_7,1)及び１表示ライン下となる放電セル(PC_3,1、PC_7,1、PC_9,1)において、画素駆動データに拘わらず強制的に書込アドレス放電が生起される。よって、この強制的に生起された書込アドレス放電により、空間的に隣接する放電セルから荷電粒子が供給されるため、放電に必要な量の荷電粒子が確保されて放電セルの放電確率が高まる。従って、本来、書込アドレス放電の対象となるべき放電セル(PC_2,1、PC_6,1、PC_8,1)において確実に書込アドレス放電が生起されるようになる。又、かかる駆動によれば、書込アドレス放電の対象となる放電セル(PC_2,1、PC_6,1、PC_8,1)に対しては、共に走査周期Ｔ_D（例えば、１μsec）の略２倍のパルス幅を有する正極性の画素データパルスＤＰ及び選択書込走査パルスＳＰ_Wが同一タイミングで印加される。よって、例えその前半部の期間において書込アドレス放電が生起されなくても、後半部の期間（Δｔ）において高い確率で書込アドレス放電を生起させることが可能となる。従って、図９に示す如き駆動を実施する場合に比して、書込アドレス放電に対する放電確率を高めることができるのである。

ところで、図１０に示す如き駆動を実施した場合にも、画素駆動データＧＤに拘わらず強制的に点灯モードに設定されてしまう放電セルＰＣが存在することになるので、入力映像信号に対応した画像を正しく表示できなくなる場合が生じる。

そこで、図７に示す如きサブフィールドＳＦ１〜ＳＦ１４の内から、輝度重みの割当が最小となるサブフィールドＳＦ１のアドレス行程（Ｗ_W）のみで、図１０に示す如きアドレス動作を実行する。

又、図１０に示されるアドレス動作では、画素データパルスＤＰ及び選択書込走査パルスＳＰ_W各々のパルス幅を走査周期Ｔ_Dの略２倍にしているが、この図１０に示す印加形態のまま、図１１に示す如く画素データパルスＤＰ及び選択書込走査パルスＳＰ_W各々のパルス幅を共に走査周期Ｔ_Dと同一パルス幅にしても良い。

図１２は、本発明による駆動方法に従ってプラズマディスプレイパネルの駆動を行うプラズマディスプレイ装置の他の概略構成を示す図である。

尚、図１２に示されるプラズマディスプレイ装置のＰＤＰ５０は、図１に示されるＰＤＰ５０と同一構造を有するものである。

図１２において、Ａ／Ｄ変換器１は、入力映像信号を各画素に対応した例えば８ビットの画素データＰＤに変換して、画素駆動データ生成回路２０に供給する。画素駆動データ生成回路２０は、先ず、各画素毎の画素データＰＤ各々に対して誤差拡散処理及びディザ処理からなる多階調化処理を施す。尚、かかる多階調化処理は、前述した如き、画素駆動データ生成回路２において為される処理と同一である。すなわち、画素駆動データ生成回路２０は、画素データＰＤに対して前述した如き多階調化処理を施すことにより、全輝度範囲を図１３に示す如く１２段階（第１〜第１２階調）に区切ってその輝度レベルを表す４ビットの多階調化画素データＰＤ_Sを得る。そして、画素駆動データ生成回路２０は、かかる多階調化画素データＰＤ_Sを、図１３に示す如きデータ変換テーブルに従って１１ビットの画素駆動データＧＤに変換してメモリ４に供給する。尚、画素駆動データＧＤにおける第１〜第１１ビット各々の論理レベルは、そのビット桁に対応した図１４に示す如きサブフィールドＳＦ１〜ＳＦ１１においてアドレス放電（後述する）を生起させるか否かを示すものである。すなわち、画素駆動データＧＤの第１ビットは先頭のサブフィールドＳＦ１、第１１ビットは最後尾のサブフィールドＳＦ１１に対応しており、その論理レベルが例えば１である場合にはアドレス放電を生起させる一方、論理レベル０である場合にはそのビット桁に対応したサブフィールドではアドレス放電を生起させない。

メモリ４は、上記画素駆動データＧＤを順次書き込む。ここで、１画面分、つまり第１行・第１列〜第ｎ行・第ｍ列の各画素に対応した(ｎ×ｍ)個分の画素駆動データＧＤ_(1,1)〜ＧＤ_(n,m)の書き込みが終了すると、メモリ４は、以下の如き読み出し動作を行う。

先ず、メモリ４は、画素駆動データＧＤ_(1,1)〜ＧＤ_(n,m)各々の第１ビット目を画素駆動データビットＤＢ_(1,1)〜ＲＤＢ_(n,m)と捉え、これらを後述するサブフィールドＳＦ１において１表示ライン分ずつ読み出してアドレスドライバ５５に供給する。次に、メモリ４は、画素駆動データＧＤ_(1,1)〜ＧＤ_(n,m)各々の第２ビット目を画素駆動データビットＤＢ_(1,1)〜ＤＢ_(n,m)と捉え、これらを後述するサブフィールドＳＦ２において１表示ライン分ずつ読み出してアドレスドライバ５５に供給する。以下、同様にして、メモリ４は、画素駆動データＧＤ_(1,1)〜ＧＤ_(n,m)各々の各ビットを同一ビット桁同士にて分離して読み出し、そのビット桁に対応したサブフィールドにおいて、夫々を画素駆動データビットＤＢ_(1,1)〜ＤＢ_(n,m)としてアドレスドライバ５５に供給する。

駆動制御回路５６０は、ＰＤＰ５０を図１４に示す如きサブフィールド法（サブフレーム法）を採用した発光駆動シーケンスに従って駆動させるべき各種制御信号を、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５からなるパネルドライバに供給する。すなわち、駆動制御回路５６０は、１フィールド又は１フレーム表示期間からなる単位表示期間毎に、サブフィールドＳＦ１〜ＳＦ１１各々で、選択書込アドレス行程Ｗ_W、サスティン行程Ｉ及び消去行程Ｅ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。尚、駆動制御回路５６０は、単位表示期間内の先頭のサブフィールドＳＦ１に限り、選択書込アドレス行程Ｗ_Wに先立ち、リセット行程Ｒに従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。

パネルドライバ（Ｘ電極ドライバ５１、Ｙ電極ドライバ５３、アドレスドライバ５５）は、駆動制御回路５６０から供給された各種制御信号に応じて、ＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに各種駆動パルスを印加することにより、ＰＤＰ５０に対して以下の如き駆動を実施する。

先ず、先頭のサブフィールドＳＦ１のみで実施されるリセット行程Ｒでは、Ｙ電極ドライバ５３が、全ての行電極Ｙ₁〜Ｙ_nにリセットパルスを印加する。かかるリセットパルスの印加に応じて、全ての放電セルＰＣ内においてリセット放電が生起される。かかるリセット放電により、各放電セルＰＣ内の行電極Ｘ及びＹ各々の近傍に残留していた壁電荷が消去され、全ての放電セルＰＣが消灯モードの状態に初期化される。

次に、サブフィールドＳＦ１〜ＳＦ１１各々の選択書込アドレス行程Ｗ_Wでは、アドレスドライバ５５が、そのＳＦに対応した画素駆動データビットＤＢの論理レベルに応じたピーク電圧を有する画素データパルス（後述する）を生成し、これを１表示ライン分（ｍ個）ずつ順次、列電極Ｄ₁〜Ｄ_mに印加する。例えば、アドレスドライバ５５は、画素駆動データビットＤＢが、放電セルを点灯モードに設定させることを示す論理レベル１である場合には高電圧、消灯モードに設定させることを示す論理レベル０である場合には低電圧（例えば０ボルト）のピーク電圧を有する画素データパルスを生成する。更に、この間、Ｙ電極ドライバ５３は、上述した如き、夫々が１表示ライン分からなる画素データパルス群の各印加タイミングに同期させて、書込走査パルス（後述する）を行電極Ｙ₁〜Ｙ_n各々に順次択一的に印加する。この際、上記書込走査パルスと同時に、高ピーク電圧の画素データパルスが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間において選択書込アドレス放電が生起される。かかる放電に伴い放電セルＰＣ内には所望量の壁電荷が形成され、この放電セルは点灯モードの状態に設定される。一方、かかる書込走査パルスと同時に低ピーク電圧の画素データパルスが印加された放電セルＰＣ内には上述した如き選択書込アドレス放電は生起されず、その直前までの状態、つまり消灯モードの状態を保持する。

次に、サブフィールドＳＦ１〜ＳＦ１１各々のサスティン行程Ｉでは、Ｘ電極ドライバ５１及びＹ電極ドライバ５３が、行電極Ｘ及びＹに対して交互に、そのサブフィールドの輝度重みに対応した回数分だけ繰り返し、サスティンパルスを印加する。上記サスティンパルスが印加される度に、点灯モードの状態にある放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、このサブフィールドＳＦの輝度重みに対応した回数分の表示発光が為される。尚、図１４に示す発光駆動シーケンスでは、単位表示期間内において先頭に近いサブフィールドほど、そのサブフィールドに割り当てられている輝度重みが小である。

そして、サブフィールドＳＦ１〜ＳＦ１１各々の消去行程Ｅでは、Ｙ電極ドライバ５３が、消去パルスを全行電極Ｙ₁〜Ｙ_nに印加する。かかる消去パルスの印加に応じて、点灯モード状態にある放電セルＰＣのみに消去放電が生起される。かかる消去放電によって点灯モード状態にあった放電セルＰＣは消灯モードの状態に遷移する。

以上の如き駆動を、図１３に示す如き１２通りの画素駆動データＧＤに基づいて実行する。かかる駆動によると、図１３に示すように、輝度レベル０を表現する場合（第１階調）を除き、先頭のサブフィールドＳＦ１から、表現すべき輝度レベルに対応した数だけ連続したサブフィールド各々で、放電セルＰＣにおいて書込アドレス放電が生起され（二重丸にて示す）、この放電セルＰＣは点灯モードに設定される。従って、放電セルＰＣは、表現すべき中間輝度に対応した分だけ連続したサブフィールド各々で点灯モードに設定され、これらサブフィールドの各々に割り当てられている回数分だけサスティン放電に伴う発光を繰り返し生起する（二重丸にて示す）。この際、単位表示期間内において生起されたサスティン放電の総数に対応した輝度が視覚される。よって、図１３に示す如き第１〜第１２階調駆動による１２種類の発光パターンによれば、二重丸にて示すサブフィールド各々で生起されたサスティン放電の合計回数に対応した１２階調分の中間輝度が表現される。

ここで、図１４に示す如き駆動を実施するにあたり、サブフィールドＳＦ１〜ＳＦ１１各々の内で、低輝度成分に対する駆動を担うＳＦ１〜ＳＦ３各々の選択書込アドレス行程Ｗ_Wでは、前述した如き図９、図１０又は図１１に示す形態にてアドレス動作を実行する。

すなわち、図９に示す如きアドレス動作を採用する場合には、走査周期Ｔ_D毎に順次行電極Ｙ₁〜Ｙ_nへと印加すべき書込走査パルスＳＰ_Wのパルス幅をこの走査周期Ｔ_Dの略２倍にする。すなわち、互いに連続して走査対象となる行電極の各々に対して走査周期Ｔ_Dの期間に亘り選択書込走査パルスＳＰ_Wを夫々時間的に重複させて印加する。又、図１０に示す如きアドレス動作を採用する場合には、書込走査パルスＳＰ_Wと共に、高ピーク電圧の画素データパルスＤＰのパルス幅も走査周期Ｔ_Dの略２倍にする。或いは、図１１に示す如きアドレス動作を採用する場合には、図１０に示す如き印加形態のまま、画素データパルスＤＰ及び書込走査パルスＳＰ_W各々のパルス幅を１／２にする。

よって、かかる駆動によれば、画素駆動データに基づいて書込アドレス放電の対象となる放電セルの列方向の上下に隣接する放電セルにおいて、画素駆動データに拘わらず強制的に書込アドレス放電が生起されるようになる。よって、この強制的に生起された書込アドレス放電により、空間的に隣接する放電セルから荷電粒子が供給されるため、放電に必要な量の荷電粒子が確保されて放電セルの放電確率が高まるので、本来、書込アドレス放電の対象となるべき放電セルにおいて確実に書込アドレス放電が生起されるようになる。又、かかる駆動によれば、走査周期Ｔ_Dの略２倍の期間に亘り、選択書込走査パルスＳＰ_Wによる高ピーク電圧が各行電極Ｙに印加されることになるので、放電セルを点灯モードに設定させるのに十分な量の壁電荷を形成させることが可能となる。従って、各放電セルを選択的にアドレス放電させることにより放電セル内に壁電荷を形成させて放電セルを点灯モードに設定する、いわゆる選択書込アドレス方式を採用した場合において、アドレス期間（Ｗ_W）を長くすることなく、アドレス放電の放電確率を高め且つ確実に所望量の壁電荷を形成させることが可能となる。

尚、選択書込アドレス行程Ｗ_Wにおいて図９、図１０又は図１１に示す如きアドレス動作を実施すると、画素駆動データＧＤに拘わらず強制的に点灯モードに設定されてしまう放電セルＰＣが存在することになるので、入力映像信号に対応した画像を正しく表示できなくなる場合が生じる。

例えば、画素駆動データＧＤによって、ある放電セルＰＣが図１３に示す如き第４階調、その上側に隣接する放電セルＰＣが図１３に示す第３階調で駆動される場合、この上側に隣接する放電セルＰＣは実際にはＳＦ３にて強制的に書込アドレス放電が生起されて点灯モードに設定されてしまう。よって、この上側に隣接する放電セルＰＣは、本来、第３階調で駆動されるべきところを、第４階調で駆動されることになる。従って、この際、両者の輝度差、つまりＳＦ３でのサスティン放電発光分が階調輝度誤差となる。

そこで、図１２に示すプラズマディスプレイ装置では、図１４に示すサブフィールドＳＦ１〜ＳＦ１１の内で、割り当てられている輝度重みが所定値より小なるＳＦ１〜ＳＦ３の選択書込アドレス行程Ｗ_Wのみで、図９、図１０又は図１１に示す如きアドレス動作を実行するようにしている。つまり、比較的画質劣化が目立たない低輝度成分に対する駆動を担うサブフィールドのみで図９、図１０又は図１１に示す如きアドレス動作を実行するのである。

又、上記実施例においては、サブフィールドＳＦ１〜ＳＦ３の全てで図９、図１０又は図１１に示す如きアドレス動作を実行するようにしているが、ＳＦ１〜ＳＦ３のいずれか１、或いはＳＦ１〜ＳＦ３の内の２つのＳＦのみで、かかるアドレス動作を実行するようにしても良い。例えば、画素駆動データＧＤに基づき、図１３に示す第１〜第１２階調による駆動が為される場合には、サブフィールドＳＦ１〜ＳＦ３の内のＳＦ１の選択書込アドレス行程Ｗ_Wのみで、図９、図１０又は図１１に示す如きアドレス動作を実行するようにしても良い。

又、図１３に示される駆動では、表現すべき階調の輝度レベルに対応した数だけ、先頭から連続したサブフィールドＳＦ各々で書込アドレス放電及びサスティン放電を生起させることにより、Ｎ個のＳＦを用いて（Ｎ＋１）階調分の中間輝度を表現させるようにしているが、このような駆動方法に限定されるものではない。例えば、Ｎ個のＳＦを用いれば、選択書込アドレス放電及びサスティン放電を生起させ得るサブフィールドの組み合わせパターンは２^N通りとなる。この際、Ｎ個のＳＦに夫々異なる輝度重みを割り当てることにより、２^N階調分の中間輝度を表現することが可能となる。更に、かかる２^N通りのサブフィールドの組み合わせパターン中から、偽輪郭が視覚される可能性の高いパターンを省いて２^K階調（Ｋ＜Ｎ）の中間輝度を表現するようにしても良い。

例えば、単位表示期間毎のサブフィールドをＳＦ１〜ＳＦ１１の１１個とし、各サブフィールドＳＦの輝度重みを、
ＳＦ１：１
ＳＦ２：２
ＳＦ３：４
ＳＦ４：７
ＳＦ５：１１
ＳＦ６：１７
ＳＦ７：２４
ＳＦ８：３２
ＳＦ９：４１
ＳＦ１０：５２
ＳＦ１１：６４
とすると、選択書込アドレス放電を生起させ得るサブフィールドの組み合わせパターン数は全部で２¹¹（＝２０４８）通りとなる。この中から、隣接する階調間で、輝度重みが比較的大なるサブフィールドにおいて互いに点灯状態（サスティン放電有り）と消灯状態（サスティン放電無し）との反転が生じるパターンを省いた２⁸通りのパターンにて２５６階調表示を行うのである。この場合、全てのパターンにおいて、サブフィールドＳＦ１、ＳＦ２、ＳＦ３のいずれかにおいて選択書込み放電が生じることとなる。従って、このようなサブフィールド構成において、図９、図１０、又は図１１に示す如きアドレス動作をサブフィールドＳＦ１、ＳＦ２、ＳＦ３に適用するようにしても良い。

かかる駆動によれば、黒表示（第１階調）を行う場合を除き、サブフィールドＳＦ１〜ＳＦ３のいずれか１において必ず、書込アドレス放電が強制的に生起されるので、荷電粒子不足に伴う放電確率の低下を抑えた良好な駆動が為されるようになる。尚、サブフィールドＳＦ３以降は、各サスティン行程Ｉにおいて繰り返し生起されるサスティン放電が荷電粒子の供給源となる。

更に、上述した如き階調輝度誤差を少なくさせるべく、以下の如き駆動を実施するようにしても良い。

例えば、上述のように、単位表示期間を１１個のサブフィールドで構成し、各サブフィールドの重みをＳＦ１：１、ＳＦ２：２、ＳＦ３：４、ＳＦ４：７、ＳＦ５：１１、ＳＦ６：１７、ＳＦ７：２４、ＳＦ８：３２、ＳＦ９：４１、ＳＦ１０：５２、ＳＦ１１：６４とし、２５６階調表示を行う場合を前提とする。
ここで、１の放電セルＡを階調輝度レベル「１１」、この放電セルＡの上側に隣接する放電セルＢを階調輝度レベル「２１」で発光させる場合、従来の駆動方式によると、放電セルＡはＳＦ３及びＳＦ４のみで点灯モードに設定され、放電セルＢはＳＦ１、ＳＦ２、ＳＦ４及びＳＦ５各々のみで点灯モードに設定されることになる。一方、図９に示す駆動方式によると、放電セルＢは、ＳＦ１、ＳＦ２、ＳＦ４及びＳＦ５のみならず、ＳＦ３でも点灯モードに設定され、表示階調輝度レベルが「２５」になってしまう。このような場合には、例えば、放電セルＢを点灯モードに設定させるべきサブフィールドをＳＦ３、ＳＦ４、ＳＦ５に変更することにより、表示階調輝度レベルが「２２」となり、階調誤差を小さくすることが可能となる。このように各サブフィールドの点灯パターンを互いに隣接する放電セル同士で比較して、誤差階調が小さくなるように点灯モードに設定させるべきサブフィールドの組合せ方を変更することで、階調誤差を抑制することができる。

本発明による駆動方法に従ってプラズマディスプレイパネルの駆動を行うプラズマディスプレイ装置の概略構成を示す図である。 表示面側から眺めたＰＤＰ５０の内部構造を模式的に示す正面図である。 図２に示されるＶ−Ｖ線上での断面を示す図である。 図２に示されるＷ−Ｗ線上での断面を示す図である。 蛍光体層１７内に含まれるＭｇＯ結晶体を模式的に表す図である。 図１に示されるプラズマディスプレイ装置における各階調毎の発光パターンの一例を示す図である。 図１に示されるプラズマディスプレイ装置において採用される発光駆動シーケンスの一例を示す図である。 図７に示される発光駆動シーケンスに従ってＰＤＰ５０に印加される各種駆動パルスを示す図である。 選択書込アドレス行程Ｗ_Wでのアドレス動作の一例を示す図である。 選択書込アドレス行程Ｗ_Wでのアドレス動作の他の一例を示す図である。 選択書込アドレス行程Ｗ_Wでのアドレス動作の他の一例を示す図である。 図１に示されるプラズマディスプレイ装置とは異なる駆動方法に従ってプラズマディスプレイパネルの駆動を行うプラズマディスプレイ装置の他の構成を示す図である。 図１２に示されるプラズマディスプレイ装置における各階調毎の発光パターンの一例を示す図である。 図１２に示されるプラズマディスプレイ装置において採用される発光駆動シーケンスの一例を示す図である。

符号の簡単な説明

２ 画素駆動データ生成回路
５０ ＰＤＰ
５１ Ｘ電極ドライバ
５３ Ｙ電極ドライバ
５５ アドレスドライバ
５６ 駆動制御回路

Claims (10)

1. 夫々が表示ラインを形成する複数の行電極対と、前記行電極対各々に交叉して配列されている複数の列電極との各交叉部に画素を担う放電セルを備えたプラズマディスプレイパネルを、入力映像信号における単位表示期間毎に複数のサブフィールドで駆動することにより階調表示を行うプラズマディスプレイパネルの駆動方法であって、
   前記サブフィールド各々は、前記行電極対各々の一方の行電極に対して順次、所定の走査周期毎に走査パルスを印加しつつ前記入力映像信号に基づく各画素毎の画素データパルスを前記走査周期毎に前記列電極に印加することにより前記放電セルをアドレス放電させて各放電セルを点灯モード及び消灯モードの内の一方の状態に設定するアドレス行程と、前記点灯モードの状態にある前記放電セルのみを前記サブフィールドに割り当てられている輝度重みに対応した期間に亘り繰り返し放電させるサスティン行程と、を含み、
   前記サブフィールド各々の内の少なくとも１のサブフィールドの前記アドレス行程では、１の前記放電セルに対応した前記画素データパルスの印加に応じて前記１の放電セル及び前記１の放電セルの直前に走査対象となる放電セルの各々で前記アドレス放電が生起せしめられるように、前記１の放電セルが属する行電極及びこの行電極と列方向に隣接する表示ラインに属する行電極の各々に対して所定期間だけ時間的に重複させて前記走査パルスを順次印加することを特徴とするプラズマディスプレイパネルの駆動方法。
2. 前記単位表示期間内の前記サブフィールドの各々は、先頭のサブフィールドから順に前記輝度重みが重くなるように当該輝度重みの割り当てが為されており、
   前記１のサブフィールドは、所定の輝度重みよりも小なる輝度重みが割り当てられているサブフィールドであることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
3. 前記１のサブフィールドは、前記先頭のサブフィールドであることを特徴とする請求項２記載のプラズマディスプレイパネルの駆動方法。
4. 前記所定期間は、前記放電セルにおける最小放電遅れ時間よりも長いことを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
5. 前記走査パルスのパルス幅は、前記画素データパルスのパルス幅の略２倍であることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
6. 夫々が表示ラインを形成する複数の行電極対と、前記行電極対各々に交叉して配列されている複数の列電極との各交叉部に画素を担う放電セルを備えたプラズマディスプレイパネルを、入力映像信号における単位表示期間毎に複数のサブフィールドで駆動することにより階調表示を行うプラズマディスプレイパネルの駆動方法であって、
   前記サブフィールド各々は、前記行電極対各々の一方の行電極に対して順次、所定の走査周期毎に走査パルスを印加しつつ前記入力映像信号に基づく各画素毎の画素データパルスを前記走査周期毎に前記列電極に印加することにより前記放電セルをアドレス放電させて各放電セルを点灯モード及び消灯モードの内の一方の状態に設定するアドレス行程と、前記点灯モードの状態にある前記放電セルのみを前記サブフィールドに割り当てられている輝度重みに対応した期間に亘り繰り返し放電させるサスティン行程と、を含み、
   前記サブフィールド各々の内の少なくとも１のサブフィールドの前記アドレス行程では、
   １の前記放電セルに対応した前記画素データパルスの印加に応じて前記１の放電セルと前記１の放電セルと列方向の上下に隣接する放電セルの各々とで前記アドレス放電が生起せしめられるように、列方向の上下に隣接する放電セルの行電極各々に対して所定期間だけ時間的に重複させて前記走査パルスを順次印加すると共に前記画素データパルスのパルス幅を前記所定期間の分だけ拡張することを特徴とするプラズマディスプレイパネルの駆動方法。
7. 前記単位表示期間内の前記サブフィールドの各々は、先頭のサブフィールドから順に前記輝度重みが重くなるように当該輝度重みの割り当てが為されており、
   前記１のサブフィールドは、所定の輝度重みよりも小なる輝度重みが割り当てられているサブフィールドであることを特徴とする請求項６記載のプラズマディスプレイパネルの駆動方法。
8. 前記１のサブフィールドは、前記先頭のサブフィールドであることを特徴とする請求項７記載のプラズマディスプレイパネルの駆動方法。
9. 前記所定期間は、前記放電セルにおける最小放電遅れ時間よりも長いことを特徴とする請求項６記載のプラズマディスプレイパネルの駆動方法。
10. 前記走査パルスのパルス幅は、前記画素データパルスのパルス幅と同一であることを特徴とする請求項６記載のプラズマディスプレイパネルの駆動方法。

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