JP2009008806A - プラズマディスプレイパネルの駆動方法 - Google Patents

Abstract

【課題】放電ミスを生じさせることなく暗コントラストを向上させることが可能なプラズマディスプレイパネルの駆動方法を提供することを目的とする。
【解決手段】入力映像信号（画素駆動データ）に従ってアドレス放電されるべき少なくとも１の放電セルが属する表示ラインの直前でアドレス対象となる表示ラインに属する放電セル各々の内で、上記１の放電セルに隣接した位置に配置されている放電セルを、強制的にアドレス放電させる。
【選択図】 図９

Description

本発明は、入力映像信号に応じてプラズマディスプレイパネルを駆動する駆動方法に関する。

現在、薄型で大画面の表示デバイスとして、画素に対応した放電セルがマトリクス状に配列されているプラズマディスプレイパネル（以下、ＰＤＰと称する）を搭載したプラズマディスプレイ装置が製品化されている。

又、各放電セル内において電極を被覆すべく設けられている酸化マグネシウム層内に、電子線照射によって２００〜３００ｎｍにピークを有するＣＬ発光を為す気相酸化マグネシウム単結晶体を含ませることにより、放電確率を高めるようにしたＰＤＰが提案されている（例えば、特許文献１参照）。このようなＰＤＰによれば、放電遅れが大幅に短縮されるので、微弱な放電を短時間に安定して生起させることが可能となる。よって、表示画像には関与しない放電に伴う発光を抑制させて、暗い画像を表示している際のコントラスト、いわゆる暗コントラストを向上させることが可能となる。

ところが、表示画像には関与しない放電として、放電セルの状態を初期化すべく全放電セルにおいて一斉に生起されるリセット放電が存在する為、暗コントラストを大幅に向上させることはできなかった。

そこで、リセット放電を生起させずにＰＤＰを駆動する駆動方法が提案された（例えば、特許文献２参照）。

しかしながら、リセット放電を生起させておかないと、その後の各種放電が安定して生起されなくなり、放電ミスが発生する可能性が高まるという問題が生じた。
特開２００６−５４１６０号公報 特開２００１−３１２２４４号公報

本発明は、かかる問題を解決すべく為されたものであり、放電ミスを生じさせることなく暗コントラストを向上させることが可能なプラズマディスプレイパネルの駆動方法を提供することを目的とする。

請求項１記載によるプラズマディスプレイパネルの駆動方法は、複数の表示ライン各々に各画素を担う複数の放電セルが配列されたプラズマディスプレイパネルを、入力映像信号の各フィールドを構成する複数のサブフィールド毎に駆動して階調表示を行うプラズマディスプレイパネルの駆動方法であって、前記サブフィールド各々は、前記入力映像信号に基づき前記放電セル各々をアドレス放電させるか否かを示す画素駆動データを生成し、前記表示ライン各々を１表示ライン分ずつ順次アドレス対象としつつ当該アドレス対象となった表示ラインに属する放電セル各々を前記画素駆動データに応じて選択的にアドレス放電させることにより点灯モード及び消灯モードの内の一方の状態に設定するアドレス行程と、前記点灯モードに設定されている放電セルのみを前記サブフィールドの輝度重みに対応した回数に亘り繰り返しサスティン放電させるサスティン行程と、を含み、前記サブフィールド各々の内の所定サブフィールドの前記アドレス行程では、前記画素駆動データに従ってアドレス放電されるべき少なくとも１の放電セルが属する表示ラインの直前で前記アドレス対象となる表示ラインに属する放電セルの内で、前記１の放電セルに隣接した位置に配置されている放電セルを強制的にアドレス放電させる。

入力映像信号（画素駆動データ）に従ってアドレス放電されるべき少なくとも１の放電セルが属する表示ラインの直前でアドレス対象となる表示ラインに属する放電セル各々の内で、上記１の放電セルに隣接した位置に配置されている放電セルを、強制的にアドレス放電させる。これにより、上記１の放電セルに対してアドレス放電を生起させる際には、その直前で必ず、この放電セルに隣接した位置に配置されている放電セルでもアドレス放電が生起されることになる。よって、このように強制的に生起されたアドレス放電により、その直後、放電に必要な量の荷電粒子が確保され、上記１の放電セルにおいて確実にアドレス放電が生起されるようになる。よって、リセット放電に頼ることなく、アドレス放電を確実に生起させ得る量の荷電粒子を確保することが可能となるので、暗コントラスト向上を図るべくリセット放電を微弱化、或いは省略した場合にも、放電ミスを生じさせることなく放電セルを駆動させることができるようになる。

以下、本発明の実施例を図面を参照しつつ詳細に説明する。

図１は、本発明によるプラズマディスプレイ装置の概略構成を示す図である。

図１に示すように、かかるプラズマディスプレイ装置は、Ａ／Ｄ変換器１、画素駆動データ生成回路２、強制点灯処理回路３、メモリ４、ＰＤＰ５０、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３、アドレスドライバ５５、及び駆動制御回路５６から構成される。

プラズマディスプレイパネルとしてのＰＤＰ５０には、２次元表示画面の縦方向（垂直方向）に夫々伸張して配列された列電極Ｄ₁〜Ｄ_m、横方向（水平方向）に夫々伸張して配列された行電極Ｘ₁〜Ｘ_n及び行電極Ｙ₁〜Ｙ_nが形成されている。この際、互いに隣接するもの同士で対を為す行電極対（Ｙ₁，Ｘ₁）、（Ｙ₂，Ｘ₂）、（Ｙ₃，Ｘ₃）、・・・、（Ｙ_n，Ｘ_n）が夫々、ＰＤＰ５０における第１表示ライン〜第ｎ表示ラインを担う。各表示ラインと列電極Ｄ₁〜Ｄ_m各々との交叉部(図１中の一点鎖線にて囲まれた領域)には、画素を担う放電セル（表示セル）ＰＣが形成されている。すなわち、ＰＤＰ５０には、第１表示ラインに属する放電セルＰＣ_1,1〜ＰＣ_1,m、第２表示ラインに属する放電セルＰＣ_2,1〜ＰＣ_2,m、・・・・、第ｎ表示ラインに属する放電セルＰＣ_n,1〜ＰＣ_n,mの各々がマトリクス状に配列されているのである。

図２は、表示面側から眺めたＰＤＰ５０の内部構造を模式的に示す正面図である。尚、図２においては、夫々隣接する３つの列電極Ｄと、互いに隣接する２つの表示ラインとの各交叉部を抜粋して示すものである。又、図３（ａ）は、図２のＶ−Ｖ線におけるＰＤＰ５０の断面を示す図であり、図４は、図２のＷ−Ｗ線におけるＰＤＰ５０の断面を示す図である。

図２に示すように、各行電極Ｘは、２次元表示画面の水平方向に伸張するバス電極Ｘｂと、かかるバス電極Ｘｂ上の各放電セルＰＣに対応した位置に夫々接触して設けられたＴ字形状の透明電極Ｘａと、から構成される。各行電極Ｙは、２次元表示画面の水平方向に伸張するバス電極Ｙｂと、かかるバス電極Ｙｂ上の各放電セルＰＣに対応した位置に夫々接触して設けられたＴ字形状の透明電極Ｙａと、から構成される。透明電極Ｘａ及びＹａは例えばＩＴＯ等の透明導電膜からなり、バス電極Ｘｂ及びＹｂは例えば金属膜からなる。透明電極Ｘａ及バス電極Ｘｂからなる行電極Ｘ、並びに透明電極Ｙａ及バス電極Ｙｂからなる行電極Ｙは、図３（ａ）に示す如く、その前面側がＰＤＰ５０の表示面となる前面透明基板１０の背面側に形成されている。この際、透明電極Ｘａ及びＹａは、互いに対を為す相手側の行電極の方に向けて伸張しており、その幅広部の頂辺同士が所定幅の放電ギャップｇ１を介して互いに対向している。尚、以降、各放電ギャップｇ１を形成させる透明電極Ｘａ及びＹａが属する行電極Ｘ及びＹの組み合わせを、行電極対（Ｘ、Ｙ）と称する。前面透明基板１０の背面側には、行電極対（Ｘ、Ｙ）とこの行電極対に隣接する行電極対（Ｘ、Ｙ）との間に、２次元表示画面の水平方向に伸張する黒色または暗色の光吸収層（遮光層）１１が形成されている。さらに、前面透明基板１０の背面側には、行電極対（Ｘ，Ｙ）を被覆するように誘電体層１２が形成されている。誘電体層１２の表面上には、酸化マグネシウム層１３が形成されている。尚、酸化マグネシウム層１３は、電子線の照射によって励起されて波長２００〜３００ｎｍ内、特に、２３０〜２５０ｎｍ内にピークを有するＣＬ（カソードルミネッセンス）発光を行う二次電子放出材としての酸化マグネシウム結晶体（以下、ＣＬ発光ＭｇＯ結晶体と称する）を含むものである。このＣＬ発光ＭｇＯ結晶体は、マグネシウムを加熱して発生するマグネシウム蒸気を気相酸化して得られるものであり、例えば立方体の結晶体が互いに嵌り込んだ多重結晶構造、あるいは立方体の単結晶構造を有する。ＣＬ発光ＭｇＯ結晶体の平均粒径は、２０００オングストローム以上（ＢＥＴ法による測定結果）である。

平均粒径が２０００オングストローム以上の大きな粒径の気相法酸化マグネシウム単結晶体を形成しようとする場合には、マグネシウム蒸気を発生させる際の加熱温度を高くする必要がある。このため、マグネシウムと酸素が反応する火炎の長さが長くなり、この火炎と周囲との温度差が大きくなることによって、粒径の大きい気相法酸化マグネシウム単結晶体ほど、上述した如きＣＬ発光のピーク波長（例えば、２３５ｎｍ付近、２３０〜２５０ｎｍ内）に対応したエネルギー準位を有するものが多く形成されることになる。また、一般的な気相酸化法に比べ、単位時間当たりに蒸発させるマグネシウムの量を増加させてマグネシウムと酸素との反応領域をより増大させ、より多くの酸素と反応することによって生成された気相法酸化マグネシウム単結晶体は、上述したＣＬ発光のピーク波長に対応したエネルギー準位を有するものとなる。

このようなＣＬ発光ＭｇＯ結晶体を、スプレー法や静電塗布法等によって、誘電体層１２の表面に付着させることにより酸化マグネシウム層１３が形成されている。尚、誘電体層１２の表面に蒸着又はスパッタ法により薄膜酸化マグネシウム層を形成し、その上にＣＬ発光ＭｇＯ結晶体を付着させて酸化マグネシウム層１３を形成するようにしても良い。

一方、前面透明基板１０と平行に配置された背面基板１４上には、各行電極対（Ｘ，Ｙ）における透明電極Ｘａ及びＹａに対向する位置において、列電極Ｄの各々が行電極対（Ｘ，Ｙ）と直交する方向に伸張して形成されている。背面基板１４上には、更に列電極Ｄを被覆する白色の列電極保護層１５が形成されている。この列電極保護層１５上には横壁１６Ａ及び縦壁１６Ｂからなる隔壁１６が形成されている。横壁１６Ａは、互いに隣接する行電極対（Ｘ，Ｙ）同士の間の位置において、２次元表示画面の横方向に夫々伸張して形成されている。一方、縦壁１６Ｂは、互いに隣接する列電極Ｄの間の位置において２次元表示画面の縦方向に伸張して形成されている。この際、横壁１６Ａ及び縦壁１６Ｂに囲まれた領域に、夫々独立した放電空間Ｓ、透明電極Ｘａ及びＹａを含む放電セルＰＣが区画される。放電空間Ｓ内には、キセノンガスを含む放電ガスが封入されている。ここで、横壁１６Ａと酸化マグネシウム層１３の表面との間には僅かな隙間が形成されており、この隙間を介して、２次元表示画面の縦方向において互いに隣接する放電セルＰＣ同士の放電空間が連通している。この隙間は、製造上における横壁１６Ａ及縦壁１６Ｂ各々の高さのバラツキ、或いは酸化マグネシウム層１３の表面上における微小な凸凹形態に起因して形成されるものである。尚、図３（ｂ）に示す如く、縦壁１６Ｂよりもその壁の高さが所定長分だけ低い横壁１６Ａを採用することにより、２次元表示画面の縦方向において互いに隣接する放電セルＰＣ同士の放電空間を、隙間ｒを介して連通させるようにしても良い。
又、横壁１６Ａを省略して縦壁１６Ｂだけで隔壁１６を形成させるようにしても良い。

各放電セルＰＣ内における横壁１６Ａの側面、縦壁１６Ｂの側面、及び列電極保護層１５の表面には、これらの面を全て覆うように蛍光体層１７が形成されている。この蛍光体層１７は、実際には、赤色発光を為す蛍光体、緑色発光を為す蛍光体、及び青色発光を為す蛍光体の３種類からなる。例えば、第（３Ｋ−２）番目の列電極（Ｄ_1,Ｄ_4,Ｄ_7,Ｄ_10,・・・）に属する放電セルＰＣ各々の蛍光体層１７には赤色発光を為す蛍光体、第（３Ｋ−１）番目の列電極（Ｄ_2,Ｄ_5,Ｄ_8,Ｄ_11,・・・）に属する放電セルＰＣ各々の蛍光体層１７には緑色発光を為す蛍光体、第（３Ｋ）番目の列電極（Ｄ_3,Ｄ_6,Ｄ_9,Ｄ_12,・・・）に属する放電セルＰＣ各々の蛍光体層１７には青色発光を為す蛍光体が夫々形成されている。つまり、１つの列電極Ｄ上には、赤、緑及び青の内の１の色の発光を担う放電セルが配列されているのである。尚、蛍光体層１７内には、二次電子放出材としてのＭｇＯ結晶体（ＣＬ発光ＭｇＯ結晶体を含む）が含まれており、その一部は、蛍光体層１７の表面上における放電空間Ｓを覆う面上、つまり放電空間Ｓと接する面上において、放電ガスと接触するように蛍光体層１７から露出している。このように、ＰＤＰ５０では、酸化マグネシウム層１３及び蛍光体層１７の双方にＣＬ発光ＭｇＯ結晶体を含ませる構造を採用することにより、従来のＰＤＰに比して放電遅れ時間の大幅な短縮化、及び放電の微弱化が図られている。

Ａ／Ｄ変換器１は、入力映像信号をサンプリングしてこれを各画素に対応した例えば８ビットの画素データＰＤに変換して、画素駆動データ生成回路２に供給する。画素駆動データ生成回路２は、先ず、各画素毎の画素データＰＤ各々に対して誤差拡散処理及びディザ処理からなる多階調化処理を施す。例えば、誤差拡散処理において画素駆動データ生成回路２は、画素データの上位６ビット分を表示データ、残りの下位２ビット分を誤差データとし、周辺画素各々に対応した画素データにおける誤差データを重み付け加算したものを、上記表示データに反映させることにより６ビットの誤差拡散処理画素データを得る。かかる誤差拡散処理によれば、原画素における下位２ビット分の輝度が周辺画素によって擬似的に表現され、それ故に８ビットよりも少ない６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になる。そして、画素駆動データ生成回路２は、この誤差拡散処理によって得られた６ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を１画素単位とし、この１画素単位内の各画素に対応した上記誤差拡散処理画素データに夫々、互いに異なる係数値からなるディザ係数を夫々割り当てて加算することによりディザ加算画素データを得る。かかるディザ係数の加算によれば、上記の如き画素単位で眺めた場合には、ディザ加算画素データの上位４ビット分だけでも８ビットに相当する輝度を表現することが可能となる。画素駆動データ生成回路２は、上記ディザ加算画素データ中から例えば上位４ビット分を抽出し、これを、各画素毎の輝度レベルを図５に示す如く１２段階（第１〜第１２階調）で区分けして表す４ビットの多階調化画素データＰＤ_Sとする。そして、画素駆動データ生成回路２は、各画素に対応した多階調化画素データＰＤ_Sの各々を順次、図５に示す如きデータ変換テーブルに従って１１ビットの画素駆動データＧＤに変換して、強制点灯処理回路３に供給する。尚、画素駆動データＧＤにおける第１〜第１１ビット各々の論理レベルは、そのビット桁に対応したサブフィールド（後述する）においてアドレス放電（後述する）を生起させるか否かを示す。すなわち、画素駆動データＧＤの第１ビットは先頭のサブフィールド、第１１ビットは最後尾のサブフィールドに対応しており、その論理レベルが例えば１である場合にはアドレス放電を生起させる一方、論理レベル０である場合にはそのビット桁に対応したサブフィールドではアドレス放電を生起させない。

強制点灯処理回路３は、各画素毎の画素駆動データＧＤ各々に対して強制点灯処理（後述する）を施して得られた画素駆動データＧＧＤをメモリ４に供給する。尚、画素駆動データＧＧＤも、図５に示す如き、各階調毎に夫々異なるビットパターンを有する１１ビットのデータである。

メモリ４は、上記画素駆動データＧＧＤを順次書き込む。ここで、１画面分、つまり第１行・第１列〜第ｎ行・第ｍ列の各画素に対応した(ｎ×ｍ)個分の画素駆動データＧＧＤ_(1,1)〜ＧＧＤ_(n,m)の書き込みが終了すると、メモリ４は、以下の如き読み出し動作を行う。

先ず、メモリ４は、画素駆動データＧＧＤ_(1,1)〜ＧＧＤ_(n,m)各々の第１ビット目を画素駆動データビットＤＢ_(1,1)〜ＲＤＢ_(n,m)と捉え、これらを後述するサブフィールドＳＦ１において１表示ライン分ずつ読み出してアドレスドライバ５５に供給する。次に、メモリ４は、画素駆動データＧＧＤ_(1,1)〜ＧＧＤ_(n,m)各々の第２ビット目を画素駆動データビットＤＢ_(1,1)〜ＤＢ_(n,m)と捉え、これらを後述するサブフィールドＳＦ２において１表示ライン分ずつ読み出してアドレスドライバ５５に供給する。以下、同様にして、メモリ４は、画素駆動データＧＧＤ_(1,1)〜ＧＧＤ_(n,m)各々の各ビットを同一ビット桁同士にて分離して読み出し、そのビット桁に対応したサブフィールドにおいて、夫々を画素駆動データビットＤＢ_(1,1)〜ＤＢ_(n,m)としてアドレスドライバ５５に供給する。

駆動制御回路５６は、ＰＤＰ５０を図６に示す如きサブフィールド法（サブフレーム法）を採用した発光駆動シーケンスに従って駆動させるべき各種制御信号を、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５からなるパネルドライバに供給する。

すなわち、駆動制御回路５６は、図６に示す如く、１フィールド又は１フレーム表示期間（以下、単位表示期間と称する）毎に、サブフィールドＳＦ１〜ＳＦ１１各々で、選択書込アドレス行程Ｗ_W、サスティン行程Ｉ及び消去行程Ｅ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。尚、駆動制御回路５６は、単位表示期間内の先頭のサブフィールドＳＦ１に限り、選択書込アドレス行程Ｗ_Wに先立ち、リセット行程Ｒに従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。

パネルドライバ（Ｘ電極ドライバ５１、Ｙ電極ドライバ５３、アドレスドライバ５５）は、駆動制御回路５６から供給された各種制御信号に応じて、ＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに各種駆動パルスを印加することにより、ＰＤＰ５０に対して以下の如き駆動を実施する。

先ず、先頭のサブフィールドＳＦ１のみで実施されるリセット行程Ｒでは、Ｙ電極ドライバ５３が、全ての行電極Ｙ₁〜Ｙ_nにリセットパルスを印加する。かかるリセットパルスの印加に応じて、全ての放電セルＰＣ内においてリセット放電が生起される。かかるリセット放電により、各放電セルＰＣ内の行電極Ｘ及びＹ各々の近傍に残留していた壁電荷が消去され、全ての放電セルＰＣが消灯モードの状態に初期化される。

次に、サブフィールドＳＦ１〜ＳＦ１１各々の選択書込アドレス行程Ｗ_Wでは、アドレスドライバ５５が、そのＳＦに対応した画素駆動データビットＤＢの論理レベルに応じたパルス電圧を有する画素データパルス（後述する）を生成し、これを１表示ライン分（ｍ個）ずつ順次、列電極Ｄ₁〜Ｄ_mに印加する。例えば、アドレスドライバ５５は、画素駆動データビットＤＢが、放電セルを点灯モードに設定させることを示す論理レベル１である場合には高電圧、消灯モードに設定させることを示す論理レベル０である場合には低電圧（例えば０ボルト）の画素データパルスを生成する。更に、この間、Ｙ電極ドライバ５３は、上述した如き、夫々が１表示ライン分からなる画素データパルス群の各印加タイミングに同期させて、書込走査パルス（後述する）を行電極Ｙ₁〜Ｙ_n各々に順次択一的に印加する。この際、上記書込走査パルスと同時に、高電圧の画素データパルスが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間において選択書込アドレス放電が生起される。かかる放電に伴い放電セルＰＣ内には所望量の壁電荷が形成され、この放電セルは点灯モードの状態に設定される。一方、かかる書込走査パルスと同時に低電圧の画素データパルスが印加された放電セルＰＣ内には上述した如き選択書込アドレス放電は生起されず、その直前までの状態、つまり消灯モードの状態を保持する。

次に、サブフィールドＳＦ１〜ＳＦ１１各々のサスティン行程Ｉでは、Ｘ電極ドライバ５１及びＹ電極ドライバ５３が、行電極Ｘ及びＹに対して交互に、そのサブフィールドの輝度重みに対応した回数分だけ繰り返し、サスティンパルスを印加する。このサスティンパルスが印加される度に、点灯モードの状態にある放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、このサブフィールドＳＦの輝度重みに対応した回数分の表示発光が為される。尚、図６に示す発光駆動シーケンスでは、単位表示期間内において先頭に近いサブフィールドほど、そのサブフィールドに割り当てられている輝度重みが小である。

そして、サブフィールドＳＦ１〜ＳＦ１１各々の消去行程Ｅでは、Ｙ電極ドライバ５３が、消去パルスを全行電極Ｙ₁〜Ｙ_nに印加する。かかる消去パルスの印加に応じて、点灯モード状態にある放電セルＰＣのみに消去放電が生起される。かかる消去放電によって点灯モード状態にあった放電セルＰＣは消灯モードの状態に遷移する。

以上の如き駆動を、図５に示す如き１２通りの画素駆動データＧＧＤに基づいて実行する。かかる駆動によると、図５に示すように、輝度レベル０を表現する場合（第１階調）を除き、先頭のサブフィールドＳＦ１から、表現すべき輝度レベルに対応した数だけ連続したサブフィールド各々で、放電セルＰＣにおいて書込アドレス放電が生起され（二重丸にて示す）、この放電セルＰＣは点灯モードに設定される。従って、放電セルＰＣは、表現すべき中間輝度に対応した分だけ連続したサブフィールド各々で点灯モードに設定され、これらサブフィールドの各々に割り当てられている回数分だけサスティン放電に伴う発光を繰り返し生起する（二重丸にて示す）。この際、単位表示期間内において生起されたサスティン放電の総数に対応した輝度が視覚される。よって、図５に示す如き第１〜第１２階調駆動による１２種類の発光パターンによれば、二重丸にて示すサブフィールド各々で生起されたサスティン放電の合計回数に対応した１２階調分の中間輝度が表現される。

このように、図１に示されるプラズマディスプレイ装置は、画素駆動データＧＧＤに基づき、ＰＤＰ５０に対して図５及び図６に示されるが如き駆動を実施するようにしている。

ここで、かかる画素駆動データＧＧＤとは、強制点灯処理回路３が、入力映像信号によって表される各画素毎の輝度階調に対応した画素駆動データＧＤに対して以下の如き強制点灯処理を施して得られたものである。

図７は、強制点灯処理回路３の内部構成を示す図である。

図７に示すように、強制点灯処理回路３は、１Ｈ遅延回路３１〜３４、及びオアゲート３５〜３７から構成される。

１Ｈ遅延回路３１は、１表示ライン分（ｍ個）の画素駆動データＧＤが供給されるのに費やされる期間（以下、１Ｈ期間と称する）だけ、かかる画素駆動データＧＤにおける第１ビット（ＧＤ₁）を遅延させたものを遅延第１ビットＧＤＨ₁としてオアゲート３５に供給する。オアゲート３５は、かかる遅延第１ビットＧＤＨ₁と、画素駆動データＧＤにおける第１ビット（ＧＤ₁）との論理和の結果を、画素駆動データＧＧＤにおける第１ビット（ＧＧＤ₁）として出力する。１Ｈ遅延回路３２は、画素駆動データＧＤにおける第２ビット（ＧＤ₂）を、上記１Ｈ期間だけ遅延させたものを遅延第２ビットＧＤＨ₂としてオアゲート３６に供給する。オアゲート３６は、かかる遅延第２ビットＧＤＨ₂と、画素駆動データＧＤにおける第２ビット（ＧＤ₂）との論理和の結果を、画素駆動データＧＧＤにおける第２ビット（ＧＧＤ₂）として出力する。１Ｈ遅延回路３３は、画素駆動データＧＤにおける第３ビット（ＧＤ₃）を、上記１Ｈ期間だけ遅延させたものを遅延第３ビットＧＤＨ₃としてオアゲート３７に供給する。オアゲート３７は、かかる遅延第３ビットＧＤＨ₃と、画素駆動データＧＤにおける第３ビット（ＧＤ₃）との論理和の結果を、画素駆動データＧＧＤにおける第３ビット（ＧＧＤ₃）として出力する。１Ｈ遅延回路３４は、画素駆動データＧＤにおける第４ビット（ＧＤ₄）〜第１１ビット（ＧＤ₁₁）を夫々上記１Ｈ期間だけ遅延させたものを、画素駆動データＧＧＤにおける第４ビット（ＧＧＤ₄）〜第１１ビット（ＧＧＤ₁₁）として出力する。

すなわち、強制点灯処理回路３は、画素駆動データＧＤにおける第１ビット〜第１１ビットの内、輝度重み値が所定値よりも大なるサブフィールドＳＦ４〜ＳＦ１１に対応した第４〜第１１ビットに対しては、各ビット毎の論理レベルをそのまま画素駆動データＧＧＤの第４ビット〜第１１ビットとする。

一方、輝度重み値が所定値よりも小なるサブフィールドＳＦ１〜ＳＦ３に対応した第１〜第３ビットに対しては、強制点灯処理回路３は、各ビット桁毎に、１Ｈ期間後に供給されることになるビットとの論理和を求め、その結果を画素駆動データＧＧＤの第１ビット〜第３ビットとしてメモリ４に供給する。すなわち、画素駆動データＧＤ中の第１〜第３ビットに対しては、強制点灯処理回路３は、各放電セルに対応した画素駆動データＧＤ毎に、その放電セルの下側に隣接する放電セルに対応した画素駆動データＧＤのビット（第１〜第３ビット）との論理和を各ビット桁毎に求めるのである。

例えば、図８に示す如き、放電セルＰＣ_1,1に対応した画素駆動データＧＤの第１ビットが論理レベル０であるときに、その下側に隣接する放電セルＰＣ_2,1に対応した画素駆動データＧＤの第１ビットが論理レベル１である場合には、この放電セルＰＣ_1,1に対応した画素駆動データＧＧＤの第１ビットとして、両者の論理和である論理レベル１が得られる。又、放電セルＰＣ_2,1に対応した画素駆動データＧＤの第１ビットが論理レベル１であるときに、その下側に隣接する放電セルＰＣ_3,1に対応した画素駆動データＧＤの第１ビットが論理レベル１である場合には、この放電セルＰＣ_2,1に対応した画素駆動データＧＧＤの第１ビットとして、両者の論理和である論理レベル１が得られる。又、放電セルＰＣ_3,1に対応した画素駆動データＧＤの第１ビットが論理レベル０であるときに、その下側に隣接する放電セルＰＣ_4,1に対応した画素駆動データＧＤの第１ビットが論理レベル０である場合には、この放電セルＰＣ_3,1に対応した画素駆動データＧＧＤの第１ビットとして、両者の論理和である論理レベル０が得られる。又、放電セルＰＣ_4,1に対応した画素駆動データＧＤの第１ビットが論理レベル０であるときに、その下側に隣接する放電セルＰＣ_5,1に対応した画素駆動データＧＤの第１ビットが論理レベル０である場合には、この放電セルＰＣ_4,1に対応した画素駆動データＧＧＤの第１ビットとして、両者の論理和である論理レベル０が得られる。又、放電セルＰＣ_5,1に対応した画素駆動データＧＤの第１ビットが論理レベル０であるときに、その下側に隣接する放電セルＰＣ_6,1に対応した画素駆動データＧＤの第１ビットが論理レベル１である場合には、この放電セルＰＣ_5,1に対応した画素駆動データＧＧＤの第１ビットとして、両者の論理和である論理レベル１が得られる。

すなわち、強制点灯処理回路３は、画素駆動データＧＤ中の第Ｐビット（Ｐ：１、２、３）に対しては、例えその論理レベルが消灯モードを表す０であっても、下側に隣接する放電セルに対応した画素駆動データＧＤの第Ｐビットが論理レベル１である場合には、これを強制的に点灯モードを表す論理レベル１に置換すべき強制点灯処理を施すのである。

ここで、画素駆動データＧＧＤにおける各ビットが論理レベル１である場合には、そのビット桁に対応したサブフィールドの選択書込アドレス行程Ｗ_Wにおいて、放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間で書込アドレス放電が生起され、この放電セルＰＣが点灯モードに設定される。

以下に、かかる動作について図９に示される一例を用いて説明する。

尚、図９は、ＰＤＰ５０中から列電極Ｄ₁及び行電極Ｙ₁〜Ｙ₉を抜粋して、サブフィールドＳＦ１の選択書込アドレス行程Ｗ_Wで為される放電セルＰＣ_1,1〜ＰＣ_9,1各々での駆動動作を表す図である。

先ず、放電セルＰＣ_1,1〜ＰＣ_9,1各々に対応した画素駆動データＧＤ各々の第１ビットが[0,1,0,0,0,1,0,1,1]なるビット系列となる場合、強制点灯処理回路３は、かかるビット系列に対して前述した如き強制点灯処理を施すことにより[1,1,0,0,1,1,1,1,1]なる第１ビットのビット系列を有する画素駆動データＧＧＤを得る。アドレスドライバ５５は、画素駆動データＧＧＤによる上記ビット系列中における各ビット毎に、そのビットが論理レベル１である場合には正極性の高電圧、論理レベル０である場合には低電圧（０ボルト）の画素データパルスＤＰを、図９に示す如く順次、列電極Ｄ₁に印加する。この間、図９に示す如く各ビット毎に印加された画素データパルスＤＰ各々に同期させて、Ｙ電極ドライバ５３は、負極性の走査パルスＳＰを行電極Ｙ₁からＹ₉へと順次択一的に印加する。この際、走査パルスＳＰが印加されると共に、正極性の高電圧の画素データパルスＤＰが同時に印加された放電セルＰＣ内の列電極Ｄ₁及び行電極Ｙ間において書込アドレス放電が生起され、この放電セルＰＣは点灯モードに遷移する。尚、走査パルスＳＰが印加されたものの、低電圧の画素データパルスＤＰが印加された放電セルＰＣ内では上述した如き書込アドレス放電は生起されず、放電セルＰＣはその直前までの状態、つまり消灯モードの状態を維持する。

ここで、[0,1,0,0,0,1,0,1,1]なるビット系列を有する画素駆動データＧＤによれば、図９に示す如き論理レベル１のビットに対応した放電セルＰＣ_2,1、ＰＣ_6,1、ＰＣ_8,1及びＰＣ_9,1各々で書込アドレス放電が生起されることになる。この際、放電セルＰＣの放電空間内では、各種の放電が生起される度に荷電粒子が生成されるが、放電が停止すると時間経過に伴いその量が徐々に減少して行き、放電確率が低下して行く。例えば、図９に示す如き画素駆動データＧＤに従って放電セルを駆動すると、放電セルＰＣ_9,1では、書込アドレス放電を生起させる直前に、真上に隣接する放電セルＰＣ_8,1において書込アドレス放電が生起されることになるので、この放電によって発生した荷電粒子が放電セルＰＣ_9,1に拡散し、放電に必要な量の荷電粒子が確保される。この荷電粒子によって、放電セルＰＣ_9,1では、放電の発生確率が大幅に上昇するため、確実に書込みアドレス放電を生起させることが可能となる。ところが、画素駆動データＧＤに従って放電セルを駆動すると、放電セルＰＣ_2,1（又はＰＣ_6,1、ＰＣ_9,1）では、この書込アドレス放電を生起させる直前の段階で真上に隣接する放電セルＰＣ_1,1（又はＰＣ_5,1、ＰＣ_7,1）において書込アドレス放電が生起されないので、荷電粒子の密度が低い。よって、放電セルＰＣ_2,1（又はＰＣ_6,1、ＰＣ_9,1）では、上述した如き放電セルＰＣ_9,1の場合に比して、書込アドレス放電が生起される確率が低下してしまう。

そこで、画素駆動データＧＤに従って書込アドレス放電を生起させることになる放電セル（ＰＣ_2,1、ＰＣ_6,1、ＰＣ_8,1、ＰＣ_9,1）の上側に隣接する放電セル（ＰＣ_1,1、ＰＣ_5,1、ＰＣ_7,1、ＰＣ_8,1）に対しては、画素駆動データＧＤに拘わらず、強制的に書込アドレス放電させるようにしたのである。すなわち、図９に示すように、放電セルＰＣ_1,1、ＰＣ_5,1、ＰＣ_7,1に対応した画素駆動データＧＤの値が消灯モードに設定することを示す論理レベル０であっても、これを、点灯モードに設定することを示す論理レベル１に置き換えた画素駆動データＧＧＤに従って駆動を実施するのである。これにより、放電セルＰＣ_2,1、ＰＣ_6,1、ＰＣ_8,1、及びＰＣ_9,1において書込アドレス放電を生起させる場合には、その直前で必ず、その上側に隣接する放電セルＰＣ_1,1、ＰＣ_5,1、ＰＣ_7,1、ＰＣ_8,1でも書込アドレス放電が生起されることになる。よって、このような強制的に為された書込アドレス放電により、その直後、放電に必要な量の荷電粒子が確保され、放電セルＰＣ_2,1、ＰＣ_6,1、及びＰＣ_8,1各々で確実に書込アドレス放電が生起されるようになるのである。尚、強制的に書込アドレス放電の対象とされた放電セル(PC_1,1、PC_5,1、PC_7,1、PC_8,1)において放電が生起されない場合があるが、このような場合でも、かかる放電を生起させるべく印加された電圧によって、本来、書込アドレス放電を生起させるべき放電セル(PC_2,1、PC_6,1、PC_8,1)の放電確率は高まる。

よって、前述した如き強制点灯処理によれば、リセット放電に頼ることなく、その後の書込アドレス放電を確実に生起させ得る量の荷電粒子を確保することが可能となる。これにより、暗コントラスト向上を図るべくリセット放電を微弱化、或いは省略した場合にも、放電ミスを生じさせることなく放電セルを駆動させることができるようになる。

尚、かかる強制点灯処理によると、入力映像信号に対応した画素駆動データＧＤに拘わらず、強制的に点灯モードに設定されてしまう放電セルＰＣがＰＤＰ５０の画面内に存在することになるので、画質劣化が生じる場合がある。

例えば、画素駆動データＧＤにより、ある放電セルＰＣを図５に示す如き第４階調、その真上に隣接する放電セルＰＣを図５に示す如き第３階調で駆動させる場合、この真上に隣接する放電セルＰＣではＳＦ３において強制点灯処理を実施させることになる。よって、真上に隣接する放電セルＰＣは、本来、第３階調で駆動されるべきところを、第４階調で駆動されることになる。従って、この際、両者の輝度差、つまりＳＦ３でのサスティン放電発光分が階調輝度誤差となり、画質劣化を招くのである。

そこで、図１に示されるプラズマディスプレイ装置では、図６に示されるが如きサブフィールドＳＦ１〜ＳＦ１１の内から、比較的画質劣化が目立たない、低輝度成分に対する駆動を担うサブフィールドＳＦ１〜ＳＦ３のみで前述した如き強制点灯処理を実行するようにしている。この際、図５に示す如き駆動によれば、黒表示（第１階調）を行う場合を除き、サブフィールドＳＦ１〜ＳＦ３のいずれか１において必ず、前述した如き強制点灯処理が実施されるので、荷電粒子不足に伴う放電確率の低下を抑えた良好な駆動が為されるようになる。尚、サブフィールドＳＦ３以降は、各サスティン行程Ｉにおいて繰り返し生起されるサスティン放電が荷電粒子の供給源となる。したがって、単位表示期間の先頭部に位置するサブフィールドＳＦ１〜ＳＦ3のいずれか１において放電が発生すれば、続くＳＦ４〜ＳＦ１１での放電確率が高まるため、これらＳＦ４〜ＳＦ１１各々で前述した如き強制点灯処理を実施していなくても安定した駆動が可能となる。

尚、かかる強制点灯処理では、本来、書込アドレス放電を生起させるべき放電セルと同一列電極上に配列されている放電セルを強制的に放電させているので、両者は互いに同一色の発光を担う放電セルである。それ故に、色差の面での誤差が無いので、強制放電に伴う誤差発光は視認性が低い。

又、上記実施例においては、サブフィールドＳＦ１〜ＳＦ３の全てで前述した如き強制点灯処理を実行するようにしているが、ＳＦ１〜ＳＦ３のいずれか１、或いはＳＦ１〜ＳＦ３の内の２つのＳＦのみで、かかる強制点灯処理を実行するようにしても良い。例えば、画素駆動データＧＤに基づき、図５に示す第４〜第１２階調による駆動が為される場合には、サブフィールドＳＦ１〜ＳＦ３の内のＳＦ１のみで前述した如き強制点灯処理を実行するようにしても良い。

更に、強制点灯処理を実施したが故に生じる上記の如き階調輝度誤差を抑制させるべく、以下の如き駆動を実施するようにしても良い。

例えば、ある放電セルＰＣに対応した画素駆動データＧＤが図５に示す第４階調（ＳＦ１〜ＳＦ３でサスティン放電）、その真上に隣接する放電セルＰＣが図５に示す第３階調（ＳＦ１及びＳＦ２でサスティン放電）を表す場合、この真上に隣接する放電セルＰＣではＳＦ３で強制点灯処理を実施させることになる。よって、真上に隣接する放電セルＰＣは、本来、第３階調で駆動されるべきところを、第４階調で駆動されることになる。このような場合、真上に隣接する放電セルＰＣに対しては、図５に示す如き第４階調の駆動に代わり、図１０に示す第４階調駆動を実施するようにする。すなわち、この際、強制点灯処理回路３は、図５に示す如き第３階調に対応した[１１０００００００００]なる画素駆動データＧＤを、図１０に示す如き第４階調に対応した[００１００００００００]なる画素駆動データＧＧＤに変換する。かかる画素駆動データＧＧＤによれば、図１０に示されるように、サブフィールドＳＦ１〜ＳＦ１１の内のＳＦ３のみで書込アドレス放電が生起される（二重丸にて示す）。よって、サブフィールドＳＦ１〜ＳＦ１１の内のＳＦ３のみで放電セルＰＣが点灯モードに設定され、このＳＦ３のサスティン行程Ｉのみでサスティン放電が生起される。一方、図５に示される第４階調の駆動によると、かかるＳＦ３のみならずＳＦ１及びＳＦ２においても放電セルＰＣがサスティン放電することになる。従って、図１０に示す第４階調の駆動によれば、図５に示す如き第４階調の駆動を実施した場合よりも、図５に示される第３階調との輝度差が小となる。すなわち、強制点灯処理によって入力映像信号に対応した輝度階調よりも１段階高輝度な階調で駆動されるようになっても、その階調輝度誤差が低減されるのである。

又、上記実施例においては、画素駆動データＧＤにより点灯モードの設定対象となる放電セルＰＣの真上に隣接する放電セルを強制的に書込アドレス放電させることにより、放電セルＰＣでの放電確率を高めるという、いわゆるプライミング効果を得ている。しかしながら、このようなプライミング効果は、真上に隣接する放電セルからだけではなく、例えば２表示ライン分上に位置する放電セルが書込アドレス放電した場合にも得られる。

そこで、点灯モードの設定対象となる放電セルＰＣの２表示ライン分だけ上に位置する放電セルが点灯モードの設定対象となっている場合には、この放電セルＰＣの真上に隣接する放電セルに対しては、上記強制点灯処理を実施しないようにしても良い。すなわち、強制点灯処理回路３は、先ず、画素駆動データＧＤに基づき、点灯モードの設定対象となる放電セルＰＣの２表示ライン分上に位置する放電セルが点灯モードの設定対象となっているか否かを判定する。そして、強制点灯処理回路３は、点灯モードの設定対象となる放電セルＰＣの２表示ライン分上に位置する放電セルが点灯モードの設定対象となっていないと判定された場合に限り、この放電セルＰＣの真上に隣接する放電セルに対応した画素駆動データＧＤに対して前述した如き強制点灯処理を施すのである。かかる駆動によれば、前述した如き階調輝度誤差を更に低減させることが可能となる。

又、２表示ライン分上に位置する放電セルからのプライミング効果を利用して、点灯モードの設定対象となっている放電セルＰＣの２表示ライン分だけ真上に位置する放電セルに対して上記強制点灯処理を実施するようにしても良い。例えば、図６に示す選択書込アドレス行程Ｗ_Wにおいて、図１１に示す如く奇数番目の表示ラインに属する放電セルに対するアドレス動作（Ｗ_ODD）と、偶数番目の表示ラインに属する放電セルに対するアドレス動作（Ｗ_EVE）とを時間的に分散させる場合に、このような強制点灯処理を実行する。

図１１に示される選択書込アドレス行程Ｗ_Wの前半部（Ｗ_ODD）では、アドレスドライバ５５は、奇数表示ラインに属する放電セルＰＣ各々に対応した画素駆動データＧＧＤに基づく画素データパルスＤＰを１表示ライン分（ｍ個）ずつ順次、列電極Ｄに印加する。この間、Ｙ電極ドライバ５３は、負極性の走査パルスＳＰを図１１に示すように、奇数番目の行電極Ｙ₁、Ｙ₃、Ｙ₅、Ｙ₇、Ｙ₉、・・・、Ｙ_n-1へと順次択一的に印加する。次に、選択書込アドレス行程Ｗ_Wの後半部（Ｗ_EVE）では、アドレスドライバ５５は、偶数表示ラインに属する放電セルＰＣ各々に対応した画素駆動データＧＧＤに基づく画素データパルスＤＰを１表示ライン分（ｍ個）ずつ順次、列電極Ｄに印加する。この間、Ｙ電極ドライバ５３は、負極性の走査パルスＳＰを図１１に示すように、偶数番目の行電極Ｙ₂、Ｙ₄、Ｙ₆、Ｙ₈、・・・、Ｙ_nへと順次択一的に印加する。

図１２は、点灯モードの設定対象となっている放電セルＰＣの２表示ライン分だけ真上に位置する放電セルに対して上記強制点灯処理を実施する場合に採用する強制点灯処理回路３の内部構成の一例を示す図である。

尚、図１２に示される構成では、図７に示される１Ｈ遅延回路３１〜３４を、夫々１Ｈ期間の２倍の期間（以降、２Ｈ期間と称する）だけ画素駆動データＧＤを遅延して出力する２Ｈ遅延回路３１０〜３４０に代えたものであり、その他の構成及び動作については、図７に示されるもの同一である。かかる構成により、強制点灯処理回路３は、各放電セルに対応した画素駆動データＧＤ中の第Ｐビット（Ｐ：１、２、３）を、その２表示ライン分だけ真下に位置する放電セルに対応した画素駆動データＧＤの第Ｐビットが論理レベル１である場合には、強制的に点灯モードを表す論理レベル１に置換する。

ここで、例えば列電極Ｄ₁に属する放電セルＰＣ_1,1〜ＰＣ_9,1各々に対応した画素駆動データＧＤにおける第１ビットのビット系列が[0,0,1,0,0,1,0,1,1]なる場合、奇数番目の表示ラインに属する放電セルＰＣ_1,1、ＰＣ_3,1、ＰＣ_5,1、ＰＣ_7,1、ＰＣ_9,1各々に対応した画素駆動データＧＤのビット系列は図１１に示す如く[0,1,0,0,1]となる。この際、放電セルＰＣ_1,1はＰＣ_3,1の２表示ライン分だけ真上の位置に存在し、放電セルＰＣ_3,1はＰＣ_5,1の２表示ライン分だけ真上の位置に存在する。又、放電セルＰＣ_5,1はＰＣ_7,1の２表示ライン分だけ真上の位置に存在し、放電セルＰＣ_7,1はＰＣ_9,1の２表示ライン分だけ真上の位置に存在する。よって、強制点灯処理回路３は、かかるビット系列に対して前述した如き強制点灯処理を施すことにより、図１１に示す如き[1,1,0,1,1]なる第１ビットのビット系列を有する画素駆動データＧＧＤを得る。一方、偶数番目の表示ラインに属する放電セルＰＣ_2,1、ＰＣ_4,1、ＰＣ_6,1、ＰＣ_8,1各々に対応した画素駆動データＧＤのビット系列は図１１に示す如く[0,0,1,1]となる。この際、放電セルＰＣ_2,1はＰＣ_4,1の２表示ライン分だけ真上の位置に存在し、放電セルＰＣ_4,1はＰＣ_6,1の２表示ライン分だけ真上の位置に存在する。又、放電セルＰＣ_6,1はＰＣ_8,1の２表示ライン分だけ真上の位置に存在する。よって、強制点灯処理回路３は、かかるビット系列に対して前述した如き強制点灯処理を施すことにより、図１１に示す如き[0,1,1,1]なる第１ビットのビット系列を有する画素駆動データＧＧＤを得る。

アドレスドライバ５５は、上述した如き画素駆動データＧＧＤによるビット系列中における各ビット毎に、そのビットが論理レベル１である場合には正極性の高電圧、論理レベル０である場合には低電圧（０ボルト）の画素データパルスＤＰを、図１１に示す如く順次、列電極Ｄ₁に印加する。すなわち、アドレスドライバ５５は、選択書込アドレス行程Ｗ_Wの前半部（Ｗ_ODD）では、画素駆動データＧＧＤによるビット系列[1,1,0,1,1]に応じた画素データパルスＤＰを列電極Ｄ₁に印加し、選択書込アドレス行程Ｗ_Wの後半部（Ｗ_EVE）では、画素駆動データＧＧＤによるビット系列[0,1,1,1]に応じた画素データパルスＤＰを列電極Ｄ₁に印加する。この際、走査パルスＳＰが印加されると共に、正極性の高電圧の画素データパルスＤＰが同時に印加された放電セルＰＣ内の列電極Ｄ₁及び行電極Ｙ間において書込アドレス放電が生起され、この放電セルＰＣは点灯モードに遷移する。尚、走査パルスＳＰが印加されたものの、低電圧の画素データパルスＤＰが印加された放電セルＰＣ内では上述した如き書込アドレス放電は生起されず、放電セルＰＣはその直前までの状態、つまり消灯モードの状態を維持する。

ここで、例えば図１１に示す如き選択書込アドレス行程Ｗ_Wの前半部（Ｗ_ODD）において、[0,1,0,0,1]なるビット系列を有する画素駆動データＧＤによれば、その論理レベル１のビットに対応した放電セルＰＣ_3,1及びＰＣ_9,1各々で書込アドレス放電が生起されることになる。この際、放電セルＰＣ_3,1及びＰＣ_9,1各々での書込アドレス放電の確率を高めるべく、これら放電セルＰＣ_3,1及びＰＣ_9,1各々の２表示ライン分だけ上に配置されている放電セルＰＣ_1,1及びＰＣ_7,1各々を強制的に書込アドレス放電させる。すなわち、図１１に示す如く、放電セルＰＣ_1,1及びＰＣ_7,1に対応した画素駆動データＧＤの値が消灯モードを示す論理レベル０であっても、これを、点灯モードに設定することを示す論理レベル１に置き換えた画素駆動データＧＧＤに従って駆動を実施するのである。これにより、放電セルＰＣ_3,1及びＰＣ_9,1において書込アドレス放電を生起させる際には、その直前で必ず、２表示ライン分だけ真上に位置する放電セルＰＣ_1,1及びＰＣ_8,1でも書込アドレス放電が生起されることになる。よって、画素駆動データＧＤに拘わらずに強制的に為された書込アドレス放電の影響により、その直後において放電に必要な量の荷電粒子が確保され、放電セルＰＣ_1,1及びＰＣ_8,1各々で確実に書込アドレス放電が生起されるようになる。

又、前述したように、サスティン放電が生起された放電セルは、この放電によって生成された荷電粒子の影響により、サスティン行程Ｉ後の選択書込アドレス行程Ｗ_Wの段階において放電確率が高い状態にある。この際、サスティン放電によって生成される荷電粒子は時間経過に伴い減少するが、1フィールド表示期間中は、放電に必要な量が確保される。そこで、直前のフィールドでサスティン放電が一切生起されなかった放電セルＰＣに対してのみ、前述した如き強制点灯処理を施すようにしても良い。

図１３は、かかる点に鑑みて為された強制点灯処理回路３の他の内部構成を示す図である。

図１３に示される実施例においては、強制点灯処理回路３は、１Ｈ遅延回路３１〜３４、セレクタ３５〜３７、１Ｖ遅延回路４１及び比較器４２から構成される。

１Ｈ遅延回路３１は、画素駆動データＧＤにおける第１ビット（ＧＤ₁）を１Ｈ期間だけ遅延させたものを遅延第１ビットＧＤＨ₁としてオアゲート３５及びセレクタ３８に供給する。オアゲート３５は、かかる遅延第１ビットＧＤＨ₁と、画素駆動データＧＤにおける第１ビット（ＧＤ₁）との論理和の結果を強制点灯第１ビットＧＰＤ₁としてセレクタ３８に供給する。セレクタ３８は、強制点灯処理を実施させるべき論理レベル１の強制点灯オン信号Ｔ_ON（後述する）が供給された場合には、強制点灯第１ビットＧＰＤ₁及び遅延第１ビットＧＤＨ₁の内からＧＰＤ₁を選択し、これを画素駆動データＧＧＤにおける第１ビット（ＧＧＤ₁）として出力する。一方、論理レベル０の強制点灯オン信号Ｔ_ONが供給された場合には、セレクタ３８は、強制点灯第１ビットＧＰＤ₁及び遅延第１ビットＧＤＨ₁の内からＧＤＨ₁を選択し、これを画素駆動データＧＧＤにおける第１ビット（ＧＧＤ₁）として出力する。

１Ｈ遅延回路３２は、画素駆動データＧＤにおける第２ビット（ＧＤ₂）を１Ｈ期間だけ遅延させたものを遅延第２ビットＧＤＨ₂としてオアゲート３６及びセレクタ３９に供給する。オアゲート３６は、かかる遅延第２ビットＧＤＨ₂と、画素駆動データＧＤにおける第２ビット（ＧＤ₂）との論理和の結果を強制点灯第２ビットＧＰＤ₂としてセレクタ３９に供給する。セレクタ３９は、強制点灯処理を実施させるべき論理レベル１の強制点灯オン信号Ｔ_ONが供給された場合には、強制点灯第２ビットＧＰＤ₂及び遅延第２ビットＧＤＨ₂の内からＧＰＤ₂を選択し、これを画素駆動データＧＧＤにおける第２ビット（ＧＧＤ₂）として出力する。一方、論理レベル０の強制点灯オン信号Ｔ_ONが供給された場合には、セレクタ３９は、強制点灯第２ビットＧＰＤ₂及び遅延第２ビットＧＤＨ₂の内からＧＤＨ₂を選択し、これを画素駆動データＧＧＤにおける第２ビット（ＧＧＤ₂）として出力する。

１Ｈ遅延回路３３は、画素駆動データＧＤにおける第３ビット（ＧＤ₃）を１Ｈ期間だけ遅延させたものを遅延第３ビットＧＤＨ₃としてオアゲート３７及びセレクタ４０に供給する。オアゲート３７は、かかる遅延第３ビットＧＤＨ₃と、画素駆動データＧＤにおける第３ビット（ＧＤ₃）との論理和の結果を強制点灯第３ビットＧＰＤ₃としてセレクタ４０に供給する。セレクタ４０は、強制点灯処理を実施させるべき論理レベル１の強制点灯オン信号Ｔ_ONが供給された場合には、強制点灯第３ビットＧＰＤ₃及び遅延第３ビットＧＤＨ₃の内からＧＰＤ₃を選択し、これを画素駆動データＧＧＤにおける第３ビット（ＧＧＤ₃）として出力する。一方、論理レベル０の強制点灯オン信号Ｔ_ONが供給された場合には、セレクタ４０は、強制点灯第３ビットＧＰＤ₃及び遅延第３ビットＧＤＨ₃の内からＧＤＨ₃を選択し、これを画素駆動データＧＧＤにおける第３ビット（ＧＧＤ₃）として出力する。

１Ｈ遅延回路３４は、画素駆動データＧＤにおける第４ビット（ＧＤ₄）〜第１１ビット（ＧＤ₁₁）を夫々上記１Ｈ期間だけ遅延させたものを、画素駆動データＧＧＤにおける第４ビット（ＧＧＤ₄）〜第１１ビット（ＧＧＤ₁₁）として出力する。

１Ｖ遅延回路４１は、各画素毎の１１ビットの画素駆動データＧＤを１フィールド（又は１フレーム）分の表示期間（以下、１Ｖ期間と称する）だけ、かかる画素駆動データＧＤ（ＧＤ₁〜ＧＤ₁₁）を遅延させたものを１Ｖ遅延画素駆動データＧＶＤとして比較器４２に供給する。比較器４２は、かかる１Ｖ遅延画素駆動データＧＶＤによる１１ビットのビット系列が、図５に示す如き第１階調（黒表示）に対応したビット系列[00000000000]と一致するか否かを判定する。比較器４２は、両者が一致していないと判定された場合には論理レベル０の強制点灯オン信号Ｔ_ONをセレクタ３８〜４０に供給する一方、両者が一致していると判定された場合には、強制点灯処理を実施させるべき論理レベル１の強制点灯オン信号Ｔ_ONをセレクタ３８〜４０に供給する。

すなわち、図１３に示す強制点灯処理回路３によれば、１フィールド前の画素駆動データＧＤが黒表示を表す第１階調に対応したビット系列[00000000000]である場合には、図７に示す構成と同一の構成となる。一方、１フィールド前の画素駆動データＧＤが黒表示を表す第１階調に対応したビット系列[00000000000]以外となる場合には、画素駆動データＧＤが１Ｈ期間だけ遅延されたものがそのまま画素駆動データＧＤＤとなる。ここで、画素駆動データＧＤが黒表示を表すビット系列[00000000000]である場合には、１フィールド（又は１フレーム）表示期間に亘りサスティン放電は一切生起されない。ところが、画素駆動データＧＤがビット系列[00000000000]以外の場合には、少なくともＳＦ１においてサスティン放電が生起され、このサスティン放電によって生成された荷電粒子が時間経過に伴い減少しつつも、1フィールド表示期間に亘り放電に必要な分量が維持される。

そこで、図１３に示す強制点灯処理回路３では、１フィールド前の画素駆動データＧＤが黒表示を表す第１階調に対応したビット系列[00000000000]である場合に限り、画素駆動データＧＤにおける第１〜第３ビットのみに前述した如き強制点灯処理を施すようにしたのである。

尚、図５に示される駆動では、先頭から連続したサブフィールドＳＦ各々で選択書込アドレス放電を生起させることにより、Ｎ個のＳＦを用いて（Ｎ＋１）階調分の中間輝度表示を行うようにしているが、必ずしも連続したＳＦで選択書込アドレス放電を生起させなくても良い。例えば、Ｎ個のＳＦ各々の内で選択書込アドレス放電を生起させるサブフィールドの組み合わせ方により、２^N階調分の中間輝度を表現するようにしても良い。

図１４は、本発明による駆動方法に従ってプラズマディスプレイパネルの駆動を行うプラズマディスプレイ装置の他の概略構成を示す図である。

尚、図１４に示されるプラズマディスプレイ装置のＰＤＰ５０は、図１に示されるＰＤＰ５０と同一構造を有するものである。

図１４において、Ａ／Ｄ変換器１は、入力映像信号を各画素に対応した例えば８ビットの画素データＰＤに変換して、画素駆動データ生成回路２０に供給する。画素駆動データ生成回路２０は、先ず、各画素毎の画素データＰＤ各々に対して誤差拡散処理及びディザ処理からなる多階調化処理を施す。尚、かかる多階調化処理は、前述した如き、画素駆動データ生成回路２において為される処理と同一である。すなわち、画素駆動データ生成回路２０は、画素データＰＤに対して前述した如き多階調化処理を施すことにより、全輝度範囲を図１５に示す如く１５段階に区切ってその輝度レベルを表す４ビットの多階調化画素データＰＤ_Sを得る。そして、画素駆動データ生成回路２０は、かかる多階調化画素データＰＤ_Sを、図１５に示す如きデータ変換テーブルに従って１４ビットの画素駆動データＧＤに変換して強制点灯処理回路３０に供給する。尚、画素駆動データＧＤにおける第１〜第１４ビット各々の論理レベルは、そのビット桁に対応した図１６に示す如きサブフィールドＳＦ１〜ＳＦ１４においてアドレス放電（後述する）を生起させるか否かを示す。すなわち、画素駆動データＧＤの第１ビットは先頭のサブフィールドＳＦ１、第１４ビットは最後尾のサブフィールドＳＦ１４に対応しており、その論理レベルが例えば１である場合にはアドレス放電を生起させる一方、論理レベル０である場合にはそのビット桁に対応したサブフィールドではアドレス放電を生起させない。

強制点灯処理回路３０は、各画素毎の画素駆動データＧＤ各々に対して強制点灯処理（後述する）を施して得られた画素駆動データＧＧＤをメモリ４に供給する。

メモリ４は、上記画素駆動データＧＧＤを順次書き込む。ここで、１画面分、つまり第１行・第１列〜第ｎ行・第ｍ列の各画素に対応した(ｎ×ｍ)個分の画素駆動データＧＧＤ_(1,1)〜ＧＧＤ_(n,m)の書き込みが終了すると、メモリ４は、以下の如き読み出し動作を行う。

先ず、メモリ４は、画素駆動データＧＧＤ_(1,1)〜ＧＧＤ_(n,m)各々の第１ビット目を画素駆動データビットＤＢ_(1,1)〜ＲＤＢ_(n,m)と捉え、これらを後述するサブフィールドＳＦ１において１表示ライン分ずつ読み出してアドレスドライバ５５に供給する。次に、メモリ４は、画素駆動データＧＧＤ_(1,1)〜ＧＧＤ_(n,m)各々の第２ビット目を画素駆動データビットＤＢ_(1,1)〜ＤＢ_(n,m)と捉え、これらを後述するサブフィールドＳＦ２において１表示ライン分ずつ読み出してアドレスドライバ５５に供給する。以下、同様にして、メモリ４は、画素駆動データＧＧＤ_(1,1)〜ＧＧＤ_(n,m)各々の各ビットを同一ビット桁同士にて分離して読み出し、そのビット桁に対応したサブフィールドにおいて、夫々を画素駆動データビットＤＢ_(1,1)〜ＤＢ_(n,m)としてアドレスドライバ５５に供給する。

駆動制御回路５６０は、ＰＤＰ５０を図１６に示す如きサブフィールド法（サブフレーム法）を採用した発光駆動シーケンスに従って駆動させるべき各種制御信号を、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５からなるパネルドライバに供給する。すなわち、駆動制御回路５６０は、図１６に示す如き１フィールド（１フレーム）表示期間内の先頭のサブフィールドＳＦ１では、リセット行程Ｒ、選択書込アドレス行程Ｗ_W及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。又、サブフィールドＳＦ２〜ＳＦ１４各々では、選択消去アドレス行程Ｗ_D及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。

パネルドライバ、すなわち、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５は、駆動制御回路５６０から供給された各種制御信号に応じて、図１７に示す如き各種駆動パルスを生成してＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに供給する。尚、図１７においては、図１６に示されるサブフィールドＳＦ１〜ＳＦ１４の内の、先頭のサブフィールドＳＦ１と、それに続くサブフィールドＳＦ２、並びに最後尾のサブフィールドＳＦ１４での動作のみを抜粋して示すものである。

先ず、サブフィールドＳＦ１のリセット行程Ｒでは、Ｙ電極ドライバ５３が、時間経過に伴う前縁部での電位推移が緩やかな負極性ピーク電位を有するリセットパルスＲＰを発生し、これを全ての行電極Ｙ₁〜Ｙ_nに印加する。更に、リセット行程Ｒでは、Ｘ電極ドライバ５１が、上記リセットパルスＲＰが行電極Ｙに印加されている間に亘り、正極性のピーク電位を有するベースパルスＢＰ⁺を行電極Ｘ₁〜Ｘ_n各々に印加する。これら負極性のリセットパルスＲＰ及び正極性のベースパルスＢＰ⁺の印加に応じて、全ての放電セルＰＣ内の行電極Ｘ及びＹ間において微小なリセット放電が生起される。かかる第２リセット放電により、全放電セルＰＣ内の行電極Ｘ及びＹ各々の近傍に形成されていた壁電荷の大半が消去される。これにより全放電セルＰＣは、行電極Ｘ近傍には微量な負極性の壁電荷、行電極Ｙ近傍には微量な正極性の壁電荷が夫々残留した状態、つまり消灯モードに初期化される。更に、上記リセットパルスＲＰの印加に応じて、全放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても微弱な放電が生起され、列電極Ｄ近傍に形成されていた正極性の壁電荷の一部が消去される。これにより、全放電セルＰＣの列電極Ｄ近傍に残留する壁電荷量が、後述する選択書込アドレス行程Ｗ_Wにおいて正しく選択書込アドレス放電を生起させることが可能な量に調整される。尚、リセットパルスＲＰにおける負極性のピーク電位は、後述する負極性の書込走査パルスＳＰ_Wのピーク電位よりも高い電位、つまり０ボルトに近い電位に設定されている。すなわち、リセットパルスＲＰのピーク電位を書込走査パルスＳＰ_Wのピーク電位よりも低くしてしまうと、行電極Ｙ及び列電極Ｄ間において強い放電が生起され、列電極Ｄ近傍に形成されていた壁電荷が大幅に消去されてしまい、選択書込アドレス行程Ｗ_Wでのアドレス放電が不安定となるからである。

次に、サブフィールドＳＦ１の選択書込アドレス行程Ｗ_Wでは、Ｙ電極ドライバ５３が、図１７に示す如き負極性のピーク電位有するベースパルスＢＰ^-を行電極Ｙ₁〜Ｙ_nに同時に印加しつつ、負極性のピーク電位を有する書込走査パルスＳＰ_Wを行電極Ｙ₁〜Ｙ_n各々に順次択一的に印加して行く。Ｘ電極ドライバ５１は、この間、上記ベースパルスＢＰ⁺を行電極Ｘ₁〜Ｘ_nに印加し続ける。ベースパルスＢＰ⁺及びＢＰ^-によって行電極Ｘ及びＹ間に印加される電圧は、放電セルＰＣの放電開始電圧よりも低い。

更に、この選択書込アドレス行程Ｗ_Wでは、アドレスドライバ５５が、先ず、サブフィールドＳＦ１に対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、放電セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに対してはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各書込走査パルスＳＰ_Wの印加タイミングに同期して列電極Ｄ₁〜Ｄ_mに印加して行く。この際、上記書込走査パルスＳＰ_Wと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には選択書込アドレス放電が生起される。かかる選択書込アドレス放電により、この放電セルＰＣは、その行電極Ｙ近傍に正極性の壁電荷、行電極Ｘ近傍に負極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、点灯モードに設定される。一方、上記書込走査パルスＳＰ_Wと同時に、消灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択書込アドレス放電は生起されず、それ故に行電極Ｘ及びＹ間にでの放電も生じることはない。よって、この放電セルＰＣは、その直前までの状態、すなわち、リセット行程Ｒにおいて初期化された消灯モードの状態を維持する。

次に、サブフィールドＳＦ１のサスティン行程Ｉでは、Ｙ電極ドライバ５３が、正極性のピーク電位を有するサスティンパルスＩＰを１パルス分だけ発生しこれを行電極Ｙ₁〜Ｙ_n各々に同時に印加する。この間、Ｘ電極ドライバ５１は、行電極Ｘ₁〜Ｘ_nを接地電位（０ボルト）の状態に設定し、アドレスドライバ５５は、列電極Ｄ₁〜Ｄ_mを接地電位（０ボルト）の状態に設定する。上記サスティンパルスＩＰの印加に応じて、上述した如き点灯モードに設定されている放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、このサブフィールドＳＦ１の輝度重みに対応した１回分の表示発光が為される。そして、かかるサスティンパルスＩＰの印加後、Ｙ電極ドライバ５３は、図１７に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ₁〜Ｙ_nに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された放電セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、放電セルＰＣ内の壁電荷の量が、次の選択消去アドレス行程Ｗ_Dにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。

サブフィールドＳＦ２〜ＳＦ１４各々の選択消去アドレス行程Ｗ_Oでは、Ｙ電極ドライバ５３が、正極性のピーク電位を有するベースパルスＢＰ⁺を行電極Ｙ₁〜Ｙ_n各々に印加しつつ、図１７に示す如き負極性のピーク電位を有する消去走査パルスＳＰ_Dを行電極Ｙ₁〜Ｙ_n各々に順次択一的に印加して行く。尚、ベースパルスＢＰ⁺の電位は、この選択消去アドレス行程Ｗ_Oの実行期間中に亘り、行電極Ｘ及びＹ間での誤った放電を防止し得る電位に設定されている。又、選択消去アドレス行程Ｗ_Oの実行期間中に亘り、Ｘ電極ドライバ５１は、行電極Ｘ₁〜Ｘ_n各々を接地電位（０ボルト）に設定する。又、この選択消去アドレス行程Ｗ_Dにおいて、アドレスドライバ５５は、先ず、そのサブフィールドＳＦに対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードから消灯モードに遷移させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、放電セルＰＣの現状態を維持させるべき論理レベル０の画素駆動データビットが供給された場合にはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各消去走査パルスＳＰ_Dの印加タイミングに同期して列電極Ｄ₁〜Ｄ_mに印加して行く。この際、上記消去走査パルスＳＰ_Dと同時に、高電圧で正極性の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間に選択消去アドレス放電が生起される。かかる選択消去アドレス放電により、この放電セルＰＣは、その行電極Ｙ及びＸ各々の近傍に正極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、消灯モードに設定される。一方、上記消去走査パルスＳＰ_Dと同時に、低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択消去アドレス放電は生起されない。よって、この放電セルＰＣは、その直前までの状態（点灯モード、消灯モード）を維持する。

次に、サブフィールドＳＦ２〜ＳＦ１４各々のサスティン行程Ｉでは、Ｘ電極ドライバ５１及びＹ電極ドライバ５３が、図１７に示す如く、行電極Ｘ及びＹ交互に、そのサブフィールドの輝度重みに対応した回数（偶数回数）分だけ繰り返し、正極性のピーク電位を有するサスティンパルスＩＰを行電極Ｘ₁〜Ｘ_n及びＹ₁〜Ｙ_n各々に印加する。かかるサスティンパルスＩＰが印加される度に、点灯モードに設定されている放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、そのサブフィールドＳＦの輝度重みに対応した回数分の表示発光が為される。この際、サブフィールドＳＦ２〜ＳＦ１４各々のサスティン行程Ｉにおいて最終に印加されるサスティンパルスＩＰに応じてサスティン放電が生起された放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には正極性の壁電荷が形成される。そして、かかる最終サスティンパルスＩＰの印加後、Ｙ電極ドライバ５３は、図１７に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ₁〜Ｙ_nに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された放電セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、放電セルＰＣ内の壁電荷の量が、次の選択消去アドレス行程Ｗ_Dにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。

以上の如き駆動を、図１５に示す如き１５通りの画素駆動データＧＤに基づいて実行する。かかる駆動によると、図１５に示すように、輝度レベル０を表現する場合（第１階調）を除き、先ず、先頭のサブフィールドＳＦ１において各放電セルＰＣ内で書込アドレス放電が生起され（二重丸にて示す）、この放電セルＰＣは点灯モードに設定される。その後、サブフィールドＳＦ２〜ＳＦ１４各々の内の１のサブフィールドの選択消去アドレス行程Ｗ_Oのみで選択消去アドレス放電が生起され（黒丸にて示す）、その後、放電セルＰＣは消灯モードに設定される。つまり、各放電セルＰＣは、表現すべき中間輝度に対応した分だけ連続したサブフィールド各々で点灯モードに設定され、これらサブフィールドの各々に割り当てられている回数分だけサスティン放電に伴う発光を繰り返し生起する（白丸にて示す）。この際、１フィールド（又は１フレーム）表示期間内において生起されたサスティン放電の総数に対応した輝度が視覚される。よって、図１５に示す如き第１〜第１５階調駆動による１５種類の発光パターンによれば、白丸にて示すサブフィールド各々で生起されたサスティン放電の合計回数に対応した１５階調分の中間輝度が表現される。

又、図１５〜図１７に示す駆動では、先頭サブフィールドＳＦ１にて、先ず全放電セルＰＣをリセット放電させることにより消灯モードに初期化し、黒表示（第１階調）を実施する場合を除き、各放電セルＰＣに対して書込アドレス放電（二重丸にて示す）を生起させてこれを点灯モードに遷移させるようにしている。よって、かかる駆動によって黒表示を行う場合、１フィールド表示期間を通して生起される放電は、先頭サブフィールドＳＦ１でのリセット放電だけとなる。従って、全放電セルをリセット放電させて点灯モードの状態に初期化してから、これを消灯モード状態に遷移させるべき選択消去アドレス放電を生起させる駆動を採用する場合に比して、１フィールド表示期間内で生起される放電回数が少なくなる。これにより、暗い画像を表示する際のコントラスト、いわゆる暗コントラストを向上させることが可能となる。

更に、図１４に示されるプラズマディスプレイ装置では、強制点灯処理回路３０による以下の如き強制点灯処理により、サブフィールドＳＦ１での書込アドレス放電の確率が高められる。

図１８は、強制点灯処理回路３０の内部構成の一例を示す図である。

図１８に示す如く、強制点灯処理回路３０は、１Ｈ遅延回路３１１、３４１及びオアゲート３５０から構成される。

１Ｈ遅延回路３１１は、画素駆動データ生成回路２０から供給された画素駆動データＧＤにおける第１ビット（ＧＤ₁）を、１表示ライン分（ｍ個）の画素駆動データＧＤが供給されるのに費やされる期間（以下、１Ｈ期間と称する）だけ遅延させたものを遅延第１ビットＧＤＨ₁としてオアゲート３５０に供給する。オアゲート３５０は、かかる遅延第１ビットＧＤＨ₁と、画素駆動データＧＤにおける第１ビット（ＧＤ₁）との論理和の結果を、画素駆動データＧＧＤにおける第１ビット（ＧＧＤ₁）として出力する。１Ｈ遅延回路３４１は、画素駆動データＧＤにおける第２ビット（ＧＤ₂）〜第１４ビット（ＧＤ₁₄）を夫々上記１Ｈ期間だけ遅延させたものを、画素駆動データＧＧＤにおける第２ビット（ＧＧＤ₂）〜第１４ビット（ＧＧＤ₁₄）として出力する。

すなわち、強制点灯処理回路３０は、画素駆動データＧＤにおける第１ビット〜第１４ビットの内、選択消去アドレス行程Ｗ_Dを夫々含むサブフィールドＳＦ２〜ＳＦ１４に対応した第２〜第１４ビットに対しては、各ビット毎の論理レベルをそのまま画素駆動データＧＧＤの第２ビット〜第１４ビットとする。

一方、選択書込アドレス行程Ｗ_Wを含むサブフィールドＳＦ１に対応した第１ビットに対しては、強制点灯処理回路３０は、１Ｈ期間後に供給されることになるビットとの論理和を求め、その結果を画素駆動データＧＧＤの第１ビットとする。すなわち、画素駆動データＧＤ中の第１ビットに対しては、各放電セルに対応した画素駆動データＧＤ毎に、その放電セルの下側に隣接する放電セルに対応した画素駆動データＧＤの第１ビットとの論理和を各ビット桁毎に求めるのである。

例えば、画面内の第１行・第１列の放電セルＰＣ_1,1に対応した画素駆動データＧＤの第１ビットが論理レベル０であるときに、その下側に隣接する第２行・第１列の放電セルＰＣ_2,1に対応した画素駆動データＧＤの第１ビットが論理レベル１である場合には、この放電セルＰＣ_1,1に対応した画素駆動データＧＧＤの第１ビットとして、両者の論理和である論理レベル１が得られる。又、第２行・第１列の放電セルＰＣ_2,1に対応した画素駆動データＧＤの第１ビットが論理レベル１であるときに、その下側に隣接する第３行・第１列の放電セルＰＣ_3,1に対応した画素駆動データＧＤの第１ビットが論理レベル１である場合には、この放電セルＰＣ_2,1に対応した画素駆動データＧＧＤの第１ビットとして、両者の論理和である論理レベル１が得られる。又、第３行・第１列の放電セルＰＣ_3,1に対応した画素駆動データＧＤの第１ビットが論理レベル０であるときに、その下側に隣接する第４行・第１列の放電セルＰＣ_4,1に対応した画素駆動データＧＤの第１ビットが論理レベル０である場合には、この放電セルＰＣ_3,1に対応した画素駆動データＧＧＤの第１ビットとして、両者の論理和である論理レベル０が得られる。

すなわち、強制点灯処理回路３０は、画素駆動データＧＤ中の第１ビットに対しては、例えその論理レベルが消灯モードを表す０であっても、下側に隣接する放電セルに対応した画素駆動データＧＤの第１ビットが論理レベル１である場合には、これを強制的に点灯モードを表す論理レベル１に置換すべき強制点灯処理を施すのである。

ここで、画素駆動データＧＧＤにおける第１ビットが論理レベル１である場合には、サブフィールドＳＦ１の選択書込アドレス行程Ｗ_Wにおいて、放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間で書込アドレス放電が生起され、この放電セルＰＣが点灯モードに設定される。

以下に、かかる動作について図１９に示される一例を用いて説明する。

尚、図１９は、ＰＤＰ５０中から列電極Ｄ₁及び行電極Ｙ₁〜Ｙ₉を抜粋して、サブフィールドＳＦ１の選択書込アドレス行程Ｗ_Wで為される放電セルＰＣ_1,1〜ＰＣ_9,1各々での駆動動作を表す図である。

先ず、放電セルＰＣ_1,1〜ＰＣ_9,1各々に対応した画素駆動データＧＤ各々の第１ビットが[0,1,0,0,0,1,0,1,1]なるビット系列となる場合、強制点灯処理回路３０は、かかるビット系列に対して前述した如き強制点灯処理を施すことにより[1,1,0,0,1,1,1,1,1]なる第１ビットのビット系列を有する画素駆動データＧＧＤを得る。アドレスドライバ５５は、画素駆動データＧＧＤによる上記ビット系列中における各ビット毎に、そのビットが論理レベル１である場合には正極性の高電圧、論理レベル０である場合には低電圧（０ボルト）の画素データパルスＤＰを、図１９に示す如く順次、列電極Ｄ₁に印加する。この間、図１９に示す如く各ビット毎に印加された画素データパルスＤＰ各々に同期させて、Ｙ電極ドライバ５３は、負極性の走査パルスＳＰを行電極Ｙ₁からＹ₉へと順次択一的に印加する。この際、走査パルスＳＰが印加されると共に、正極性の高電圧の画素データパルスＤＰが同時に印加された放電セルＰＣ内の列電極Ｄ₁及び行電極Ｙ間において書込アドレス放電が生起され、この放電セルＰＣは点灯モードに遷移する。尚、走査パルスＳＰが印加されたものの、低電圧の画素データパルスＤＰが印加された放電セルＰＣ内では上述した如き書込アドレス放電は生起されず、放電セルＰＣはその直前までの状態、つまり消灯モードの状態を維持する。

ここで、[0,1,0,0,0,1,0,1,1]なるビット系列を有する画素駆動データＧＤによれば、図１９に示す如き論理レベル１のビットに対応した放電セルＰＣ_2,1、ＰＣ_6,1、ＰＣ_8,1及びＰＣ_9,1各々で書込アドレス放電が生起されることになる。この際、放電セルＰＣの放電空間内では、各種の放電が生起される度に荷電粒子が生成されるが、放電が停止すると時間経過に伴いその量が徐々に減少して行き、放電確率が低下して行く。例えば、図１９に示す如き画素駆動データＧＤに従って放電セルを駆動すると、放電セルＰＣ_9,1では、書込アドレス放電を生起させる直前に、真上に隣接する放電セルＰＣ_8,1において書込アドレス放電が生起されることになるので、この放電によって発生した荷電粒子が放電セルＰＣ_9,1に拡散し、放電に必要な量の荷電粒子が確保される。この荷電粒子によって、放電セルＰＣ_9,1では、放電の発生確率が大幅に上昇するため、確実に書込みアドレス放電を生起させることが可能となる。ところが、画素駆動データＧＤに従って放電セルを駆動すると、放電セルＰＣ_2,1（又はＰＣ_6,1、ＰＣ_9,1）では、この書込アドレス放電を生起させる直前の段階で真上に隣接する放電セルＰＣ_1,1（又はＰＣ_5,1、ＰＣ_7,1）において書込アドレス放電が生起されないので、荷電粒子の密度が低い。よって、放電セルＰＣ_2,1（又はＰＣ_6,1、ＰＣ_9,1）では、上述した如き放電セルＰＣ_9,1の場合に比して、書込アドレス放電が生起される確率が低下してしまう。

そこで、画素駆動データＧＤによって書込アドレス放電を生起させることになる放電セル（ＰＣ_2,1、ＰＣ_6,1、ＰＣ_8,1、ＰＣ_9,1）の真上に隣接する放電セル（ＰＣ_1,1、ＰＣ_5,1、ＰＣ_7,1、ＰＣ_8,1）に対しては、画素駆動データＧＤに拘わらず、強制的に書込アドレス放電させる。すなわち、図１９に示すように、放電セルＰＣ_1,1、ＰＣ_5,1、ＰＣ_7,1に対応した画素駆動データＧＤの値が消灯モードを示す論理レベル０であっても、これを、点灯モードを示す論理レベル１に置き換えた画素駆動データＧＧＤに従って駆動を実施するのである。これにより、放電セルＰＣ_2,1、ＰＣ_6,1、ＰＣ_8,1、及びＰＣ_9,1において書込アドレス放電を生起させる場合には、その直前で必ず、真上に隣接する放電セルＰＣ_1,1、ＰＣ_5,1、ＰＣ_7,1、ＰＣ_8,1でも強制的に書込アドレス放電が生起されることになる。よって、放電セルＰＣ_2,1、ＰＣ_6,1及びＰＣ_8,1各々に対する書込アドレス放電の直前の段階において、上述した如く強制的に生起された放電（書込アドレス放電）により、書込アドレス放電を確実に生起させ得る量の荷電粒子が確保され、これらＰＣ_2,1、ＰＣ_6,1及びＰＣ_8,1各々での放電確率が高まる。尚、強制的に書込アドレス放電の対象とされた放電セルで放電が生起されない場合があるが、このような場合でも、かかる放電を生起させるべく印加された電圧によって、本来、書込アドレス放電を生起させるべき放電セルの放電確率は高まる。

これにより、選択書込アドレス行程Ｗ_Wの直前のリセット放電によって生成させるべき荷電粒子の量は比較的少量で済むので、リセット放電を微弱化、或いは省略することにより暗コントラスト向上を図ることが可能となる。

従って、上記強制点灯処理によれば、書込アドレス放電の放電確率を低下させることなく、暗コントラストを向上させることができるようになる。

本発明による駆動方法に従ってプラズマディスプレイパネルの駆動を行うプラズマディスプレイ装置の概略構成を示す図である。 表示面側から眺めたＰＤＰ５０の内部構造を模式的に示す正面図である。 図２に示されるＶ−Ｖ線上での断面を示す図である。 図２に示されるＷ−Ｗ線上での断面を示す図である。 図１に示されるプラズマディスプレイ装置における各階調毎の発光パターンの一例を示す図である。 図１に示されるプラズマディスプレイ装置において採用される発光駆動シーケンスの一例を示す図である。 強制点灯処理回路３の内部構成の一例を示す図である。 第１列に配置されている放電セルＰＣ_1,1〜ＰＣ_9,1各々に対応した画素駆動データＧＤにおける第１ビットと、強制点灯処理後の画素駆動データＧＧＤにおける第１ビットの一例を示す図である。 サブフィールドＳＦ１〜ＳＦ３各々の選択書込アドレス行程Ｗ_Wでの強制点灯処理による動作の一例を示す図である。 強制点灯処理による他の駆動パターンを表す図である。 偶数表示ラインに属する放電セルと、奇数表示ラインに属する放電セルとで書込アドレス動作を時間的に分散させて実施した場合での強制点灯処理動作の一例を示す図である。 図１１に示される強制点灯処理を実施する為の強制点灯処理回路３の内部構成を示す図である。 直前の１フィールド表示期間内において一切、サスティン放電が為されなかった場合に限り強制点灯処理を実施する場合に採用される強制点灯処理回路３の内部構成を示す図である。 図１に示されるプラズマディスプレイ装置とは異なる駆動方法に従ってプラズマディスプレイパネルの駆動を行うプラズマディスプレイ装置の他の構成を示す図である。 図１４に示されるプラズマディスプレイ装置における各階調毎の発光パターンの一例を示す図である。 図１４に示されるプラズマディスプレイ装置において採用される発光駆動シーケンスの一例を示す図である。 図１６に示される発光駆動シーケンスに従ってＰＤＰ５０に印加される各種駆動パルスを示す図である。 強制点灯処理回路３０の内部構成を示す図である。 サブフィールドＳＦ１の選択書込アドレス行程Ｗ_Wでの強制点灯処理による動作の一例を示す図である。

符号の簡単な説明

２ 画素駆動データ生成回路
３ 強制点灯処理回路
５０ ＰＤＰ
５１ Ｘ電極ドライバ
５３ Ｙ電極ドライバ
５５ アドレスドライバ
５６ 駆動制御回路

Claims (8)

1. 複数の表示ライン各々に各画素を担う複数の放電セルが配列されたプラズマディスプレイパネルを、入力映像信号の各フィールドを構成する複数のサブフィールド毎に駆動して階調表示を行うプラズマディスプレイパネルの駆動方法であって、
   前記サブフィールド各々は、前記入力映像信号に基づき前記放電セル各々をアドレス放電させるか否かを示す画素駆動データを生成し、前記表示ライン各々を１表示ライン分ずつ順次アドレス対象としつつ当該アドレス対象となった表示ラインに属する放電セル各々を前記画素駆動データに応じて選択的にアドレス放電させることにより点灯モード及び消灯モードの内の一方の状態に設定するアドレス行程と、
   前記点灯モードに設定されている放電セルのみを前記サブフィールドの輝度重みに対応した回数に亘り繰り返しサスティン放電させるサスティン行程と、を含み、
   前記サブフィールド各々の内の所定サブフィールドの前記アドレス行程では、前記画素駆動データに従ってアドレス放電されるべき少なくとも１の放電セルが属する表示ラインの直前で前記アドレス対象となる表示ラインに属する放電セルの内で、前記１の放電セルに隣接した位置に配置されている放電セルを強制的にアドレス放電させることを特徴とするプラズマディスプレイパネルの駆動方法。
2. 前記所定サブフィールドの前記アドレス行程では、前記１の放電セルの上側に隣接して配置されている放電セルを強制的にアドレス放電させることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
3. 前記所定サブフィールドの前記アドレス行程では、前記１の放電セルの２表示ライン分だけ上に隣接して配置されている放電セルを強制的にアドレス放電させることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
4. 前記所定サブフィールドの前記アドレス行程では、前記１の放電セルが属する表示ラインの直前で前記アドレス対象となる表示ラインに属する放電セルの内で、直前のフィールドにおいて前記サスティン放電が一切生起されなかった放電セルのみを対象として強制的にアドレス放電を生起させることを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
5. 前記アドレス行程では、前記放電セル各々を前記画素駆動データに応じて選択的にアドレス放電させることにより当該放電セルを前記点灯モードの状態に設定し、
   前記所定サブフィールドの前記アドレス行程では、前記１の放電セルが属する表示ラインの直前で前記アドレス対象となる表示ラインに属する放電セルの内で前記１の放電セルに隣接した位置に配置されている放電セルを、この放電セルに対応した前記画素駆動データに拘わらずに強制的にアドレス放電させることにより前記点灯モードの状態に設定することを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
6. 前記所定のサブフィールドは、１フィールド期間内における先頭のサブフィールド又は前記先頭のサブフィールドから連続して配置された少なくとも２つのサブフィールドであることを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
7. 前記先頭のサブフィールドは前記サブフィールド各々の内で最も輝度重みが小であり、
   前記先頭のサブフィールド又は前記２つのサブフィールド各々の前記アドレス行程では、前記放電セルに対して書込アドレス放電を生起させることにより前記放電セルを前記点灯モードの状態に設定することを特徴とする請求項６に記載のプラズマディスプレイパネルの駆動方法。
8. 前記入力映像信号に基づく輝度レベルに対応したサブフィールドの数だけ前記先頭のサブフィールドから連続したサブフィールド各々のサスティン行程において前記サスティン放電を生起させることを特徴とする請求項１乃至７のいずれか１に記載のプラズマディスプレイパネルの駆動方法。

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