JP2009021345A - Power semiconductor module - Google Patents
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Abstract
Description
本発明は、パワー半導体モジュールに係り、パワー半導体素子のコレクタ−エミッタ(ドレイン−ソース)間電流の流れる主電極端子と、配線回路基板(制御信号部分)とが近接して搭載されたパワー半導体モジュールに関するものである。 The present invention relates to a power semiconductor module, and a power semiconductor module in which a main electrode terminal through which a collector-emitter (drain-source) current of a power semiconductor element flows and a printed circuit board (control signal portion) are mounted in close proximity. It is about.
パワー半導体モジュールは、例えばモーターなどの負荷を制御するために用いられるものが知られている。このようなパワー半導体モジュールは、複数のパワー半導体素子を含む「主回路部」と、それらパワー半導体素子を制御するための配線パターン等を含む「配線回路部」とを備える。パワー半導体素子としては絶縁ゲート型バイポーラトランジスタであるIGBT(Insulated Gate Bipolar Transistor)を用いる事が一般的である。また、配線回路部は、IGBTのコレクタ−エミッタ間電流が流れる主電極端子と、パワー半導体素子の動作を制御するために設けられた配線回路基板とを備える。 As the power semiconductor module, one used for controlling a load such as a motor is known. Such a power semiconductor module includes a “main circuit portion” including a plurality of power semiconductor elements and a “wiring circuit portion” including a wiring pattern for controlling the power semiconductor elements. As the power semiconductor element, it is common to use an insulated gate bipolar transistor (IGBT) which is an insulated gate bipolar transistor. The wiring circuit section includes a main electrode terminal through which a collector-emitter current of the IGBT flows, and a wiring circuit board provided for controlling the operation of the power semiconductor element.
特許文献1に開示されるパワー半導体モジュールは、以下のような構成を有している。すなわち、配線回路基板における配線パターンの内、制御回路の動作(制御信号)に大きな影響を与える入力信号を伝達するパターンを、電源電位を保持する配線パターンによって覆う構成としている。このような構成としておく事で、前述の制御回路の動作に大きな影響を与える入力信号を伝達するパターンは、主電極等からの電磁界の影響を受けづらくなる。このため、特許文献1に開示されるパワー半導体モジュールは主電極等と配線回路基板との電磁結合に起因する電力損失又は、制御回路の動作に大きな影響を与える入力信号を伝達するパターンに過大な電圧がかかる事を抑制できる。 The power semiconductor module disclosed in Patent Document 1 has the following configuration. That is, of the wiring patterns on the printed circuit board, a pattern that transmits an input signal that greatly affects the operation (control signal) of the control circuit is covered with the wiring pattern that holds the power supply potential. By adopting such a configuration, a pattern for transmitting an input signal that greatly affects the operation of the control circuit described above is less likely to be affected by an electromagnetic field from the main electrode or the like. For this reason, the power semiconductor module disclosed in Patent Document 1 is excessive in a pattern for transmitting power loss due to electromagnetic coupling between the main electrode and the printed circuit board or an input signal that greatly affects the operation of the control circuit. The voltage can be suppressed.
前述した通り、従来技術である特許文献1に記載されるパワー半導体モジュールの配線回路基板は、主電極等からの電磁界の影響の抑制に優れる。しかしながらパワー半導体モジュールは、大電力を扱うため、さらなる省電力化のために低電力損失化する事や、より電気的ダメージに強いモジュールを得るための高破壊耐量化が求められている。そして特許文献1に記載の構成だけでは上述のような要求を満たせないという問題があった。 As described above, the printed circuit board of the power semiconductor module described in Patent Document 1 which is the prior art is excellent in suppressing the influence of the electromagnetic field from the main electrode and the like. However, since the power semiconductor module handles a large amount of power, there is a demand for a low power loss for further power saving and a high breakdown resistance for obtaining a module that is more resistant to electrical damage. And there existed a problem that the above request | requirements could not be satisfied only by the structure of patent document 1. FIG.
本発明は、上述のような課題を解決するためになされたもので、低電力損失あるいは高破壊耐量を実現したパワー半導体モジュールを提供する事を目的とする。 The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a power semiconductor module that realizes low power loss or high breakdown tolerance.
本発明に係るパワー半導体モジュールは、パワー半導体素子のコレクタ−エミッタ間電流が流れる主電極端子と、パワー半導体素子の電気的な制御を行う、該主電極端子と近接した場所に配置される配線回路基板とを備え、該配線回路基板は、パワー半導体素子のエミッタに接続されるエミッタパターンと、パワー半導体素子のゲートに接続されるゲートパターンとを備える。そして、該ゲートパターンは、該エミッタパターンによりシールドされず該主電極端子の電流の流れる方向と平行方向に伸びる誘導発生用パターンとを有する事を第一の特徴とする。 A power semiconductor module according to the present invention includes a main electrode terminal through which a collector-emitter current of a power semiconductor element flows, and a wiring circuit disposed in the vicinity of the main electrode terminal for performing electrical control of the power semiconductor element. A printed circuit board including an emitter pattern connected to the emitter of the power semiconductor element and a gate pattern connected to the gate of the power semiconductor element. The first feature of the present invention is that the gate pattern has a pattern for induction generation that is not shielded by the emitter pattern and extends in a direction parallel to the direction of current flow of the main electrode terminal.
また、本発明に係るパワー半導体モジュールは、パワー半導体素子のコレクタ−エミッタ間電流が流れる主電極端子と、該主電極端子の一部を取り巻くように配置される主電極用コイルと、パワー半導体素子の電気的な制御を行う配線回路基板とを備える。そして該配線回路基板は、パワー半導体素子のエミッタに接続されたエミッタパターンと、パワー半導体素子のゲートに接続されたゲートパターンとを備え、該主電極用コイルは一端が該エミッタパターンに接続され、他端が該ゲートパターンに接続される事を第二の特徴とする。 The power semiconductor module according to the present invention includes a main electrode terminal through which a collector-emitter current of the power semiconductor element flows, a main electrode coil disposed so as to surround a part of the main electrode terminal, and a power semiconductor element. And a printed circuit board that performs electrical control. The printed circuit board includes an emitter pattern connected to the emitter of the power semiconductor element and a gate pattern connected to the gate of the power semiconductor element, and the main electrode coil has one end connected to the emitter pattern, A second feature is that the other end is connected to the gate pattern.
本発明によりパワー半導体モジュールの電力損失等の特性を向上できる。 According to the present invention, characteristics such as power loss of the power semiconductor module can be improved.
実施の形態1
図1は本実施形態のパワー半導体モジュールを説明するための断面図である。本実施形態のパワー半導体モジュールはベース板10を備える。ベース板10は後述する諸々の部品を搭載するものである。ベース板は例えばCu、AlSiC、Cu-Moなどの材料で形成される。ベース板10の表面にはNiメッキが施されている。そしてベース板10の、後述する絶縁メタライズ基板を搭載すべき面にはレジストが塗布されている。
ベース板10には絶縁メタライズ基板12が搭載される。絶縁メタライズ基板12は、チップなどから電流・電気信号を取り出すために表面に金属の配線を備える。そして本実施形態の絶縁メタライズ基板12は、セラミック基板の両面にAl又はCuなどの配線パターンが装着されている。絶縁メタライズ基板12はパワー半導体モジュールの規模に合わせて複数搭載される事がある。なお、絶縁メタライズ基板12は、エミッタ端子接合部、コレクタ端子接合部、ゲート端子接合部を備えるが、図1では説明の便宜上一体のものとして示している。
Embodiment 1
FIG. 1 is a cross-sectional view for explaining a power semiconductor module of the present embodiment. The power semiconductor module of this embodiment includes a
An insulating
前述した絶縁メタライズ基板12上には、IGBT(Insulated Gate Bipolar Transistor)チップ14と還流ダイオード16がはんだ付けされる。また、IGBTは逆方向に一定以上の電位が印加されると劣化し本来の特性を発揮できなくなる事がある。このような現象は、負荷インダクタンスを通してIGBTを流れる電流を0に変化させる際、負荷インダクタンスに逆起電圧が発生し、電源電圧に上乗された電圧がIGBTに印加される際に発生する。そこでこの現象を防止するために、負荷インダクタンスに発生する逆起電圧を消費するように、還流ダイオードが搭載され、逆側アームの過電圧破壊を防止している。さらに、IGBTチップ14、還流ダイオード16、絶縁メタライズ基板12間の配線を行うために、所定の部分を接続するアルミワイア18が形成されている。
An IGBT (Insulated Gate Bipolar Transistor)
さらに、本実施形態のパワー半導体モジュールは主電極端子20を備える。主電極端子20はIGBTのコレクタ−エミッタ間電流(以後、「主電流」と称する)が流れる。主電極端子20は表面がNiメッキされたCu薄板などで形成される。主電極端子20は、一端が外部の回路と接続され、他端が絶縁メタライズ基板12の所定の配線パターンと接続される。
Furthermore, the power semiconductor module of this embodiment includes a
さらに、本実施形態のパワー半導体モジュールは配線回路基板22を備える。配線回路基板22は、IGBTチップ14のゲートにおける電気的な制御を行うための信号が伝送されるゲートパターンが形成されたゲートパターン層を備える。配線回路基板22は、さらに、IGBTチップ14のエミッタにおける電気的な制御を行うための信号を伝送すると共に、シールドとしての機能を有するエミッタパターンが形成されたエミッタパターン層と、IGBTチップ14および還流ダイオードに印加される電圧をモニターするためのコレクタパターンが形成されたコレクタパターン層をそれぞれ備え、多層プリント基板によって構成されている。そして、各層におけるゲートパターン、コレクタパターン、エミッタパターンはそれぞれ接続端子等により絶縁メタライズ基板12上の所定のパターンと接合される。
Furthermore, the power semiconductor module of this embodiment includes a printed
上述してきたパワー半導体モジュールの部品はケース7によって覆われる。ケース7はベース板10とネジ及びシリコンゴムを用いて装着されている。
The components of the power semiconductor module described above are covered with a
本発明の特徴を理解するためには配線回路基板22の構成等についての理解が不可欠であるため、以後配線回路基板22について説明する。図2は本実施形態の配線回路基板22をより詳細に表した断面図である。図2に示されるように、配線回路基板22は、ゲートパターン層24とコレクタパターン層26が、エミッタパターン層28及びエミッタパターン層30により挟まれるように配置される構成を備える。換言すれば、エミッタパターン層28、ゲートパターン層24、コレクタパターン層26、エミッタパターン層30はこの順に重なるように配置されている。ここで、エミッタパターン層30はエミッタパターン層28と比較して絶縁メタライズ基板12と近接する場所に、絶縁メタライズ基板12と対向するように配置される。また、エミッタパターン層28及びエミッタパターン層30に形成されるパターンは、その厚さが表皮深さの3倍以上となるように形成されている。ここで、表皮深さとはエミッタパターン28、30に入射した電磁界が1/e(eは自然対数の底)まで減衰するために要するエミッタパターン28、30の厚さの事を指す。
In order to understand the features of the present invention, it is indispensable to understand the configuration and the like of the printed
図3はエミッタパターン層28の平面図である。図3の黒く塗りつぶされた領域(ドットで塗りつぶされた領域、以後同じ)はエミッタパターンが形成されている領域を表す。図4、5、6はそれぞれゲートパターン層24、コレクタパターン層26、エミッタパターン層30の平面図である。そして図4の黒く塗りつぶされた領域はゲートパターンが形成されている部分を表す。図5の黒く塗りつぶされた領域はコレクタパターンが形成されている部分を表す。図6の黒く塗りつぶされた領域はエミッタパターンが形成されている部分を表す。エミッタパターン層28、エミッタパターン層30に形成されるエミッタパターンは基板の大部分に形成される。一方、ゲートパターン層24、コレクタパターン層26に形成されるゲートパターン及びコレクタパターンは、前述のエミッタパターンよりは狭い領域に形成されている。
FIG. 3 is a plan view of the
図4において、ゲートパターン37の一部は誘導発生用パターン34を備える。誘導発生用パターン34はゲートパターン37の誘導発生用パターン34以外の部分と分岐して直線状に形成される。誘導発生用パターン34が形成されるゲートパターン層24上の部分を誘導発生用パターン部32と定義する。誘導発生用パターン部32は破線で示されている。図2に示す通り、エミッタパターン層28、ゲートパターン層24、コレクタパターン層26、エミッタパターン層30は重なるように配置される。そしてそれぞれの基板が重なるように配置された際の、誘導発生用パターン34の直上或いは直下に位置するエミッタパターン層28、コレクタパターン層26、エミッタパターン層30の領域は誘導発生用パターン対応部36である。誘導発生用パターン対応部36は図3、5、6に破線で示されている。図3、5、6から明らかなように、エミッタパターン層28、コレクタパターン層26、エミッタパターン層30のいずれの誘導発生用パターン対応部36においても、パターンが形成されていない。
In FIG. 4, a part of the
図3、4、5、6において四角形と十字が組み合わされた記号が付された部分は、外部電極接続端子挿入孔であり、外部電極と接続された端子が挿入される孔である。ここで、外部電極と接続された端子とは、パワー半導体モジュールへの電気信号の入力などを行うために配置される端子である。一方、円と十字が組み合わされた記号が付された部分は、エミッタパターン層28等と絶縁メタライズ基板12とを接続するための接続端子が挿入される孔(以後、「絶縁メタライズ基板接続端子挿入孔」と称する)である。このように図3、4、5、6に示される各基板はそれぞれのパターンと接続されるべき端子を挿入するべき孔を備えている。ここで、図4に示されるゲートパターン37については、誘導発生用パターン34の一端に外部電極接続端子挿入孔を備える。そしてゲートパターン37の先端に位置する6箇所には、絶縁メタライズ基板接続端子挿入孔を備える。故に、図4で表されるゲートパターン37は、誘導発生用パターン34の一端から信号(電圧)が印加され、絶縁メタライズ基板接続端子挿入孔が備わる前述の6箇所へと信号が伝送される構成となっている。
3, 4, 5, and 6, a portion with a symbol in which a square and a cross are combined is an external electrode connection terminal insertion hole, which is a hole into which a terminal connected to the external electrode is inserted. Here, the terminal connected to the external electrode is a terminal arranged for inputting an electric signal to the power semiconductor module. On the other hand, a portion with a symbol combining a circle and a cross is a hole into which a connection terminal for connecting the
また、図3、4、5、6に示されるように、エミッタパターン層28、ゲートパターン層24、コレクタパターン層26、エミッタパターン層30はそれぞれ主電極端子接続用開口部35を備える。主電極端子接続用開口部35は前述の各基板に3箇所ずつ形成されている開口部である。主電極端子接続用開口部35は主電極端子20がエミッタパターン層28、ゲートパターン層24、コレクタパターン層26、エミッタパターン層30を貫いて配置される事を可能とする開口部分である。
3, 4, 5, and 6, each of the
図7は、上述のような構成を備える配線回路基板が実装された状態のパワー半導体モジュールの正面図である。図7は基本的に図1と同様の構成である。但し、図1において絶縁メタライズ基板12は一体の部品としたが、図7ではより詳細に表現されている。具体的には、図7において絶縁メタライズ基板は、エミッタ端子接合部基板12E、コレクタ端子接合部基板12C、ゲート端子接合部基板12Gを備える。また、エミッタパターン層28、ゲートパターン層24、コレクタパターン層26、エミッタパターン層30における各配線パターンにそれぞれ備わる絶縁メタライズ基板接続端子挿入孔に、電気的な接続を行うため挿入される接続端子40を備える。ここで、接続端子40は絶縁メタライズ基板における接続端子接合部(詳細は後述)と 配線回路基板22の所定位置とを接続する。
FIG. 7 is a front view of the power semiconductor module in a state in which the printed circuit board having the above-described configuration is mounted. FIG. 7 is basically the same configuration as FIG. However, although the insulating
図8と図9は図7の平面図である。図8は説明の便宜上、エミッタパターン層28、30のエミッタパターンを破線で示し、ゲートパターン層24のゲートパターン37を塗りつぶして表示している。ゲートパターンは図8においてゲートパターン37として記載されている。前述した通り、エミッタパターン層28、30の誘導発生用パターン対応部36にはエミッタパターンは形成されていない。さらに、3箇所の主電極端子接続用開口部35にそれぞれ主電極端子20が配置される。主電極端子20はその一部に、誘導発生用パターン34の長手方向と平行に伸びる部分を備える。本実施形態においては、図8に示されるように誘導発生用パターン34に最も近接した主電極端子20の部分が、誘導発生用パターン34の伸びる方向(長手方向)と平行方向をなすように配置されている。前述の誘導発生用パターン34に最も近接した主電極端子20の部分とは、図8において塗りつぶされた方の主電極端子20である。
8 and 9 are plan views of FIG. In FIG. 8, for convenience of explanation, the emitter patterns of the emitter pattern layers 28 and 30 are indicated by broken lines, and the
図9はパワー半導体素子であるIGBTを含む主回路部の平面図である。すなわち図9は、絶縁メタライズ基板のエミッタ端子接合部基板12E、コレクタ端子接合部基板12C、ゲート端子接合部基板12G、IGBTチップ14、還流ダイオード16、アルミワイア18についての図7の平面図である。コレクタ端子接合部基板12C上にはIGBTチップ14と還流ダイオード16が搭載される。アルミワイア18はゲート端子接合部基板12G、IGBTチップ14、還流ダイオード16、エミッタ端子接合部基板12Eの所定の位置を接続する。図9における矩形領域の網掛け部は主電極接合部42であり、円形領域の塗りつぶし部は接続端子接合部41である。主電極接合部42はエミッタ端子接合部基板12E、コレクタ端子接合部基板12Cに、接続端子接合部41はエミッタ端子接合部基板12E、コレクタ端子接合部基板12C、ゲート端子接合部基板12Gのそれぞれに配置されている。接続端子接合部41は、前述した配線回路基板の絶縁メタライズ基板接続端子挿入孔に固定される接続端子40が接合される部分であり、主電極接合部42は主電極端子20が接合される部分である。
FIG. 9 is a plan view of a main circuit portion including an IGBT which is a power semiconductor element. That is, FIG. 9 is a plan view of FIG. 7 showing the emitter
本実施形態のパワー半導体モジュールは、配線回路基板22を介してIGBTのゲート−エミッタ間の電圧等制御を行う。そしてIGBTのコレクタ−エミッタ間電流は主電極端子20を介して負荷などに伝送される。
The power semiconductor module of this embodiment controls the voltage between the gate and the emitter of the IGBT through the printed
一般に、パワー半導体モジュールにおいては、大容量化が進んでいるためIGBTチップの占有面積が増大している。そしてIGBTチップの配線等は密集し、複雑な構造となっている。故に主電流が流れる主回路又は主電極端子等と、配線回路基板を構成する各パターン層のパターンとが電磁結合する事がある。その結果、例えば配線回路基板を構成するゲートパターン層のパターンの入力信号に、意図しない正帰還又は負帰還が発生する事があった。ここで、正帰還とは、IGBTがオフ状態(通電しない状態)からオン状態へ移る等の過渡状態で、制御回路のパターンを流れる電圧、電流の立ち上がりが早くなる事を指す。故に正帰還とは電力の低損失化の効果がある。一方負帰還とは、IGBTがオフ状態(通電しない状態)からオン状態へ移る等の過渡状態で、制御回路のパターンを流れる電圧、電流の立ち上がりを鈍化させる事を指す。故に負帰還とは破壊耐量向上の効果がある。このように、配線回路基板中のパターンに正帰還、負帰還がかかる事自体はパワー半導体モジュールの性能向上に寄与し得るものであるが、それが「意図しない」ものである事が問題となる。そのような問題の一例として、ある配線回路基板中のパターンにおいて、設計上の破壊耐量のマージンが許容値限界に近い場合にまで、上述の正帰還が「意図せず」かかってしまう場合が挙げられる。このような場合は、正帰還がかかる事によって制御回路中に過大な電圧がかかるなどの弊害が起こり、電流アンバランスを生じる。 In general, in power semiconductor modules, the capacity of an IGBT chip is increasing due to an increase in capacity. And the wiring of the IGBT chip is dense and has a complicated structure. Therefore, the main circuit or main electrode terminal through which the main current flows and the pattern of each pattern layer constituting the printed circuit board may be electromagnetically coupled. As a result, for example, an unintended positive feedback or negative feedback may occur in the input signal of the pattern of the gate pattern layer constituting the printed circuit board. Here, the positive feedback means that the rise of the voltage and current flowing through the pattern of the control circuit is accelerated in a transient state such as when the IGBT moves from the off state (state where no current is supplied) to the on state. Therefore, positive feedback has the effect of reducing power loss. Negative feedback, on the other hand, refers to slowing down the rise of voltage and current flowing through the control circuit pattern in a transient state such as when the IGBT moves from an off state (a state where no power is supplied) to an on state. Therefore, negative feedback has the effect of improving breakdown resistance. As described above, the positive feedback and the negative feedback applied to the pattern in the printed circuit board itself can contribute to the improvement of the performance of the power semiconductor module, but it is a problem that it is “unintentional”. . As an example of such a problem, there is a case where the positive feedback described above is “unintentionally” applied to a pattern in a certain printed circuit board until the design breakdown tolerance margin is close to the allowable value limit. It is done. In such a case, the positive feedback causes an adverse effect such as an excessive voltage applied to the control circuit, resulting in current imbalance.
そこで、特許文献1に開示されるパワー半導体モジュールは、制御回路の動作(制御信号)に影響を与える入力信号を伝達するパターンが電源電位を保持する配線パターンによって覆われるように配置されている。これにより前述の制御回路の動作に影響を与える入力信号を伝達するパターンと、主回路等との間の正帰還又は負帰還を抑制している。 Therefore, the power semiconductor module disclosed in Patent Document 1 is arranged such that a pattern that transmits an input signal that affects the operation (control signal) of the control circuit is covered with a wiring pattern that holds a power supply potential. As a result, positive feedback or negative feedback between the pattern for transmitting the input signal that affects the operation of the control circuit and the main circuit or the like is suppressed.
しかしながら、パワー半導体モジュールは、大電力を扱うため、さらなる省電力化のために低電力損失化する事や、より電気的破壊に強いモジュールを得るための高破壊耐量化が求められている。 However, since the power semiconductor module handles a large amount of power, it is required to reduce power loss for further power saving and to have a high breakdown resistance to obtain a module that is more resistant to electrical breakdown.
本実施形態の構成によれば、ゲートパターン層24のゲートパターンの電流と、主回路等の電流との正帰還又は負帰還を活用してパワー半導体モジュールの低電力損失化又は高破壊耐量化ができる。本実施形態のゲートパターン層24のゲートパターン37はその一部に誘導発生用パターン34を備える。ゲートパターン37の誘導発生用パターン34以外の部分は、ゲートパターン層24を挟むように配置されるエミッタパターン層28、エミッタパターン層30のパターンにより覆われている。そのため、ゲートパターン37の誘導発生用パターン34以外の部分は、近接して配置される主電極端子20や主回路等からの電磁界の影響を受けづらい。すなわち、ゲートパターン37の誘導発生用パターン34以外の部分は外部からの電磁界の影響に対してシールドされている。シールドの効果はエミッタパターンがエミッタパターン層28、30の広い部分に形成されており、電位が安定しているために電磁界の影響を受けづらい事に起因する効果である。一方誘導発生用パターン34は、エミッタパターン層28、コレクタパターン層26、エミッタパターン層30の誘導発生用パターン対応部36にパターンがないため、近接して配置される主電極端子20や主回路等と電磁結合しやすい。すなわち、誘導発生用パターン34は配線回路基板22外部からの電磁界の影響に対してシールドされていない。
According to the configuration of the present embodiment, it is possible to reduce the power loss or the high breakdown tolerance of the power semiconductor module by utilizing positive feedback or negative feedback of the current of the gate pattern of the
図10は本実施形態の効果を説明するための、ゲートパターン37、主電極端子20等の斜視図である。ここで、ゲートパターン37については説明の便宜上簡略化している。図10の主電極端子20に電流が流れると、誘導電流により誘導発生用パターンに起電圧が誘起される。ここで、図10の主電極端子20を流れる電流の向きを主電極端子20の矢印方向とすると、誘導発生用パターン34には、前述の起電圧により誘導発生用パターン34中に記載した矢印方向の電流が誘起される。そのため、図10のような構成では、誘導発生用パターン34に誘起された電流が、誘導発生用パターンの一端に備わる外部電極接続端子挿入孔から伝送される電流(以後、ゲート制御電流と称する)に加重されることになる。従って、ゲート電圧、ゲート電流の立ち上がり波形を急峻なものとする事ができる。これは前述の正帰還であり、パワー半導体モジュールの低電力損失化が達せられる。
FIG. 10 is a perspective view of the
図10においては正帰還の例を示したが、主電流の流れる方向が図10の場合と逆方向であれば、負帰還の効果であるパターンの高破壊耐量化が可能である。また、ゲート制御電流が誘導発生用パターンを流れるべき方向と、主電極端子20を流れる電流の方向を一致させるように誘導発生用パターンを配置すれば、ゲートパターンに負帰還の効果を生じさせる電流を誘導させる事ができる。ここで誘導発生用パターンに誘起される電流は、ゲート制御電流の流れる向きと反対方向のためゲート制御電流の立ち上がりを鈍化させる効果がある。故にゲートパターンに過大な電力がかかる事を防止できるため、パワー半導体モジュールの高破壊耐量化が可能である。
Although an example of positive feedback is shown in FIG. 10, if the direction in which the main current flows is opposite to that in FIG. 10, it is possible to achieve a high destruction resistance of the pattern, which is an effect of negative feedback. Further, if the induction generating pattern is arranged so that the direction in which the gate control current should flow through the induction generating pattern coincides with the direction of the current flowing through the
このようにゲートパターンに前述の正帰還の効果を及ぼすか、負帰還の効果を及ぼすかについては誘導発生用パターンの配置次第で任意に規定できる。よって、どちらの効果をゲートパターンに及ぼすかは製造前の設計の段階で検討の上決定すればよく、製品の特徴などに応じて定められるものである。 As described above, whether the gate pattern has the positive feedback effect or the negative feedback effect can be arbitrarily defined depending on the arrangement of the induction generating pattern. Therefore, which effect should be exerted on the gate pattern may be determined after examination at the design stage before manufacturing, and is determined according to the characteristics of the product.
本実施形態においては、図11に示されるように、誘導発生用パターン34は一直線上に一本のパターンで形成され、誘導発生用パターン34が他のゲートパターンと接続される部分で折れ曲がる形状であるが、本発明はこれに限定されない。すなわち、図12に示されるように、誘導発生用パターン60が他のゲートパターンと接続される部分の近傍で2本の直線的なパターンに分岐する形状であっても本発明の効果が得られる。ここで、誘導発生用パターン60が有する2本の直線的なパターンのいずれかの先端には外部電極接続端子挿入孔が配置される。そして、誘導発生用パターン60のようにパターンを分岐させる事でインダクタンスを増加させる事ができる。これにより、誘導発生用パターンに誘起される起電圧を高める事が出来るため、ゲートパターンにより強い正帰還または負帰還を与える事ができる。なお、図12では誘導発生用パターン60は2本の直線的なパターンを備えるが、複数本のパターンを備えても上述の効果が得られる。
In the present embodiment, as shown in FIG. 11, the
本実施形態では誘導発生用パターン34をゲートパターン37のうち最も主電極端子20と近接する場所に配置しているが本発明はこれに限定されない。すなわち誘導発生用パターンは主電極端子20又は主回路と有意な電磁結合を起こす程度に主電極端子20又は主回路と近接して配置されていれば前述の正帰還又は負帰還の効果を得られるから本発明の効果が得られる。
In the present embodiment, the
実施の形態2
本実施形態はゲートパターンにコイルが実装されコイルの終端には抵抗を備えるパワー半導体モジュールに関する。本実施形態の構成は実施形態1の構成に加えて、コイルと抵抗、それらを所定の位置に接続するための配線を備えている。本実施形態のパワー半導体モジュールは前述した以外の点において実施形態1の構成と同様である。なお、本実施形態の構成を説明する図13では、誘導発生用パターン34の先端に配置される外部電極接続端子挿入孔に挿入された接続ピン54を示している。以後、本実施形態の構成が実施形態1の構成と相違する点をより詳細に説明する。
The present embodiment relates to a power semiconductor module in which a coil is mounted on a gate pattern and a resistor is provided at the end of the coil. In addition to the configuration of the first embodiment, the configuration of the present embodiment includes a coil, a resistor, and wiring for connecting them to a predetermined position. The power semiconductor module of the present embodiment is the same as the configuration of the first embodiment in points other than those described above. In FIG. 13 for explaining the configuration of the present embodiment, the connection pins 54 inserted into the external electrode connection terminal insertion holes arranged at the tips of the
図13は本実施形態のパワー半導体モジュールの構成について、コイル周辺の構成を説明するための斜視図である。ゲートパターンに印加すべき電圧は接続ピン54から供給される。接続ピン54は誘導発生用パターン34に設けられた外部電極接続端子挿入孔に接続されている。また、本実施形態では誘導発生用パターン34の一部を取り巻くようにロゴスキーコイル50が配置されている。ロゴスキーコイル50は誘導発生用パターン34上に流れる電流により起電圧を生じる。換言すると、ロゴスキーコイル50は、ロゴスキーコイル50を貫く電流により誘導電流を生じる。そして、ロゴスキーコイル50の一端でプラス電位が誘起される部分は、接続ピン54と接続される。一方ロゴスキーコイル50の他端でマイナス電位が誘起される部分はエミッタパターンと接続される。さらに、このロゴスキーコイル50と並列に抵抗が接続される。このような接続のロゴスキーコイル50を貫く電流Iが流れた時の誘導起電圧eは以下の式で表される。
e=dΦ/dt=M・(dI/dt)=L・(di/dt)+R・i(式1)
式1において、e=誘導起電圧[V]、L=ロゴスキーコイル50の自己インダクタンス[H]、R=抵抗[Ω]、I=ロゴスキーコイル50を貫く電流[A]、M=誘導係数、Φ=鎖交磁束数、i=電流Iによってコイル50に誘導された電流をそれぞれ表す。
FIG. 13 is a perspective view for explaining the configuration around the coil in the configuration of the power semiconductor module of the present embodiment. A voltage to be applied to the gate pattern is supplied from the
e = dΦ / dt = M ・ (dI / dt) = L ・ (di / dt) + R ・ i (Formula 1)
In Equation 1, e = induced electromotive voltage [V], L = self inductance [H] of
図14に、抵抗Rに生じる出力電圧Eと、誘導起電圧eとの関係を表した等価回路を示す。ロゴスキーコイル50のインピーダンスであるωLと抵抗の抵抗値Rとを任意の値に調節する事で、出力電圧Eを所望の値とする事が出来る。ここでωは主電流の立ち上がり(ライズ)時間であるtrに基づいて定められその値はπ/2trである。
FIG. 14 shows an equivalent circuit representing the relationship between the output voltage E generated in the resistor R and the induced electromotive voltage e. The output voltage E can be set to a desired value by adjusting ωL, which is the impedance of the
上述の構成によると、誘導発生用パターンに主電極端子20との電磁結合による誘導電流若しくはゲート制御電流が流れる際に、ロゴスキーコイル50が電流を検出し前述の出力電圧Eを生成する。そして出力電圧Eは例えば接続ピン54を介して誘導発生用パターン34に印加される。故に誘導発生用パターン34の電流とロゴスキーコイル50の電流との間の正帰還の効果が得られるから、ゲートパターンへの通電開始時に通電能力を加速する事ができる。従って本実施形態では、ロゴスキーコイル50と前述した抵抗の効果によりゲートパターンに印加されるべき電圧、電流の立ち上がりが加速されるため、パワー半導体モジュールの低損失電力化が可能である。
According to the above configuration, the
また、本実施形態ではロゴスキーコイル50の一端でプラス電位が誘起される部分は例えば接続ピン54と接続され、マイナス電位が誘起される他端はエミッタパターンと接続される事としたが逆の接続であっても良い。すなわちロゴスキーコイル50の一端でプラス電位が誘起される部分はエミッタパターンと接続され、マイナス電位が誘起される他端は接続ピン54と接続される事としても良い。この場合誘導発生用パターン34の電流とロゴスキーコイル50の電流との間に負帰還の関係があるから、誘導発生用パターン34に過電流が流れるおそれのある時に通電能力を減衰させる等の効果が得られる。すなわちこのような構成によればパワー半導体モジュールの高破壊耐量化が可能である。
In this embodiment, the portion where the positive potential is induced at one end of the
本実施形態ではロゴスキーコイル50と並列に抵抗が接続されているものとしたが本発明はこれに限定されない。すなわち、抵抗が配置されていない構成であってもロゴスキーコイル50による誘導起電圧eによる前述の正帰還又は負帰還が可能であるから本発明の効果は得られる。
In the present embodiment, the resistor is connected in parallel with the
本実施形態のロゴスキーコイル50は誘導発生用パターン34の一部を取り巻くように配置されるが本発明はこれに限定されない。すなわちロゴスキーコイル50は誘導発生用パターン34に限らずゲートパターン37の一部のいずれかの部分を取り巻くように配置されていればロゴスキーコイルに起電圧を生じる事ができるので本発明の効果を得る事ができる。
The
実施の形態3
本実施形態は主電極端子にロゴスキーコイルが実装されロゴスキーコイルの終端には抵抗を備えるパワー半導体モジュールに関する。図15に本実施形態の特徴を説明するための図を示す。図15はゲートパターン37、誘導発生用パターン34、接続ピン54、主電極端子20、主電極端子接続用開口部35、主電極用ロゴスキーコイル52の斜視図である。本実施形態の主電極用ロゴスキーコイル52は主電極端子20を取り巻くように配置されている点において実施形態2と相違する。しかし以下の2点においては実施形態2と同様である。1点目はロゴスキーコイルと並列に抵抗が接続される点である。2点目はロゴスキーコイルの一端でプラス電位が誘起される部分は接続ピン54と接続され、ロゴスキーコイル50の他端でマイナス電位が誘起される部分はエミッタパターンと接続される点である。本実施形態はロゴスキーコイル52とそれに接続される抵抗、配線等を除けば、実施形態2の構成と同様の構成である。
Embodiment 3
The present embodiment relates to a power semiconductor module in which a Rogowski coil is mounted on a main electrode terminal and a resistor is provided at the end of the Rogowski coil. FIG. 15 is a diagram for explaining the features of the present embodiment. FIG. 15 is a perspective view of the
本実施形態の主電極用ロゴスキーコイル52は主電極端子20に流れる電流により起電圧を生じる。そして、この起電圧は前述した抵抗により所望の出力電圧に調整され接続ピン54を介してゲートパターン37に印加される。すなわち前述の起電圧はゲートパターンとエミッタパターンとの電位差に加重される事となる。従って、主電極端子20の電流と主電極用ロゴスキーコイル52の電流とは正帰還する関係にあるから、パワー半導体モジュールの低電力損失化ができる。また、本実施形態のパワー半導体モジュールは、主電極用ロゴスキーコイル52が比較的高い電流である主電流から誘導をうけるため出力感度を高める事が出来るとともに高ノイズ耐量を実現できる。そのためパワー半導体モジュールの更なる小型化が可能である。なおこの場合は正帰還の効果が得られるが、主電極用コイル52の両端の接続を逆にすれば負帰還の効果が得られる事は実施形態2と同様である。また、本実施形態において搭載した抵抗が無くても、主電極用ロゴスキーコイル52による正帰還又は負帰還の効果は得られるから、本発明の効果を失わない。
The main
本実施形態においては、誘導発生用パターン34は必須の構成要件ではない。すなわち、誘導発生用パターン34がなくてもロゴスキーコイル52の一端がゲートパターン、他端がエミッタパターンに接続されている限りにおいては前述の正帰還、又は負帰還の効果が得られる。また誘導発生用パターンがシールドされていても同様に本発明の効果が得られる。
In the present embodiment, the
20 主電極端子
22 配線回路基板
24 ゲートパターン層
28 エミッタパターン層
30 エミッタパターン層
34 誘導発生用パターン
50 ロゴスキーコイル
52 主電極用ロゴスキーコイル
20
Claims (7)
パワー半導体素子の電気的な制御を行う、前記主電極端子と近接した場所に配置される配線回路基板とを備え、
前記配線回路基板は、
パワー半導体素子のエミッタに接続されるエミッタパターンと、
パワー半導体素子のゲートに接続されるゲートパターンとを備え、
前記ゲートパターンは、前記エミッタパターンによりシールドされず前記主電極端子の電流の流れる方向と平行方向に伸びる誘導発生用パターンとを有する事を特徴とするパワー半導体モジュール。 A main electrode terminal through which a collector-emitter current of the power semiconductor element flows;
A wiring circuit board disposed at a location close to the main electrode terminal for performing electrical control of the power semiconductor element,
The wired circuit board is:
An emitter pattern connected to the emitter of the power semiconductor element;
A gate pattern connected to the gate of the power semiconductor element,
The power semiconductor module, wherein the gate pattern has an induction generating pattern that is not shielded by the emitter pattern and extends in a direction parallel to a current flow direction of the main electrode terminal.
前記コイルは一端が前記エミッタパターンに接続され、他端が前記ゲートパターンに接続される事を特徴とする請求項1又は2に記載のパワー半導体モジュール。 Comprising a coil arranged to surround a portion of the gate pattern;
The power semiconductor module according to claim 1, wherein one end of the coil is connected to the emitter pattern and the other end is connected to the gate pattern.
前記主電極用コイルは一端が前記エミッタパターンに接続され、他端が前記ゲートパターンに接続される事を特徴とする請求項1に記載のパワー半導体モジュール。 Comprising a main electrode coil arranged so as to surround a part of the main electrode terminal;
2. The power semiconductor module according to claim 1, wherein one end of the main electrode coil is connected to the emitter pattern and the other end is connected to the gate pattern.
前記主電極端子の一部を取り巻くように配置される主電極用コイルと、
パワー半導体素子の電気的な制御を行う配線回路基板とを備え、
前記配線回路基板は、
パワー半導体素子のエミッタに接続されたエミッタパターンと、
パワー半導体素子のゲートに接続されたゲートパターンとを備え、
前記主電極用コイルは一端が前記エミッタパターンに接続され、他端が前記ゲートパターンに接続される事を特徴とするパワー半導体モジュール。 A main electrode terminal through which a collector-emitter current of the power semiconductor element flows;
A main electrode coil disposed so as to surround a part of the main electrode terminal;
A wiring circuit board that performs electrical control of the power semiconductor element,
The wired circuit board is:
An emitter pattern connected to the emitter of the power semiconductor element;
A gate pattern connected to the gate of the power semiconductor element,
One end of the main electrode coil is connected to the emitter pattern and the other end is connected to the gate pattern.
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