JP2009020684A

JP2009020684A - Terminal equipment

Info

Publication number: JP2009020684A
Application number: JP2007182476A
Authority: JP
Inventors: Yoshinori Wakimoto; 良則脇本
Original assignee: Kawasaki Microelectronics Inc
Current assignee: Kawasaki Microelectronics Inc
Priority date: 2007-07-11
Filing date: 2007-07-11
Publication date: 2009-01-29

Abstract

<P>PROBLEM TO BE SOLVED: To improve the communication performance of a network at low costs without largely changing existing device design. <P>SOLUTION: Terminal equipment to which a portion of a DRAM 20 is assigned as a packet buffer for storing a packet is provided with an SRAM whose reading/writing is more quickly performed than the DRAM, and configured to assign the storage region of the leading section of the packet of the packet buffer to the SRAM. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、パケットの送受信に用いるパケットバッファの内、パケット先頭部分の格納用として高速メモリを使用し、ネットワークの通信性能の向上を図った端末装置に関するものである。 The present invention relates to a terminal device that uses a high-speed memory for storing a packet head portion in a packet buffer used for packet transmission / reception, thereby improving network communication performance.

イーサネットなどのネットワーク通信用の端末装置の多くは、図７に示すように、ＤＭＡコントローラ１１を有するネットワークインターフェース１０が送受信するパケットを、メインメモリとして働くＤＲＡＭ２０との間でＤＭＡ転送を行って、ＣＰＵ３０と受け渡し受けを行う。４０はバスであり、４１はアドレスバス、４２はデータバスである。メインメモリには、コストの安いＤＲＡＭ２０が使われるが、読み書き時のレイテンシが大きい欠点がある。そのため、ＣＰＵ３０のＤＲＡＭ２０上のパケットデータへのアクセスと、ネットワークインターフェース１０のパケットデータへのアクセスとの間にタイムラグが生じ、通信性能を悪化させる。 As shown in FIG. 7, many terminal devices for network communication such as Ethernet perform DMA transfer between a packet transmitted and received by the network interface 10 having the DMA controller 11 and the DRAM 20 serving as a main memory, and the CPU 30. And hand over. Reference numeral 40 is a bus, 41 is an address bus, and 42 is a data bus. As the main memory, a low-cost DRAM 20 is used, but there is a drawback that the latency at the time of reading and writing is large. For this reason, a time lag occurs between the access of the CPU 30 to the packet data on the DRAM 20 and the access to the packet data of the network interface 10 to deteriorate the communication performance.

そこで、レイテンシの小さなＳＲＡＭを併用することによってこの問題を解決する技術が提案されている（例えば、特許文献１参照）。ここでは、パケット長の小さいものはＳＲＡＭ上に、パケット長の長いものはＤＲＡＭにパケットを置くことが行われている。 Thus, a technique for solving this problem by using an SRAM with a low latency has been proposed (see, for example, Patent Document 1). Here, a packet having a small packet length is placed on the SRAM, and a packet having a long packet length is placed on the DRAM.

また、ＴＣＰ／ＩＰに代表される通信プロトコルは階層化されており、パケット受信時には下位の層から上位の層に向かって逐次的に処理が行われる。パケット上で見ると、前から後へ順にパケットの内容が参照され、処理されていくことになる。そこで、パケット全体の受信が終了しなくても、パケットの前から一定長までの受信が終わった段階でＣＰＵに割込みをかけ、処理を開始させることによって通信性能を向上させることも行われている（例えば、特許文献２参照）。
特開２００６−１７４２６５号公報特許第２７６７０８５号公報 A communication protocol represented by TCP / IP is hierarchized, and processing is performed sequentially from a lower layer to an upper layer when receiving a packet. When viewed on the packet, the contents of the packet are referenced and processed in order from the front to the back. Therefore, even if reception of the entire packet does not end, it is possible to improve communication performance by interrupting the CPU and starting processing when reception from the front of the packet to a certain length is completed. (For example, refer to Patent Document 2).
JP 2006-174265 A Japanese Patent No. 2767085

ところが、前者は、長いパケットに対しては従来どおりＤＲＡＭが使われるので、この場合はレイテンシの改善にはならない。また、パケットバッファのアドレス管理方法が従来と変わるため、既存の設計資産、特にソフトウェアを活かすことが難しくなるという問題もある。 However, since the former uses a DRAM for a long packet as usual, in this case, the latency is not improved. Further, since the address management method of the packet buffer is different from the conventional one, there is a problem that it is difficult to make use of existing design assets, particularly software.

後者は、たとえ早期割込みの方法を用いたとしても、パケットデータを置くバッファメモリとしてＤＲＡＭを使うならば、通信性能の向上は限定的である。 In the latter case, even if an early interruption method is used, if DRAM is used as a buffer memory for storing packet data, improvement in communication performance is limited.

本発明の目的は、既存の装置設計を大きく変更することなく、低コストでネットワークの通信性能を向上させることができるようにした端末装置を提供することである。 An object of the present invention is to provide a terminal device capable of improving the communication performance of a network at a low cost without greatly changing an existing device design.

上記目的を達成するために、請求項１にかかる発明の端末装置は、パケットを格納するパケットバッファとして、メインメモリの一部が割り当てられた端末装置において、前記メインメモリよりも読み書きが高速で行われる高速メモリを備え、前記パケットバッファにおける前記パケットの先頭部分の格納領域を、該高速メモリに割り当てたことを特徴とする。
請求項２にかかる発明は、請求項１に記載の端末装置において、前記パケットの先頭部分の格納領域を示す前記メインメモリのアドレスを、前記高速メモリの前記パケットの先頭部分が割り当てられた領域のアドレスに変換するアドレス変換器を備えることを特徴とする。
請求項３にかかる発明は、請求項１又は２に記載の端末装置において、前記パケットの前記先頭部分が割り当てられた前記高速メモリの領域がアクセスされるとき、前記メインメモリの前記パケットの先頭部分の格納領域のアドレス空間を無効にするプライオリティ回路を備えることを特徴とする。
請求項４にかかる発明は、請求項１，２又は３に記載の端末装置において、前記メインメモリとの間で前記パケットの送受信を行うＤＭＡを備え、前記パケットの前記先頭部分の前記高速メモリへのＤＭＡ転送が終了した時点でＣＰＵに対する前記パケット処理開始の割込みが発生するようにしたことを特徴とする。 In order to achieve the above object, a terminal device according to a first aspect of the present invention performs reading and writing at a higher speed than the main memory in a terminal device to which a part of main memory is allocated as a packet buffer for storing packets. The high-speed memory is provided, and the storage area of the head portion of the packet in the packet buffer is allocated to the high-speed memory.
According to a second aspect of the present invention, in the terminal device according to the first aspect, the address of the main memory indicating the storage area of the head portion of the packet is set in the area of the high speed memory to which the head portion of the packet is allocated. An address converter for converting to an address is provided.
The invention according to claim 3 is the terminal device according to claim 1 or 2, wherein when the area of the high-speed memory to which the head portion of the packet is allocated is accessed, the head portion of the packet of the main memory A priority circuit for invalidating the address space of the storage area is provided.
According to a fourth aspect of the present invention, in the terminal device according to the first, second, or third aspect, the terminal device includes a DMA that transmits and receives the packet to and from the main memory, and the high-speed memory at the head portion of the packet When the DMA transfer is completed, the packet processing start interrupt to the CPU is generated.

本発明によれば、メインメモリの一部に割り当てられたパケットバッファのうち、ＴＣＰプロトコルのヘッダ等が含まれるパケットの先頭部分を格納する領域を高速メモリに割り当てるので、既存の装置の設計を大きく変更することなく、低コストでネットワークの通信性能を向上させることができる。すなわち、（１）通常、パケットバッファは多くても十数パケット分あれば十分であるから、必要な高速メモリのサイズは１キロバイト程度とごく僅かで済み、この程度の量であれば、かなり高速なメモリを使用してもコストは低く済む。また、ＬＳＩ上に他の回路と共に集積することも容易である。（２）ＤＲＡＭを使った従来のメインメモリの制御回路に対する変更は小さく、きわめて容易である。（３）パケットバッファのアドレスの扱いに関して、既存のネットワークインターフェースの回路およびソフトウェアを変更する必要はなく、また、メモリの変更によってメインメモリの用途が限定されることはなく、メモリの汎用性は保たれる。（４）パケット先頭部分のＤＭＡ転送の終了により割込みが発生するので、早期処理開始と高速メモリへのパケット先頭部分の高速書込みにより、処理が迅速化される。 According to the present invention, among the packet buffers allocated to a part of the main memory, an area for storing the leading portion of the packet including the TCP protocol header and the like is allocated to the high-speed memory. Without changing, the communication performance of the network can be improved at low cost. That is, (1) Usually, a packet buffer of at least a dozen packets is sufficient, so the size of the required high-speed memory is very small, about 1 kilobyte. The cost is low even if a large memory is used. Also, it can be easily integrated with other circuits on the LSI. (2) The change to the control circuit of the conventional main memory using DRAM is small and very easy. (3) Regarding the handling of the packet buffer address, it is not necessary to change the circuit and software of the existing network interface, and the use of the main memory is not limited by the change of the memory, and the versatility of the memory is maintained. Be drunk. (4) Since an interrupt is generated upon completion of DMA transfer at the beginning of the packet, processing is speeded up by starting early processing and writing the beginning of the packet to the high-speed memory at high speed.

本実施例では、ＤＲＡＭの一部に割り当てられたパケットバッファのうち、パケットの先頭部分を格納する領域をＳＲＡＭに割り当てる。そのＳＲＡＭ部分の長さはＴＣＰプロトコルのヘッダが含まれるように選ぶ。また、ネットワークインターフェースは、パケットの先頭部分の受信が終りＳＲＡＭへのＤＭＡ転送が終了した時点でＣＰＵに対して割込みを発生し、そのパケットについての処理の開始が行われるようにする。 In the present embodiment, an area for storing the head part of the packet is allocated to the SRAM among the packet buffers allocated to a part of the DRAM. The length of the SRAM portion is selected so as to include a TCP protocol header. In addition, the network interface generates an interrupt to the CPU when reception of the head portion of the packet ends and DMA transfer to the SRAM ends, so that processing for the packet is started.

＜実施例＞
図１に本発明の１つの実施例のネットワーク制御用の端末装置の要部の構成を示す。ＤＭＡコントローラを有するネットワークインターフェース１０、メインメモリとして使用されるＤＲＡＭ２０、ＣＰＵ３０、バス４０、アドレスバス４１、データバス４２等は図７で説明したものと同じである。本実施例では、新たに高速メモリとしてＳＲＡＭを備える。６０，７０はメモリに対してイネーブル信号を発生させるアドレスデコーダ、８０は特定のアドレスのときメインメモリ２０を非イネーブルにするプライオリティ回路、９０はＤＲＡＭ２０用のアドレスデータをＳＲＡＭ５０用のアドレスデータに変換するアドレス変換器である。 <Example>
FIG. 1 shows a configuration of a main part of a network control terminal device according to one embodiment of the present invention. The network interface 10 having the DMA controller, the DRAM 20 used as the main memory, the CPU 30, the bus 40, the address bus 41, the data bus 42, and the like are the same as those described with reference to FIG. In this embodiment, an SRAM is newly provided as a high-speed memory. 60 and 70 are address decoders for generating an enable signal for the memory, 80 is a priority circuit for disabling the main memory 20 at a specific address, and 90 is for converting the address data for the DRAM 20 into address data for the SRAM 50. It is an address converter.

本実施例では、図２に示すように、パケットバッファのサイズを２０４８バイトとし、このうち先頭部分の６４バイトをＳＲＡＭ５０に割り当てる。このサイズのパケットバッファであれば、通常、最大フレームサイズが１５００バイト程度であるイーサネットのパケットを十分格納でき、また、一般的なイーサネットのパケットは図３に示すような構成であるため、確認応答など迅速な処理が要求されるＴＣＰのヘッダ部分はＳＲＡＭ５０上に配置されることになる。 In this embodiment, as shown in FIG. 2, the size of the packet buffer is set to 2048 bytes, and the first 64 bytes are allocated to the SRAM 50. A packet buffer of this size can normally store an Ethernet packet having a maximum frame size of about 1500 bytes, and a general Ethernet packet is configured as shown in FIG. A TCP header portion that requires rapid processing such as the above is arranged on the SRAM 50.

受信用と送信用にそれぞれ８個づつのパケットバッファを確保し、図４のメモリマップの位置に配置する。この例では、パケットバッファは合計３２ＫＢ（＝２０４８×１６）であり、ＤＲＡＭ２０のメモリ空間の０ｘ３００００〜０ｘ３７ｆｆｆの領域に割り当てる。なお、この実施例ではアドレス空間は２０ビットである。以上の結果、パケットバッファの領域は、図５に示すように、ＤＲＡＭ２０とＳＲＡＭ５０が混在したメモリ空間で表されることになる。 Eight packet buffers are reserved for reception and transmission, respectively, and are arranged at the position of the memory map in FIG. In this example, the packet buffer has a total of 32 KB (= 2048 × 16), and is allocated to an area of 0x30000 to 0x37fff in the memory space of the DRAM 20. In this embodiment, the address space is 20 bits. As a result, the packet buffer area is represented by a memory space in which DRAM 20 and SRAM 50 are mixed, as shown in FIG.

図１において、アドレスデコーダ６０は、ＤＲＡＭ２０の内の、パケットバッファが割り当てられている０ｘ０００００〜０ｘ３ＦＦＦＦのアドレスのすべての領域を検出する。すなわち、アドレスバス４１のＭＳＢとＭＳＢ−１のアドレス線である[ａ１９，ａ１８]＝[０，０]の一致を検出する。そして、この検出によりＤＲＡＭ２０をイネーブルにする。 In FIG. 1, the address decoder 60 detects all the areas of the addresses 0x00000 to 0x3FFFF to which the packet buffer is allocated in the DRAM 20. That is, the coincidence of [a19, a18] = [0, 0], which is the address line of the MSB of the address bus 41 and the MSB-1, is detected. Then, the DRAM 20 is enabled by this detection.

さらに、この領域の中において、ＳＲＡＭ５０が割り当てられた領域はＳＲＡＭ５０が優先してアクセスされるように、プライオリティ回路８０で制御する。すなわち、アドレスデコーダ７０がこの領域を検出したとき、ＳＲＡＭ５０をイネーブルにするとともに、プライオリティ回路８０によって、ＤＲＡＭ２０を非イネーブルにする。通常のＤＲＡＭ制御回路からの変更点は、このプライオリティ回路８０の追加のみである。なお、ＳＲＡＭ５０に割り当てられた領域と重なった部分のＤＲＡＭ２０の領域は使用されず無駄になるが、そのＤＲＡＭ２０の単位容量あたりのコストは非常に小さいため問題にならない。 Further, in this area, the priority circuit 80 controls the area to which the SRAM 50 is allocated so that the SRAM 50 is preferentially accessed. That is, when the address decoder 70 detects this area, the SRAM 50 is enabled and the DRAM 20 is disabled by the priority circuit 80. The only change from the normal DRAM control circuit is the addition of the priority circuit 80. Note that the area of the DRAM 20 that overlaps with the area allocated to the SRAM 50 is not used and is wasted, but the cost per unit capacity of the DRAM 20 is very small, so there is no problem.

ＳＲＡＭ５０用のアドレスデコーダ７０は、パケットバッファのうちのＳＲＡＭ５０に割り当てられたアドレス領域を検出する。図５に示したように、１６個のパケットバッファでは、ＳＲＡＭは不連続な領域に配置されているが、本実施例では、図６に示すように、アドレスバス４１アドレス線のうち、[ａ１９，ａ１８，ａ１７，ａ１６，ａ１５]＝[０，０，１，１，０]、[ａ１０，ａ９，ａ８，ａ７，ａ６]＝[０，０，０，０，０]の一致を検出すればよい。この検出時に、ＳＲＡＭ５０がイネーブルになるとともに、上記のようにプライオリティ回路８０によって、ＤＲＡＭ２０が非イネーブルになる。 The address decoder 70 for the SRAM 50 detects an address area assigned to the SRAM 50 in the packet buffer. As shown in FIG. 5, in the 16 packet buffers, the SRAM is arranged in a discontinuous area. However, in this embodiment, as shown in FIG. , A18, a17, a16, a15] = [0, 0, 1, 1, 0], [a10, a9, a8, a7, a6] = [0, 0, 0, 0, 0] That's fine. At the time of detection, the SRAM 50 is enabled, and the DRAM 20 is disabled by the priority circuit 80 as described above.

アドレス変換器９０では、不連続な領域をＳＲＡＭ５０上の連続な領域に対応づけるようにアドレスを変換する。本実施例では、図６の下部に示すように、アドレスバス４１のアドレス線の[ａ１４，ａ１３，ａ１２，ａ１１]をＳＲＡＭ５０のアドレス入力[Ａ９，Ａ８，Ａ７，Ａ６]に対応づけ、[ａ５，ａ４，ａ３，ａ２，ａ１，ａ０]をＳＲＡＭ５０のアドレス入力[Ａ５，Ａ４，Ａ３，Ａ２、Ａ１，Ａ０]に対応づける。 The address converter 90 converts addresses so that discontinuous areas are associated with continuous areas on the SRAM 50. In this embodiment, as shown in the lower part of FIG. 6, the address lines [a14, a13, a12, a11] of the address bus 41 are associated with the address inputs [A9, A8, A7, A6] of the SRAM 50, and [a5 , A4, a3, a2, a1, a0] are associated with the address inputs [A5, A4, A3, A2, A1, A0] of the SRAM 50.

以上のようにして、パケットの先頭部分が受信されＤＭＡコントローラ１１によるＤＭＡ転送によりＳＲＡＭ５０に格納されると、ネットワークインターフェース１０によって割込みが発生し、ＣＰＵ３０に通知する。これにより、パケット先頭部分の受信が終了した時点でそのパケットについての処理が開始されるので、ＳＲＡＭ５０への書込みが高速で行われることも加味され、ネットワークの通信性能が向上する。 As described above, when the head portion of the packet is received and stored in the SRAM 50 by the DMA transfer by the DMA controller 11, an interrupt is generated by the network interface 10 to notify the CPU 30. As a result, since the processing for the packet is started when reception of the packet head portion is completed, taking into account that writing to the SRAM 50 is performed at high speed, the communication performance of the network is improved.

なお、本実施例では、ＳＲＡＭを配置するパケットバッファの領域の位置は固定であるが、ソフトウェアによって設定変更可能にすればシステムの柔軟性が増す。 In this embodiment, the position of the area of the packet buffer in which the SRAM is arranged is fixed. However, if the setting can be changed by software, the flexibility of the system increases.

本発明の実施例の端末装置の要部の構成を示すブロック図である。It is a block diagram which shows the structure of the principal part of the terminal device of the Example of this invention. パケットバッファのサイズの説明図である。It is explanatory drawing of the size of a packet buffer. ＴＣＰ／ＩＰパケットの説明図である。It is explanatory drawing of a TCP / IP packet. ワークメモリのメモリ空間の説明図である。It is explanatory drawing of the memory space of work memory. パケットバッファのメモリ空間の説明図である。It is explanatory drawing of the memory space of a packet buffer. ＤＲＡＭのアドレスおよびＳＲＡＭへのアドレス変換の説明図である。It is explanatory drawing of the address conversion to the address of DRAM and SRAM. 従来の端末装置の要部の構成を示すブロック図である。It is a block diagram which shows the structure of the principal part of the conventional terminal device.

符号の説明Explanation of symbols

１０：ネットワークインターフェース、１１：ＤＭＡコントローラ
２０：ＤＲＡＭ
３０：ＣＰＵ
４０：バス、４１：アドレスバス、４２：データバス
５０：ＳＲＡＭ
６０，７０：アドレスデコーダ
８０：プライオリティ回路
９０：アドレス変換器 10: Network interface, 11: DMA controller, 20: DRAM
30: CPU
40: Bus, 41: Address bus, 42: Data bus 50: SRAM
60, 70: Address decoder 80: Priority circuit 90: Address converter

Claims

パケットを格納するパケットバッファとして、メインメモリの一部が割り当てられた端末装置において、
前記メインメモリよりも読み書きが高速で行われる高速メモリを備え、前記パケットバッファにおける前記パケットの先頭部分の格納領域を、該高速メモリに割り当てたことを特徴とする端末装置。 In a terminal device to which a part of main memory is allocated as a packet buffer for storing packets,
A terminal device comprising: a high-speed memory in which reading and writing are performed at a higher speed than the main memory; and a storage area of a head portion of the packet in the packet buffer is allocated to the high-speed memory.

請求項１に記載の端末装置において、
前記パケットの先頭部分の格納領域を示す前記メインメモリのアドレスを、前記高速メモリの前記パケットの先頭部分が割り当てられた領域のアドレスに変換するアドレス変換器を備えることを特徴とする端末装置。 The terminal device according to claim 1,
A terminal apparatus comprising: an address converter that converts an address of the main memory indicating a storage area of a head portion of the packet into an address of an area to which the head portion of the packet is allocated in the high-speed memory.

請求項１又は２に記載の端末装置において、
前記パケットの前記先頭部分が割り当てられた前記高速メモリの領域がアクセスされるとき、前記メインメモリの前記パケットの先頭部分の格納領域のアドレス空間を無効にするプライオリティ回路を備えることを特徴とする端末装置。 The terminal device according to claim 1 or 2,
A terminal comprising: a priority circuit that invalidates an address space of a storage area of the head portion of the packet of the main memory when an area of the high-speed memory to which the head portion of the packet is allocated is accessed apparatus.

請求項１，２又は３に記載の端末装置において、
前記メインメモリとの間で前記パケットの送受信を行うＤＭＡを備え、
前記パケットの前記先頭部分の前記高速メモリへのＤＭＡ転送が終了した時点でＣＰＵに対する前記パケット処理開始の割込みが発生するようにしたことを特徴とする端末装置。 In the terminal device according to claim 1, 2, or 3,
A DMA for transmitting and receiving the packet to and from the main memory;
A terminal device characterized in that an interrupt for the packet processing start to the CPU is generated when the DMA transfer of the head portion of the packet to the high speed memory is completed.