JP4190969B2

JP4190969B2 - Bus arbitration system in bus system and AMBA

Info

Publication number: JP4190969B2
Application number: JP2003271194A
Authority: JP
Inventors: 勇一中武
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2003-07-04
Filing date: 2003-07-04
Publication date: 2008-12-03
Anticipated expiration: 2023-07-04
Also published as: JP2005032019A

Description

この発明は、バスシステム、及びＡＭＢＡを用いたマイクロコンピュータシステムにおけるバス調停システムに係り、詳しくは、固定プライオリティ方式のバス調停方式において、ＣＰＵバーストサイクルよりも優先順位の低いＤＭＡ転送の処理手順を改良した、バスシステム、及びＡＭＢＡにおけるバス調停システムに関する。 This invention relates to a bus arbitration system in a microcomputer system using a bus system, and AMBA, particularly, in the bus arbitration scheme of the fixed priority method, improve the processing procedure of low DMA transfer priority than CPU burst cycles The present invention relates to a bus system and a bus arbitration system in AMBA.

マイクロコンピュータシステムにおけるバス調停方式としては、従来、図４において（ａ）に示す固定プライオリティ方式と、（ｂ）に示すラウンドロビン方式とが一般的に知られている。 Conventionally, as a bus arbitration method in a microcomputer system, a fixed priority method shown in FIG. 4A and a round robin method shown in FIG. 4B are generally known.

図４（ａ）に示す固定プライオリティ方式においては、予め固定的にバス使用優先順位が定められており、複数のバスマスタＡ，Ｂ，Ｃ，Ｄからのバス使用要求が同時に発生した場合には、例えば図示のように、常にＡ＞Ｂ＞Ｃ＞Ｄの順からなる、固定の優先順位に従ってバスの調停が行われる。 In the fixed priority method shown in FIG. 4A, the bus use priority is fixedly fixed in advance, and when bus use requests from a plurality of bus masters A, B, C, and D are generated simultaneously, For example, as shown in the figure, bus arbitration is always performed according to a fixed priority order in the order of A> B> C> D.

また、図４（ｂ）に示すラウンドロビン方式では、例えば現時点でバスを使用していたバスマスタＡに対するバスの優先使用許可が終了すると、バスマスタＡの優先順位を最下位に下げて、前回、第２位の優先順位を持っていたバスマスタＢが、次のバス調停時には、最高位の優先順位を持つというように、優先順位を時系列的に変化させながら、順次、交代させる。従って、この方式では、各バスマスタは、固定した優先順位を持っていない。 Further, in the round robin method shown in FIG. 4B, for example, when the preferential use of the bus to the bus master A currently using the bus is completed, the priority of the bus master A is lowered to the lowest order, The bus master B having the second highest priority is sequentially changed while changing the priority in time series so that it has the highest priority in the next bus arbitration. Therefore, in this method, each bus master does not have a fixed priority.

以下、具体的に従来例に基づいて説明する。まず、従来例１として、特許文献１においては、上述の固定プライオリティ方式とラウンドロビン方式とを組み合わせたようなバス調停方式が開示されている。図４において（ｃ）は、この従来の組み合わせ方式のバス調停方式を、イメージ的に示したものであって、図示のように、各バスマスタの使用頻度を監視して、優先判定変換テーブル１００に基づいてバス調停を行うことによって、通常の固定プライオリティ方式の優先順位の与え方を可変にしたことが示されている。特許文献１によれば、このバス調停方式の場合、図４（ａ）に示す固定プライオリティ方式と、図４（ｂ）に示すラウンドロビン方式のそれぞれの短所を補いあうので、バスの使用効率が向上すると説明されいてる。 Hereinafter, specific description will be given based on a conventional example. First, as Conventional Example 1, Patent Document 1 discloses a bus arbitration method in which the above-described fixed priority method and round robin method are combined. In FIG. 4, (c) conceptually shows the conventional bus arbitration method of the combination method. As shown in the figure, the usage frequency of each bus master is monitored and the priority determination conversion table 100 is displayed. Based on the bus arbitration based on this, it has been shown that the method of assigning priorities in the normal fixed priority method is variable. According to Patent Document 1, in the case of this bus arbitration method, the shortcomings of the fixed priority method shown in FIG. 4A and the round robin method shown in FIG. It is described as improving.

また、従来例２として、特許文献２においては、バーストモードのＤＭＡ（Direct Memory Access）転送中に他の転送要求があった場合には、まず、現状のＤＭＡ処理状態を保持した上で、バスをＣＰＵ（Central Processing Unit ）に開放し、さらにＣＰＵの割り込み調停後、要求された転送サイクルを処理したのち、残りのＤＭＡ転送を再開するというフローが開示されている。 Also, as conventional example 2, in Patent Document 2, when there is another transfer request during a burst mode DMA (Direct Memory Access) transfer, first, the current DMA processing state is held, and then the bus Is opened to a CPU (Central Processing Unit), and after the interrupt arbitration of the CPU, the requested transfer cycle is processed, and then the remaining DMA transfer is resumed.

また、従来例３として、特許文献３においては、マイクロコンピュータシステムにおいて、命令キャッシュに優先処理領域のアドレスタグ情報を持たせ、予め内部レジスタ等に設定された優先領域のアドレスが命令キャッシュ内に取り込まれたアドレスと一致した場合には、ＤＭＡバースト転送中でも、ＣＰＵが割り込み処理を行えるようにすることが開示されている。 Also, as Conventional Example 3, in Patent Document 3, in the microcomputer system, the instruction cache is provided with the address tag information of the priority processing area, and the address of the priority area previously set in the internal register or the like is taken into the instruction cache. It is disclosed that the CPU can perform an interrupt process even during a DMA burst transfer when the address matches.

さらに、従来例４として、特許文献４においては、ＡＲＭ（Advanced RISC Machines）社のＡＭＢＡ（Advanced Micro-controller Bus Architecture system ）仕様を拡張した構成でのバス調停手段が開示されている。このバス調停手段においては、ＡＭＢＡ仕様の通常の高機能バスであるＡＨＢバスと、ＡＨＢバスとは別個のバス（ＨＴＢバス）を設け、それぞれのバスに対して独立したバス調停回路を備えることによって、ＡＭＢＡ標準仕様よりもＡＨＢバスの使用効率が向上すると説明されている。 Furthermore, as Conventional Example 4, Patent Document 4 discloses a bus arbitration means in a configuration in which an AMBA (Advanced Micro-controller Bus Architecture system) specification of ARM (Advanced RISC Machines) is expanded. In this bus arbitration means, an AHB bus, which is a normal high function bus of AMBA specifications, and a bus (HTB bus) that is separate from the AHB bus are provided, and an independent bus arbitration circuit is provided for each bus. It is described that the usage efficiency of the AHB bus is improved as compared with the AMBA standard specification.

最後に、従来例５として、本発明の基となった従来技術における、バスシステムの構成を説明する。このバスシステムにおいては、ＡＨＢバスの他に、メモリバスと称する固有の低速バスを有し、バス調停手法としては、優先順位が「ＣＰＵ＞ＤＭＡＣ（ＤＭＡ Controller ）＞その他のバスマスタ」の関係を有する、固有プライオリティ方式を仕様として採用していた。また、データ転送の核となるブロックとして、ＡＨＢバスとメモリバスとを接続するブリッジ回路を設けて、これから単一の転送完了信号（ＨＲＥＡＤＹ）を、ＣＰＵと、他のバスマスタに供給するという構成をとっていた。 Finally, as conventional example 5, the configuration of the bus system in the prior art on which the present invention is based will be described. In this bus system, in addition to the AHB bus, there is an inherent low-speed bus called a memory bus. As a bus arbitration method, the priority order is “CPU> DMAC (DMA Controller)> other bus master”. The unique priority method was adopted as a specification. In addition, a bridge circuit that connects the AHB bus and the memory bus is provided as a core of data transfer, and a single transfer completion signal (HREADY) is supplied to the CPU and other bus masters. I was taking it.

特開平８−１２９５２４号公報JP-A-8-129524 特開平４−３０６７５４号公報JP-A-4-306754 特開２００１−９２７７４号公報JP 2001-92774 A 特開２００２−１２３４８４号公報JP 2002-123484 A

近年における携帯電話装置向けのＳＯＣ（System On a Chip：複合機能チップ）製品においては、アプリケーションプログラムのリアルタイム処理能力の向上が必須要件となっている。具体的には、音声やパケットデータの通信処理をＤＭＡ転送で行うため、不定期に到来するデータを効率よく処理できるか否かが、データ品質の保持と、さらには製品スペックにも影響する。 In recent years, SOC (System On a Chip: compound function chip) products for mobile phone devices are required to improve real-time processing capability of application programs. Specifically, since communication processing of voice and packet data is performed by DMA transfer, whether data that arrives irregularly can be processed efficiently affects the maintenance of data quality and further the product specifications.

ところが、上述の従来例５に示されたバス調停方式は、優先順位が「ＣＰＵ＞ＤＭＡＣ＞その他バスマスタ」の関係で、完全な固定プライオリティ方式となっていたため、ＣＰＵバースト転送中にＤＭＡ要求があっても受け付けられず、ＣＰＵのバースト転送が完了するまで、ＤＭＡ処理が待たされることとなって、その結果、有効なＤＭＡデータ処理が間に合わないために、破棄されてしまう可能性があり、従って、製品スペック上に制限を設けなければならないという問題点があった。 However, since the bus arbitration method shown in the above-described conventional example 5 is a complete fixed priority method because the priority is “CPU> DMAC> other bus master”, there is a DMA request during CPU burst transfer. However, the DMA processing is waited until the burst transfer of the CPU is completed. As a result, the effective DMA data processing may not be in time and may be discarded. There was a problem that restrictions had to be set on the product specifications.

また、一般的に外部メモリバスは、内部ＣＰＵバスよりもバスサイズが小さいため、例えばＣＰＵバスが３２ビット幅のとき、外部メモリバスが１６ビット幅または８ビット幅とすると、外部メモリバスのアクセスサイクルは、ＣＰＵバスの２倍または４倍となり、さらにＤＭＡ処理が遅れる原因となるが、この点は、上述の従来技術でも同様であった。 In general, the external memory bus has a smaller bus size than the internal CPU bus. For example, when the CPU bus is 32 bits wide and the external memory bus is 16 bits wide or 8 bits wide, the external memory bus is accessed. The cycle is twice or four times that of the CPU bus, and further causes a delay in DMA processing. This point is the same as in the above-described conventional technology.

このような問題点の回避のために、製品の仕様として、単純に優先順位を「ＤＭＡＣ＞ＣＰＵ」となるように変えたり、外部メモリ仕様を変えたりすることは、システム全体にも、製品開発ＴＡＴ（Turn Around Time：持ち時間）にも多大な影響を及ぼすことなるため、効率的な解決策とはならない。また、従来例３〜４のような事例には、根本的に仕様を変えなければ対応できないため、短開発ＴＡＴを要求される製品には不向きである。 In order to avoid such problems, simply changing the priority order to “DMAC> CPU” or changing the external memory specifications as product specifications can be applied to the entire system as well as to product development. Since TAT (Turn Around Time) has a great influence, it is not an efficient solution. In addition, cases such as the conventional examples 3 to 4 cannot be dealt with unless the specifications are fundamentally changed, and are not suitable for products requiring a short development TAT.

また、従来例１の事例では、アルゴリズム的に複雑になることが予想されるので、これも不適当であると考えられる。また、従来例２の事例では、いちいち割り込みサイクルを起動する必要があるため、近年の携帯電話向けＳＯＣ製品開発のためには、バス効率の上から、もはや有用な技術とはなり得ない。 Further, in the case of the conventional example 1, since it is expected that the algorithm is complicated, this is also considered inappropriate. Further, in the case of Conventional Example 2, it is necessary to start the interrupt cycle one by one. Therefore, for the recent SOC product development for mobile phones, it can no longer be a useful technique in terms of bus efficiency.

この発明は上述の事情に鑑みてなされたものであって、単一のバス調停システムを用いて、ＣＰＵを最上位とする固定プライオリティ方式の場合でも、バス効率を低下させることなく、ＤＭＡ転送効率を向上させることが可能なバスシステム、及びＡＭＢＡにおけるバス調停システム及びバスシステムを提供することを目的としている。 The present invention has been made in view of the above-described circumstances, and even in the case of a fixed priority scheme in which a CPU is the highest level using a single bus arbitration system , the DMA transfer efficiency is not reduced without reducing the bus efficiency. and its object is to provide a bus arbitration system and bus system in the bus system, and AMBA capable of improving the.

上記の課題を解決するために、請求項１記載の発明は、ＡＭＢＡにおけるバス調停システムに係り、ＡＲＭ系ＣＰＵからなる第１のバスマスタとこれより優先順位が低い第２のバスマスタとを接続したＡＭＢＡ仕様の第１のバスと、メモリ手段を接続した第２のバスとの間に、前記第１のバスと第２のバス間を接続するバス接続手段を備えたバスシステムにおいて、前記第１のバスに、バスの優先順位を制御するバス調停手段と、前記メモリ手段に対するデータのＤＭＡ転送を制御するＤＭＡ制御手段とを備えると共に、前記バス接続手段に、前記第１のバスマスタにおけるデータの転送中か否かを示す第１の転送完了信号と、前記第１のバスマスタと第２のバスマスタにおけるデータの転送中か否かを示す第２の転送完了信号とを出力する機能を設け、前記第１のバスマスタがバースト転送中に前記第２のバスマスタからＤＭＡ転送要求があったとき、前記バス調停手段からの制御信号に応じて前記バス接続手段が、前記第１の転送完了信号を「転送中を示す状態」に固定することによって、前記第１のバスマスタがバースト転送中の状態を保持すると共に、前記バス調停手段からのバス許可信号によって、前記ＤＭＡ制御手段が前記第２の転送完了信号ごとにＤＭＡ転送を繰り返し、ＤＭＡ転送要求の終了によって、前記バス調停手段からの前記バス許可信号が終了したとき、前記ＤＭＡ制御手段がＤＭＡ転送を終了して、前記第１のバスマスタが前記バースト転送を再開することを特徴としている。 In order to solve the above-mentioned problem, an invention according to claim 1 relates to a bus arbitration system in AMBA, wherein an AMBA in which a first bus master composed of an ARM CPU and a second bus master having a lower priority than the first bus master are connected. In a bus system comprising bus connecting means for connecting between the first bus and the second bus between a first bus of the specification and a second bus connected to the memory means, the first bus The bus includes bus arbitration means for controlling the priority of the bus and DMA control means for controlling DMA transfer of data to the memory means, and the bus connection means is transferring data in the first bus master. A first transfer completion signal indicating whether the data is being transferred, and a second transfer completion signal indicating whether data is being transferred between the first bus master and the second bus master. And when the first bus master makes a DMA transfer request from the second bus master during burst transfer, the bus connection means responds to a control signal from the bus arbitration means. By fixing the completion signal to “ a state indicating that transfer is in progress ” , the first bus master holds the state during the burst transfer, and the DMA control means causes the first bus master to receive the bus permission signal from the bus arbitration means. DMA transfer is repeated for each transfer completion signal of 2, and when the bus permission signal from the bus arbitration means is completed due to the completion of the DMA transfer request, the DMA control means terminates the DMA transfer, and the first The bus master restarts the burst transfer.

また、請求項２記載の発明は、請求項１記載のＡＭＢＡにおけるバス調停システムに係り、前記第２のバスが、前記第１のバスより低速であることを特徴としている。 The invention according to claim 2 relates to the bus arbitration system in AMBA according to claim 1, wherein the second bus is slower than the first bus.

また、請求項３記載の発明は、請求項１又は２記載のＡＭＢＡにおけるバス調停システムに係り、前記バス接続手段が、前記メモリに対するデータ読み書きの制御を行う機能を有することを特徴としている。 According to a third aspect of the present invention, there is provided the AMBA bus arbitration system according to the first or second aspect, wherein the bus connection means has a function of controlling data read / write with respect to the memory.

また、請求項４記載の発明は、請求項１乃至３のいずれか一記載のＡＭＢＡにおけるバス調停システムに係り、前記バス調停手段が、前記第１のバスマスタのバースト転送中に、ＤＭＡ制御手段がＤＭＡ転送を挿入するか否かを制御する機能を有することを特徴としている。 According to a fourth aspect of the present invention, there is provided the bus arbitration system in the AMBA according to any one of the first to third aspects, wherein the bus arbitration unit is configured so that the DMA control unit performs the burst transfer of the first bus master. It has a function of controlling whether or not to insert a DMA transfer.

また、請求項５記載の発明は、請求項１乃至４のいずれか一記載のＡＭＢＡにおけるバス調停システムに係り、前記ＤＭＡ制御手段が、前記第１のバスマスタのバースト転送の特定の位置または時間を管理する機能を備え、前記第１のバスマスタのバースト転送の特定の位置または時間のみに、前記ＤＭＡ転送を挿入可能にしたことを特徴としている。
また、請求項６記載の発明は、請求項１乃至５のいずれか一記載のＡＭＢＡにおけるバス調停システムに係り、前記ＤＭＡ制御手段に、前記第１のバスマスタのバースト転送中に、挿入するＤＭＡ転送回数または転送データ量を制御する機能を付加したことを特徴としている。 Further, the invention according to claim 5 relates to the bus arbitration system in AMBA according to any one of claims 1 to 4, wherein the DMA control means sets a specific position or time of burst transfer of the first bus master. The DMA transfer can be inserted only at a specific position or time of the burst transfer of the first bus master.
The invention according to claim 6 relates to the bus arbitration system in the AMBA according to any one of claims 1 to 5, wherein the DMA transfer is inserted into the DMA control means during the burst transfer of the first bus master. A feature of controlling the number of times or the amount of transfer data is added.

また、請求項７記載の発明は、バスシステムに係り、第１のバスと、前記第１のバスを介してデータ転送を行う第１のバスマスタと、前記第１のバスを介してデータ転送を行う第２のバスマスタと、前記第１のバスマスタが前記第１のバスを介してデータ転送を行っている際に前記第２のバスマスタからデータ転送の要求が発生した場合、前記第１のバスマスタがデータを転送している状態を保持し続けるよう指示する第１の制御信号を出力すると共に、前記第１のバスの使用権を前記第２のバスマスタに付与するバス調停部と、前記第１の制御信号を受信したら、当該第１の制御信号が解除されるまで、「前記第１のバスマスタがデータを転送中の状態である」ことを示す第２の制御信号を前記第１のバスマスタに供給し続けるコントローラとを有することを特徴としている。The invention according to claim 7 relates to a bus system, wherein the first bus, a first bus master that performs data transfer via the first bus, and data transfer via the first bus. When a request for data transfer is generated from the second bus master while the first bus master is performing data transfer via the first bus, the first bus master A bus arbitration unit that outputs a first control signal instructing to continue to hold a state of transferring data, and that grants the right to use the first bus to the second bus master; and When the control signal is received, a second control signal indicating that “the first bus master is transferring data” is supplied to the first bus master until the first control signal is released. Contro to continue It is characterized by having and.
また、請求項８記載の発明は、請求項７記載のバスシステムに係り、前記第２のバスマスタが行うデータ転送の終了後、前記コントローラは、前記第２の制御信号に変えて、前記第１のバスマスタがデータを転送しているか否かを示す第３の制御信号を前記第１のバスマスタに出力し、前記バス調停部は前記第１のバスの使用権を前記第１のバスマスタに付与することを特徴としている。The invention according to claim 8 relates to the bus system according to claim 7, wherein after the data transfer performed by the second bus master is completed, the controller changes the first control signal to the first control signal. A third control signal indicating whether or not the bus master is transferring data is output to the first bus master, and the bus arbitration unit grants the right to use the first bus to the first bus master. It is characterized by that.
また、請求項９記載の発明は、請求項７又は８記載のバスシステムに係り、第２のバスと、前記第１のバスと前記第２のバスとを接続する前記コントローラと、前記第２のバスに接続され、前記第１のバスと前記コントローラと前記第２のバスとを介して、前記第２のバスマスタから転送されるデータを記憶するメモリとが付加されていることを特徴としている。A ninth aspect of the present invention relates to the bus system according to the seventh or eighth aspect, wherein the second bus, the controller for connecting the first bus and the second bus, and the second bus And a memory for storing data transferred from the second bus master via the first bus, the controller, and the second bus. .
また、請求項１０記載の発明は、請求項７乃至９のいずれか一に記載のバスシステムに係り、前記第２のバスマスタが行うデータ転送はＤＭＡ転送であることを特徴としている。According to a tenth aspect of the present invention, in the bus system according to any one of the seventh to ninth aspects, the data transfer performed by the second bus master is a DMA transfer.

本発明のバスシステム、及びＡＭＢＡにおけるバス調停システムによれば、通常のＣＰＵバースト転送中においても、ＤＭＡ転送を処理するというバースト調停の基本構成に基づいて、必要最小限のクロックサイクル数でバス調停を行うことによって、迅速なＤＭＡ処理を実現したバス調停システムを提供することができると共に、マイクロコンピュータのバス使用効率を向上させることが可能となる。 According to the bus system of the present invention and the bus arbitration system in AMBA, the bus arbitration is performed with the minimum number of clock cycles based on the basic configuration of burst arbitration in which DMA transfer is processed even during normal CPU burst transfer. By performing the above, it is possible to provide a bus arbitration system that realizes rapid DMA processing and to improve the bus use efficiency of the microcomputer.

この発明の最良の実施の形態は、必要最小限のクロックサイクル数でバス調停を行って、ＣＰＵバースト転送中のＤＭＡ転送を可能にすることである。以下、図面を参照して、この発明の実施の形態について説明する。説明は、実施例を用いて具体的に行う。 The best mode of the present invention is to perform a bus arbitration with a minimum number of clock cycles to enable a DMA transfer during a CPU burst transfer. Embodiments of the present invention will be described below with reference to the drawings. The description will be made specifically using examples.

図１は、本発明のＡＭＢＡにおけるバス調停システムの一実施例の構成を示すブロック図、図２は、本実施例におけるＡＨＢバス調停部の動作を説明するためのステートマシンイメージ図、図３は、本実施例のバス調停システムの基本動作を示すタイミングチャートである。 FIG. 1 is a block diagram showing a configuration of an embodiment of a bus arbitration system in AMBA of the present invention, FIG. 2 is a state machine image diagram for explaining the operation of an AHB bus arbitration unit in the present embodiment, and FIG. It is a timing chart which shows the basic operation of the bus arbitration system of a present Example.

この例のバスシステムは、図１に示すように、ＡＨＢバス１と、メモリバス２とを備えている。ＡＨＢバス１には、ＡＨＢバス調停部３と、ＡＲＭ系ＣＰＵ４と、ＤＭＡコントローラ（ＤＭＡＣ）５と、他バスマスタ６と、メモリコントローラ（ＭＥＭＣ）兼バスブリッジ７とが接続されている。またメモリバス２には、メモリ８と、低速バススレーブ９が接続されている。 The bus system in this example includes an AHB bus 1 and a memory bus 2 as shown in FIG. An AHB bus arbitration unit 3, an ARM system CPU 4, a DMA controller (DMAC) 5, another bus master 6, and a memory controller (MEMC) / bus bridge 7 are connected to the AHB bus 1. A memory 8 and a low-speed bus slave 9 are connected to the memory bus 2.

ＡＨＢバス１は、ＡＭＢＡ仕様の高機能バスであって、図１に示されたバスシステムの基幹バスとなるものである。メモリバス２は、主としてメモリ８に対するデータの入出力を行うための、当該バスシステム固有の低速バスからなっている。ＡＨＢバス調停部３は、ＡＨＢバス１上のＡＲＭ系ＣＰＵ４，ＤＭＡＣ５，他バスマスタ６間のバス調停を行うものであって、ＣＰＵバースト転送中におけるＤＭＡ転送を指示する制御信号１３をＭＥＭＣ兼バスブリッジ７に供給する。 The AHB bus 1 is an AMBA-spec high-function bus and serves as a backbone bus of the bus system shown in FIG. The memory bus 2 is mainly composed of a low-speed bus unique to the bus system for inputting / outputting data to / from the memory 8. The AHB bus arbitration unit 3 performs bus arbitration between the ARM CPUs 4, DMAC 5, and other bus masters 6 on the AHB bus 1, and sends a control signal 13 for instructing DMA transfer during CPU burst transfer to the MEMC / bus bridge 7 is supplied.

ＡＲＭ系ＣＰＵ４は、ＡＨＢバス１を介して，図１に示されたバスシステムの全体の動作を主導するバスマスタであって、ＡＲＭ社の提唱に係るＣＰＵからなっている。ＤＭＡＣ５は、他バスマスタ６とメモリ８間における、データのＤＭＡ転送を制御する。他バスマスタ６は、ＡＨＢバス１に接続された、ＡＲＭ系ＣＰＵ４を除く他のすべてのバスマスタを指すものである。 The ARM CPU 4 is a bus master that leads the entire operation of the bus system shown in FIG. 1 via the AHB bus 1 and is composed of a CPU proposed by ARM. The DMAC 5 controls DMA transfer of data between the other bus master 6 and the memory 8. The other bus master 6 refers to all other bus masters connected to the AHB bus 1 except the ARM CPU 4.

ＭＥＭＣ兼バスブリッジ７は、ＡＨＢバス１上における唯一のバススレーブであって、メモリ８に対するデータの読み書きを制御するメモリコントローラの機能を有すると共に、バスサイズの異なるＡＨＢバス１とメモリバス２とを接続するためのバスブリッジの機能を有し、ＡＨＢバス１に接続されている各バスマスタとメモリバス２上のメモリ８，低速バススレーブ９との間のデータ転送を行うと共に、ＨＲＥＡＤＹＣＰＵ信号１１とＨＲＥＡＤＹ信号１２とを発生して、それぞれ、ＡＲＭ系ＣＰＵ４と、それ以外のバスマスタである、ＡＨＢバス調停部３，ＤＭＡＣ５，他バスマスタ６に供給する。 The MEMC / bus bridge 7 is the only bus slave on the AHB bus 1 and has the function of a memory controller for controlling the reading and writing of data to and from the memory 8, and the AHB bus 1 and the memory bus 2 having different bus sizes. It has a bus bridge function for connection, and performs data transfer between each bus master connected to the AHB bus 1 and the memory 8 on the memory bus 2 and the low-speed bus slave 9, and HREADY The CPU signal 11 and the HREADY signal 12 are generated and supplied to the ARM system CPU 4 and the AHB bus arbitration unit 3, DMAC 5, and other bus master 6, which are other bus masters, respectively.

ここで、ＨＲＥＡＤＹＣＰＵ信号１１とＨＲＥＡＤＹ信号１２とは、ともにデータの転送中か否かを示す信号（転送完了信号）であって、例えばハイレベル（ "Ｈ”）のとき転送完了を示し、ロウレベル（ "Ｌ”）のとき転送中を示す。ＡＲＭ系ＣＰＵ４および、ＡＨＢバス調停部３，ＤＭＡＣ５，他バスマスタ６は、それぞれＨＲＥＡＤＹＣＰＵ信号１１およびＨＲＥＡＤＹ信号１２の "Ｈ”／ "Ｌ”の状態に追従して動作する。 Where HREADY The CPU signal 11 and the HREADY signal 12 are both signals (transfer completion signal) indicating whether or not data is being transferred. For example, when the signal is high level (“H”), transfer completion is indicated, and low level (“L”) is indicated. ) Indicates that transfer is in progress. The ARM CPU 4, the AHB bus arbitration unit 3, the DMAC 5, and the other bus master 6 are each HREADY The operation follows the “H” / “L” state of the CPU signal 11 and the HREADY signal 12.

メモリ８は、メモリバス２に接続されて、図１に示されたバスシステムにおける、主記憶装置となるものである。低速バススレーブ９は、メモリバス２に接続されて、ＡＨＢバス１に接続されたバスマスタの制御に応じて動作する装置である。 The memory 8 is connected to the memory bus 2 and serves as a main storage device in the bus system shown in FIG. The low-speed bus slave 9 is a device that is connected to the memory bus 2 and operates according to the control of the bus master connected to the AHB bus 1.

以下、この例のバス調停システムの動作について説明する。まず、図１に示すＡＨＢバス調停部３の動作について、図２に示すステートマシンイメージ図を用いて説明する。この例のバスシステムにおける、バスのステートと各ステート間の優先順位は、次のように定められている。「ＣＰＵ burst＞ＤＭＡ in burst ＞ＣＰＵ default＞ＤＭＡ＞ＯＴＨＥＲ」 Hereinafter, the operation of the bus arbitration system of this example will be described. First, the operation of the AHB bus arbitration unit 3 shown in FIG. 1 will be described using the state machine image diagram shown in FIG. In the bus system of this example, the bus state and the priority order between the states are determined as follows. "CPU b urst> DMA in burst> CPU d efault>DMA> OTHER "

この例において、他にバス使用要求がない場合のバスマスタは、ＡＲＭ系ＣＰＵ４であり、この際のステートは、図２に示すように、ＣＰＵ defaultステートとなる。ＡＲＭ系ＣＰＵ４のバースト転送命令が実行される場合には、図２のＣＰＵ burstステートに遷移し、ＡＲＭ系ＣＰＵ４にバス使用権が与えられる。 In this example, the bus master when there is no other bus use request is the ARM CPU 4, and the state at this time is a CPU d efault state as shown in FIG. If the burst transfer instruction ARM system CPU4 is performed, a transition to the CPU b URST state of FIG. 2, the bus use right is given to the ARM system CPU4.

ＣＰＵ burstステートに遷移している状態で、ＤＭＡＣ５からのＤＭＡ要求が発生すると、バースト転送中の任意の適当なタイミングから、ＤＭＡ in burst ステートに遷移して、ＤＭＡ転送が実行される。ＤＭＡ転送が終了すると、再びＣＰＵ burstステートに遷移して、残りのバースト転送を再開する。 While the transition of the CPU b URST state, when the DMA request is generated from the DMAC 5, from any suitable timing during the burst transfer, the transition to the DMA in burst state, DMA transfer is executed. When the DMA transfer is completed, a transition back to CPU b URST state resumes remaining burst transfer.

次に、この場合の動作を、図３に示すタイミングチャートを用いてさらに詳細に説明する。図３においては、１転送周期を５クロックとした場合を例示している。ＤＭＡ in burst ステートに遷移しない限り、ＨＲＥＡＤＹＣＰＵ信号１１とＨＲＥＡＤＹ信号１２とは、全く同じ動作となる。 Next, the operation in this case will be described in more detail using the timing chart shown in FIG. FIG. 3 illustrates a case where one transfer cycle is 5 clocks. HREADY unless transitioning to DMA in burst state The CPU signal 11 and the HREADY signal 12 operate in exactly the same way.

図３においては、最初、ＣＰＵ burstステートであって、ＡＲＭ系ＣＰＵ４のバースト転送が行われていたが、ＤＭＡ要求が発生したことによって、ＡＨＢバス調停部３は、ＨＲＥＡＤＹＣＰＵ信号１１のみを、転送中を示す状態（例えば "Ｌ”）に強制的に固定するための制御信号１３をＭＥＭＣ兼バスブリッジ７に出力すると同時に、バス使用権をＤＭＡＣ５側にスイッチする。図３においてＡは、ＤＭＡ転送期間に、ＨＲＥＡＤＹＣＰＵ信号１１が "Ｌ”固定になった状態を示している。 In FIG. 3, first, a CPU b URST state, but the burst transfer of ARM-based CPU4 has been performed, by a DMA request is generated, AHB bus arbitration unit 3, HREADY A control signal 13 for forcibly fixing only the CPU signal 11 to a state (for example, “L”) indicating that transfer is in progress is output to the MEMC / bus bridge 7, and at the same time, the bus use right is switched to the DMAC 5 side. In FIG. 3, A indicates HREADY during the DMA transfer period. This shows a state in which the CPU signal 11 is fixed to “L”.

これによってＤＭＡＣ５によって設定されたＤＭＡ転送を、ＭＥＭＣ兼バスブリッジ７を介して実行する。この間、ＨＲＥＡＤＹ信号１２は、転送状態に追従して、ＤＭＡ転送中は "Ｌ”となり、ＤＭＡ転送完了時は "Ｈ”となる変化を繰り返す。 As a result, the DMA transfer set by the DMAC 5 is executed via the MEMC / bus bridge 7. During this time, the HREADY signal 12 follows the transfer state and repeats a change of "L" during DMA transfer and "H" when DMA transfer is completed.

ＤＭＡ転送が終了すると、再びＣＰＵ burstステートに遷移し、ＡＨＢバス調停部３は、ＨＲＥＡＤＹＣＰＵ信号１１を "Ｌ”固定にする制御信号１３を解除するとともに、バス使用権をＡＲＭ系ＣＰＵ４側にスイッチする。これによって、ＡＲＭ系ＣＰＵ４は、再びバースト転送を継続して終了する。 When the DMA transfer is completed, a transition back to CPU b URST state, AHB bus arbitration unit 3, HREADY The control signal 13 for fixing the CPU signal 11 to “L” is canceled and the right to use the bus is switched to the ARM CPU 4 side. As a result, the ARM CPU 4 continues the burst transfer again and ends.

図３においては、Ａに示す期間において、ＨＲＥＡＤＹＣＰＵ信号１１が "Ｌ”固定になったことによって、ＤＭＡ転送が繰り返して行われたが、ＤＭＡ要求の終了によって、３回目のＤＭＡ転送の完了時に、ＡＨＢバス調停部３からのＤＭＡ許可信号が終了したため、以後、ＤＭＡ転送は行われなくなり、次の転送周期から、再びＣＰＵ burstステートに遷移して、以後、ＡＲＭ系ＣＰＵ４のＣＰＵバースト転送が継続して行われたことが示されている。 In FIG. 3, in the period shown in A, HREADY Since the CPU signal 11 is fixed to “L”, the DMA transfer is repeatedly performed, but when the DMA transfer is completed by the completion of the DMA request, the DMA permission signal from the AHB bus arbitration unit 3 is received. since ended, thereafter, DMA transfer is no longer performed, the next transfer cycle, a transition back to CPU b URST state, thereafter, it has been shown that CPU burst transfer ARM system CPU4 is continuously performed .

このように、この例のバスシステムでは、ＣＰＵのバースト転送を、ソフトウエアに基づく割り込み処理によって中断することなく、物理的にＣＰＵ側に対してウェイト状態を作り出しているので、前述の従来例５に示された従来技術の場合でも、ＣＰＵ上位優先にもかかわらず、最小限のクロックサイクル数で、不定期なＤＭＡ転送要求に対応することができるようになる。 In this way, in the bus system of this example, since the CPU burst transfer is physically created with respect to the CPU side without being interrupted by interrupt processing based on software, the conventional example 5 described above is used. Even in the case of the prior art shown in (1), it is possible to respond to irregular DMA transfer requests with a minimum number of clock cycles despite the high priority of the CPU.

以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られたものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、上述の実施例においては、ＤＭＡ転送の挿入位置が任意であるとして説明したが、ＤＭＡＣ５にＣＰＵバースト転送の特定の位置または時間を管理する機能を付加することによって、ＣＰＵバースト転送における特定の位置または時間のみに、ＤＭＡ転送を挿入可能にすることもできる。 The embodiment of the present invention has been described in detail with reference to the drawings. However, the specific configuration is not limited to this embodiment, and even if there is a design change or the like without departing from the gist of the present invention. Included in the invention. For example, in the above-described embodiment, the DMA transfer insertion position is described as being arbitrary. However, by adding a function for managing a specific position or time of the CPU burst transfer to the DMAC 5, a specific CPU burst transfer can be specified. It is also possible to allow DMA transfers to be inserted only at location or time.

また、上述の実施例では、ＣＰＵバースト転送中にＤＭＡ転送を挿入することを可能にすると説明したが、ＡＨＢバス調停部３に、ＤＭＡＣ５にＤＭＡ転送を行わせるか否かを制御する機能を付加することによって、前述の従来例４に相当する動作を切り替えて行わせることも可能である。 In the above embodiment, it has been explained that it is possible to insert a DMA transfer during a CPU burst transfer. However, the AHB bus arbitration unit 3 has a function for controlling whether or not the DMAC 5 performs a DMA transfer. By doing so, the operation corresponding to the above-mentioned conventional example 4 can be switched and performed.

さらに、上述の実施例においては、挿入するＤＭＡ転送の回数は任意であるとして説明したが、ＤＭＡＣ５に、挿入するＤＭＡ転送回数またはデータ量を制御する機能を付加することによって、必要以上にＣＰＵバースト転送を中断したためにバス効率が悪化するのを防止することも可能である。 Furthermore, in the above-described embodiment, the number of DMA transfers to be inserted is described as arbitrary. However, by adding a function for controlling the number of DMA transfers to be inserted or the amount of data to the DMAC 5, the CPU burst is more than necessary. It is also possible to prevent the bus efficiency from deteriorating due to the interruption of the transfer.

本発明のＡＭＢＡにおけるバス調停システムの一実施例の構成を示すブロック図である。It is a block diagram which shows the structure of one Example of the bus arbitration system in AMBA of this invention. 同実施例におけるＡＨＢバス調停部の動作を説明するためのステートマシンイメージ図である。It is a state machine image figure for demonstrating operation | movement of the AHB bus arbitration part in the Example. 同実施例のバス調停システムの基本動作を示すタイミングチャートである。It is a timing chart which shows the basic operation | movement of the bus arbitration system of the Example. 従来のバス調停方式を示すイメージ図である。It is an image figure which shows the conventional bus arbitration system.

符号の説明Explanation of symbols

１ＡＨＢバス（第１のバス）
２メモリバス（第２のバス）
３ＡＨＢバス調停部（バス調停手段、バス調停部）
４ＡＲＭ系ＣＰＵ（第１のバスマスタ）
５ＤＭＡＣ（ＤＭＡ制御手段）
６他バスマスタ（第２のバスマスタ）
７ＭＥＭＣ兼バスブリッジ（バス接続手段、コントローラ）
８メモリ（メモリ手段）
９低速バススレーブ
１１ＨＲＥＡＤＹＣＰＵ信号
１２ＨＲＥＡＤＹ信号
１３制御信号 1 AHB bus (first bus)
2 Memory bus (second bus)
3 AHB bus arbitration unit (bus arbitration means , bus arbitration unit )
4 ARM CPU (first bus master)
5 DMAC (DMA control means)
6 Other bus master (second bus master)
7 MEMC and bus bridge (bus connection means , controller )
8 Memory (memory means)
9 Low speed bus slave 11 HREADY CPU signal 12 HREADY signal 13 Control signal

Claims

ＡＲＭ系ＣＰＵからなる第１のバスマスタとこれより優先順位が低い第２のバスマスタとを接続したＡＭＢＡ仕様の第１のバスと、メモリ手段を接続した第２のバスとの間に、前記第１のバスと第２のバス間を接続するバス接続手段を備えたバスシステムにおいて、
前記第１のバスに、バスの優先順位を制御するバス調停手段と、前記メモリ手段に対するデータのＤＭＡ転送を制御するＤＭＡ制御手段とを備えると共に、前記バス接続手段に、前記第１のバスマスタにおけるデータの転送中か否かを示す第１の転送完了信号と、前記第１のバスマスタと第２のバスマスタにおけるデータの転送中か否かを示す第２の転送完了信号とを出力する機能を設け、
前記第１のバスマスタがバースト転送中に前記第２のバスマスタからＤＭＡ転送要求があったとき、前記バス調停手段からの制御信号に応じて前記バス接続手段が、前記第１の転送完了信号を「転送中を示す状態」に固定することによって、前記第１のバスマスタがバースト転送中の状態を保持すると共に、前記バス調停手段からのバス許可信号によって、前記ＤＭＡ制御手段が前記第２の転送完了信号ごとにＤＭＡ転送を繰り返し、ＤＭＡ転送要求の終了によって、前記バス調停手段からの前記バス許可信号が終了したとき、前記ＤＭＡ制御手段がＤＭＡ転送を終了して、前記第１のバスマスタが前記バースト転送を再開することを特徴とするＡＭＢＡにおけるバス調停システム。 Between the first bus master composed of an ARM CPU and a second bus master having a lower priority than the first bus of the AMBA specification and the second bus connected to the memory means, the first bus master is connected. In a bus system provided with a bus connection means for connecting between the second bus and the second bus,
The first bus comprises bus arbitration means for controlling the priority of the bus, and DMA control means for controlling DMA transfer of data to the memory means, and the bus connection means includes the first bus master in the first bus master. A function of outputting a first transfer completion signal indicating whether or not data is being transferred and a second transfer completion signal indicating whether or not data is being transferred between the first bus master and the second bus master is provided. ,
When there is a DMA transfer request from the second bus master during the burst transfer of the first bus master, the bus connection means sends the first transfer completion signal to the control signal from the bus arbitration means. By fixing the status to “indicating that transfer is in progress”, the first bus master holds the status of burst transfer, and the DMA control means completes the second transfer in response to a bus permission signal from the bus arbitration means. The DMA transfer is repeated for each signal, and when the bus grant signal from the bus arbitration means ends due to the end of the DMA transfer request, the DMA control means ends the DMA transfer, and the first bus master A bus arbitration system in AMBA, wherein transfer is resumed.

前記第２のバスが、前記第１のバスより低速であることを特徴とする請求項１記載のＡＭＢＡにおけるバス調停システム。 2. The bus arbitration system in AMBA according to claim 1, wherein the second bus is slower than the first bus.

前記バス接続手段が、前記メモリに対するデータ読み書きの制御を行う機能を有することを特徴とする請求項１又は２記載のＡＭＢＡにおけるバス調停システム。 3. The bus arbitration system in AMBA according to claim 1, wherein the bus connection means has a function of controlling data read / write with respect to the memory.

前記バス調停手段が、前記第１のバスマスタのバースト転送中に、ＤＭＡ制御手段がＤＭＡ転送を挿入するか否かを制御する機能を有することを特徴とする請求項１乃至３のいずれか一に記載のＡＭＢＡにおけるバス調停システム。 4. The bus arbitration unit has a function of controlling whether or not the DMA control unit inserts a DMA transfer during burst transfer of the first bus master. The bus arbitration system in AMBA as described.

前記ＤＭＡ制御手段が、前記第１のバスマスタのバースト転送の特定の位置又は時間を管理する機能を備え、前記第１のバスマスタのバースト転送の特定の位置又は時間のみに、前記ＤＭＡ転送を挿入可能にしたことを特徴とする請求項１乃至４のいずれか一記載のＡＭＢＡにおけるバス調停システム。 The DMA control means has a function of managing a specific position or time of burst transfer of the first bus master, and can insert the DMA transfer only at a specific position or time of burst transfer of the first bus master 5. The AMBA bus arbitration system according to claim 1, wherein the bus arbitration system is an AMBA.

前記ＤＭＡ制御手段に、前記第１のバスマスタのバースト転送中に、挿入するＤＭＡ転送回数又は転送データ量を制御する機能を付加したことを特徴とする請求項１乃至５のいずれか一記載のＡＭＢＡにおけるバス調停システム。 6. The AMBA according to claim 1, wherein a function of controlling the number of DMA transfers to be inserted or the amount of transfer data is added to the DMA control means during burst transfer of the first bus master. Bus arbitration system.

第１のバスと、
前記第１のバスを介してデータ転送を行う第１のバスマスタと、
前記第１のバスを介してデータ転送を行う第２のバスマスタと、
前記第１のバスマスタが前記第１のバスを介してデータ転送を行っている際に前記第２のバスマスタからデータ転送の要求が発生した場合、前記第１のバスマスタがデータを転送している状態を保持し続けるよう指示する第１の制御信号を出力すると共に、前記第１のバスの使用権を前記第２のバスマスタに付与するバス調停部と、
前記第１の制御信号を受信したら、当該第１の制御信号が解除されるまで、「前記第１のバスマスタがデータを転送中の状態である」ことを示す第２の制御信号を前記第１のバスマスタに供給し続けると共に、前記第２のバスマスタからのデータ転送の前記要求に基づくデータ転送を行うコントローラとを有することを特徴とするバスシステム。 The first bus,
A first bus master for transferring data via the first bus;
A second bus master for transferring data via the first bus;
A state in which the first bus master is transferring data when a request for data transfer is generated from the second bus master while the first bus master is transferring data via the first bus. A bus arbitration unit that outputs a first control signal instructing to continue to hold and grants the right to use the first bus to the second bus master;
When the first control signal is received, the second control signal indicating that the first bus master is transferring data is output until the first control signal is released. And a controller for performing data transfer based on the request for data transfer from the second bus master .

前記第２のバスマスタが行うデータ転送の終了後、前記コントローラは、前記第２の制御信号に変えて、前記第１のバスマスタがデータを転送しているか否かを示す第３の制御信号を前記第１のバスマスタに出力し、前記バス調停部は前記第１のバスの使用権を前記第１のバスマスタに付与することを特徴とする請求項７記載のバスシステム。 After the completion of data transfer performed by the second bus master, the controller changes to the second control signal and outputs a third control signal indicating whether or not the first bus master is transferring data. 8. The bus system according to claim 7, wherein the bus arbitration unit grants the right to use the first bus to the first bus master.

第２のバスと、前記第１のバスと前記第２のバスとを接続する前記コントローラと、前記第２のバスに接続され、前記第１のバスと前記コントローラと前記第２のバスとを介して、前記第２のバスマスタから転送されるデータを記憶するメモリとが付加されていることを特徴とする請求項７又は８記載のバスシステム。 A second bus; the controller that connects the first bus and the second bus; the second bus; the first bus, the controller, and the second bus; 9. A bus system according to claim 7, further comprising a memory for storing data transferred from the second bus master.

前記第２のバスマスタが行うデータ転送はＤＭＡ転送であることを特徴とする請求項７乃至９のいずれか一に記載のバスシステム。
10. The bus system according to claim 7, wherein the data transfer performed by the second bus master is a DMA transfer.