JP2002084311A - Packet transmission equipment - Google Patents
Packet transmission equipmentInfo
- Publication number
- JP2002084311A JP2002084311A JP2000269913A JP2000269913A JP2002084311A JP 2002084311 A JP2002084311 A JP 2002084311A JP 2000269913 A JP2000269913 A JP 2000269913A JP 2000269913 A JP2000269913 A JP 2000269913A JP 2002084311 A JP2002084311 A JP 2002084311A
- Authority
- JP
- Japan
- Prior art keywords
- packet
- memory
- transmission
- mac address
- buffer memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、複数の受信側ポー
トからそれぞれ可変長のパケットを受信し、各パケット
の宛先に対応した送信側ポートからパケットを送出する
パケット転送処理装置に関する。[0001] 1. Field of the Invention [0002] The present invention relates to a packet transfer processor for receiving variable-length packets from a plurality of receiving ports and transmitting the packets from a transmitting port corresponding to the destination of each packet.
【０００２】[0002]
【従来の技術】可変長パケットを送受信するネットワー
クは、パケットを、その宛先アドレスに転送する為のパ
ケット転送処理装置を単一或いは複数備えている。例え
ば、図８に示すように、パケット転送処理装置５１を、
加入者ノード装置５５を含むローカル網とインターネッ
ト網５４との間に設け、受信したパケットを宛先アドレ
スに従って配信するものである。2. Description of the Related Art A network for transmitting and receiving a variable-length packet has a single or a plurality of packet transfer processors for transferring the packet to its destination address. For example, as shown in FIG.
It is provided between a local network including the subscriber node device 55 and the Internet network 54, and distributes received packets according to destination addresses.
【０００３】パケット転送処理装置５１は、複数の加入
者ノード装置５５を接続した加入者ノードインタフェー
ス部５２と、パケットを宛先アドレスに従って配信処理
するパケット配信部５３とを含む構成を有し、又加入者
ノード装置５５は複数のパソコン（パーソナルコンピュ
ータ）５６を接続し、インターネット網５４からのパケ
ットを宛先アドレスに対応したパソコン５６に転送し、
又パソコン５６からのパケットを宛先アドレスに対応し
たインターネット網５４に含まれるプロバイダー等に転
送する。The packet transfer processing device 51 has a configuration including a subscriber node interface unit 52 to which a plurality of subscriber node devices 55 are connected, and a packet distribution unit 53 that distributes a packet according to a destination address. The client node device 55 connects a plurality of personal computers (personal computers) 56 and transfers a packet from the Internet network 54 to the personal computer 56 corresponding to the destination address.
Also, the packet from the personal computer 56 is transferred to a provider or the like included in the Internet network 54 corresponding to the destination address.
【０００４】図９は従来例のパケット転送処理装置の説
明図であり、６１は加入者側終端部、６２はインターネ
ット網終端部、６３はバッファメモリ、６４は配信先ポ
ートテーブル、６５は送受信制御部、６６は加入者側パ
ケット生成部、６７はインターネット網パケット生成
部、Ｐｉｎ１１〜Ｐｉｎ１ｎ，Ｐｉｎ２１〜Ｐｉｎ２ｎ
はパケットの受信側ポート、Ｐｏｕｔ１１〜Ｐｏｕｔ１
ｎ，Ｐｏｕｔ２１〜Ｐｏｕｔ２ｎは送信側ポートを示
す。FIG. 9 is an explanatory view of a conventional packet transfer processing apparatus, in which 61 is a subscriber terminating unit, 62 is an Internet network terminating unit, 63 is a buffer memory, 64 is a distribution destination port table, and 65 is transmission / reception control. Unit, 66 is a subscriber side packet generation unit, 67 is an Internet network packet generation unit, Pin11-Pin1n, Pin21-Pin2n
Is the port on the receiving side of the packet, Pout11 to Pout1
n, Pout21 to Pout2n indicate transmission-side ports.
【０００５】パケットは、宛先ＭＡＣ（Ｍedia Ａcces
s Ｃontrol）アドレスと、送信元ＭＡＣアドレスと、ｎ
バイトのデータと、ＣＲＣ（Ｃyclic Ｒedundancy Ｃhe
ck）（又はＦＣＳ；Ｆrame Ｃheck Ｓequence ）を含
み、ｎバイトのデータは可変長のものである。配信先ポ
ートテーブル６４は、宛先ＭＡＣアドレスと送信側ポー
トＰｏｕｔ１１〜Ｐｏｕｔ１ｎ，Ｐｏｕｔ２１〜Ｐｏｕ
ｔ２ｎとを対応させたテーブルである。又加入者側終端
部６１とインターネット網終端部６２とは、それぞれ受
信したパケットを一時的に蓄積する受信メモリを備え、
又加入者側パケット生成部６６は、送信するパケットを
一時的に蓄積する送信メモリと、ローカル網対応のフォ
ーマットのパケットを生成する機能とを備え、インター
ネット網パケット生成部６７は、送信メモリと、インタ
ーネット網対応のフォーマットのパケットを生成する機
能を備えている。A packet has a destination MAC (Media Accesses).
s Control) address, source MAC address, and n
Byte data and CRC (Cyclic Redundancy Che)
ck) (or FCS; Frame Check Sequence), and the n-byte data is of variable length. The distribution destination port table 64 includes destination MAC addresses and transmission-side ports Pout11 to Pout1n and Pout21 to Pout.
It is a table in which t2n is associated. Further, the subscriber-side terminating unit 61 and the Internet network terminating unit 62 each include a receiving memory for temporarily storing received packets,
The subscriber-side packet generation unit 66 includes a transmission memory for temporarily storing packets to be transmitted, and a function of generating a packet in a format compatible with the local network. The Internet network packet generation unit 67 includes a transmission memory, It has a function of generating packets in a format compatible with the Internet network.
【０００６】送受信制御部６５は、加入者側終端部６１
とインターネット網終端部６２との受信メモリにパケッ
トを受信完了した時に、受信完了順に従ってパケットを
バッファメモリ６３に転送すると共に、宛先ＭＡＣアド
レスを基に配信先ポートテーブル６４を検索し、その宛
先ＭＡＣアドレスに対応する送信側ポートを読取って、
その送信側ポートが属する加入者側パケット生成部６６
又はインターネット網パケット生成部６７の送信メモリ
に、バッファメモリ６３からのパケットを転送する。そ
れによって、加入者側終端部６１の受信メモリに受信し
たパケットを、宛先ＭＡＣアドレスに従って、加入者側
パケット生成部６６からローカル網パケットのフォーマ
ットとして転送する。又はインターネット網パケット生
成部６７からインターネット網パケットのフォーマット
として転送する。The transmission / reception control unit 65 includes a subscriber-side termination unit 61
When the packet has been received by the reception memory of the Internet network termination unit 62, the packet is transferred to the buffer memory 63 according to the reception completion order, and the distribution destination port table 64 is searched based on the destination MAC address. Read the sender port corresponding to the address,
The subscriber side packet generator 66 to which the transmitting side port belongs
Alternatively, the packet from the buffer memory 63 is transferred to the transmission memory of the Internet network packet generator 67. Thereby, the packet received in the receiving memory of the subscriber side terminating unit 61 is transferred from the subscriber side packet generating unit 66 as a local network packet format according to the destination MAC address. Alternatively, the packet is transferred from the Internet network packet generator 67 as an Internet network packet format.
【０００７】[0007]
【発明が解決しようとする課題】パケット長は可変であ
るから、加入者側終端部６１又はインターネット側終端
部６２の受信メモリからバッファメモリ６３へパケット
を転送する時に、例えば、最大長又はそれに近いパケッ
ト長のパケットを転送すると、その間、他の受信メモリ
にパケットが受信蓄積されても、バッファメモリ６３へ
転送することができないものである。即ち、パケット長
の長いパケットの装置内の転送に於いて、他のパケット
の装置内の転送が待ち合わされることになり、パケット
の転送遅延が大きくなる問題がある。Since the packet length is variable, when the packet is transferred from the reception memory of the subscriber-side terminal unit 61 or the Internet-side terminal unit 62 to the buffer memory 63, for example, the maximum length or close to the maximum length is used. When a packet having a packet length is transferred, the packet cannot be transferred to the buffer memory 63 even if the packet is received and stored in another reception memory during that time. In other words, when a packet having a long packet length is transferred within the device, the transfer of another packet within the device is awaited, and there is a problem that the transfer delay of the packet increases.
【０００８】又配信先ポートテーブル６４から順次ＭＡ
Ｃアドレスを読出し、このＭＡＣアドレスと、バッファ
メモリ６３に転送するパケットの宛先ＭＡＣアドレスと
を比較し、一致したＭＡＣアドレスに対応する送信側ポ
ート番号を送受信制御部６５が読出すことにより、バッ
ファメモリ６３から宛先ＭＡＣアドレスに対応した送信
側ポートにパケットを転送することができるが、多数の
ＭＡＣアドレスの検索処理に要する時間が長くなる。そ
れにより、パケットの転送遅延が大きくなる問題があ
る。本発明は、パケットの装置内の転送を高速化するこ
とを目的とする。[0008] Also, MA from the distribution destination port table 64 sequentially
The transmission / reception control unit 65 reads the C address, compares the MAC address with the destination MAC address of the packet to be transferred to the buffer memory 63, and reads the transmission-side port number corresponding to the matched MAC address. Although the packet can be transferred from 63 to the transmission port corresponding to the destination MAC address, the time required for the search processing of a large number of MAC addresses becomes long. As a result, there is a problem that packet transfer delay increases. An object of the present invention is to speed up the transfer of a packet in a device.
【０００９】[0009]
【課題を解決するための手段】本発明のパケット転送処
理装置は、図１を参照して説明すると、複数の受信側ポ
ート対応のパケット終端部内の受信メモリからパケット
をバッファメモリ１１に転送し、このバッファメモリ１
１から宛先対応の送信側ポートのパケット生成部内の送
信メモリに転送するパケット転送処理装置であって、Ｍ
ＡＣアドレスに対応した送信側ポート情報（例えば、ポ
ート番号）を格納し、宛先ＭＡＣアドレスと一致するＭ
ＡＣアドレス対応の送信側ポートを読出す内容参照可能
メモリ１２（ＣＡＭ）と、受信メモリに受信格納したパ
ケットの宛先ＭＡＣアドレスにより、内容参照可能メモ
リ１２をアクセスして送信側ポート情報を読出し、この
送信側ポート対応の送信メモリにバッファメモリ１１か
らパケットを転送する転送先制御部１３や送信制御部１
５等の手段とを備えている。Referring to FIG. 1, a packet transfer processing device according to the present invention transfers a packet from a reception memory in a packet termination unit corresponding to a plurality of reception ports to a buffer memory 11, This buffer memory 1
1. A packet transfer processing device for transferring from 1 to a transmission memory in a packet generator of a transmission port corresponding to a destination,
Stores transmission-side port information (for example, a port number) corresponding to the AC address, and stores the M that matches the destination MAC address.
The contents referenceable memory 12 is accessed by using the contents referenceable memory 12 (CAM) for reading the transmission side port corresponding to the AC address and the destination MAC address of the packet received and stored in the reception memory, and the transmission side port information is read. The transfer destination control unit 13 and the transmission control unit 1 that transfer a packet from the buffer memory 11 to the transmission memory corresponding to the transmission side port
5 and the like.
【００１０】又総ての送信側ポートについてＭＡＣアド
レスを読出アドレスとして格納した配信先ポートテーブ
ルと、内容参照可能メモリ１２にパケットの宛先ＭＡＣ
アドレスと一致するＭＡＣアドレスが格納されていない
時に、配信先ポートテーブルから読出した送信側ポート
と宛先ＭＡＣアドレスとを書込む学習制御手段とを備え
ることができる。又受信側ポートからのパケットのパケ
ット長をレングスとして、パケットの先頭に付加して受
信メモリに書込む手段と、パケットのパケット長が所定
長より長いか否かをレングスにより判定し、所定長より
長い場合にブロックに分割して、このブロック単位で受
信メモリからバッファメモリ１１に転送し、且つバッフ
ァメモリ１１にレングスに対応した連続領域を確保し
て、ブロック単位のデータを書込む手段とを備えること
ができる。A destination port table in which MAC addresses are stored as read addresses for all transmission ports and a destination MAC address
When a MAC address that matches the address is not stored, a learning control unit that writes the transmission port and the destination MAC address read from the distribution destination port table can be provided. Also, means for adding the packet length of the packet from the receiving port as a length, adding the packet length to the head of the packet and writing it to the reception memory, and determining whether or not the packet length of the packet is longer than a predetermined length by the length. Means for dividing the data into blocks when the data is long, transferring the data from the reception memory to the buffer memory 11 in block units, securing a continuous area corresponding to the length in the buffer memory 11, and writing data in block units. be able to.
【００１１】又複数の受信メモリからブロック単位でバ
ッファメモリ１１に転送する時に、異なるパケットをそ
れぞれ識別可能とする情報（例えば、モジュロ番号）を
各ブロックに付加するモジュロ付加部と、バッファメモ
リ１１のモジュロ番号対応の領域にブロック単位のデー
タを順次書込む手段とを備えることができる。又受信メ
モリからバッファメモリ１１にブロック単位で転送し、
１パケットの先頭ブロックに含まれる宛先ＭＡＣアドレ
スにより、内容参照可能メモリをアクセスして送信側ポ
ートを読出し、受信メモリからバッファメモリ１１へ１
パケットの全ブロックの転送終了により、バッファメモ
リ１１から送信側ポートに対応した送信メモリに１パケ
ットとして転送する手段を備えることができる。When a plurality of reception memories are transferred to the buffer memory 11 in units of blocks, a modulo adding unit for adding information (for example, a modulo number) for identifying each different packet to each block, Means for sequentially writing data in block units in the area corresponding to the modulo number. Also, the data is transferred from the reception memory to the buffer memory 11 in block units,
According to the destination MAC address included in the head block of one packet, the content-accessible memory is accessed to read the transmission-side port, and 1 is transferred from the reception memory to the buffer memory 11.
Means may be provided for transferring a single packet from the buffer memory 11 to the transmission memory corresponding to the transmission-side port when the transfer of all blocks of the packet is completed.
【００１２】[0012]
【発明の実施の形態】図１は本発明の実施の形態の説明
図であり、１はパケット転送処理装置、２はローカル
網、３はインターネット網、１１はバッファメモリ、１
２は内容参照可能メモリ（ＣＡＭ；Ｃontent Ａddress
able Ｍemory ，連想メモリ）、１３は転送先制御部、
１４は受信制御部、１５は送信制御部、１６，１７はパ
ケット終端部、１８，１９はパケット生成部を示す。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is an explanatory view of an embodiment of the present invention. 1 is a packet transfer processing device, 2 is a local network, 3 is an Internet network, 11 is a buffer memory,
2 is a content referable memory (CAM; Content Address)
able Memory, associative memory), 13 is a transfer destination control unit,
14 is a reception control unit, 15 is a transmission control unit, 16 and 17 are packet termination units, and 18 and 19 are packet generation units.
【００１３】ローカル網２と接続したパケット終端部１
６は、加入者側終端部に相当し、又インターネット網３
に接続したパケット終端部１７はインターネット側終端
部に相当し、それぞれ複数の受信側ポートと受信メモリ
とを備えている。又ローカル網と接続したパケット生成
部１８は、加入者側パケット生成部に相当し、又インタ
ーネット網３に接続したパケット生成部１９は、インタ
ーネット網パケット生成部に相当し、それぞれ複数の送
信側ポートと送信メモリとを備えている。A packet termination unit 1 connected to a local network 2
Reference numeral 6 denotes a subscriber-side termination unit.
The packet terminating unit 17 connected to is equivalent to the Internet-side terminating unit, and includes a plurality of receiving ports and a receiving memory. The packet generator 18 connected to the local network corresponds to a subscriber-side packet generator, and the packet generator 19 connected to the Internet 3 corresponds to an Internet network packet generator, each having a plurality of transmission ports. And a transmission memory.
【００１４】又内容参照可能メモリ１２（ＣＡＭ）は、
ＭＡＣアドレスと送信側ポート情報とを格納したもので
あり、パケット終端部１７，１８で終端処理したパケッ
トの宛先ＭＡＣアドレスを用いてアクセスすることによ
り、この宛先ＭＡＣアドレスと一致するＭＡＣアドレス
に対応した送信側ポート情報を読出すものである。従っ
て、ＭＡＣアドレスを読出して宛先ＭＡＣアドレスと比
較する処理を行うことなく、宛先ＭＡＣアドレスに対応
した送信側ポート情報を高速で求めることができる。そ
して、この送信側ポート情報を用いて転送先制御部１３
は、送信制御部１５を制御して、バッファメモリ１１か
ら、送信側ポート対応のパケット生成部１８，１９の送
信メモリにパケットを転送する。The content referenceable memory 12 (CAM)
A MAC address and transmission-side port information are stored. By accessing using the destination MAC address of the packet terminated by the packet terminating units 17 and 18, the MAC address corresponding to the destination MAC address is corresponded. This is to read out the transmission side port information. Therefore, the transmission-side port information corresponding to the destination MAC address can be obtained at a high speed without performing the process of reading the MAC address and comparing with the destination MAC address. The transfer destination control unit 13 uses the transmission-side port information.
Controls the transmission control unit 15 to transfer packets from the buffer memory 11 to the transmission memories of the packet generation units 18 and 19 corresponding to the transmission-side ports.
【００１５】又受信制御部１４により制御するパケット
終端部１６，１７の図示を省略した受信メモリからバッ
ファメモリ１１へのパケットの転送は、所定長のブロッ
ク対応で行うものである。即ち、パケット長の長いパケ
ットは、所定長のブロックに分割し、複数のパケットに
ついて、ブロック単位で順次転送する。その場合、転送
過程のパケットを識別する為の情報として、モジュロ番
号をブロックに付加して転送し、バッファメモリ１１に
は、モジュロ番号を削除し、且つ同一モジュロ番号のブ
ロックを連続領域に順次格納して、１パケットを形成す
る。The transfer of packets from the receiving memory, not shown, of the packet terminating units 16 and 17 controlled by the receiving control unit 14 to the buffer memory 11 is performed for blocks of a predetermined length. That is, a packet having a long packet length is divided into blocks of a predetermined length, and a plurality of packets are sequentially transferred in block units. In this case, a modulo number is added to a block as information for identifying a packet in the transfer process and the block is transferred. The buffer memory 11 deletes the modulo number and sequentially stores blocks having the same modulo number in a continuous area. Thus, one packet is formed.
【００１６】例えば、第１〜第３の受信側ポートから受
信した第１〜第３のパケットについて、ブロック単位で
交互に転送する場合、第１のパケットについての転送ブ
ロックには“０１”、第２のパケットの転送ブロックに
は“１０”、第３のパケットの転送ブロックには“１
１”のモジュロ番号を付加して転送することができる。
又転送終了時にモジュロ番号を“００”とする。又ブロ
ック単位の転送過程に於ける新たなパケットについての
ブロック単位の転送が開始された時は、転送終了による
モジュロ番号“００”を、使用中でない他のモジュロ番
号と異なるモジュロ番号として付加することができる。For example, when the first to third packets received from the first to third receiving ports are alternately transferred in block units, the transfer block for the first packet is “01”, and the first packet is “01”. "10" for the transfer block of the second packet and "1" for the transfer block of the third packet.
A modulo number of 1 "can be added and transferred.
At the end of the transfer, the modulo number is set to "00". When the transfer of a new packet in the block unit transfer process is started, a modulo number “00” due to the end of transfer is added as a modulo number different from other modulo numbers that are not in use. Can be.
【００１７】従って、パケット長の長いパケットの全体
の転送終了を待つことなく、或るモジュロ番号のパケッ
トの１ブロックの転送終了により、他のモジュロ番号の
パケットの１ブロックを転送することができるから、パ
ケット長の短いパケットの待ち合わせの時間を短縮する
ことができる。即ち、装置内転送の処理時間を短縮する
ことができる。Therefore, one block of a packet of another modulo number can be transferred by ending the transfer of one block of a packet of a certain modulo number without waiting for the entire transfer of a packet having a long packet length. In addition, the waiting time for a packet having a short packet length can be reduced. That is, the processing time of the intra-device transfer can be reduced.
【００１８】図２及び図３は本発明の実施の形態のパケ
ット転送処理装置の説明図であり、図２に於いて、２１
は加入者側終端部、２２はインターネット網側終端部、
２３，２５は受信メモリ、２４，２６読出要求管理部、
２７は読出要求受付部、２８は読出順序管理部、２９は
読出待ち管理部、３０はモジュロ付加部、３１はレング
ス取込部、３２はブロックサイズ判定部、３３はデータ
読出制御部、３４はデータ先頭指示部、３５はＤＰＲＡ
Ｍ書込制御部、３９は読出終了データ管理部、Ｐｉｎ１
１〜Ｐｉｎ２１，Ｐｉｎ２１〜Ｐｉｎ２ｍは受信側ポー
トを示す。FIG. 2 and FIG. 3 are explanatory diagrams of the packet transfer processing device according to the embodiment of the present invention.
Is the subscriber end unit, 22 is the Internet network end unit,
23 and 25 are reception memories, 24 and 26 read request management units,
27 is a read request receiving unit, 28 is a read order managing unit, 29 is a read waiting managing unit, 30 is a modulo adding unit, 31 is a length fetching unit, 32 is a block size determining unit, 33 is a data read control unit, and 34 is Data head indicator, 35 is DPRA
M write control unit, 39 is a read end data management unit, Pin1
1 to Pin21 and Pin21 to Pin2m indicate receiving ports.
【００１９】又図３に於いて、３６はバッファメモリ
（デュアル・ポート・メモリＤＰＲＡＭ）、３７はデー
タ先頭取込部、３８はメモリ（ＦＩＦＯ）、４０はＣＡ
Ｍ検索部、４１はＣＡＭ学習制御部、４２は内容参照可
能メモリ（ＣＡＭ）、４３は配信先ポートテーブル、４
４は配信先判定部、４５はＤＰＲＡＭ読出制御部、４
６，４８は送信メモリ、４７は加入者側パケット生成
部、４９はインターネット網パケット生成部、Ｐｏｕｔ
１１〜Ｐｏｕｔ１ｎ，Ｐｏｕｔ２１〜Ｐｏｕｔ２ｍは送
信側ポートを示す。なお、複数のハイウェイを含むもの
であるが、簡略化の為に１本のハイウェイとして図示し
ている。In FIG. 3, reference numeral 36 denotes a buffer memory (dual-port memory DPRAM), 37 denotes a data head fetch unit, 38 denotes a memory (FIFO), and 40 denotes a CA.
M search unit, 41 is a CAM learning control unit, 42 is a content accessible memory (CAM), 43 is a distribution destination port table,
4 is a distribution destination determination unit, 45 is a DPRAM read control unit, 4
6 and 48 are transmission memories, 47 is a subscriber side packet generation unit, 49 is an Internet network packet generation unit, and Pout
11 to Pout1n and Pout21 to Pout2m indicate transmitting ports. In addition, although it includes a plurality of highways, it is illustrated as one highway for simplification.
【００２０】バッファメモリ３６が図１のバッファメモ
リ１１に対応し、内容参照可能メモリ４２が図１の内容
参照可能メモリ１２に対応し、受信側ポートＰｉｎ１１
〜Ｐｉｎ２１と送信側ポートＰｏｕｔ１１〜Ｐｏｕｔ１
ｎとが図１のローカル網２に接続され、受信側ポートＰ
ｉｎ２１〜Ｐｉｎ２ｍと送信側ポートＰｏｕｔ２１〜Ｐ
ｏｕｔ２ｍが図１のインターネット網３に接続される。The buffer memory 36 corresponds to the buffer memory 11 of FIG. 1, the content referenceable memory 42 corresponds to the content referenceable memory 12 of FIG.
To Pin21 and transmission-side ports Pout11 to Pout1
n are connected to the local network 2 in FIG.
in21-Pin2m and transmission-side ports Pout21-P
out2m is connected to the Internet network 3 of FIG.
【００２１】受信側ポートＰｉｎ１１〜Ｐｉｎ２１，Ｐ
ｉｎ２１〜Ｐｉｎ２ｍからのパケットを加入者側終端部
２１及びインターネット網終端部２２により終端し、受
信メモリ２３，２５に対して書込みを行う。その時、宛
先ＭＡＣアドレスや送信元ＭＡＣアドレスを含むパケッ
ト長を、書込時のビットをカウントするカウンタ等によ
り求めることができる。それにより求めたパケットのレ
ングス情報を、受信メモリ２３，２５に書込んだパケッ
トの先頭に付加する。このレングス付加機能は、加入者
側終端部２１及びインターネット網終端部２２に設ける
ことができる。なお、パケットにはレングス情報が付加
されている場合があるが、通常はデータ長を示すもの
で、宛先ＭＡＣアドレス等のヘッダを含むパケット長を
示す情報は付加されていないものである。そして、読出
要求管理部２４，２６は、受信メモリ２３，２５に１パ
ケットの書込みが終了すると、読出要求受付部２７に読
出要求を送出する。Receiving ports Pin11 to Pin21, P
Packets from in21 to Pin2m are terminated by the subscriber side terminating unit 21 and the Internet network terminating unit 22, and are written into the receiving memories 23 and 25. At this time, the packet length including the destination MAC address and the transmission source MAC address can be obtained by a counter or the like that counts bits at the time of writing. The length information of the packet thus obtained is added to the head of the packet written in the reception memories 23 and 25. This length adding function can be provided in the subscriber side termination unit 21 and the Internet network termination unit 22. Note that length information may be added to the packet in some cases, but usually indicates a data length, and information indicating a packet length including a header such as a destination MAC address is not added. Then, when the writing of one packet to the reception memories 23 and 25 is completed, the read request management units 24 and 26 send a read request to the read request reception unit 27.
【００２２】この読出要求が競合しない場合、読出順序
管理部２８から読出要求をデータ読出制御部３３に通知
し、又競合する場合は、読出待ち管理部２９の待ち行列
（キュー；ｑｕｅｕｅ）により管理され、読出順序管理
部２８の制御に従った順序で待ち行列から読出要求を取
り出してデータ読出制御部３３に通知する。又レングス
取込部３１により受信メモリ２３，２５に格納したパケ
ットのレングス情報を取込み、ブロックサイズ判定部３
２に於いてパケットを分割するブロックサイズを定めて
データ読出制御部３３に通知する。例えば、最小パケッ
ト長のパケットをブロックサイズとして、他のパケット
をこのブロックサイズに分割する。或いは、予め固定的
にブロックサイズを定めることもできる。又ブロックサ
イズに従って分割したパケットについて最後のブロック
が端数的となっても、そのまま１ブロックとして転送処
理するものである。この場合のブロックに分割する所定
長によりパケット長が長いか否かは、前述のレングス情
報により直ちに判定することができる。If the read requests do not conflict, the read order management unit 28 notifies the read request to the data read control unit 33. If the read requests conflict, the data is managed by a queue of the read wait management unit 29. Then, the read request is taken out of the queue in the order according to the control of the read order management unit 28 and notified to the data read control unit 33. The length fetch unit 31 fetches the length information of the packets stored in the reception memories 23 and 25,
In step 2, a block size for dividing the packet is determined, and the data read control unit 33 is notified. For example, a packet having a minimum packet length is set as a block size, and other packets are divided into the block size. Alternatively, the block size can be fixedly determined in advance. Even if the last block of the packet divided according to the block size becomes fractional, the packet is transferred as it is as one block. In this case, whether or not the packet length is long according to the predetermined length to be divided into blocks can be immediately determined from the above-described length information.
【００２３】データ読出制御部３３は、ブロックサイズ
判定部３２からのブロックサイズ情報と、読出順序管理
部２８からの読出要求とに基づいて、読出要求管理部２
４，２６を制御し、受信メモリ２３，２５からブロック
単位で読出してバッファメモリ３６に転送する。その
時、モジュロ付加部３０に於いて異なるパケットを識別
可能とするモジュロ番号を付加してバッファメモリ３６
に転送する。又データ読出制御部３３からの読出制御情
報を基にＤＰＲＡＭ書込制御部３５による書込手段によ
って、バッファメモリ３６に対するブロック単位の書込
みが制御される。その場合、図示を省略したバッファメ
モリ３６に対する書込制御機能によって、ブロック対応
に付加されたモジュロ番号を削除し、且つ同一モジュロ
番号のブロックを順次同一の連続した領域に書込むもの
である。その場合、パケット長を示すレングスを判定で
きるから、連続した領域の確保は簡単に行うことができ
る。そして、全ブロックの転送が終了すると、バッファ
メモリ３６に１パケット分の転送が終了したことにな
る。The data read control unit 33 is based on the block size information from the block size determination unit 32 and the read request from the read order management unit 28, and
4 and 26 are read from the reception memories 23 and 25 in block units and transferred to the buffer memory 36. At this time, a modulo number that allows different packets to be identified in the modulo adding section 30 is added to the buffer memory 36.
Transfer to The writing means of the DPRAM writing control unit 35 controls writing to the buffer memory 36 in block units based on the read control information from the data reading control unit 33. In this case, a modulo number added corresponding to a block is deleted by a write control function for the buffer memory 36 (not shown), and blocks having the same modulo number are sequentially written in the same continuous area. In this case, since the length indicating the packet length can be determined, a continuous area can be easily secured. When the transfer of all blocks is completed, the transfer of one packet to the buffer memory 36 is completed.
【００２４】又データ先頭取込部３７は、受信メモリ２
３，２５からバッファメモリ３６にブロック単位で転送
されるパケットの先頭部分、即ち、宛先ＭＡＣアドレス
を含むブロックを取込んで、先入れ先出しのメモリ３８
（ＦＩＦＯ）に宛先ＭＡＣアドレスを順次書込み、ＣＡ
Ｍ検索制御部４０に順次宛先ＭＡＣアドレスを読出して
転送する。The data head fetch unit 37 is provided in the reception memory 2.
3, 25, the head portion of the packet transferred in block units to the buffer memory 36, that is, the block including the destination MAC address is fetched, and the first-in first-out memory 38
(FIFO) is sequentially written to the destination MAC address, CA
The destination MAC address is sequentially read and transferred to the M search control unit 40.
【００２５】ＣＡＭ検索制御部４０は、宛先ＭＡＣアド
レスを用いて、内容参照可能メモリ４２（ＣＡＭ）に格
納されたＭＡＣアドレス対応の送信側ポート情報を読出
し、配信先判定部４４に通知する。この場合、宛先ＭＡ
Ｃアドレスが内容参照可能メモリ４２に存在しない時
に、ＣＡＭ学習制御部４１を起動し、ＣＡＭ学習制御部
４１により配信先ポートテーブル４３から宛先ＭＡＣア
ドレスに対応する送信側ポート情報を読出し、そのＭＡ
Ｃアドレスと対応させて送信側ポート情報を、内容参照
可能メモリ４２に書込む。従って、内容参照可能メモリ
４２には、実際にパケット転送に使用するＭＡＣアドレ
スと送信側ポート情報とを、ＣＡＭ学習制御部４１等に
よる学習制御手段によって格納することができる。それ
により、次回からは、このＭＡＣアドレスに対応した送
信側ポート情報を内容参照可能メモリ４２から直ちに読
出すことができる。Using the destination MAC address, the CAM search control section 40 reads out the transmission-side port information corresponding to the MAC address stored in the content referenceable memory 42 (CAM), and notifies the distribution destination determination section 44 of the information. In this case, the destination MA
When the C address does not exist in the contents referable memory 42, the CAM learning control unit 41 is started, and the CAM learning control unit 41 reads out the transmission side port information corresponding to the destination MAC address from the distribution destination port table 43, and reads the MA.
The transmission-side port information is written into the content referenceable memory 42 in association with the C address. Therefore, the MAC address and the transmission-side port information actually used for packet transfer can be stored in the content referenceable memory 42 by the learning control unit such as the CAM learning control unit 41. Thus, from the next time, the transmission-side port information corresponding to the MAC address can be immediately read out from the content referenceable memory 42.
【００２６】配信先判定部４４は、バッファメモリ３６
にブロック単位のデータが１パケット分転送された時
に、ＣＡＭ検索制御部４０からの送信側ポート番号をＤ
ＰＲＡＭ読出制御部４５に通知する。ＤＰＲＡＭ読出制
御部４５は、送信側ポートに対応する送信メモリ４６又
は送信メモリ４８に、バッファメモリ３６から１パケッ
ト分のデータを読出して転送させる。加入者側パケット
生成部４７は、ローカル網対応のパケット形式に変換し
て、指定された送信側ポートＰｏｕｔ１１〜Ｐｏｕｔ１
ｎにパケットを送信する。又インターネット網パケット
生成部４８は、インターネット網対応のパケット形式に
変換して、指定された送信側ポートＰｏｕｔ２１〜Ｐｏ
ｕｔ２ｍにパケットを送信する。The distribution destination judging section 44 includes a buffer memory 36
When one packet of data is transferred to the block, the transmission port number from the CAM search control unit 40 is set to D.
Notify the PRAM read control unit 45. The DPRAM read control unit 45 causes the transmission memory 46 or the transmission memory 48 corresponding to the transmission-side port to read and transfer one packet of data from the buffer memory 36. The subscriber-side packet generation unit 47 converts the packet into a packet format compatible with the local network, and specifies the designated transmission-side ports Pout11 to Pout1.
n. The internet network packet generation unit 48 converts the packet into a packet format compatible with the internet network, and specifies the designated transmission-side ports Pout21 to Pout21.
The packet is transmitted to ut2m.
【００２７】図４は配信先判定処理の説明図であり、内
容参照可能メモリ４２（ＣＡＭ）と配信先ポートテーブ
ル４３とについて示し、Ｒ／Ｗはリード／ライト制御信
号、ＣＭＤ／ＤＴはコマンドデータ切替制御信号、ＤＴ
ＢはＭＡＣアドレスを転送するデータバス、ＭＦはマッ
チフラグを示す。配信先ポートテーブルは、ＭＡＣアド
レスを読出アドレスとした領域に、配信先ハイウェイ情
報ＨＷと配信先ポート情報（送信側ポート情報）Ｐとを
格納した構成を有し、配信先ハイウェイ情報ＨＷと配信
先ポート情報Ｐとは、例えば、上位オペレーティングシ
ステム等によって、パケット転送装置に於ける全配信先
ポートについて設定する。FIG. 4 is an explanatory diagram of the distribution destination judging process, showing the contents referable memory 42 (CAM) and the distribution destination port table 43, R / W is a read / write control signal, and CMD / DT is command data. Switching control signal, DT
B indicates a data bus for transferring a MAC address, and MF indicates a match flag. The distribution destination port table has a configuration in which distribution destination highway information HW and distribution destination port information (transmission side port information) P are stored in an area where the MAC address is a read address, and the distribution destination highway information HW and the distribution destination The port information P is set for all distribution destination ports in the packet transfer device by, for example, an upper-level operating system.
【００２８】又内容参照可能メモリ４２は、ＣＡＭ学習
制御部４１（図３参照）によりＭＡＣアドレスについて
の学習を行い、ＭＡＣアドレス対応に、配信先ハイウェ
イ情報ＨＷと配信先ポート情報Ｐとを格納する。又内容
参照可能メモリ４２は、ＣＡＭ検索制御部４０（図３参
照）からデータバスＤＴＢを介して加えられた宛先ＭＡ
Ｃアドレスと一致するＭＡＣアドレスが格納されている
場合に、マッチフラグＭＦをセットするフラグ領域を有
するものである。The content referenceable memory 42 learns the MAC address by the CAM learning control unit 41 (see FIG. 3), and stores the destination highway information HW and the destination port information P corresponding to the MAC address. . The content referenceable memory 42 stores the destination MA added from the CAM search control unit 40 (see FIG. 3) via the data bus DTB.
It has a flag area for setting a match flag MF when a MAC address that matches the C address is stored.
【００２９】前述のように、ＣＡＭ検索制御部４０から
宛先ＭＡＣアドレスを用いて内容参照可能メモリ４２を
アクセスし、リード／ライト制御信号Ｒ／Ｗはリードを
示し、宛先ＭＡＣアドレスと一致するＭＡＣアドレスが
格納されている時に、配信先ハイウェイ情報ＨＷと配信
先ポート情報Ｐとを読出すことができる構成であり、そ
の時にマッチフラグＭＦをセットして、読出した配信先
ハイウェイ情報ＨＷと配信先ポート情報ＰとをＣＡＭ検
索制御部４０に転送する。このマッチフラグＭＦは、再
読出しによりリセットされる構成とするか、又は次のＭ
ＡＣアドレス検索開始時にリセットされる構成とするこ
とができる。As described above, the content-accessible memory 42 is accessed from the CAM search control unit 40 using the destination MAC address, and the read / write control signal R / W indicates a read, and the MAC address matching the destination MAC address. Is stored, the distribution destination highway information HW and the distribution destination port information P can be read. At that time, the match flag MF is set, and the read distribution destination highway information HW and the distribution destination port are read. The information P and the CAM search control unit 40 are transferred. The match flag MF is configured to be reset by re-reading, or
It may be configured to be reset at the start of the AC address search.
【００３０】ＣＡＭ検索制御部４０は、マッチフラグＭ
Ｆがセットされた時に、内容参照可能メモリ４２から読
出した配信先ハイウェイ情報ＨＷと配信先ポート情報Ｐ
とを配信先判定部４４に転送する。又マッチフラグＭＦ
がセットされない場合、内容参照可能メモリ４２に宛先
ＭＡＣアドレスと一致するＭＡＣアドレスが格納されて
いないことが判定される。そこで、ＣＡＭ学習制御部４
１が起動され、配信先ポートテーブル４３から読出した
宛先ＭＡＣアドレス対応の配信先ハイウェイ情報ＨＷと
配信先ポート情報Ｐと、ライトを示すリード／ライト制
御信号Ｒ／Ｗとを内容参照可能メモリ４２に加えて、Ｍ
ＡＣアドレスとそれに対応する配信先ハイウェイ情報Ｈ
Ｗと配信先ポート情報Ｐとを書込むものである。このよ
うにして内容参照可能メモリ４２は、実際に使用する配
信先ハイウェイＨＷと配信先ポートとを学習することが
できる。The CAM search control unit 40 sets the match flag M
When F is set, the destination highway information HW and the destination port information P read from the content referenceable memory 42 are read.
Is transferred to the distribution destination determination unit 44. Also, match flag MF
Is not set, it is determined that a MAC address that matches the destination MAC address is not stored in the content referenceable memory 42. Therefore, the CAM learning control unit 4
1 is activated, and the destination highway information HW and the destination port information P corresponding to the destination MAC address read from the destination port table 43 and the read / write control signal R / W indicating write are stored in the content referenceable memory 42. In addition, M
AC address and corresponding destination highway information H
W and distribution destination port information P are written. In this way, the contents referenceable memory 42 can learn the distribution destination highway HW and the distribution destination port that are actually used.
【００３１】図５はブロック単位の転送説明図であり、
送信元ＭＡＣアドレスと、宛先ＭＡＣアドレスと、ｎバ
イトのデータと、ＣＲＣとを含む可変長のパケットを受
信メモリに書込む時に、前述のように、このパケット長
を求めてレングスとして先頭に付加する。そして、受信
メモリからバッファメモリに転送する時に、分割したブ
ロック単位で読出して転送する。なお、１〜４ブロック
をそれぞれｍバイトのブロックとして転送し、５ブロッ
ク目はｍバイト以下のバイト数のブロックとなった場合
を示している。FIG. 5 is a diagram for explaining transfer in block units.
When writing a variable-length packet including a source MAC address, a destination MAC address, n-byte data, and a CRC into a reception memory, as described above, this packet length is obtained and added to the beginning as a length. . Then, when transferring data from the receiving memory to the buffer memory, the data is read out and transferred in divided block units. It should be noted that the first to fourth blocks are each transferred as a block of m bytes, and the fifth block is a block having a number of bytes of m bytes or less.
【００３２】図６は複数パケットのブロック単位の転送
説明図であり、受信側ポートＰａ，Ｐｂ，Ｐｃから受信
したパケットについて、ブロック単位で転送する場合に
於いて、例えば、時刻ｔ０に受信側ポートＰａ，Ｐｂ，
Ｐｃ対応の受信メモリにパケットＡ１，Ｂ１，Ｃ１を受
信完了し、時刻ｔ１にパケットＢ２を受信完了したとす
ると、パケット長の短いパケットＢ１を１ブロックとし
て、他のパケットＡ１，Ｃ１を分割し、例えば、時刻ｔ
１１にパケットＡ１の全長を転送することなく、パケッ
トＡ１を分割したブロックＡ１−１を受信メモリからバ
ッファメモリに転送し、次の時刻ｔ１２にパケットＢ１
を転送し、次の時刻ｔ１３にパケットＣ１のブロックＣ
１−１を転送し、次の時刻ｔ１４にパケットＡ１のブロ
ックＡ１−２を転送するように、ブロック単位でそれぞ
れ順次転送する。FIG. 6 is a diagram for explaining the transfer of a plurality of packets in units of blocks. In the case where packets received from the ports Pa, Pb, and Pc on the receiving side are transferred in units of blocks, for example, at time t0, the port on the receiving side is transferred. Pa, Pb,
Assuming that the reception of the packets A1, B1, and C1 has been completed in the reception memory corresponding to Pc and the reception of the packet B2 has been completed at time t1, the packet B1 having a short packet length is divided into one block, and the other packets A1 and C1 are divided. For example, time t
11, the block A1-1 obtained by dividing the packet A1 is transferred from the reception memory to the buffer memory without transferring the entire length of the packet A1 to the packet B1 at the next time t12.
At the next time t13.
1-1, and the blocks A1-2 of the packet A1 are sequentially transferred in units of blocks such that the blocks A1-2 of the packet A1 are transferred at the next time t14.
【００３３】その場合に、パケットＡ１のブロックＡ１
−１〜Ａ１−６にはそれぞれモジュロ番号の例えば“０
１”を付加してパケットＡ１であることを示し、パケッ
トＢ１は、モジュロ番号を付加した場合、例えば“１
０”とし、パケットＣ１のブロックＣ１−１〜Ｃ１−３
にはそれぞれモジュロ番号“１１”を付加する。そし
て、バッファメモリに書込む場合に、それぞれのモジュ
ロ番号に対応した連続領域に、モジュロ番号を取り除い
てブロック単位で順次書込むものである。従って、パケ
ット長の短いパケットＢ１は、パケット長の長いパケッ
トＡ１の転送が終了するまで待つことなく、バッファメ
モリに転送することができる。即ち、装置内転送の高速
化を図ることができる。In that case, the block A1 of the packet A1
−1 to A1-6 each have a modulo number such as “0”.
1 "indicates that the packet is a packet A1, and the packet B1 has a modulo number, for example," 1 ".
0 "and the blocks C1-1 to C1-3 of the packet C1.
Are respectively added with a modulo number "11". Then, when writing to the buffer memory, the modulo number is removed from the continuous area corresponding to each modulo number, and the data is sequentially written in block units. Therefore, the packet B1 having a short packet length can be transferred to the buffer memory without waiting until the transfer of the packet A1 having the long packet length is completed. That is, the speed of the transfer in the device can be increased.
【００３４】図７は装置内転送の従来例と本発明との対
比説明図であり、（Ａ）は従来例、（Ｂ）は本発明の場
合を示す。又受信側ポートＰａ〜ＰｃからのパケットＡ
１，Ｂ１，Ｂ２，Ｃ１の受信完了時刻がそれぞれ相違す
る場合に於いて、パケットＡ１，Ｃ１についてはブロッ
ク単位に分割した状態をＡ１−１〜Ａ１−６，Ｃ１−１
〜Ｃ１−３として示す。FIGS. 7A and 7B are explanatory diagrams for comparing a conventional example of intra-device transfer with the present invention. FIG. 7A shows a conventional example, and FIG. 7B shows a case of the present invention. Also, packets A from the receiving ports Pa to Pc
When the reception completion times of the packets A1, B1, B2, and C1 are different from each other, the packet A1 and C1 are divided into blocks A1-1 to A1-6 and C1-1.
-C1-3.
【００３５】同図の（Ａ）の従来例に於いては、先に受
信完了したパケットＡ１に対して、受信メモリからバッ
ファメモリに転送し、このパケットＡ１の転送終了後
に、パケットＢ１を受信メモリからバッファメモリに転
送し、次にパケットＣ１を転送し、このパケットＣ１の
転送終了後に、次のパケットＢ２の転送を行うものであ
る。即ち、パケットＡ１の受信完了後のパケットＢ１
は、パケット長の長いパケットＡ１の転送終了まで待ち
合わせとなり、パケットＢ１の装置内転送の遅延が大き
いものである。In the conventional example shown in FIG. 3A, the packet A1 previously received is transferred from the reception memory to the buffer memory, and after the transfer of the packet A1, the packet B1 is transferred to the reception memory. To the buffer memory, then the packet C1 is transferred, and after the completion of the transfer of the packet C1, the next packet B2 is transferred. That is, the packet B1 after the reception of the packet A1 is completed.
Are waiting until the transfer of the packet A1 having a long packet length is completed, and the delay of the transfer of the packet B1 in the device is large.
【００３６】これに対して、本発明は、（Ｂ）に示すよ
うに、パケット長の長いパケットは例えばｍバイトのブ
ロックに分割し、先ず受信完了のパケットＡ１のブロッ
クＡ１−１を受信メモリからバッファメモリに転送し、
次のブロックＡ１−２も転送した時に、１ブロック長の
ｍバイトのパケットＢ１の受信が完了していると、ブロ
ックＡ１−２の次にこのパケットＢ１を転送して、次に
パケットＡ１のブロックＡ１−３を転送する。On the other hand, according to the present invention, as shown in (B), a packet having a long packet length is divided into, for example, m-byte blocks. Transfer to buffer memory,
When the next block A1-2 is also transferred and the reception of the m-byte packet B1 of one block length is completed, the packet B1 is transferred next to the block A1-2, and then the block of the packet A1 is transferred. A1-3 is transferred.
【００３７】この時、３ブロック長のパケットＣ１の受
信が完了しているとすると、ブロックＡ１−３の次にパ
ケットＣ１のブロックＣ１−１を転送し、次にパケット
Ａ１のブロックＡ１−４を転送し、次にパケットＣ１の
ブロックＣ１−２を転送し、次にパケットＡ１のブロッ
クＡ１−５を転送する。この時、１ブロック長のｍバイ
トのパケットＢ２の受信が完了しているとすると、ブロ
ックＡ１−５の次に、パケットＢ２を転送し、次にパケ
ットＣ１のブロックＣ１−３を転送し、次にパケットＡ
１のブロックＡ１−６を転送する。従って、パケット長
の短いパケットが、パケット長の長いパケットの転送終
了まで待ち合わされることがなく、全体としての装置内
転送の高速化を図ることができる。At this time, assuming that the reception of the packet C1 having a length of 3 blocks has been completed, the block C1-1 of the packet C1 is transferred after the block A1-3, and the block A1-4 of the packet A1 is transferred next. Then, the block C1-2 of the packet C1 is transferred, and then the block A1-5 of the packet A1 is transferred. At this time, assuming that the reception of the m-byte packet B2 of one block length has been completed, the packet B2 is transferred next to the block A1-5, and then the block C1-3 of the packet C1 is transferred. Packet A
One block A1-6 is transferred. Therefore, a packet with a short packet length is not waited until the transfer of a packet with a long packet length is completed, so that the overall speed of transfer within the apparatus can be increased.
【００３８】[0038]
【発明の効果】以上説明したように、本発明は、ＭＡＣ
アドレスに対応した送信側ポート情報を格納した内容参
照可能メモリ（ＣＡＭ）１２，４２と、宛先ＭＡＣアド
レスに対応した送信側ポートに、バッファメモリ１１，
３６から送信側ポート対応の送信メモリ４６，４８に転
送する配信先判定部４４やＤＰＲＡＭ読出制御部４５等
の手段を備えており、パケットの宛先ＭＡＣアドレスに
対応した送信側ポート情報の高速読出しが可能であるか
ら、装置内のパケット転送処理の高速化を図ることがで
きる利点がある。又内部参照可能メモリ４２に対してＣ
ＡＭ学習制御部４１等の学習制御手段によって、ＭＡＣ
アドレスと送信側ポート情報とについて学習させること
ができるから、システムの拡張等による対応が簡単とな
る利点がある。As described above, according to the present invention, the MAC
A buffer memory 11, a content-accessible memory (CAM) 12 and 42 storing transmission-side port information corresponding to an address, and a transmission-side port corresponding to a destination MAC address.
There is provided a means such as a distribution destination determination unit 44 and a DPRAM read control unit 45 for transferring the transmission data from the transmission memory 36 to the transmission memories 46 and 48 corresponding to the transmission ports, and high-speed reading of the transmission port information corresponding to the destination MAC address of the packet. Since it is possible, there is an advantage that the speed of the packet transfer process in the device can be increased. Also, C
The learning control means such as the AM learning control unit 41
Since it is possible to learn about the address and the port information on the transmission side, there is an advantage that correspondence by expansion of the system or the like is simplified.
【００３９】又受信側ポート対応の受信メモリ２１，２
２からバッファメモリ３６に対して転送するパケット
を、所定長のブロックに分割して、ブロック単位で転送
することにより、複数のパケットについて、パケット長
の短いパケットも、パケット長の長いパケットの転送終
了を待つことなく、ブロック単位の転送終了により、バ
ッファメモリ３６に転送することができるから、待ち合
わせの時間を短縮して、パケットの装置内転送の高速化
を図ることができる利点がある。The receiving memories 21 and 2 corresponding to the receiving ports
2 is transferred to the buffer memory 36 by dividing the packets into blocks of a predetermined length, and transferring the blocks in units of blocks. Since the transfer can be performed to the buffer memory 36 by the completion of the transfer in units of blocks without waiting, there is an advantage that the waiting time can be shortened and the speed of the transfer of the packet in the device can be increased.
【図１】本発明の実施の形態の説明図である。FIG. 1 is an explanatory diagram of an embodiment of the present invention.
【図２】本発明の実施の形態のパケット転送処理装置の
説明図である。FIG. 2 is an explanatory diagram of a packet transfer processing device according to an embodiment of the present invention.
【図３】本発明の実施の形態のパケット転送処理装置の
説明図である。FIG. 3 is an explanatory diagram of a packet transfer processing device according to an embodiment of the present invention.
【図４】配信先判定処理の説明図である。FIG. 4 is an explanatory diagram of a distribution destination determination process.
【図５】ブロック単位の転送説明図である。FIG. 5 is an explanatory diagram of transfer in block units.
【図６】複数パケットのブロック単位の転送説明図であ
る。FIG. 6 is an explanatory diagram of transfer of a plurality of packets in block units.
【図７】装置内転送の従来例と本発明との対比説明図で
ある。FIG. 7 is a diagram illustrating a comparison between a conventional example of intra-device transfer and the present invention.
【図８】ネットワーク構成の説明図である。FIG. 8 is an explanatory diagram of a network configuration.
【図９】従来例のパケット転送処理装置の説明図であ
る。FIG. 9 is an explanatory diagram of a conventional packet transfer processing device.
１ パケット転送処理装置 １１ バッファメモリ １２ 内容参照可能メモリ（ＣＡＭ） １３ 転送先制御部 １４ 受信制御部 １５ 送信制御部 １６，１７ パケット終端部 １８，１９ パケット生成部 DESCRIPTION OF SYMBOLS 1 Packet transfer processing apparatus 11 Buffer memory 12 Content referenceable memory (CAM) 13 Transfer destination control unit 14 Reception control unit 15 Transmission control unit 16, 17 Packet termination unit 18, 19 Packet generation unit
───────────────────────────────────────────────────── フロントページの続き (72)発明者 野口 敏広 福岡県福岡市博多区博多駅前三丁目22番８ 号 富士通九州ディジタル・テクノロジ株 式会社内 (72)発明者 吉野 豊彦 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 阿部 秀士 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5K030 GA03 HA08 HB28 HC01 HD03 JA05 JL07 KA03 KA05 KA13 MA13 MB11 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Toshihiro Noguchi 3-22-8 Hakata Ekimae, Hakata-ku, Fukuoka City, Fukuoka Prefecture Inside Fujitsu Kyushu Digital Technology Co., Ltd. (72) Inventor Toyohiko Yoshino Nakahara-ku, Kawasaki City, Kanagawa Prefecture 4-1, Kamikodanaka, Fujitsu Limited (72) Inventor Hideshi Abe 4-1-1, Kamikodanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture F-term within Fujitsu Limited (reference) 5K030 GA03 HA08 HB28 HC01 HD03 JA05 JL07 KA03 KA05 KA13 MA13 MB11
Claims (5)
ら宛先を示すＭＡＣアドレスを含むパケットをバッファ
メモリに転送し、該バッファメモリから送信側ポート対
応の送信メモリに転送するパケット転送処理装置に於い
て、 ＭＡＣアドレスに対応した送信側ポート情報を格納し、
宛先を示すＭＡＣアドレスと一致するＭＡＣアドレス対
応の送信側ポート情報を読出す内容参照可能メモリと、 前記受信メモリに受信格納したパケットの宛先を示すＭ
ＡＣアドレスにより前記内容参照可能メモリにアクセス
して前記送信側ポート情報を読出し、該送信側ポート情
報から送信メモリを特定し、特定した送信メモリに前記
バッファメモリからパケットを転送する手段とを備えた
ことを特徴とするパケット転送処理装置。1. A packet transfer processor for transferring a packet including a MAC address indicating a destination from a reception memory corresponding to a plurality of reception ports to a buffer memory and transferring the packet from the buffer memory to a transmission memory corresponding to a transmission port. And stores the sender port information corresponding to the MAC address,
A memory capable of reading the contents of the transmission-side port corresponding to the MAC address corresponding to the MAC address indicating the destination, a memory capable of referring to contents, and an M indicating the destination of the packet received and stored in the reception memory
Means for accessing the contents referable memory by using an AC address, reading the transmission-side port information, specifying a transmission memory from the transmission-side port information, and transferring a packet from the buffer memory to the specified transmission memory. A packet transfer processing device characterized by the above-mentioned.
て送信側ポート情報を格納した配信先ポートテーブル
と、前記内容参照可能メモリに前記パケットの宛先ＭＡ
Ｃアドレスと一致するＭＡＣアドレスが格納されていな
い時に、前記配信先ポートテーブルから読出した送信側
ポート情報と該宛先ＭＡＣアドレスとを前記内容参照可
能メモリに書込む学習制御手段とを備えたことを特徴と
する請求項１記載のパケット転送処理装置。2. A destination port table storing transmission side port information using the MAC address as a read address, and a destination MA of the packet in the content referenceable memory.
Learning control means for writing, when a MAC address corresponding to the C address is not stored, the transmission-side port information read from the distribution destination port table and the destination MAC address to the content referenceable memory. 2. The packet transfer processing device according to claim 1, wherein:
ット長をレングスとして、該パケットの先頭に付加して
前記受信メモリに書込む手段と、前記パケットのパケッ
ト長が所定長より長いか否かを前記パケットの先頭に付
加したレングスにより判定し、所定長より長い場合に該
所定長のブロックに分割して該ブロック単位で前記受信
メモリから前記バッファメモリに転送し、且つ該バッフ
ァメモリに前記レングスに対応した連続領域を確保し
て、前記ブロック単位のデータを書込む手段とを備えた
ことを特徴とする請求項１又は２記載のパケット転送処
理装置。3. A means for adding a packet length of a packet from the receiving port as a length and adding the packet to the head of the packet and writing the packet into the reception memory, and determining whether the packet length of the packet is longer than a predetermined length. Judgment is made based on the length added to the head of the packet, and when the length is longer than a predetermined length, the packet is divided into blocks of the predetermined length and transferred in blocks from the reception memory to the buffer memory, and the length is stored in the buffer memory. 3. The packet transfer processing device according to claim 1, further comprising means for securing a corresponding continuous area and writing the data in block units.
で前記バッファメモリに転送する時に、異なるパケット
をそれぞれ識別可能とするモジュロ番号を各ブロックに
付加するモジュロ付加部と、前記バッファメモリの該モ
ジュロ番号対応の領域にブロック単位のデータを順次書
込む手段とを備えたことを特徴とする請求項１乃至３の
何れか１項記載のパケット転送処理装置。4. A modulo adder for adding a modulo number to each block to identify different packets when transferring from the plurality of reception memories to the buffer memory in block units, and a modulo number of the buffer memory. 4. The packet transfer processing device according to claim 1, further comprising: means for sequentially writing data in block units in a corresponding area.
にブロック単位で転送し、１パケットの先頭ブロックに
含まれる宛先ＭＡＣアドレスにより前記内容参照可能メ
モリをアクセスして送信側ポート情報を読出し、前記受
信メモリから前記バッファメモリへ前記１パケットの全
ブロックの転送終了により、該バッファメモリから前記
送信側ポート情報により特定される送信メモリに１パケ
ットとして転送する手段を備えたことを特徴とする請求
項１乃至４の何れか１項記載のパケット転送処理装置。5. The reception memory transfers data in block units from the reception memory to the buffer memory, accesses the contents referenceable memory by a destination MAC address included in a head block of one packet, and reads transmission-side port information. And means for transferring as one packet from the buffer memory to the transmission memory specified by the transmission-side port information upon completion of transfer of all blocks of the one packet from the buffer memory to the buffer memory. 5. The packet transfer processing device according to claim 4.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000269913A JP4447137B2 (en) | 2000-09-06 | 2000-09-06 | Packet transfer processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000269913A JP4447137B2 (en) | 2000-09-06 | 2000-09-06 | Packet transfer processing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002084311A true JP2002084311A (en) | 2002-03-22 |
| JP4447137B2 JP4447137B2 (en) | 2010-04-07 |
Family
ID=18756444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000269913A Expired - Fee Related JP4447137B2 (en) | 2000-09-06 | 2000-09-06 | Packet transfer processing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4447137B2 (en) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003073721A1 (en) * | 2002-02-28 | 2003-09-04 | Matsushita Electric Industrial Co., Ltd. | Storage device and storage method |
| US7046668B2 (en) | 2003-01-21 | 2006-05-16 | Pettey Christopher J | Method and apparatus for shared I/O in a load/store fabric |
| US7103064B2 (en) | 2003-01-21 | 2006-09-05 | Nextio Inc. | Method and apparatus for shared I/O in a load/store fabric |
| US7664909B2 (en) | 2003-04-18 | 2010-02-16 | Nextio, Inc. | Method and apparatus for a shared I/O serial ATA controller |
| US7698483B2 (en) | 2003-01-21 | 2010-04-13 | Nextio, Inc. | Switching apparatus and method for link initialization in a shared I/O environment |
| US7836211B2 (en) | 2003-01-21 | 2010-11-16 | Emulex Design And Manufacturing Corporation | Shared input/output load-store architecture |
| US7917658B2 (en) | 2003-01-21 | 2011-03-29 | Emulex Design And Manufacturing Corporation | Switching apparatus and method for link initialization in a shared I/O environment |
| US7953074B2 (en) | 2003-01-21 | 2011-05-31 | Emulex Design And Manufacturing Corporation | Apparatus and method for port polarity initialization in a shared I/O device |
| US8032659B2 (en) | 2003-01-21 | 2011-10-04 | Nextio Inc. | Method and apparatus for a shared I/O network interface controller |
| US8102843B2 (en) | 2003-01-21 | 2012-01-24 | Emulex Design And Manufacturing Corporation | Switching apparatus and method for providing shared I/O within a load-store fabric |
| US8346884B2 (en) | 2003-01-21 | 2013-01-01 | Nextio Inc. | Method and apparatus for a shared I/O network interface controller |
-
2000
- 2000-09-06 JP JP2000269913A patent/JP4447137B2/en not_active Expired - Fee Related
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7117317B2 (en) | 2002-02-28 | 2006-10-03 | Matsushita Electric Industrial Co., Ltd. | Apparatus and method for efficient storage of data streams that each comprise separately transmitted data blocks |
| WO2003073721A1 (en) * | 2002-02-28 | 2003-09-04 | Matsushita Electric Industrial Co., Ltd. | Storage device and storage method |
| US8102843B2 (en) | 2003-01-21 | 2012-01-24 | Emulex Design And Manufacturing Corporation | Switching apparatus and method for providing shared I/O within a load-store fabric |
| US7917658B2 (en) | 2003-01-21 | 2011-03-29 | Emulex Design And Manufacturing Corporation | Switching apparatus and method for link initialization in a shared I/O environment |
| US9106487B2 (en) | 2003-01-21 | 2015-08-11 | Mellanox Technologies Ltd. | Method and apparatus for a shared I/O network interface controller |
| US7698483B2 (en) | 2003-01-21 | 2010-04-13 | Nextio, Inc. | Switching apparatus and method for link initialization in a shared I/O environment |
| US7706372B2 (en) | 2003-01-21 | 2010-04-27 | Nextio Inc. | Method and apparatus for shared I/O in a load/store fabric |
| US7782893B2 (en) | 2003-01-21 | 2010-08-24 | Nextio Inc. | Method and apparatus for shared I/O in a load/store fabric |
| US7836211B2 (en) | 2003-01-21 | 2010-11-16 | Emulex Design And Manufacturing Corporation | Shared input/output load-store architecture |
| US7103064B2 (en) | 2003-01-21 | 2006-09-05 | Nextio Inc. | Method and apparatus for shared I/O in a load/store fabric |
| US7953074B2 (en) | 2003-01-21 | 2011-05-31 | Emulex Design And Manufacturing Corporation | Apparatus and method for port polarity initialization in a shared I/O device |
| US8032659B2 (en) | 2003-01-21 | 2011-10-04 | Nextio Inc. | Method and apparatus for a shared I/O network interface controller |
| US7046668B2 (en) | 2003-01-21 | 2006-05-16 | Pettey Christopher J | Method and apparatus for shared I/O in a load/store fabric |
| US8346884B2 (en) | 2003-01-21 | 2013-01-01 | Nextio Inc. | Method and apparatus for a shared I/O network interface controller |
| US8913615B2 (en) | 2003-01-21 | 2014-12-16 | Mellanox Technologies Ltd. | Method and apparatus for a shared I/O network interface controller |
| US9015350B2 (en) | 2003-01-21 | 2015-04-21 | Mellanox Technologies Ltd. | Method and apparatus for a shared I/O network interface controller |
| US7664909B2 (en) | 2003-04-18 | 2010-02-16 | Nextio, Inc. | Method and apparatus for a shared I/O serial ATA controller |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4447137B2 (en) | 2010-04-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6611883B1 (en) | Method and apparatus for implementing PCI DMA speculative prefetching in a message passing queue oriented bus system | |
| US6622193B1 (en) | Method and apparatus for synchronizing interrupts in a message passing queue oriented bus system | |
| US5854911A (en) | Data buffer prefetch apparatus and method | |
| JP4755390B2 (en) | Method and apparatus for controlling the flow of data between data processing systems via a memory | |
| US8238360B2 (en) | Header replication in accelerated TCP (transport control protocol) stack processing | |
| US6704831B1 (en) | Method and apparatus for converting address information between PCI bus protocol and a message-passing queue-oriented bus protocol | |
| JP4755391B2 (en) | Method and apparatus for controlling the flow of data between data processing systems via a memory | |
| US9037810B2 (en) | Pre-fetching of data packets | |
| US20150039840A1 (en) | Remote memory ring buffers in a cluster of data processing nodes | |
| US8161197B2 (en) | Method and system for efficient buffer management for layer 2 (L2) through layer 5 (L5) network interface controller applications | |
| US8307105B2 (en) | Message communication techniques | |
| JP4317365B2 (en) | Method and apparatus for transferring interrupts from a peripheral device to a host computer system | |
| US20030023666A1 (en) | System and method for low overhead message passing between domains in a partitioned server | |
| JPH1196127A (en) | Method and device for remote disk reading operation between first computer and second computer | |
| US20040015598A1 (en) | Method for increasing the transmit and receive efficiency of an embedded ethernet controller | |
| JP2002084311A (en) | Packet transmission equipment | |
| JP3800037B2 (en) | Interprocessor communication system and interprocessor communication method used therefor | |
| US20110283068A1 (en) | Memory access apparatus and method | |
| US7284075B2 (en) | Inbound packet placement in host memory | |
| US6961837B2 (en) | Method and apparatus for address translation pre-fetch | |
| US6728861B1 (en) | Queuing fibre channel receive frames | |
| US6845402B1 (en) | Descriptor burst read-ahead | |
| JP2953362B2 (en) | LAN switching device | |
| JP2000137676A (en) | Buffer control system | |
| JP2004054419A (en) | Inter-node transaction processor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070803 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090806 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090818 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091001 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100119 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100120 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130129 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130129 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140129 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |