JP2009004774A - 金属配線形成方法 - Google Patents

金属配線形成方法 Download PDF

Info

Publication number
JP2009004774A
JP2009004774A JP2008147626A JP2008147626A JP2009004774A JP 2009004774 A JP2009004774 A JP 2009004774A JP 2008147626 A JP2008147626 A JP 2008147626A JP 2008147626 A JP2008147626 A JP 2008147626A JP 2009004774 A JP2009004774 A JP 2009004774A
Authority
JP
Japan
Prior art keywords
metal
forming
layer
metal wiring
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008147626A
Other languages
English (en)
Inventor
Ki-Yong Song
基 鎔 宋
Sung Hen Cho
成 憲 趙
Jun Hyuk Moon
俊 赫 文
Chang-Oh Jeong
敞 午 鄭
Hong-Long Ning
洪 龍 寧
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2009004774A publication Critical patent/JP2009004774A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259Multistep manufacturing methods
    • H01L27/1288Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/136286Wiring, e.g. gate line, drain line
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1218Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or structure of the substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/10Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/107Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by filling grooves in the support with conductive material
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/10Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/18Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material
    • H05K3/181Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material by electroless plating
    • H05K3/182Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material by electroless plating characterised by the patterning method
    • H05K3/184Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material by electroless plating characterised by the patterning method using masks
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/136286Wiring, e.g. gate line, drain line
    • G02F1/136295Materials; Compositions; Manufacture processes
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2202/00Materials and properties
    • G02F2202/42Materials having a particular dielectric constant
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01Dielectrics
    • H05K2201/0137Materials
    • H05K2201/0166Polymeric layer used for special processing, e.g. resist for etching insulating material or photoresist used as a mask during plasma etching
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/05Patterning and lithography; Masks; Details of resist
    • H05K2203/0562Details of resist
    • H05K2203/0565Resist used only for applying catalyst, not for plating itself
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/0011Working of insulating substrates or insulating layers
    • H05K3/0017Etching of the substrate by chemical or physical means
    • H05K3/002Etching of the substrate by chemical or physical means by liquid chemical etching
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/0011Working of insulating substrates or insulating layers
    • H05K3/0017Etching of the substrate by chemical or physical means
    • H05K3/0041Etching of the substrate by chemical or physical means by plasma etching
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/02Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/04Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed mechanically, e.g. by punching
    • H05K3/046Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed mechanically, e.g. by punching by selective transfer or selective detachment of a conductive layer
    • H05K3/048Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed mechanically, e.g. by punching by selective transfer or selective detachment of a conductive layer using a lift-off resist pattern or a release layer pattern
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/38Improvement of the adhesion between the insulating substrate and the metal
    • H05K3/388Improvement of the adhesion between the insulating substrate and the metal by the use of a metallic or inorganic thin film adhesion layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Nonlinear Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Thin Film Transistor (AREA)
  • Chemically Coating (AREA)

Abstract

【課題】本発明は、低価の工程が可能であり、低い電気抵抗を提供できる金属配線の形成方法を提供することを目的とする。
【解決手段】
(a)基板上部に誘電体層を蒸着する段階;(b)前記誘電体層上部に金属配線の潜在的マスクパターンを形成する段階;(c)前記潜在的マスクパターンにより露出された誘電体層をエッチングする段階;(d)前記基板を活性化処理して表面にシード層を形成する段階;(e)前記潜在的マスクパターンおよびその上部をリフトオフして除去する段階;および(f)上記ターン形成されたシード層上部に金属層をめっきする段階を含む金属配線形成方法と前記方法により製造された金属配線構造および前記構造を含む薄膜トランジスタ−液晶ディスプレーを提供する。
【選択図】図2

Description

本発明は、金属配線形成方法に関するものである。
電子装置が次第に小型化および高集積化されることに伴って配線幅は狭くなり、金属配線での抵抗増加および信号遅延による表示品質低下が大きな問題として台頭するようになっている。特に、高画質、大面積TFT−LCD開発において上記問題は絶対的な障害要因となっている。
通常、液晶表示装置(LCD)で代表される平板表示装置には、一対の基板の間に液晶などの表示材料を挟み込み、この表示材料に電圧を印加する駆動方式が採用される。この場合、少なくとも一方の基板には導電材料で構成された電気配線が配列されている。
たとえば、アクティブマトリクス駆動型LCDの場合、表示材料が挟み込まれた一対の基板の中、一方の基板(アクティブマトリクス基板)上にゲート電極とデータ電極とがマトリクス状に配置され、またこれらの交差部には薄膜トランジスタ(TFT)と画素電極とが配置されている。通常、前記ゲート電極およびデータ電極は、タンタル(Ta)、アルミニウム(Al)、モリブデン(Mo)などの金属材料で構成され、スパッタリング法のような乾式膜形成法により膜に形成される。
上記電気配線構造では、ディスプレーの大面積化、すなわち膜形成面積の大面積化によって、真空膜形成装置およびエッチング装置の大型化が必要となり、これは生産費用の増大をもたらすようになる。したがって、真空膜形成装置を必要とせずに低価で膜を形成できる湿式めっき技術による電気配線製造技術の確立が要望されている。
また、ディスプレーの面積を増加させて解像力を向上させようとする場合、配線抵抗および寄生容量の増加に起因する駆動信号の遅延が大きな問題になる。したがって、駆動信号の遅延問題を解決するために、電気抵抗のより低い銅を配線材料として使用すること以外にも電極の厚さを増加させて電気抵抗を減らそうとする努力が試みられている。
そこで、本発明はこのような問題点に鑑みてなされたもので、本発明の一つの目的は、低価の工程が可能であり、低い電気抵抗を提供できる金属配線の形成方法を提供することにある。
本発明の他の目的は、上記方法により製造された金属配線構造を提供することにある。
本発明の別の目的は、本発明の金属配線構造を含んで電極の厚さを増加させても全体パネルでの液晶の均一度が低下することを防止する薄膜トランジスタ−液晶ディスプレー(TFT−LCD)を提供することにある。
上記目的を達成するための本発明の一つの態様は、(a)基板上部に誘電体層を蒸着する段階;(b)前記誘電体層上部に金属配線の潜在的マスクパターンを形成する段階;(c)前記潜在的マスクパターンにより露出された誘電体層をエッチングする段階;(d)前記基板を活性化処理して表面にシード層を形成する段階;(e)前記潜在的マスクパターンおよびその上部をリフトオフして除去する段階;および(f)(e)段階によりパターンが形成されたシード層上部に金属層を無電解めっき方式により湿式法でめっきする段階を含む金属配線形成方法に関する。
本発明の他の態様は、(a)誘電性基板上部に金属配線の潜在的マスクパターンを形成する段階;(b)前記潜在的マスクパターンにより露出された基板をエッチングする段階;(c)前記基板を活性化処理して表面にシード層を形成する段階;(d)前記潜在的マスクパターンおよびその上部をリフトオフして除去する段階;および(e)(d)段階によりパターンが形成されたシード層上部に金属層を無電解めっき方式により湿式法でめっきする段階を含む金属配線形成方法に関する。
本発明の別の態様は、基板または基板上部の誘電体層に陥入する形態の金属配線構造およびこれを含む薄膜トランジスタ−液晶ディスプレーに関する。
本発明によれば、低価の工程が可能であり、低い電気抵抗を提供できる金属配線の形成方法を提供することができる。
以下、添付図面を参考にして本発明をより詳細に説明する。
<第1実施形態例>
本発明の金属配線形成方法は、(a)基板上部に誘電体層を蒸着する段階と、(b)前記誘電体層上部に金属配線の潜在的マスクパターンを形成する段階と、(c)前記潜在的マスクパターンにより露出された誘電体層をエッチングする段階と、(d)前記基板を活性化処理して表面にシード層を形成する段階と、(e)前記潜在的マスクパターンおよびその上部をリフトオフして除去する段階と、および(f)(e)段階によりパターンが形成されたシード層上部に金属層を無電解めっき方式により湿式法でめっきする段階と、を含むことを特徴とする。
図2は、本発明の一具現例による金属配線形成方法の工程フロー図である。図2に示したように、本発明の方法により金属配線を形成する場合には、まず、基板30の上に誘電体層31を蒸着し(図2(a))、前記誘電体層上部に金属配線の潜在的マスクパターンを形成する(図2(b))。潜在的マスクパターンは、金属配線を形成する部分以外をマスクするためのマスクパターンであり、金属配線とは正反対のマスクパターンである。次いで、潜在的マスクパターンが形成されずに誘電体層が露出された部分をエッチングして凹溝を形成する(図2(c))。その後、前記基板30をパラジウムなどの金属触媒を用いて活性化処理して表面にシード層(seed layer)32を積層することで金属触媒核を形成する(図2(d))。活性化処理によってシード層を形成する場合には、真空蒸着による場合と違って、シードが離島(isolated island)形態で形成されてシード層を成す。そのため、その後、金属層の無電解めっき時、金属の基板に対する接着力を向上させることができる。つまり、シード層が例えば互いに離隔して点在するように形成され、シード層に覆われていない部分に金属層が入り込むことで、金属層と基板とを接着させて互いの接着力を向上できる。一方、真空蒸着によってシード層を形成する場合には、シード層が滑らかな表面のフィルム形態として形成され、シードの密度が高くて金属層の基板に対する接着力をかえって低下させる短所がある。つまり、真空蒸着の場合はシード層が基板上を覆うため、金属層と基板との接触がなく、金属層と基板との接着力が低下する。
次いで、前記潜在的マスクパターンおよびその上部のシード層をリフトオフ工程を行って除去することで希望する金属配線構造のパターンを形成する(図2(e))。最後に、パターン形成されたシード層32の上部に金属層33を無電解めっき方式により湿式法で形成することで誘電体層31に陥入する形態の金属配線を収得することができる(図2(f))。
以下、図2を参考して本発明の各段階に対してより詳細に説明する。
(a)誘電体層形成段階
まず、図2(a)に示すように、基板30の上部に誘電体層31を蒸着する。本発明で使用可能な基板としては、特に制限されないが、たとえば、プラスチック基板またはガラス基板があり、好ましくはシリコンウエハー、ガラス、インジウムスズ酸化物、雲母、黒鉛、硫化モリブデン、銅、亜鉛、アルミニウム、ステンレス、マグネシウム、鉄、ニッケル、金、銀などの金属、ポリイミド樹脂、ポリエステル樹脂、ポリカーボネート樹脂およびアクリル樹脂のプラスチック基板などを用いることができるが、これらに限定されるものではない。
前記基板30の上部に誘電体層31を形成する方法としては、特に制限なく、通常的な蒸着方法を使用する。たとえば、パルス化、バイアス化、広域物理的気相蒸着方法、化学的気相蒸着方法などがある。
前記誘電体層31を構成する物質としては、誘電体物質であれば何でも使用可能であり、たとえば、Al、Si、Ti、Pb、In、Snまたは他の金属酸化物、金属窒化物、金属ハロゲン化物または他の有機誘電体、有無機複合誘電体を用いることができるが、これらに限定されるものではない。
(b)金属配線の潜在的マスクパターン形成段階
次に、図2(b)に示すように、前記誘電体層31の上部に金属配線の潜在的マスクパターンPRを形成する。本発明で使用される潜在的マスクパターン形成方法は、特に制限なく、通常的な方法を使用する。一例を挙げると、前記誘電体層31の上部にフォトレジスト組成物をコーティングした後、フォトマスクなどを使用してUVなどに選択的に露光した後に現像するフォトリソグラフィー(photolithography)工程を行ってパターンを形成することができる。このとき、使用可能なフォトレジスト組成物、露光条件などは、特に制限されないが、後でリフトオフ工程を行って所望する金属配線構造を得なければならないため、前記マスクパターンは所望する金属配線構造のパターンと正反対にパターニングする。
(c)誘電体層エッチング段階
次に、図2(c)に示すように、誘電体層31の上部に潜在的パターンを形成した後には、前記潜在的パターンが形成されずに外部に露出された誘電体層31をエッチングして凹溝を形成する。誘電体層31の凹溝を形成するとき、下部基板が露出されるようにエッチングをすることができ、または下部基板が露出されないように誘電体層の一部だけエッチングすることができる。凹溝の深さは、希望する金属配線の厚さに応じて異なり、その深さだけエッチングすることで凹溝を形成する。
こうして形成された凹溝に金属層をめっきして金属配線を最終的に形成すると、従来技術と違って基板上部に突出している形態でなく、陥入している形態の金属配線を収得することができる。
前記エッチング方法としては、特に制限なく、湿式エッチングまたは乾式エッチング方法などの通常的な方法を使用する。
(d)シード層形成段階
次に、図2(d)に示すように、前記基板30をパラジウムなどの金属触媒を用いて活性化処理して表面にシード層(seed layer)32を積層することで金属触媒核を形成する。金属配線を形成する方法のうち、湿式めっき方法に当該する無電解めっき方法は、基板表面を活性化した後、溶液中の還元剤と酸化剤とのイオン化傾向の差を用いて希望する膜をめっきする方法である。無電解めっき方法は、外部電源によらずに基板全体に同一に行われるため、製造費用が低廉であり、工程が単純で生産性に優れるという長所がある。
無電解めっきは、自己触媒核形成(autocatalytic nucleation)および成長により進行され、反応を始めるにはシードを必要とする。大部分の金属は、それ自体が触媒として機能できないため、無電解めっきする前に活性化処理を行って金属成長のための金属核を形成する必要がある。
エッチングにより凹溝を形成した後には、めっきのための金属核表面の活性層を形成するために活性化処理を行う。活性化処理段階は、一般的に基板を常温程度の温度でパラジウムのような活性化処理金属が含有されたコロイド性めっき触媒溶液に担持して行われる。このような活性化処理を行うことで、基板表面に触媒面として作用する金属核を生成して無電解めっき工程を容易にする。前述したように、活性化によってシード層を形成する場合、シードが離島(isolated island)形態として形成されて数十Åの厚さのシード層を成す。その後、金属層の無電解めっき時、金属の基板に対する接着力を向上させることができる。一方、真空蒸着によってシード層を形成する場合には、シード層が滑らかな表面のフィルム形態として形成され、シードの密度が高くて金属層の基板に対する接着力をかえって低下させる短所がある。
活性化処理金属として用いられる金属触媒としては、特に制限されないが、金、銀、銅、ニッケル、スズ、鉄、白金およびパラジウムからなる群より選択されるいずれか一つを用いることができる。特に、パラジウム金属触媒を含む触媒溶液は塩化亜鉛を含むことができる。活性化処理が完了すると、残留するめっき触媒溶液を除去するために脱イオン水などで水洗することができる。
このように、活性化処理を行うと金属核が形成され、このような金属核は、後続するめっき工程で金属結晶成長を促進する触媒の役割をする。
(e)リフトオフ段階
次に、図2(e)に示すように、シード層32を形成した後、金属層33をめっきする前にリフトオフ(lift−off)工程を行って希望する金属配線のパターンをあらかじめ形成する。その後、残ったシード層の上部にだけ選択的に金属層33をめっきする。具体的に、リフトオフ工程は、前記マスクパターンを溶解させる溶液または有機溶剤(たとえば、アセトン)を用いて前記潜在的マスクパターンを除去する工程であって、この段階で前記潜在的マスクパターン上部のシード層32もともに除去される。したがって、希望する金属配線構造のパターンと反対にパターニングされた潜在的マスクパターンが除去されることで、結果的に希望する金属配線構造のパターンが残ることになる。
(f)金属層形成段階
最後に、リフトオフ工程により希望する金属配線構造のパターンと反対にパターニングされた潜在的マスクパターンが除去されることで、図2(f)に示すように、希望する金属配線構造によるパターンが形成されたシード層32の上部にだけ選択的に金属層33をめっきすることで金属配線を完成する。このようなめっき処理は、無電解めっき方式により湿式法で行われることができる。無電解めっき方式によって金属層を形成する場合には、均一な厚さの金属層を得ることができる。一方、電解めっき方式によって金属層を形成する場合には、電流密度の勾配(gradient)が形成されることによって、均一な厚さの金属層を得ることができない短所がある。
めっき処理に使用されるめっき金属としては、Ni、Cu、Ag、Auおよびこれらの金属合金を金属配線の用度に応じて適切に選択して使用することができる。高伝導性金属パターンを収得するためには、好ましくは銅金属化合物溶液または銀金属化合物溶液を使用する。
無電解めっきは、従来の公知の方法により行われることができるが、無電解銅めっきを例として説明すると次のようである。無電解銅めっき方式を使用する場合、1)銅塩、2)銅イオンとリガンドとを形成して液状反応を抑制する錯化剤、3)銅イオンを還元させる還元剤、4)前記還元剤が酸化されるように適当なpHを維持させるpH調節剤、必要に応じて選択的に5)pH緩衝剤および6)改良剤などを含むめっき溶液に基板を一定期間浸漬してめっきさせる。
前記1)の銅塩の例は、銅の塩化物、硝酸塩、硫酸塩または青酸塩化合物を含むことができるが、これらに限定されるものではない。好ましくは、硫酸銅を使用する。
前記2)の錯化物の具体的な例は、アンモニア溶液、硝酸、グアニル酸、酒石酸塩、EDTA、ロッシェル塩などのキレート剤または有機アミン化合物を含む。好ましくは、EDTAなどのキレート剤を使用する。
前記3)の還元剤の具体的な例は、NaBH、KBH、NaHPO、ヒドラジン、ホルマリンまたはグルコースのような多糖類化合物を含む。好ましくは、ホルマリンまたはグルコースのような多糖類化合物を使用する。
前記4)のpH調節剤としては、酸または塩基化合物を使用し、
前記5)の緩衝剤としては、各種の有機酸、弱酸性の無機化合物を使用することができる。
前記6)の改良剤化合物は、めっき層のコーティング特性および平坦化特性を改善できる化合物であって、その具体的な例としては、一般的な界面活性剤、結晶成長に妨害される成分を吸着できる吸着性物質などを含む。
本発明では、金属層をめっきして金属配線を形成した後に収得された金属配線に残留する水分を除去して金属層の電気的特性および接着力を向上させるために、選択的にアニーリング段階を含むことができる。アニーリング段階は、40〜400℃で窒素またはアルゴンガスまたは真空雰囲気下で15〜120分間行われることができる。
また、選択的に金属層の形成後には、金属配線を保護するために金属層上部に無電解めっき方法などで保護層を形成することができる。このような保護層は、ニッケルまたはニッケル合金を含むことができる。
本発明の方法では、真空蒸着方式に比べて工程費がずっと低廉な湿式成膜工程であるめっき技術により配線を形成し、エッチング工程の回数が減って全体的な製造費用を節減することができる。また、湿式成膜技術は、水溶液中で成膜するため、成膜温度が100度以下で乾式成膜より消費エネルギーが少なく、基板が大型化する場合にも乾式工程より設備上の制約が少なくて容易に大面積化が可能であり、基板全面に均一に一定の膜を形成することができる。
<第2実施形態例>
また、本発明の他の具現例による金属配線形成方法では、前記基板の上部に誘電体層を蒸着せずに基板自体が誘電体層の役割をすることができる。すなわち、本発明の他の態様は、(a)誘電性基板上部に金属配線の潜在的マスクパターンを形成する段階と、(b)前記潜在的マスクパターンにより露出された基板をエッチングする段階と、(c)前記基板を活性化処理して表面にシード層を形成する段階と、(d)前記潜在的マスクパターンおよびその上部をリフトオフして除去する段階と、(e)(d)段階によりパターンが形成されたシード層上部に金属層を無電解めっき方式により湿式法でめっきする段階と、を含むことを特徴とする。
前記誘電性基板として使用される物質としては、誘電体物質であれば何でも使用可能であるが、たとえば、Al、Si、Ti、Pb、In、Snまたは他の金属酸化物、金属窒化物、金属ハロゲン化物または他の有機誘電体、有無機複合誘電体を用いることができるが、これらに限定されるものではない。前記(b)段階で基板をエッチングする段階は、前記誘電体層をエッチングする方法と同一の方法で行われることができる。また、凹溝の深さは、希望する配線の厚さに応じて決定することができる。その他の段階は、上記誘電体層を含む金属配線形成方法と同一である。
<変形例>
上記実施形態の変形例として、本発明の金属配線形成方法では、金属層の密着性を向上させるためにリフトオフ段階を行う前または行った後に補助金属膜を形成する段階をさらに含むことができる。前記補助金属膜形成段階を行うと、シード層上部に補助金属膜がめっきされる。前記補助金属膜として使用可能な物質としては、特に制限されないが、ニッケル、スズ、コバルト、パラジウム、白金、金、銀、亜鉛などがある。
リフトオフ段階以前に補助金属膜を形成する場合、リフトオフ段階で金属層が形成される部分以外の部分はシード層とともに除去され、リフトオフ段階以後に補助金属膜を形成する場合には、シード層が残っている部分に選択的に補助金属膜がよく形成される。
補助金属膜のめっき方法は、通常のめっき方法により行われることができる。たとえば、ニッケル膜の場合、一般的にニッケル塩化物を含むニッケルめっき液を使用する。めっき工程以後、密着性を向上させるためにアニーリング処理工程をさらに実施することができる。
ニッケル膜の厚さは、5〜100nmが好ましい。均一度および電気伝導度を考慮して最適な厚さを設定するのが好ましい。
<第3実施形態例>
本発明の別の態様は、製造工程性に優れ、電極の厚さを調節して低抵抗を収得できる金属配線構造に関する。図3は、本発明の一具現例による金属配線構造の断面概略図である。図3に示したように、本発明の金属配線構造は、基板上部に形成される従来の一般的な金属配線構造とは違って、基板または基板上部の誘電体層に陥入する形態の金属配線構造を含むことを特徴とする。すなわち、基板30または基板上部の誘電体層31に形成された凹溝に金属触媒を含むシード層32および金属層33を含むことを特徴とする。
本発明で金属触媒を含むシード層32は、金、銀、銅、ニッケル、スズ、鉄、パラジウムおよび白金からなる群より選択される一種を含むことができるが、これらに限定されるものではない。
本発明の金属配線構造で、前記金属層33はニッケル、銅、銀、金およびこれらを一成分とする合金からなる群より選択される導電物質を含むことができるが、これらに限定されるものではない。
前記金属配線は、シード層32および金属層33の間に補助金属膜をさらに含むことができ、金属層33を保護するために金属層33の上にニッケルまたはニッケル合金などの材料で構成される保護層をさらに含んで多層構造を有することができる。
<第4実施形態例>
本発明の別の態様は、上記陥入する形態の金属配線構造を用いた薄膜トランジスタ−液晶ディスプレー(TFT−LCD)に関する。本発明の金属配線構造は、液晶ディスプレー(LCD)、電解放出ディスプレー(FED)、電気泳動ディスプレー(EPD)、プラズマディスプレーパネル(PDP)、電解発光ディスプレー(ELD)、電気変色表示装置(ECD)のような各種の表示装置およびアクティブマトリクス基板を用いたフラットパネル型イメージセンサー、セラミック基板を用いたプリント配線基板およびその他の各種分野で用いられる金属配線に使用されることができる。
特に、液晶ディスプレーを使用する場合に液晶ディスプレーの製造費用を低くしながらも大面積化することができて有利である。図1の従来のTFT−LCDの場合、抵抗を減らすために電極の厚さを増加させると、電極が存在する部分と電極が存在する部分とでは、相対的に電極が存在する電極上部で液晶の占める高さが低くなり、全体パネル内で薄膜トランジスタの占める部分と薄膜トランジスタのない部分との間における液晶分布の差が大きくなって、全体パネルでの液晶の均一度が低下する問題点があった。
一般的な液晶ディスプレーは、横方向にゲートラインが形成され、前記ゲートラインと交差する縦方向にデータラインが形成され、前記ゲートラインおよびデータラインが交差する時点には薄膜トランジスタが形成されている。ゲートおよびデータラインが交差する領域と定義される画素領域には、ドレインコンタクトホールを通して薄膜トランジスタと連結される画素電極が形成されている。前記薄膜トランジスタは、ゲートラインから分岐されたゲート電極、ゲート電極を覆う半導体層、半導体層の両端と一定間隔重畳されてデータラインから分岐されたソース電極、および前記ソース電極から離隔されて前記画素電極と薄膜トランジスタとを連結するドレイン電極から構成される。図1は、従来の電極配線構造を含む液晶ディスプレーの断面概略図である。図1に示したように、従来の液晶ディスプレーは、透明基板11の上部に突出されるようにゲート電極12が形成され、前記ゲート電極12の上部および基板全面にはゲート絶縁膜14が形成され、前記ゲート絶縁膜14の上部のゲート電極12を覆う位置には半導体層13が形成される。前記半導体層13の上部には互いに一定間隔離隔されたソースおよびドレイン電極16,17が形成され、前記ソースおよびドレイン電極16,17の間の離隔区間にはチャネルが形成される。前記半導体層13は、純粋非晶質シリコン(a−Si)で構成されたアクティブ層13aと前記アクティブ層13aの上部に位置する不純物非晶質シリコン(na−Si)で構成されたオームコンタクト層13bとから構成される。薄膜トランジスタ上部にはドレイン電極17を一部露出させるドレインコンタクトホールを有する保護層18が形成され、前記保護層18の上部の画素領域にはドレインコンタクトホールを通してドレイン電極17と連結された画素電極19が形成される。
しかし、図4に示したように、本発明の具現例によるTFT−LCDは、従来の一般的な液晶ディスプレーとは違って、基板21の内部にゲート電極22が形成されており、基板21およびゲート電極22の上部全面にゲート絶縁膜23が形成され、前記ゲート絶縁膜23の上部には半導体層(アクティブ層22a、オームコンタクト層22b)が形成され、前記半導体層上部には互いに一定間隔離隔されたソースおよびドレイン電極(24,25)が形成され、前記ソースおよびドレイン電極(24,25)の間の離隔区間にはチャネルが形成される。薄膜トランジスタ上部にはドレイン電極25を一部露出させるドレインコンタクトホールを有する保護層26が形成され、前記保護層26の上部の画素領域にはドレインコンタクトホールを通してドレイン電極25と連結された画素電極27が形成される。本発明のTFT−LCDは、このような構造に制限されなく、本発明の属する技術分野の当業者により多様に変更または修正されることができる。
このように、本発明の具現例によるTFT−LCDは、ゲート電極およびデータ電極が基板21の内部に陥入して全体パネルが平坦な構造を有することができる。したがって、TFT−LCDの大面積化過程で発生する配線抵抗および寄生容量の増加に起因する駆動信号の遅延を解決するために電極の厚さを増加させる場合にも、全体パネルでの均一度が低下する問題点が発生しない。
以下、実施例を挙げてより詳しく本発明を説明するが、これら実施例は説明を目的としたものに過ぎず、本発明の保護範囲を制限するものと解釈してはならない。
実施例1
ディスプレー絶縁ガラス基板上に400nmの厚さの窒化ケイ素膜を化学気相蒸着法により蒸着して窒化ケイ素誘電体層を形成した。その後、Clariant社のAZ−1512フォトレジストをスピンコーティング(1200rpm30秒、常温で粘度20cp)した。次に、Oriel社のUV−exposureを光源として使用し、広帯域紫外線(broad band UV)を出力9mJ/cmで7秒間、フォトマスクを通して露光した後、現像してパターンを形成した。
次いで、上記パターン形成された基板の上部でフォトレジストがなくて露出された窒化ケイ素誘電体層を0.25%のフッ酸(HF)溶液で200秒間エッチングして広さ10μm、厚さ400nmの凹溝を形成した。その後、銅めっきの触媒として1液性のパラジウムコロイド触媒溶液に10分間浸漬して水洗した後、1%希塩酸を主成分とする促進処理液で5分間処理し、水洗した後120℃で20分間乾燥させた。
上記処理された基板をフォトレジストのストリッパーであるアセトンを使用して除去することでフォトレジストをリフトオフさせた。パターン形成された基板を、硫酸銅3.5g、酒石酸塩8.5g、ホルマリン(37%)22ml、チオ尿素1g、アンモニア40gの組成のような無電解銅(Cu)めっき液に60℃で5分間浸漬して350nmの厚さの銅配線を収得した。
実験例1:比抵抗測定
実施例1で収得された金属配線構造の比抵抗に対して4ポイントプローブで測定した結果、比抵抗2.7μΩ/cmの優秀な電極配線を収得した。
本発明の具現例による金属配線形成方法および金属配線構造を用いると、真空膜形成装置の代わりに湿式めっき技術を用いて工程を簡素化し、原価を節減することができるだけでなく、基板または基板上部の誘電体層に陥入する形態の金属配線を提供して金属配線の厚さ調節による低抵抗金属配線を収得することができ、これを適用した薄膜トランジスタ−液晶ディスプレーに全体パネルの均一度を提供することができる。
本発明によると、高温、高真空の条件が要求される従来のスパッタリング工程を行わずに湿式成膜工程により短時間内に効率的に金属配線を収得することができる。したがって、本発明によると、施設投資費および製造費用を大きく節約することができる。また、本発明の金属配線構造は、陥入する形態の金属配線構造を提供することで、これを用いたTFT−LCDで電極厚さを増加させて低抵抗を具現しながらも全体パネルでの液晶の均一度が低下するのを防止する。したがって、製品の信頼性および価格競争力が向上することができる。
以上、好適な実施例を参考として本発明を詳細に説明したが、これらの実施例は例示的なものに過ぎない。本発明に属する技術分野における通常の知識を有する者であれば、各種の変更例または均等な他の実施例に想到し得ることは明らかである。したがって、本発明の真正な技術的保護範囲は、特許請求の範囲の技術的思想によって定められるべきである。
図1は、従来技術によるTFT−LCD電極の断面概略図であり、 図2は、本発明の一具現例による金属配線の形成方法を説明する工程フロー図であり、 図3は、本発明の一具現例による金属配線構造の断面概略図であり、 図4は、本発明の一具現例によるTFT−LCD電極の断面概略図である。
符号の説明
30・・・基板
31・・・誘電体層
32・・・シード層
33・・・金属層

Claims (16)

  1. (a)基板上部に誘電体層を蒸着する段階;
    (b)前記誘電体層上部に金属配線の潜在的マスクパターンを形成する段階;
    (c)前記潜在的マスクパターンにより露出された誘電体層をエッチングする段階;
    (d)前記基板を活性化処理して表面にシード層を形成する段階;
    (e)前記潜在的マスクパターンおよびその上部をリフトオフして除去する段階;および
    (f)前記(e)段階によりパターンが形成されたシード層上部に金属層を無電解めっき方式により湿式法でめっきする段階を含む金属配線形成方法。
  2. (a)誘電性基板上部に金属配線の潜在的マスクパターンを形成する段階と、
    (b)前記潜在的マスクパターンにより露出された前記誘電性基板をエッチングする段階と、
    (c)前記誘電性基板を活性化処理して表面にシード層を形成する段階と、
    (d)前記潜在的マスクパターンおよびその上部をリフトオフして除去する段階と、
    (e)前記(d)段階によりパターンが形成されたシード層上部に金属層を無電解めっき方式により湿式法でめっきする段階と、
    を含む金属配線形成方法。
  3. 前記基板が、シリコンウエハー、ガラス、インジウムスズ酸化物、雲母、黒鉛、硫化モリブデン、銅、亜鉛、アルミニウム、ステンレス、マグネシウム、鉄、ニッケル、金、銀、ポリイミド樹脂、ポリエステル樹脂、ポリカーボネート樹脂およびアクリル樹脂のプラスチック基板からなる群より選択される物質で形成されることを特徴とする、請求項1に記載の金属配線形成方法。
  4. 前記誘電体層が、Al、Si、Ti、Pb、In、Snまたは他の金属酸化物、金属窒化物、金属ハロゲン化物または他の有機誘電体、有無機複合誘電体からなる群より選択される物質で形成されることを特徴とする、請求項1に記載の金属配線形成方法。
  5. 前記誘電性基板が、Al、Si、Ti、Pb、In、Snまたは他の金属酸化物、金属窒化物、金属ハロゲン化物または他の有機誘電体、有無機複合誘電体からなる群より選択される物質で形成されることを特徴とする、請求項2に記載の金属配線形成方法。
  6. 前記潜在的マスクパターン形成段階は、フォトリソグラフィー工程により行われることを特徴とする、請求項1に記載の金属配線形成方法。
  7. 前記エッチング段階は、下部基板が露出されるように凹溝を形成したり、下部基板が露出されないように誘電体層の一部だけをエッチングすることを特徴とする、請求項1に記載の金属配線形成方法。
  8. 前記シード層形成段階は、金、銀、銅、ニッケル、スズ、鉄、白金およびパラジウムからなる群より選択される一種を用いて活性化処理することを特徴とする、請求項1または2に記載の金属配線形成方法。
  9. 前記金属層めっき段階のめっき金属が、Ni、Cu、Ag、Auおよびこれらの合金からなる群より選択されることを特徴とする、請求項1または2に記載の金属配線形成方法。
  10. 前記金属層めっき段階は、銅塩、錯化剤、還元剤およびpH調節剤を含む無電解銅めっき液に基板を浸漬して行われることを特徴とする、請求項1または2に記載の金属配線形成方法。
  11. 前記リフトオフ段階前またはリフトオフ段階後に補助金属膜を形成する段階をさらに含むことを特徴とする、請求項1または2に記載の金属配線形成方法。
  12. 前記補助金属膜が、ニッケル、スズ、コバルト、パラジウム、白金、金、銀および亜鉛からなる群より選択される一種以上を含むことを特徴とする、請求項11に記載の金属配線形成方法。
  13. 前記金属層上に保護層を形成する段階をさらに含むことを特徴とする、請求項1に記載の金属配線形成方法。
  14. 前記保護層が、ニッケル、モリブデン、ニッケル合金およびモリブデン合金からなる群より選択される物質を含むことを特徴とする、請求項13に記載の金属配線形成方法。
  15. 金属層を形成して金属配線を形成した後、アニーリングする段階をさらに含むことを特徴とする、請求項1または2に記載の金属配線形成方法。
  16. 前記アニーリング段階は、40〜400℃で窒素またはアルゴンガスまたは真空雰囲気下で15〜120分間行われることを特徴とする、請求項15に記載の金属配線形成方法。
JP2008147626A 2007-06-25 2008-06-05 金属配線形成方法 Pending JP2009004774A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070062182A KR100847985B1 (ko) 2007-06-25 2007-06-25 금속 배선 형성방법

Publications (1)

Publication Number Publication Date
JP2009004774A true JP2009004774A (ja) 2009-01-08

Family

ID=39825085

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008147626A Pending JP2009004774A (ja) 2007-06-25 2008-06-05 金属配線形成方法

Country Status (4)

Country Link
US (1) US20080314628A1 (ja)
EP (1) EP2012350A2 (ja)
JP (1) JP2009004774A (ja)
KR (1) KR100847985B1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018103559A (ja) * 2016-12-28 2018-07-05 エスアイアイ・プリンテック株式会社 溝構造のめっき方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI351237B (en) * 2009-02-06 2011-10-21 Tatung Co Circuit board structure
US20130143071A1 (en) * 2010-08-17 2013-06-06 Chemetall Gmbh Process for the electroless copper plating of metallic substrates
KR101702645B1 (ko) 2010-08-18 2017-02-06 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR101204191B1 (ko) * 2010-11-02 2012-11-23 삼성전기주식회사 방열기판
JP2013149648A (ja) * 2012-01-17 2013-08-01 Renesas Electronics Corp 半導体装置とその製造方法
KR102081599B1 (ko) * 2013-06-28 2020-02-26 엘지디스플레이 주식회사 액정표시장치용 어레이 기판 및 그 제조방법
TWI619844B (zh) * 2014-02-28 2018-04-01 尼康股份有限公司 配線圖案之製造方法及電晶體之製造方法
US9837341B1 (en) * 2016-09-15 2017-12-05 Intel Corporation Tin-zinc microbump structures
CN106711151B (zh) * 2017-01-03 2019-09-06 京东方科技集团股份有限公司 显示基板及其制作方法、显示装置
KR101907074B1 (ko) 2017-04-27 2018-10-12 한국생산기술연구원 비전도성 유전체 상에 미세 금속 패턴을 형성하는 방법
KR102267611B1 (ko) * 2018-04-03 2021-06-21 한양대학교 에리카산학협력단 태양전지 및 그 제조 방법
CN110596986A (zh) * 2019-09-03 2019-12-20 深圳市华星光电技术有限公司 彩膜基板的制备方法、彩膜基板及液晶显示面板
DE102019126908A1 (de) * 2019-10-08 2021-04-08 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Herstellung von funktionellen Gegenständen, funktioneller Gegenstand

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5112448A (en) * 1989-11-28 1992-05-12 The Boeing Company Self-aligned process for fabrication of interconnect structures in semiconductor applications
JPH05265040A (ja) * 1992-03-18 1993-10-15 Sanyo Electric Co Ltd 液晶表示装置およびその製造方法
JPH0697197A (ja) * 1992-09-10 1994-04-08 Sharp Corp 薄膜トランジスタおよびその製造方法
EP0690494B1 (de) * 1994-06-27 2004-03-17 Infineon Technologies AG Verbindungs- und Aufbautechnik für Multichip-Module
KR20010046141A (ko) * 1999-11-10 2001-06-05 구본준 박막 트랜지스터 및 배선 제조방법
US6376370B1 (en) * 2000-01-18 2002-04-23 Micron Technology, Inc. Process for providing seed layers for using aluminum, copper, gold and silver metallurgy process for providing seed layers for using aluminum, copper, gold and silver metallurgy
JP2002226974A (ja) * 2000-11-28 2002-08-14 Ebara Corp 無電解Ni−Bめっき液、電子デバイス装置及びその製造方法
US7153766B2 (en) * 2003-01-09 2006-12-26 Chartered Semiconductor Manufacturing Ltd. Metal barrier cap fabrication by polymer lift-off
KR20060026201A (ko) * 2004-09-20 2006-03-23 삼성전자주식회사 박막 트랜지스터 표시판의 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018103559A (ja) * 2016-12-28 2018-07-05 エスアイアイ・プリンテック株式会社 溝構造のめっき方法
JP7011388B2 (ja) 2016-12-28 2022-01-26 エスアイアイ・プリンテック株式会社 溝構造のめっき方法

Also Published As

Publication number Publication date
KR100847985B1 (ko) 2008-07-22
US20080314628A1 (en) 2008-12-25
EP2012350A2 (en) 2009-01-07

Similar Documents

Publication Publication Date Title
KR100841170B1 (ko) 저저항 금속 배선 형성방법, 금속 배선 구조 및 이를이용하는 표시장치
JP2009004774A (ja) 金属配線形成方法
US6897135B2 (en) Method for fabricating metal interconnections
KR100400765B1 (ko) 박막 형성방법 및 이를 적용한 액정표시소자의 제조방법
US9136047B2 (en) Method of forming low-resistance metal pattern, patterned metal structure, and display devices using the same
US20070236641A1 (en) Thin film transistor substrate and method of fabricating the same
KR100377440B1 (ko) 금속 배선, 그의 제조방법, 금속 배선을 이용한 박막트랜지스터 및 표시장치
JP2001094238A (ja) 金属配線の製造方法およびその金属配線を備えた配線基板
JP2008251814A (ja) 埋込配線の形成方法、表示装置用基板及び当該基板を有する表示装置
EP2863435A1 (en) Array substrate, manufacturing method of same, and display device
JP2002353222A (ja) 金属配線、それを備えた薄膜トランジスタおよび表示装置
JP2003051463A (ja) 金属配線の製造方法およびその方法を用いた金属配線基板
US6822702B2 (en) Pixellated devices such as active matrix liquid crystal displays
JP2001135168A (ja) 金属配線の製造方法
US7358195B2 (en) Method for fabricating liquid crystal display device
KR100333248B1 (ko) 박막트랜지스터 제조방법
KR101731914B1 (ko) 액정 표시 장치 및 이의 제조 방법
CN113707559B (zh) 一种薄膜晶体管的制备方法、薄膜晶体管及显示面板
KR20020054848A (ko) 액정표시장치의 제조방법
KR101281901B1 (ko) 액정표시장치 및 그 제조방법
JPH10307303A (ja) 液晶表示基板、その製造方法および液晶表示装置
JP4341380B2 (ja) 可撓性配線基板、可撓性配線基板の製造方法、電子デバイスおよび電子機器
KR20150002218A (ko) 패널 및 그 제조방법
JP4998763B2 (ja) 配線付基板およびその製造方法並びに表示装置
CN105575894A (zh) 阵列基板及其制作方法、显示装置