JP2009003775A - 制御装置 - Google Patents
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Abstract
【解決手段】バウンダリスキャンバス12に接続される2つのプロセッサコア(2a、2b)を有する演算装置2を備える制御装置1であって、
前記プロセッサコアは、前記プロセッサコアの診断を、時分割で、相互にバウンダリスキャン検査によって診断することを特徴とする制御装置。
【選択図】図1
Description
2 演算部
2a 第1の汎用プロセッサコア
2b 第2の汎用プロセッサコア
3 入出力部
4 第1の専用プロセッサコア
5 メモリ部
7 第2の専用プロセッサコア
11 バス
12 バウンダリスキャンバス
21a/21b 第1/第2のプロセッサ内部回路
21c 制御パターン設定部
22a/22b 第1/第2のJTAG検査回路
22a1/22b1 第1/第2の設計データ書き込み制御回路
31 第3のJTAG検査回路
32 集積回路
41 第4のプロセッサ内部回路
42 第4のJTAG検査回路
51a/51b/51c 第1/第2/第3のバウンダリスキャン制御プログラム
52a/52b/52c/52d 第1/第2/第3/第4の期待値データ
53 制御プログラム
54a/54b/54c/54d 修復プログラム
6a/6b 設計ツール
61 通信インタフェース
71 第5のプロセッサ内部回路
72 第5のJTAG検査回路
72b 第3の設計データ書き込み制御回路
73 JTAG制御回路
81 PC
82 JTAGコントローラ
83、84 JTAG検査回路
83a、84a 入出力端子
83b、84b バウンダリスキャンセル
83c 入出力ピン
85、86 被検査回路
87 専用線
88 バス
Claims (8)
- バウンダリスキャンバスに接続される2つのプロセッサコアによって相互に相手のプロセッサコアを診断する演算部と、前記演算部で実行するプログラム及びデータを記憶するメモリ部と、前記演算部で処理される入出力信号を処理する入出力部と、前記演算部、前記メモリ部、及び前記入出力部を接続するバスとを備える制御装置であって、
前記演算部は、前記バウンダリスキャンバスに接続された第1の汎用プロセッサコア及び第2の汎用プロセッサコアを備え、
前記メモリ部は、前記演算部がバウンダリスキャン検査を実行するための第1及び第2のバウンダリスキャン制御プログラムと、バウンダリスキャン検査の結果の良否を判定するための第1及び第2の期待値データと、前記演算部が制御を実行するための制御プログラムとを備え、
前記第1の汎用プロセッサコアは、第1のバウンダリスキャン検査回路と、前記第1のバウンダリスキャン検査回路によって検査される第1のプロセッサ内部回路と、前記演算部が実行する制御プログラム、または、第1及び第2のバウンダリスキャン制御プログラムのいずれかを選択し、前記制御装置の制御パターンを前記第1のプロセッサ内部回路に対して予め設定する制御パターン設定部とを備え、
前記第2の汎用プロセッサコアは、第2のバウンダリスキャン検査回路と、前記第2のバウンダリスキャン検査回路により検査される第2のプロセッサ内部回路とを備え、
前記制御パターンにしたがって、前記第1のプロセッサ内部回路は、前記第1のバウンダリスキャン制御プログラムを抽出して、前記ダウンダリスキャンテストバスを介して前記第2の汎用プロセッサコアに対してバウンダリスキャン検査を、または、前記第2のプロセッサ内部回路は、前記制御パターンの設定に基づく診断要求指令を前記第1のプロセッサ内部回路から前記バスを介して受信して、前記第2のバウンダリスキャン制御プログラムを抽出し、前記バウンダリスキャンバスを介して前記第1の汎用プロセッサコアに対してバウンダリスキャン検査を、時分割で相互に実行するようにしたことを特徴とする制御装置。 - 前記入出力部は、第3のバウンダリスキャン検査回路と、前記第3のバウンダリスキャン検査回路により検査される集積回路とを備え、前記第3のバウンダリスキャン検査回路を前記バウンダリスキャンバスに接続し、
前記第1のプロセッサ内部回路は、前記第1のバウンダリスキャン制御プログラムを抽出、または、前記第2のプロセッサ内部回路は、前記第2のバウンダリ制御プログラムを抽出して、前記第1のプロセッサ内部回路、または、前記第2のプロセッサ内部回路のいずれかによって、前記入出力部に対してバウンダリスキャン検査を実行するようにしたことを特徴とする請求項1に記載の制御装置。 - 前記演算部は、さらに、第4のバウンダリスキャン検査回路と、前記第4のバウンダリスキャン検査回路により検査される第4のプロセッサ内部回路とを備える第1の専用プロセッサコアを備え、該第1の専用プロセッサコアを前記バウンダリスキャンバスに接続し、
前記制御パターンの指定に基づき、前記第1のプロセッサ内部回路は、前記第1のバウンダリ制御プログラムを抽出して、または、前記第2のプロセッサ内部回路は、前記第2のバウンダリ制御プログラムを抽出して、
前記第1のプロセッサ内部回路、または、前記第2のプロセッサ内部回路のいずれかによって前記第1の専用プロセッサに対してバウンダリスキャン検査を実行するようにしたことを特徴とする請求項1に記載の制御装置。 - 前記バスに通信インタフェースを介して接続され、前記第1のプロセッサ内部回路及び前記第2のプロセッサ内部回路の第1の設計データ及び第1の修復データを記憶する設計ツールと、
前記第1のバウンダリスキャン検査回路には、一方を前記バウンダリスキャンバスに他方を前記第1のプロセッサ内部回路に接続される第1の設計データ書き込み制御回路を備え、
前記第2のバウンダリスキャン検査回路には、一方を前記バウンダリスキンバスに他方を前記第2のプロセッサ内部回路に接続される第2の設計データ書き込み制御回路を備え、
前記メモリ部には、前記バウンダリスキャン検査の結果と前記第1及び第2の期待値データとを備え、
前記第1のプロセッサ内部回路は、前記第2の汎用プロセッサコアの前記バウンダリスキャン検査の結果を、前記バウンダリスキャンバスを介して取得し、前記結果と前記第1の期待値データとを比較して、前記結果の良否を判定し、故障有りと判定された場合予め設定された前記第1の修復データを前記設計ツールより抽出し、前記第2の設計データ書き込み制御回路を介して、前記第2のプロセッサ内部回路の不揮発性メモリに記憶される設計データを抽出した前記修復データで書き換え、
前記第2のプロセッサ内部回路は、前記第1の汎用プロセッサコアの前記バウンダリスキャン検査の結果を、前記バウンダリスキャンチェーンを介して取得し、前記結果と前記第2の期待値データとを比較して、良否を前記判定プログラムで判定し、判定の結果異常と判定された場合予め設定される第1の修復データを前記設計ツールより抽出し、前記第1の設計データ書き込み制御回路を介して、前記第1のプロセッサ内部回路の不揮発性メモリに記憶される前記第1の設計データを、抽出した前記第2の修復データで書き換えるようにしたことを特徴とする請求項1に記載の制御装置。 - 前記制御パターンは、制御プログラムによる制御専用の「運転」と、前記第1及び前記第2のバウンダリスキャン制御プログラムによる「検査」と前記「運転」とを時分割で実行する「間欠検査」と、前記「検査」のみを実行する「検査」とから成ることを特徴とする請求項1に記載の制御装置。
- バウンダリスキャンバスに接続される2つのプロセッサコアによって相互に相手のプロセッサコアを診断する演算部と、前記演算部で実行するプログラム及びデータを記憶するメモリ部と、前記演算部で処理される入出力信号を処理する入出力部と、前記演算部、前記メモリ部、及び前記入出力部を接続するバスとを備える制御装置であって、
前記演算部は、前記バウンダリスキャンバスに接続された第1の汎用プロセッサコア及び第2の専用プロセッサコアを備え、
前記メモリ部は、前記演算部がバウンダリスキャン検査を実行するための第3のバウンダリスキャン制御プログラムと、前記バウンダリスキャン検査の良否を判定するための前記第3及び第4の期待値データと、前記演算部が制御を実行するための制御プログラムとを備え、
前記第1の汎用プロセッサコアは、第1のバウンダリ検査回路と、前記第1のバウンダリ検査回路により検査される第1のプロセッサ内部回路と、前記演算部が実行する制御プログラム、または、第3のバウンダリスキャン制御プログラムのいずれかを選択し、前記制御装置の制御パターンを前記第1のプロセッサ内部回路に対して予め設定する制御パターン設定部とを備え、
前記第2の専用プロセッサコアは、第5のバウンダリ検査回路と、前記第5のバウンダリ検査回路によって検査される第5のプロセッサ内部回路と、前記バウンダリスキャンバスに接続される前記第1の汎用プロセッサコアを検査するバウンダリスキャン制御回路とを備え、
前記制御パターンにしたがって、前記第1のプロセッサ内部回路は、前記第3のバウンダリ制御プログラムを抽出して、前記ダウンダリスキャンバスを介して前記第2の専用プロセッサコアに対してバウンダリスキャン検査を、もしくは、前記第5のプロセッサ内部回路は、前記制御パターンに基づく診断要求指令を前記第1のプロセッサ内部回路から前記バスを介して受信して、前記バウンダリスキャン制御回路を起動して、前記バウンダリスキャンバスを介して前記第1の汎用プロセッサコアに対してバウンダリスキャン検査を、時分割で相互に実行するようにしたことを特徴とする制御装置。 - 前記バスに通信インタフェースを介して接続され、前記第1のプロセッサコア内部回路及び前記専用第2のプロセッサコア内部回路の第2の設計データ及び第2の修復データを記憶する設計ツールと、
前記第1のバウンダリスキャン検査回路には、一方を前記バウンダリスキャンバスに他方を前記第1のプロセッサ内部回路に接続される第1の設計データ書き込み制御回路を備え、
前記第5のバウンダリスキャン検査回路には、一方を前記バウンダリスキンチェーンに他方を前記第5のプロセッサ内部回路に接続される第3の設計データ書き込み制御回路を備え、
前記第1のプロセッサ内部回路は、前記第2の汎用プロセッサコアの前記バウンダリスキャン検査の結果を、前記バウンダリスキャンチェーンを介して取得し、前記結果と前記第3の期待値データとを比較して、前記結果の良否を判定し、故障ありと判定された場合には、予め設定された前記第2の修復データを前記設計ツールより抽出し、前記第2の設計データ書き込み制御回路を介して、前記第2のプロセッサ内部回路の不揮発性メモリに記憶される設計データを抽出した前記第2の修復データに書き換え、
前記第5のプロセッサ内部回路は、前記第1の汎用プロセッサコアの前記バウンダリスキャン検査の結果を、前記バウンダリスキャンバスを介して取得し、前記結果と前記第4の期待値データとを比較して、良否を判定し、判定の結果故障ありと判定された場合、予め設定される第2の修復データを前記設計ツールより抽出し、前記第3の設計データ書き込み制御回路を介して、前記第1のプロセッサ内部回路の不揮発性メモリに記憶される前記第2の設計データを、抽出した前記第2の修復データで書き換えるようにしたことを特徴とする請求項6に記載の制御装置。 - バウンダリスキャンバスに接続される2つのプロセッサコアを有する演算装置を備える制御装置であって、
2つの前記プロセッサコアは、前記プロセッサコアの診断を、時分割で、相互にバウンダリスキャン検査によって診断することを特徴とする制御装置。
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