JP2008527692A - リセス型ソース／ドレイン領域をｓｏｉウェハに含む半導体形成プロセス - Google Patents

Abstract

リセス型ソース／ドレインを有するトランジスタをシリコンオンインシュレータ（ＳＯＩ）ウェハ（１０１）に形成する方法では、絶縁分離構造（１１０）をＳＯＩウェハの活性層に、絶縁分離構造が好適には活性層を貫通してウェハのＢＯＸ層（１０４）に達するまで延びるように形成する。活性層の上側部分を除去してトランジスタチャネル構造を形成する。ゲート誘電体（１２０）をチャネル構造（１４３，１４５）の上に形成し、そしてゲート構造（１４０）をゲート誘電体の上に形成する。ゲート誘電体、チャネル構造、及びＢＯＸ層の露出部分を全てエッチングし、次にソース／ドレイン構造（１６０）を、基板バルク（１０２）の露出部分からエピタキシャル成長させる。絶縁分離構造及びＢＯＸ層は共に、酸化シリコンにより主として構成され、そして絶縁分離構造の膜厚は、ＢＯＸ層の絶縁分離部分がエッチングされることがないような厚さである。

Description

本発明は半導体形成プロセスの分野に関し、特にシリコンオンインシュレータ基板を出発材料として使用する形成プロセスに関する。

半導体形成プロセスの分野では、シリコンオンインシュレータ（ＳＯＩ）ウェハを使用して、素子性能を劣化させ得る接合容量を低減している。ＳＯＩウェハは薄い上部シリコン層を下地酸化膜層の上に含む。トランジスタ群を薄い上部層に形成して、非常に浅いソース／ドレイン領域を形成する。浅いソース／ドレイン領域は接合容量を低減するために望ましいが、これらの領域は、トランジスタに直列接続される外部抵抗として特徴付けられる不所望のインピーダンス増加ももたらす。ソース／ドレイン構造が元のウェハ表面よりもかなり上に形成される***ソース／ドレイン領域を使用してこの後者の問題を解決している。しかしながら、***ソース／ドレイン領域によってトランジスタゲートとのオーバーラップ容量が大きくなり、かつ電流集中現象が発生する。従って、ＳＯＩウェハを比較的厚いソース／ドレイン領域と組み合わせることによる利点を、***ソース／ドレイン領域による悪影響を受けることなく、かつプロセスの複雑さをほとんど増すことなく享受することができることが望ましい。

本発明は例を通して示され、かつ同様の参照記号が同様の構成要素を指す添付の図によって制限されない。
この技術分野の当業者であれば、これらの図における構成要素が説明を簡単かつ明瞭にするために示され、そして必ずしも寸法通りには描かれていないことが分かるであろう。例えば、これらの図における幾つかの構成要素の寸法を他の構成要素に対して誇張して描いて本発明の実施形態を理解し易くしている。

概して、本発明は、リセス型ソース／ドレイン構造、及びＳＯＩ基板出発材料を用いる半導体形成プロセスに関するものである。リセス型ソース／ドレインでは、ＳＯＩ埋め込み酸化膜（ＢＯＸ）層の一部分を除去する必要がある。ＢＯＸ層の残りの部分が隣接素子の間の絶縁領域となる。ＢＯＸ層をこのように選択的に除去するには本発明に従えば、専用のフォトリソグラフィー（すなわち、マスク）工程を用いる必要はない。

次に、図を参照すると、図１はＳＯＩウェハ１０１の部分断面図であり、ＳＯＩウェハを本発明の出発材料として使用する。ウェハ１０１はウェハバルク１０２と、バルク１０２上のＢＯＸ層１０４と、そして活性層１０６（上部層１０６と呼ばれることがある）と、を含む。ウェハバルク１０２はシリコンのような半導体材料であることが好ましい。ＢＯＸ層１０４は、約５０ｎｍの膜厚を有する二酸化シリコン層であることが好ましい。活性層１０６は、シリコンまたはシリコンゲルマニウムのような半導体であることが好ましい。活性層１０６はエピタキシャル層であることが好ましく、かつ約１００ｎｍの膜厚を有することが好ましい。

次に、図２によれば、絶縁分離構造１１０が活性層１０６に形成される。絶縁分離構造の図示の実施形態は、酸化シリコンのような適切な誘電体により形成される浅いトレンチ分離構造である。図示の実施形態では、絶縁分離構造１１０は活性層１０６全体を貫通して延びてＢＯＸ層１０４と接触する。絶縁分離構造１１０は、ＢＯＸ層１０４の内の下地となる部分を、ＢＯＸ層１０４の他の部分がリセス型ソース／ドレイン形成プロセスの一部分としてエッチングされるときにマスクする、または保護する。絶縁分離構造１１０及びＢＯＸ層１０４が同じ材料（例えば、酸化シリコン）により形成される実施形態では、絶縁分離構造１１０及びＢＯＸ層１０４のエッチング速度はほぼ同じである。このような実施形態では、絶縁分離構造１１０の膜厚が確実に、ＢＯＸ層１０４の内の下地部分を保護するために十分な値となるようにするために、絶縁分離構造１１０の膜厚が、ＢＯＸ層１０４の膜厚よりも十分なマージンを持って超えることが好ましい。好適な実施形態では、絶縁分離構造１１０はＢＯＸ層１０４の少なくとも２倍の膜厚である。

図３によれば、トランジスタチャネル構造１０７が、絶縁分離構造ペア１１０の間のＢＯＸ層１０４の上に形成される。図示の実施形態では、トランジスタチャネル構造１０７は上部層１０６を使用して、上部層１０６の大部分をエッチングする、または除去することにより形成される。トランジスタチャネル構造１０７を形成するために使用するエッチングプロセスは、絶縁分離構造１１０の大部分がトランジスタチャネル構造１０７を形成した後に残るように、絶縁分離構造１１０に対して高い選択性を有することが望ましい。一の実施形態では、図３に示すトランジスタチャネル構造１０７は約５０ｎｍの膜厚を有する。

次に、図４によれば、犠牲膜１１２をトランジスタチャネル構造１０７の上に形成する。トランジスタチャネル構造１０７がシリコンである構成の実施形態では、犠牲膜１１２は熱二酸化シリコンであることが好ましい。この実施形態では、犠牲膜が形成されるに従ってトランジスタチャネル構造１０７の一部分が犠牲膜になることを理解されたい。犠牲膜１１２は半導体形成プロセスの分野では公知のように、トランジスタチャネル構造１０７の上側表面の結晶構造の欠陥を除去するように作用するので有利である。

次に、図５によれば、犠牲膜１１２が除去される。犠牲膜１１２が酸化シリコンである構成の実施形態では、当該膜の除去は、ウェハ１０１をフッ酸溶液に浸漬する処理のようなウェットエッチングプロセスを使用して行なわれる。この実施形態では、絶縁分離構造１１０の一部分が犠牲膜の除去の間に除去されるので、結果として得られるトランジスタチャネル構造１０７は絶縁分離構造１１０とは、トランジスタチャネル構造の両端で接触することがないことが分かるであろう。

次に、図６によれば、ゲート誘電体１２０がトランジスタチャネル構造１０７の上に形成される。一の実施形態では、ゲート誘電体１２０は約３０ｎｍ未満の膜厚を有する熱二酸化シリコンである。別の実施形態では、ゲート誘電体１２０は高誘電率の誘電体であり、この誘電体は、本開示においては、二酸化シリコンの誘電率（約３．９）よりも大きい誘電率を有するいずれの誘電体とすることもできる。適切な高誘電率誘電体の候補として、ＨｆＯ_２のような金属酸化物化合物を挙げることができる。高誘電率誘電体を用いる実施形態では、ゲート誘電体１２０の酸化膜換算膜厚（ＥＯＴ）は約３０ｎｍ未満であることが好ましい。図６に示す実施形態のような或る実施形態では、ゲート誘電体１２０は、トランジスタチャネル構造１０７の上の領域、及び側壁に沿った領域を含む、トランジスタチャネル構造１０７の全露出表面の上に形成される。

次に、図７によれば、導電層１３０がゲート誘電体１２０の上に形成され、そしてキャップ層１３５が導電層１３０の上に形成される。一の実施形態による導電層１３０は、シランの熱分解のような従来の方法により形成される多結晶シリコンである。この実施形態では、導電層１３０に不純物を、公知のプロセスによるｉｎ−ｓｉｔｕ法または後続のイオン注入プロセスを使用して高濃度にドープすることができる。他の実施形態では、導電層１３０は、チタン、タングステン、タンタル、及び合金のような金属材料、及び窒化チタン、タンタルシリコン、及びタンタルシリコン窒化物のような上述の金属の化合物により構成することができる。

一の実施形態では、キャップ層１３５は、下地の導電層１３０を保護し、かつ導電層１３０上の反射防止コーティング（ＡＲＣ）層となるように機能する。（キャップ層１３５はＡＲＣ層１３５と呼ぶこともできる）。ＡＲＣ層は、後続の塗布フォトレジスト（図示せず）が露光されるときに生じる定在波パターンを弱めるように作用する。導電層１３０を保護し、かつＡＲＣ層として機能するために適する一の実施形態では、キャップ層１３５はシリコン窒化膜であることが好ましく、このシリコン窒化膜は約１０〜２５ｎｍの膜厚を有することが好ましい。

次に、図８によれば、導電層１３０及びキャップ層１３５をパターニングしてゲート電極１４０を形成する。導電層１３０及びキャップ層１３５のパターニングは、従来のフォトリソグラフィー法及びエッチングプロセスを使用して行なわれる。ゲート電極１４０の側壁によって、第１チャネル領域または描画チャネル領域１４３の境界が、ゲート電極１４０下方のトランジスタチャネル構造１０７の中に画定される。描画チャネル領域１４３の横方向寸法（長さ）は２００ｎｍ未満であることが好ましい。

次に、図９によれば、スペーサ構造１５０がゲート電極１４０の側壁の上に形成される。スペーサ構造１５０の形成は、公知の方法に従って、コンフォーマルな膜になるように当該膜をウェハ１０１の上に堆積させ、そして当該膜を異方性エッチングすることにより行なわれる。ゲート電極１４０及びサイドウォールスペーサ構造１５０の組み合わせは本明細書においてゲート電極構造１５５、またはもっと簡単にゲート構造１５５と呼ぶ。ゲート構造１５５の横方向境界によって、描出チャネル領域１４３よりもわずかに広い第２チャネル領域または実効チャネル領域１４５が画定される。実効チャネル領域１４５は、続いて形成されるソース／ドレイン構造の境界を画定する。ゲート構造１５５を形成することによって、ゲート誘電体１２０及びトランジスタチャネル構造１０７の内、実効チャネル領域１４５の外側に位置する部分が露出する。或る実施形態では、或る方式のイオン注入をスペーサ１５０の形成の前に行なうことができる。このようなイオン注入として、半導体製造プロセスにおける当業者には良く知られているエクステンションイオン注入、ハローイオン注入などを挙げることができる。

次に、図１０によれば、ゲート誘電体１２０及びトランジスタチャネル構造１０７の露出部分（すなわち、ゲート誘電体１２０及びトランジスタチャネル構造１０７の内、ゲート電極１４０またはスペーサ１５０の下方に位置しない部分）が除去される。ゲート誘電体１２０及びトランジスタチャネル構造１０７の露出部分を除去することにより、ボックス層１０４の内、ゲート構造１５５の下方に位置しない部分が露出する（この技術分野の当業者であれば、除去処理中にゲート誘電体１２０及びトランジスタチャネル構造１０７が少しアンダーカットされることが分かる）。従来のフッ素系または塩素系プラズマ支援ドライエッチングプロセスを使用して図１０に示すエッチングを行なう。図１０及び図９を比較すると、図１０のエッチングプロセスによって絶縁分離構造１１０が部分的にエッチングされることが分かる。好適な実施形態では、絶縁分離構造の残留部分の膜厚はＢＯＸ層１０４の膜厚よりも厚いので、ＢＯＸ層１０４に対する次のエッチング処理の間、絶縁分離構造１１０は、ＢＯＸ層１０４の内、絶縁分離構造１１０の下に位置する部分の有効なマスクとなることができる。図１０は更に、ＢＯＸ層１０４の絶縁分離部分１０５を示している。ＢＯＸ層１０４の絶縁分離部分１０５は、ＢＯＸ層の内、絶縁分離構造１１０の下に位置する部分１０５を含む。絶縁分離部分１０５は、ＢＯＸ層１０４の内、後続の誘電体エッチングの後に残留することになる部分を表わす（以下に説明する）。絶縁分離部分１０５部分の横方向寸法は絶縁分離構造１１０の横方向寸法よりも、シャドウ効果に起因してかなり大きくなる。

次に、図１１によれば、ＢＯＸ層１０４の露出部分がエッチングされてウェハバルク１０２の内の下地部分が露出する。絶縁分離構造１１０の残留部分は、図１０に示すエッチング処理の間、ＢＯＸ層１０４の絶縁分離部分１０５を、当該部分がエッチングされることがないように保護する。ＢＯＸ層１０４の露出部分をエッチングした後、絶縁分離構造１１０を除去するが、ＢＯＸ層１０４の絶縁分離部分１０５は残る。ＢＯＸ層１０４の絶縁分離部分１０５によって、後の工程において形成される隣接ソース／ドレイン構造の物理的かつ電気的絶縁が可能になる。絶縁分離構造１１０を使用してＢＯＸ層１０４の絶縁分離部分１０５を保護することにより、説明した処理がＢＯＸ層をパターニングする方法となるのであり、この方法では、ＢＯＸ層１０４の内、除去すべき領域を画定するフォトリソグラフィープロセスは必要とはならない。絶縁分離誘電体１１０を形成するには、マスク工程が必要になるが、このマスク工程はゲート電極１４０の形成の前に行なわれるので、このマスク工程における転写に関する制約条件が極めて少なくなる。トランジスタゲート及びソース／ドレイン領域を画定した後に形成される複数のマスクは、トランジスタ領域を誤ってエッチングしてしまうことがないように高精度に位置合わせする必要がある。転写に関するこの問題は、例えばメモリアレイに特有の高密度設計において特に重大となる。

ゲート誘電体１２０及びトランジスタチャネル構造１０７の露出部分に対するエッチングが、ＢＯＸ層１０４の露出部分に対するエッチングとは異なる処理工程として示されるが、これらのエッチングプロセスを単一のエッチングプロセスに統合することができ、この場合、当該エッチングプロセスはゲート電極１２０を除去する第１段階、トランジスタチャネル構造１０７をエッチングする第２段階、及びＢＯＸ層１０４をエッチングする第３段階のような複数の段階に渡って行なうことができる。

次に、図１２によれば、リセス型ソース／ドレイン構造を形成する前の予備段階としてクリーニング工程を行なう。好適な実施形態においては、クリーニング工程では、フッ酸に浸漬する処理を行なってウェハバルク１０２の上側表面の上の残留酸化膜を全て除去する。フッ酸に浸漬する処理は、ＢＯＸ層の絶縁分離部分１０５の内、わずかな部分を除去するものとしても示される。

次に、図１３によれば、リセス型ソース／ドレイン構造１６０が形成される。リセス型ソース／ドレイン構造１６０は、ウェハバルク１０２をシードとして使用して熱処理により形成される（熱成長させる）エピタキシャル構造であることが好ましい。リセス型ソース／ドレイン構造がこのような呼称で呼ばれるのは、当該構造のほとんどの部分が元のＢＯＸ層１０４の上側表面の下方に縦方向にずれた（後退した）位置にまで形成されるからである。ソース／ドレイン構造を上側表面から後退した位置にまで形成することにより、電流集中を緩和し、かつ或るＳＯＩ技術に使用される***ソース／ドレイン構造に関連する重なり容量を小さくすることができるという利点が生じる。

リセス型ソース／ドレイン構造１６０は一の実施形態ではシリコン構造である。ＰＭＯＳトランジスタを形成する際の使用に適する別の実施形態では、リセス型ソース／ドレイン構造１６０はシリコンゲルマニウム、炭化シリコン、シリコンゲルマニウムカーボン、ｉｎ−ｓｉｔｕドープシリコンゲルマニウム、または別の適切な半導体材料である。リセス型ソース／ドレイン構造１６０と、この構造の下地となるウェハバルク１０２との間の絶縁は、１回以上のディープイオン注入を使用して行なうことができる。この実施形態では、ディープイオン注入によってウェハバルク１０２の導電型はソース／ドレイン構造１６０の導電型とは逆になる。或る実施形態では、このような第１のディープイオン注入を使用して、ウェハのＰＭＯＳ領域を絶縁分離するための接合分離を行ない、そして第２のディープイオン注入を使用して、ウェハのＮＭＯＳ領域を絶縁分離するための接合分離を行なうことが望ましい。他の実施形態では、ウェハバルク１０２の抵抗を非常に高くするだけで、電気的絶縁を効果的に行なうことができる。いずれにせよ、リセス型ソース／ドレイン構造１６０を形成することによりトランジスタ１００が形成され、このトランジスタは、ウェハ１０１に形成される他のこのようなトランジスタ群に適切に接続されると集積回路を構成する。

これまでの明細書では、本発明について特定の実施形態を参照しながら記載してきた。しかしながら、この技術分野の当業者であれば、種々の変形及び変更を、以下の請求項に示す本発明の技術範囲から逸脱しない範囲において加え得ることが分かるであろう。例えば、ウェハバルク１０２はシリコンを含むものとして説明してきたが、砒化ガリウム及びシリコンゲルマニウムを含む他の半導体材料をバルクに使用することができる。同様に、活性層１０６は、シリコンの代わりに、シリコンゲルマニウムなどを含むことができる。スペーサ構造１５０は窒化シリコンであるとして説明してきたが、窒化シリコンとゲート電極との間の薄い酸化膜層のような更に別の材料を含むことができる。従って、明細書及び図は、本発明を制限するものとしてではなく例示として捉えられるべきであり、そしてこのような変更の全てが本発明の技術範囲に含まれるべきものである。

効果、他の利点、及び技術的問題に対する解決法について、特定の実施形態に関して上に記載してきた。しかしながら、効果、利点、及び問題解決法、及びいずれかの効果、利点、または問題解決法をもたらし、またはさらに顕著にし得る全ての要素（群）が、いずれかの請求項または全ての請求項の必須の、必要な、または基本的な特徴または要素であると解釈されるべきではない。本明細書で使用されるように、「ｃｏｍｐｒｉｓｅｓ」、「ｃｏｍｐｒｉｓｉｎｇ」という用語、またはこれらの用語の他の全ての変形は包括的な意味で適用されるものであり、一連の要素を備える（ｃｏｍｐｒｉｓｅｓ）プロセス、方法、製品、または装置がこれらの要素のみを含むのではなく、明らかには列挙されていない、またはそのようなプロセス、方法、製品、または装置に固有の他の要素も含むことができる。

シリコンオンインシュレータウェハの部分断面図。 絶縁分離構造がＳＯＩウェハの活性層に形成される構成の、本発明の一の実施形態による図１のウェハに対して行なわれる形成処理を示す断面図。 トランジスタチャネル構造を活性層により形成する、図２に続く処理を示す断面図。 犠牲酸化膜をトランジスタチャネル構造の上に形成する、図３に続く処理を示す断面図。 犠牲酸化膜を除去する、図４に続く処理を示す断面図。 ゲート誘電体をトランジスタチャネル構造の上に形成する、図５に続く処理を示す断面図。 導電層及びキャップ層をゲート誘電体の上に形成する、図６に続く処理を示す断面図。 導電層及びキャップ層をエッチングしてゲート電極を形成する、図７に続く処理を示す断面図。 スペーサをゲート電極側壁の上に形成する、図８に続く処理を示す断面図。 ゲート誘電体及びトランジスタチャネルの露出部分をエッチングする、図９に続く処理を示す断面図。 埋め込み酸化膜層の露出部分を除去する、図１０に続く処理を示す断面図。 フッ酸浸漬によってウェハバルク及びトランジスタチャネルの露出部分をクリーニングする、図１１に続く処理を示す断面図。 リセス型ソース／ドレイン構造をエピタキシャル成長プロセスを使用して形成する、図１２に続く処理を示す断面図。

Claims (20)

1. 分離トレンチ構造を、シリコンオンインシュレータ（ＳＯＩ）ウェハから成る活性層に形成する工程と、
   活性層を薄くし、活性層を分離トレンチに対して選択的にエッチングすることによりチャネル構造を形成する工程と、
   ゲート誘電体をチャネル構造の上に形成する工程と、
   ゲート構造をゲート誘電体の上に形成する工程と、
   ゲート構造をマスクとして使用してゲート誘電体、及び当該誘電体の下地となるチャネル構造の露出部分を除去し、これによってＳＯＩウェハの埋め込み酸化膜（ＢＯＸ）層の一部分を露出させる工程と、
   ＢＯＸ層の露出部分を、当該部分を貫通するようにＳＯＩウェハの基板バルクの露出部分に達するまでエッチングし、分離トレンチ構造をＢＯＸの絶縁分離部分の上に設けることによりＢＯＸの絶縁分離部分が前記エッチングの間に除去されないように防止する工程と、
   半導体ソース／ドレイン構造を基板バルクの露出部分からエピタキシャル成長させる工程とからなり、隣接する前記半導体ソース／ドレイン構造はＢＯＸ層の絶縁分離部分によって互いから絶縁分離される、半導体形成プロセス。
2. ゲート誘電体を形成する工程では、シリコン酸化膜ゲート誘電体を熱処理により形成する、請求項１記載の方法。
3. ゲート誘電体を形成する工程では、高誘電率のゲート誘電体を堆積させる、請求項１記載の方法。
4. ゲート構造を形成する工程では、
   導電層をゲート誘電体の上に形成し、
   反射防止コーティング（ＡＲＣ）を導電層の上に形成し、及び
   導電層及びＡＲＣをパターニングしてゲート電極を形成することにより、
   ゲート電極を形成する、請求項１記載の方法。
5. ＡＲＣは窒化シリコンを含む、請求項４記載の方法。
6. 導電層は多結晶シリコンを含む、請求項５記載の方法。
7. 導電層は金属を含む、請求項５記載の方法。
8. 更に、誘電体スペーサ構造をゲート電極の側壁の上に形成する、請求項３記載の方法。
9. 半導体ソース／ドレイン構造をエピタキシャル成長させる処理では、シリコンソース／ドレイン構造をエピタキシャル成長させる、請求項１記載の方法。
10. 半導体ソース／ドレイン構造をエピタキシャル成長させる処理では、シリコンゲルマニウムソース／ドレイン構造をエピタキシャル成長させる、請求項１記載の方法。
11. シリコンオンインシュレータ（ＳＯＩ）ウェハの埋め込み酸化膜（ＢＯＸ）層をパターニングするための方法であって、
    誘電体分離構造をＳＯＩウェハの活性層に、誘電体分離構造がＢＯＸ層の絶縁分離部分の上に位置するように形成する工程と、
    トランジスタチャネル構造をＢＯＸ層の上に、及び、ゲート誘電体をチャネル構造の上に形成する工程と、
    ゲート構造をゲート誘電体の上に形成する工程と、
    トランジスタチャネル構造、ゲート誘電体、及びＢＯＸ層の内、ゲート構造によって覆われない部分を全てエッチングし、前記エッチングの間は分離構造を保持して、前記エッチングによってＢＯＸ層の絶縁分離部分が除去されることを防止する工程とを備える方法。
12. 誘電体分離構造の膜厚はＢＯＸ層の膜厚よりも厚い、請求項１１記載の方法。
13. トランジスタチャネル構造を形成する工程では、活性層の大部分をエッチングする、請求項１１記載の方法。
14. ゲート誘電体は、熱処理によって形成される二酸化シリコン、及び高誘電率材料から成るグループから選択される、請求項１１記載の方法。
15. ゲート構造を形成する工程では、導電層を堆積させ、誘電体キャップ層を導電層の上に堆積させ、導電層及び誘電体キャップ層をエッチングしてゲート電極を形成し、及び、誘電体スペーサをゲート電極の側壁の上に形成する、請求項１１記載の方法。
16. リセス型ソース／ドレインを有するトランジスタをシリコンオンインシュレータ（ＳＯＩ）ウェハを使用して形成する方法であって、ＳＯＩウェハは活性層を、基板バルク上の埋め込み酸化膜（ＢＯＸ）層の上に備え、前記方法は、
    絶縁分離構造をＳＯＩウェハの活性層に、絶縁分離構造が活性層を貫通してＢＯＸ層に達するまで延びるように形成する工程と、
    活性層の内、隣接する分離トレンチの間に位置する上側部分を除去してトランジスタチャネル構造を形成する工程と、
    ゲート誘電体をチャネル構造の上に形成する工程と、
    ゲート構造をゲート誘電体の上に形成する工程と、
    ゲート誘電体、チャネル構造、及びＢＯＸ層の内、ゲート構造または分離トレンチによって覆われない部分を全てエッチングする工程と、
    ソース／ドレイン構造を、基板バルクの内、前記エッチングによって露出する部分からエピタキシャル成長させる工程とを備える方法。
17. ソース／ドレイン構造は第１導電型を有し、そして前記方法では更に、ディープイオン注入を第２導電型の不純物を使用して基板バルクに対して行なう、請求項１６記載の方法。
18. 活性層の内の上側部分を除去する工程では、活性層の大部分を除去する、請求項１６記載の方法。
19. ゲート構造を形成する工程では、ゲート電極を形成し、そして誘電体スペーサをゲート電極の側壁の上に形成する、請求項１６記載の方法。
20. 絶縁分離構造及びＢＯＸ層は共に、酸化シリコンにより主として構成され、そして絶縁分離構造の膜厚は、ＢＯＸ層の絶縁分離部分が前記エッチングの間にエッチングされることがないような厚さである、請求項１６記載の方法。

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