JP2004023106A - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 90
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 26
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 134
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 134
- 239000010703 silicon Substances 0.000 claims abstract description 134
- 238000002955 isolation Methods 0.000 claims abstract description 44
- 239000000758 substrate Substances 0.000 claims abstract description 41
- 230000000903 blocking effect Effects 0.000 claims abstract description 37
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 36
- 238000009413 insulation Methods 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims description 81
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 27
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 27
- 239000012535 impurity Substances 0.000 claims description 21
- 229920002120 photoresistant polymer Polymers 0.000 claims description 19
- 150000002500 ions Chemical class 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 14
- 238000005229 chemical vapour deposition Methods 0.000 claims description 10
- 238000001312 dry etching Methods 0.000 claims description 10
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- 229910052751 metal Inorganic materials 0.000 claims description 9
- 239000002184 metal Substances 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- 125000006850 spacer group Chemical group 0.000 claims description 8
- 230000001590 oxidative effect Effects 0.000 claims description 7
- 238000010438 heat treatment Methods 0.000 claims description 6
- 238000005498 polishing Methods 0.000 claims description 6
- 229910021332 silicide Inorganic materials 0.000 claims description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- NCMAYWHYXSWFGB-UHFFFAOYSA-N [Si].[N+][O-] Chemical compound [Si].[N+][O-] NCMAYWHYXSWFGB-UHFFFAOYSA-N 0.000 claims description 3
- 229910052787 antimony Inorganic materials 0.000 claims description 3
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 claims description 3
- 229910052785 arsenic Inorganic materials 0.000 claims description 3
- 229910052698 phosphorus Inorganic materials 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- GNFTZDOKVXKIBK-UHFFFAOYSA-N 3-(2-methoxyethoxy)benzohydrazide Chemical compound COCCOC1=CC=CC(C(=O)NN)=C1 GNFTZDOKVXKIBK-UHFFFAOYSA-N 0.000 claims 1
- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 claims 1
- 230000003213 activating effect Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 40
- 238000004140 cleaning Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 229910001385 heavy metal Inorganic materials 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000007725 thermal activation Methods 0.000 description 2
- 229910003902 SiCl 4 Inorganic materials 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 150000007513 acids Chemical class 0.000 description 1
- 238000003339 best practice Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- SLLGVCUQYRMELA-UHFFFAOYSA-N chlorosilicon Chemical compound Cl[Si] SLLGVCUQYRMELA-UHFFFAOYSA-N 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66651—Lateral single gate silicon transistors with a single crystalline channel formed on the silicon substrate after insulating device isolation
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/105—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with vertical doping variation
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
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- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Element Separation (AREA)
- Thin Film Transistor (AREA)
Abstract
【課題】半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、半導体基板上に素子形成領域を定義するために形成された素子分離用絶縁膜と、素子分離用絶縁膜で取り囲まれた素子形成領域の半導体基板上に形成されたエピタキシャルシリコン層と、このエピタキシャルシリコン層に素子形成領域を両側に分離するように埋め込み形成された遮断絶縁膜と、エピタキシャルシリコン層の上に遮断絶縁膜の上部が中央下部領域に配置されるように形成されたゲートと、このゲートを介在して両側に形成されたソースとドレーンジャンクションと、を含む。このように半導体装置のソースとドレーンジャンクションとの間に遮断用絶縁膜が配置されて、ジャンクション拡張によるバルク領域でのジャンクション相互間のショート現象が防止でき、スレショルド電圧の安定性と漏れ電流の減少などの半導体装置の電気的な特性が改善される。
【選択図】 図１
【解決手段】半導体装置は、半導体基板上に素子形成領域を定義するために形成された素子分離用絶縁膜と、素子分離用絶縁膜で取り囲まれた素子形成領域の半導体基板上に形成されたエピタキシャルシリコン層と、このエピタキシャルシリコン層に素子形成領域を両側に分離するように埋め込み形成された遮断絶縁膜と、エピタキシャルシリコン層の上に遮断絶縁膜の上部が中央下部領域に配置されるように形成されたゲートと、このゲートを介在して両側に形成されたソースとドレーンジャンクションと、を含む。このように半導体装置のソースとドレーンジャンクションとの間に遮断用絶縁膜が配置されて、ジャンクション拡張によるバルク領域でのジャンクション相互間のショート現象が防止でき、スレショルド電圧の安定性と漏れ電流の減少などの半導体装置の電気的な特性が改善される。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に係り、特に選択的エピタキシャルシリコン形成法（Ｓｅｌｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ）を利用した半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
素子が極めて高集積化するにつれて半導体素子の線幅（ｄｅｓｉｇｎ ｒｕｌｅ）が狭くなり、これによって半導体素子１つの占有面積が狭くなってトランジスタのような素子の形成に相当の問題点が発生している。すなわち、メモリ素子が形成されたセル領域のＮＭＯＳトランジスタと、周辺回路領域のＰＭＯＳ及びＮＭＯＳトランジスタとは所定のゲート長さを維持して初めてトランジスタの電気的な特性を確保できるが、素子が高度に集積化するにつれて、ジャンクションの間のショート現象（Ｂｕｌｋ ｓｈｏｒｔ ｆａｉｌ）によってトランジスタ素子の機能が十分に発揮されない。
【０００３】
かかる問題点を解決するために、トランジスタの実質的なゲート長を増加させる方法が多く研究されてきており、現在まで知られた方法の中で有力な方法の１つはできるだけジャンクションを浅く形成するソース／ドレーンジャンクションを適用するのが最善策として知られている。
【０００４】
しかし、前記した浅いソース／ドレーンジャンクションを使用する方法は次のような問題点を有する。
すなわち、前記ソース、ドレーンジャンクションは公知のように、不純物がイオン注入された後、熱的活性化工程を進めることによって形成される。この時、半導体素子の集積度が極めて微細化することによって、設定されているソース及びドレーン領域の長さが臨界値以下に短くなる。このような状況で熱的活性化工程を進行すれば、ソース、ドレーン用不純物が側傍に広がって、やむをえず、ジャンクション領域が拡張される。これによって、ソース及びドレーン領域は設定されている距離よりもさらに狭くなって、ゲート下部のチャンネルが発生する前にこれらのソースとドレーンジャンクションとが張り付いてショート不良が発生する。
【０００５】
【発明が解決しようとする課題】
本発明は前記ような問題点を解決するために創案されたものであって次のような目的を有する。
素子が高集積化されてソースとドレーンとの間のチャンネル長が短くなっても、バルク領域でのソースとドレーンとの間にジャンクションショートが発生することを効果的に防止してＭＯＳトランジスタ素子の電気的特性を良好に得られる半導体装置及びその製造方法を提供することである。
【０００６】
【課題を解決するための手段】
本発明の目的を達成するために、本発明の半導体装置は、半導体基板上に素子形成領域を定義するために形成された素子分離用絶縁膜と、素子分離用絶縁膜で取り囲まれた素子形成領域の半導体基板上に形成されたエピタキシャルシリコン層と、エピタキシャルシリコン層に素子形成領域を両側に分離するよう埋め込まれた遮断絶縁膜と、エピタキシャルシリコン層の上に遮断絶縁膜が中央下部に配置されるように形成されたゲートと、ゲートを介在して両側に形成されたソースとドレーンジャンクションと、を含む。
【０００７】
ここで、素子分離用絶縁膜はシリコン酸化膜であることが素子間の電気的な絶縁に優れて望ましく、遮断用絶縁膜はシリコン酸化膜であることが膜形成とパターニングとに容易で望ましい。
エピタキシャルシリコン層は化学気相蒸着法を利用して半導体基板上に選択的エピタキシャル成長法によって形成されている。
【０００８】
ゲートは、エピタキシャルシリコン層の上に形成されたゲート絶縁膜と、遮断用絶縁膜が下部中央に配置されるように前記ゲート絶縁膜上に積層形成されたゲート導電膜と、ゲート導電膜の側壁に形成された絶縁膜スペーサとを含む。ここで、ゲート絶縁膜はエピタキシャルシリコン層を酸化させてエピタキシャルシリコン層の上に形成されたシリコン酸化膜であり、ゲート導電膜は金属シリサイド膜をさらに含めばゲートの電気的抵抗を減少できて効果的である。
【０００９】
かかる構成の本発明の半導体装置の製造方法は、まず、半導体基板上に第１シリコン絶縁膜を形成し、シリコン絶縁膜の上に素子分離用パターンを形成して素子形成領域の前記シリコン酸化膜を所定深さに除去する。半導体基板の全面にマスク用絶縁膜を形成し、マスク用絶縁膜及び第１シリコン絶縁膜に所定のパターニングをして素子分離用酸化膜を形成して素子形成領域を定義し、素子形成領域内に遮断絶縁膜を形成する。素子形成領域の半導体基板上に遮断絶縁膜が埋め込まれるようにエピタキシャルシリコン層を形成する。その次に、エピタキシャルシリコン層にゲートを形成し、エピタキシャルシリコン層にソース及びドレーンジャンクションを形成してトランジスタ素子の形成工程を完成させる。
【００１０】
ここで、第１シリコン絶縁膜はシリコン酸化膜で形成するのが、後に形成される選択的エピタキシャルシリコン成長の選択的マスクとしての蒸着選択比に優れているので望ましい。このような第１シリコン絶縁膜は化学気相蒸着法によって形成でき、半導体基板を酸化させて形成できる。
【００１１】
その次に、半導体基板の全面に素子形成領域が開放されたパターンを有したフォトレジストを形成し、パターニングされたフォトレジストをマスクとして利用してドライエッチング法で素子形成領域の前記第１シリコン膜を所定厚さにエッチングして除去し、フォトレジストを除去する。すると、素子形成領域と素子分離領域との間に所定の段差が形成される。この段差はゲートの下部に形成されるチャンネルのために最小の厚さを確保すべきである。
【００１２】
このように段差が形成された第２シリコン絶縁膜の形成された半導体基板上にマスク用絶縁膜を形成する。この時、マスク用絶縁膜を第１シリコン絶縁膜とは異なる他の膜質で形成すると、追ってこの膜を除去する時、エッチング選択比を容易に変化させることができて望ましく、特に、シリコン窒化膜がシリコン酸化膜とのエッチング選択比を高めて望ましい。
【００１３】
半導体基板の全面に素子形成領域を開放し、素子形成領域内に前記素子形成領域を分離するように所定幅に閉鎖されたパターンが形成されたフォトレジストを形成し、パターニングされたフォトレジストをマスクとして利用してドライエッチング法でマスク用絶縁膜と第１シリコン絶縁膜とをエッチングしてパターンを転写する。パターニングに使われたフォトレジストを除去する。すると、素子形成領域には素子分離用絶縁膜との間に発生する端子ほどの厚さの空間が形成される。
【００１４】
このように形成された素子形成領域の半導体基板上に残留している酸化膜を除去し、素子形成領域の基板をソースとして、素子分離用絶縁膜及び遮断絶縁膜をマスクとして利用して選択的エピタキシャルシリコン成長法で素子形成領域にエピタキシャルシリコン層を形成する。この時、エピタキシャルシリコン層を形成する方法は、エピタキシャルシリコン層を素子分離用酸化膜よりもさらに厚く過成長させた後、この過成長されたエピタキシャルシリコン層を所定の平坦化工程を利用して素子分離用絶縁膜の上部レベルまで平坦に除去してエピタキシャルシリコン層を形成する。この時、平坦化工程としては化学的機械研磨法を利用して素子分離用絶縁膜を研磨ストッパとして利用するのが過成長されたエピタキシャルシリコン層を適正な厚さに研磨するために望ましい。
【００１５】
その次に、ゲートを形成する。すなわち、エピタキシャルシリコン層の上にゲート絶縁膜を形成し、ゲート絶縁膜の上にゲート導電膜を順次に形成する。遮断絶縁膜の上部に形成されたエピタキシャルシリコン層が素子形成領域の中央に介在するようにゲート導電膜にゲートパターンを形成する。すると、ゲートの位置が遮断絶縁膜の上部に配置される。ここで、ゲート絶縁膜はシリコン酸化膜及びシリコン窒素酸化膜のうちいずれか１つが選択でき、ゲート導電膜は不純物のドーピングされたポリシリコン及び金属シリサイド膜のうち少なくともいずれか１つを含む。
【００１６】
一方、ゲートパターンを形成した後、ゲート導電膜の側壁に絶縁膜スペーサをさらに形成することが、ジャンクションの完成後、ゲート長が長くなってショートチャンネル効果が防止できて望ましい。
【００１７】
このようにゲート工程が完了すれば、このゲートをマスクとして利用してジャンクションイオンをドーピングし、ジャンクションイオンを所定の熱処理法後、活性化させてソース及びドレーンジャンクションを形成する。この時、ジャンクションイオンはトランジスタ型に依存して、Ｐ型不純物及びＮ型不純物のうちいずれか１つを選択して注入するが、Ｐ型不純物はＢ及びＢＦ２のうちいずれか１つが選択でき、Ｎ型不純物はＰ、Ａｓ、アンチモンなどの５価元素のうちいずれか１つが選択できる。
【００１８】
このように本発明の半導体装置及びその製造方法は、ＭＯＳトランジスタのゲート下部領域に配置されたソース及びドレーンジャンクションを連結するチャンネル下部に遮断用絶縁膜が形成されて、ソースジャンクションとドレーンジャンクションとの間を遮断しているので、素子の線幅が狭まってソースとドレーンジャンクションとの間が短くなっても、素子動作時に発生するジャンクション拡張によるショート現象を効果的に防止できる。
【００１９】
【発明の実施の形態】
以下、添付した図面を参照して本発明の実施例を詳細に説明する。しかし、次に例示する本発明の実施例は種々の他の形態に変形でき、本発明の範囲が後述する実施例に限定されることではない。本発明の実施例は当業界で当業者に本発明をより完全に説明するために提供されることである。
【００２０】
図１は、本発明による半導体装置を示した断面図である。
これを参照すれば、本発明による半導体装置は、半導体基板１００上に所定厚さに突設されて素子形成領域を定義する素子分離用絶縁膜１１０と、素子形成領域に配置された半導体基板１００のベアのシリコン上に積層形成されたエピタキシャルシリコン層１３０と、このエピタキシャルシリコン層１３０の内に埋め込み形成されて素子形成領域をソース及びドレーン領域に分離するジャンクション遮断用絶縁膜１２５と、エピタキシャルシリコン層１３０の上にジャンクション遮断用絶縁膜１２５をチャンネルの中央に介在させて形成されたゲート１５０と、このゲート１５０の両側に形成されたソース及びドレーンジャンクション１０５とを含む。
【００２１】
ここで、素子分離用絶縁膜１１０はシリコン絶縁膜で形成されており、半導体基板１００のベアのシリコンよりも所定高さだけに高く突設される。シリコン絶縁膜は化学気相蒸着法で形成されたシリコン酸化膜及びシリコン窒化膜のうちいずれか１つが選択でき、実際に素子が形成される半導体基板１００のベアのシリコンに形成されるために、比較的不純物の濃度の低い低圧化学気相蒸着法で形成するのが望ましい。合わせて、素子分離用絶縁膜１１０は半導体基板１００にストレスを少なくするためにシリコン酸化膜で形成するのが望ましい。一方、このような素子分離用酸化膜１００は膜の性質が固くてきれいなので、半導体基板１００のベアのシリコンを熱的に酸化させて形成されたシリコン酸化膜を使用する場合もある。
【００２２】
エピタキシャルシリコン層１３０は素子分離用酸化膜１１０によって形成された空間内部に素子分離用絶縁膜１１０をマスクとして利用して化学気相蒸着法で半導体基板１００のベアのシリコンにだけ選択的に形成された単結晶のエピタキシャルシリコンである。
【００２３】
ゲート１５０はエピタキシャルシリコン層１３０に形成されたゲート絶縁膜１５１と、ゲート絶縁膜１５１の上に積層形成されたゲート導電膜１５３と、ゲート導電膜１５３の上に形成されたマスク絶縁膜１５５とを含む。ゲート絶縁膜１５１はエピタキシャルシリコン層１３０の表面を熱的に酸化させて形成されたシリコン酸化膜又はシリコン窒素酸化膜を適用する。ゲート導電膜１５３はＰのような不純物がドーピングされて導電性を有するポリシリコンで形成し、これに加えてゲート１５０の導電性を向上させるために金属シリサイド膜（図示せず）をさらに含むこともできる。マスク用絶縁膜１５５は、化学気相蒸着法で形成されたシリコン酸化膜又はシリコン窒化膜で形成されて、ゲートパターン時、ドライエッチングによって発生するプラズマ損傷を防止する。そして、マスク絶縁膜１５５はゲートパターン時、エッチングマスクとしての役割も果たす。また、ゲート導電膜１５３及びマスク絶縁膜１５５の側壁には絶縁膜スペーサ１５７がさらに形成されてゲート１５０の実質的な長さを延長させてショートチャンネル効果を防止する役割を果たす。
【００２４】
ジャンクション遮断用絶縁膜１２５は、半導体基板１００のベアのシリコンの板面上から上向き突設されてエピタキシャルシリコン層１３０に形成される素子形成領域をソースとドレーンとの両側領域に分離する。このようなジャンクション遮断用絶縁膜１２５は素子分離用絶縁膜１１０と同じシリコン酸化膜又はシリコン窒化膜で形成される。ジャンクション遮断用絶縁膜１２５の上部はゲート１５０のチャンネル１０５ａ部分のエピタキシャルシリコン層１３０に取り囲まれており、ゲート１５０の中央下部領域に配置されていてソースとドレーンジャンクション１０５とをバルク領域より物理的に完全に遮断している。
【００２５】
一方、説明しない１６０は層間絶縁膜であり、図の１７０は金属配線を示す。ここで、半導体装置の特性によって半導体メモリ装置の場合にはキャパシタ素子がさらに含まれ、半導体ロジック素子の場合には、金属配線を複数層に形成して製品を完成させる。
【００２６】
図２は、本発明の半導体装置の製造方法の工程を示すフローチャートであり、図３ないし図９は本発明の半導体装置を製造する方法を順次に示す断面図である。ここでは、図２の工程のフローチャートを参照して、図３ないし図９を説明する。
【００２７】
図３を参照すれば、半導体基板１００の上に第１シリコン絶縁膜１１０を形成し、後に定義される素子形成領域の第１シリコン絶縁膜１１０を所定深さにエッチングして除去する（Ｓ１）。ここで、第１シリコン絶縁膜の１１０は便宜上、後に形成される素子分離用絶縁膜と同じ参照番号を適用した。
【００２８】
この時、第１シリコン絶縁膜１１０は、化学気相蒸着法で形成されたシリコン窒化膜及びシリコン酸化膜のうちいずれか１つが選択できる。そして、後続する選択的エピタキシャルシリコン成長工程で蒸着マスク用としてはシリコン酸化膜が優れているのでシリコン酸化膜を蒸着するのが望ましい。この時、シリコン酸化膜は半導体基板１００のベアのシリコンを熱的に酸化させて形成することもできる。熱的に酸化させて形成されたシリコン酸化膜は膜質の特性が固く、洗浄溶液でのエッチング速度が遅くてきれいなので、半導体素子の形成時、電気的に優秀な特性を有する素子が形成できて望ましい。
【００２９】
その次に、第１シリコン絶縁膜１１０の全面に所定のフォト工程を経て素子形成領域が露出するようにフォトレジスト３１０を形成する。そして、パターニングされたフォトレジスト３１０をマスクとして利用してドライエッチング法で第１シリコン絶縁膜１１０を部分的に厚さ「ｄ」にエッチングする。すると、素子形成領域と素子分離領域との間に「ｄ」の段差が形成される。
【００３０】
図４を参照すれば、前記フォトレジスト３１０を除去した後、半導体基板１００の全面に第２シリコン絶縁膜１２０を形成する（Ｓ２）。すると、第１シリコン絶縁膜１１０に形成された段差がそのまま反映されて素子形成領域と素子分離領域との間に相変らず、厚さ「ｄ」の段差が反映される。この時、第２シリコン絶縁膜１２０は第１シリコン絶縁膜１１０とは別の膜を使用するのが後にエッチング選択比を要求する工程で有利である。すなわち、第１シリコン絶縁膜１１０がシリコン酸化膜であれば第２シリコン絶縁膜１２０はシリコン窒化膜で形成し、あるいはその反対に形成するのが望ましい。
【００３１】
図５を参照すれば、半導体基板１００の全面にフォトレジスト３２０を塗布し、整列露光を経てフォトレジスト３２０に素子形成領域が開放されるパターンとジャンクション遮断用のパターンとを形成する。パターニングされたフォトレジスト３２０をマスクとして利用してドライエッチング法で第２シリコン絶縁膜１２０及び第１シリコン絶縁膜１１０を順次にエッチングして除去する。すると、第１シリコン絶縁膜１１０と「ｄ」の段差ほど低い第２シリコン絶縁膜１２０が形成されつつ、これらの間に所定の空間１１０ａが形成される（Ｓ３）。このような空間１１０ａは追って選択的にエピタキシャルシリコンが成長できる空間を提供する。
【００３２】
図６を参照すれば、ウェット洗浄を利用して残留したフォトレジスト（図５の３２０）を除去し、第１シリコン絶縁膜１１０の上に形成された第２シリコン絶縁膜１２０を所定のエッチング法で除去する。すると、半導体基板１００上に突設された素子分離用絶縁膜１１０と、この素子分離用絶縁膜１１０と段差「ｄ」を有するジャンクション遮断用絶縁膜１２５とが同時に形成される（Ｓ３）。
【００３３】
この時、使われるエッチング法は膜質間のエッチング選択比を利用したドライエッチング法、又はエッチング液を利用したウェットエッチング法を利用する。特に、ウェットエッチング法で使われるエッチング液は第２シリコン絶縁膜１２０が窒化膜である場合にはＨ３ＰＯ４を使用し、シリコン酸化膜である場合にはＨＦの含まれたエッチング液を使用するのが、膜質間エッチング選択比に優れて望ましい。
【００３４】
図７を参照すれば、所定の洗浄工程を経て表面が現れた半導体基板１００のベアのシリコンの上に残留する自然酸化膜と重金属汚染物質とを除去し、半導体基板１００のベアのシリコンを成長ソースとしてエピタキシャルシリコンを素子分離用酸化膜１１０とジャンクション遮断用絶縁膜１２５との間に形成された空間内に充填してエピタキシャルシリコン層１３０を形成する（Ｓ４）。この時、ジャンクション遮断用絶縁膜１２５の上部にも隣接した領域から過成長したエピタキシャル膜が側傍に延長されてエピタキシャルシリコン膜が形成される。そして、ジャンクション遮断用絶縁膜１２５はエピタキシャルシリコン層１３０に埋め込まれてジャンクション遮断用絶縁膜１２５の上部に形成されたエピタキシャルシリコン層１３０の部分は、後に形成されるゲート（図１の１５０）のチャンネル１０５ａ部分になる。
【００３５】
ここで、洗浄工程では残留酸化膜を除去するためにＨＦの含まれた洗浄溶液（例えば、１００：１ ＨＦ、１００：１ ＢＯＥ等）を使用して、重金属を除去するためには強酸の１つのＨ２ＳＯ４又はＨＣｌが含まれた溶液（ＳＣ２等）を使用する。すると、表面が露出された半導体基板１００のベアのシリコン上に存在する自然酸化膜は全て除去されて、合わせて表面に吸着している重金属が全て除去されてベアのシリコン表面がきれいになる。
【００３６】
化学気相蒸着法を利用して選択的エピタキシャルシリコン形成工程を利用して表面が露出されたベアのシリコンをソースにしてエピタキシャルシリコン膜を成長させる。このようなＳＥＧ工程においては、単結晶シリコンソースが露出された部分では単結晶シリコンが成長してエピタキシャルシリコン膜が形成され、シリコン絶縁膜の上にはシリコン膜が成長しない。それゆえに、ベアのシリコンが露出された部分、すなわち、素子分離用絶縁膜１１０とジャンクション遮断用絶縁膜１２５とによって定義された空間内にだけエピタキシャルシリコンが成長する。この時、ＳＥＧ工程では、シリコンソースガスとしてはＤＣＳ（ＳｉＨ２Ｃｌ２）、ＴＣＳ（ＳｉＨＣｌ３）、ＳｉＣｌ４及びＳｉＨ４のうち何れか１つを含んで使用でき、反応ガスを運んで反応雰囲気を造成するキャリアガスとしてはＨ２を使用する。そして、エピタキシャルシリコンが半導体基板１００のベアのシリコンのような単結晶の上でのみ成長できるように蒸着選択性を持たせるためにＨＣｌガスを含んで使用する。
【００３７】
エピタキシャルシリコンを成長させる時、第１シリコン絶縁膜１１０との境界の間では原子の配列構成（エピタキシャルシリコン層１３０は結晶質であり、第１及び第２シリコン絶縁膜１１０、１２５は非晶質である）が相異なり、境界の角部にファセット現象が発生する。それゆえに、エピタキシャルシリコンを過成長させて素子分離用絶縁膜よりもさらに高く形成し、平坦化工程を経て過成長された部分を除去すれば、ファセット欠陥のないきれいなエピタキシャルシリコン層１３０が形成できる。ここで、平坦化工程は化学的機械研磨法を利用するのが望ましく、この時、研磨ストッパとして素子分離用酸化膜１３０の上段部を利用すれば素子分離用酸化膜１３０の上部レベルまで充填されたエピタキシャルシリコン層１３０を良好に形成できる。
【００３８】
図８を参照すれば、エピタキシャルシリコン層１３０にパッド酸化膜１４０を形成し、所定の素子特性調節用の不純物イオンを注入する（Ｓ５）。パッド酸化膜１４０はエピタキシャルシリコン層を熱的に酸化させて形成されたシリコン酸化膜なのが表面の欠陥や不純物を除去できて有利であり、イオン注入時、保護膜としての役割を果たし、注入された不純物が外に抜け出る現象（ｏｕｔ−ｄｉｆｆｕｓｉｏｎ）を防止できる。不純物イオンはＬＤＤチャンネルイオン（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ Ｃｈａｎｎｌ ｉｏｎ）又はスレショルド電圧調節用イオンなどを注入する。
【００３９】
図９を参照すれば、エピタキシャルシリコン層１３０にゲート絶縁膜１５１、ゲート導電膜１５３及びマスク絶縁膜１５５を形成し、フォト及びドライエッチング工程を経てマスク絶縁膜１５５及びゲート導電膜１５３にゲートパターンを形成する（Ｓ６）。ここで、ゲート絶縁膜１５１は、パッド酸化膜１４０をウェットエッチングして除去し、露出されたエピタキシャルシリコン層１３０の表面に熱的酸化法によって形成されたシリコン酸化膜又はシリコン窒酸化膜である。そして、ゲート導電膜１５３は不純物がドーピングされたポリシリコンとして化学気相蒸着法で形成し、これに加えて金属シリサイド膜と組み合わせて形成することもある。マスク絶縁膜１５５は用途によって自己整列コンタクト形成によるマスクとして使用する場合には、シリコン窒化膜で形成し、その他に単にパターンマスクとして使用する時にはシリコン酸化膜で形成することもできる。
【００４０】
図１０を参照すれば、パターニングされたゲート導電膜１５３及びマスク絶縁膜１５５の側壁に絶縁膜スペーサ１５７を形成してゲート１５０を完成させ、ゲート１５０の両側にソース及びドレーンジャンクション１０５を形成する（Ｓ６）。
【００４１】
すなわち、半導体基板１００の全面に化学気相蒸着法を利用してシリコン絶縁膜を形成し、異方性のドライエッチングを利用してシリコン絶縁膜を全面エッチングすれば、ゲート導電膜１５３及びマスク絶縁膜１５５の側壁に絶縁膜スペーサ１５７が形成される。
【００４２】
そして、ゲート１５０をマスクとして利用してイオン注入法でゲート１５０の両側に開放された素子形成領域にジャンクションイオンを注入し、所定の熱処理を経てソース及びドレーンジャンクション１０５を形成する。一般的に半導体装置はＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを全て含んでいるゆえに、所定のフォト工程を経て該当領域にのみ開放して、ＰＭＯＳトランジスタの形成されるＰＭＯＳ領域にはジャンクションイオンとしてＰ型不純物を注入し、ＮＭＯＳトランジスタが形成されるＮＭＯＳ領域にはジャンクションイオンとしてＮ型不純物を注入する。Ｐ型不純物としてはＢ及びＢＦ２などの３価元素のうちいずれか１つを選択して注入するが、ジャンクションイオンでは高濃度の濃縮可能なＢＦ２が有利である。Ｎ型不純物はＰ、Ａｓ、アンチモンなどの５価元素のうちいずれか１つを選択して注入する。この時、熱処理法では工程温度の上昇及び下降が急速に行われる急速熱処理法を利用するのが浅いジャンクションを形成するために望ましい。すると、ゲート１５０の両側にソース及びドレーンジャンクション１０５がジャンクション遮断用絶縁膜１２５を介在して両側に分離形成される。これにより、ソース及びドレーンジャンクション１０５が熱や電位差によって拡張されてもジャンクション遮断用絶縁膜１２５によって拡張が遮断されてソースジャンクションとドレーンジャンクション１０５との間にショートが生じる可能性は殆どない。
【００４３】
以後の工程は半導体装置の特性に依存して通常の半導体装置の製造工程を進めて製品を完成させる。
【００４４】
以上のように、本発明による半導体装置は、ソースとドレーンジャンクション１０５との間にジャンクション遮断用絶縁膜１２５が配置されており、素子の線幅が狭まってジャンクション間の距離が短くなってもジャンクションショートは発生しない。
【００４５】
【発明の効果】
上記のように構成される本発明の半導体装置及びその製造方法は次のような長所を有する。
本発明の半導体装置及びその製造方法は、ソースとドレーンジャンクションとの間にバルク領域に通じる経路を遮断する絶縁膜が形成されており、製造工程中の熱処理又は半導体装置の作動時に印加される電位差によってジャンクションイオンがジャンクションバルク領域に拡張されることによって、ジャンクションがショートする現象を防止できる。
【００４６】
そして、ソース及びジャンクションの上に形成されるチャンネルが絶縁膜の上に薄い厚さに形成されて誘導されるので、チャンネルイオンのバルクへの分散が防止されて素子のスレショルド電圧が安定的に維持される。
【００４７】
また、本発明の半導体製造方法は、素子分離用絶縁膜とジャンクション遮断用絶縁膜とを同時に形成することによって、工程数を減少でき、素子が形成されるエピタキシャルシリコン層が素子分離用絶縁膜に取り囲まれて形成されるために素子間の絶縁能力に優れる。
【図面の簡単な説明】
【図１】本発明によって製造された半導体装置の断面図である。
【図２】本発明の半導体装置の製造方法を概略的に示す工程のフローチャートである。
【図３】本発明の半導体装置の製造方法を順次に示す断面図である。
【図４】本発明の半導体装置の製造方法を順次に示す断面図である。
【図５】本発明の半導体装置の製造方法を順次に示す断面図である。
【図６】本発明の半導体装置の製造方法を順次に示す断面図である。
【図７】本発明の半導体装置の製造方法を順次に示す断面図である。
【図８】本発明の半導体装置の製造方法を順次に示す断面図である。
【図９】本発明の半導体装置の製造方法を順次に示す断面図である。
【図１０】本発明の半導体装置の製造方法を順次に示す断面図である。
【符号の説明】
１００ 半導体基板
１０５ ソース及びドレーンジャンクション
１０５ａ チャンネル
１１０ 素子分離用絶縁膜
１２５ ジャンクション遮断用絶縁膜
１３０ エピタキシャルシリコン層
１５０ ゲート
１５１ ゲート絶縁膜
１５３ ゲート導電膜
１５５ マスク絶縁膜
１５７ 絶縁膜スペーサ
１６０ 層間絶縁膜
１７０ 金属配線
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に係り、特に選択的エピタキシャルシリコン形成法（Ｓｅｌｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ）を利用した半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
素子が極めて高集積化するにつれて半導体素子の線幅（ｄｅｓｉｇｎ ｒｕｌｅ）が狭くなり、これによって半導体素子１つの占有面積が狭くなってトランジスタのような素子の形成に相当の問題点が発生している。すなわち、メモリ素子が形成されたセル領域のＮＭＯＳトランジスタと、周辺回路領域のＰＭＯＳ及びＮＭＯＳトランジスタとは所定のゲート長さを維持して初めてトランジスタの電気的な特性を確保できるが、素子が高度に集積化するにつれて、ジャンクションの間のショート現象（Ｂｕｌｋ ｓｈｏｒｔ ｆａｉｌ）によってトランジスタ素子の機能が十分に発揮されない。
【０００３】
かかる問題点を解決するために、トランジスタの実質的なゲート長を増加させる方法が多く研究されてきており、現在まで知られた方法の中で有力な方法の１つはできるだけジャンクションを浅く形成するソース／ドレーンジャンクションを適用するのが最善策として知られている。
【０００４】
しかし、前記した浅いソース／ドレーンジャンクションを使用する方法は次のような問題点を有する。
すなわち、前記ソース、ドレーンジャンクションは公知のように、不純物がイオン注入された後、熱的活性化工程を進めることによって形成される。この時、半導体素子の集積度が極めて微細化することによって、設定されているソース及びドレーン領域の長さが臨界値以下に短くなる。このような状況で熱的活性化工程を進行すれば、ソース、ドレーン用不純物が側傍に広がって、やむをえず、ジャンクション領域が拡張される。これによって、ソース及びドレーン領域は設定されている距離よりもさらに狭くなって、ゲート下部のチャンネルが発生する前にこれらのソースとドレーンジャンクションとが張り付いてショート不良が発生する。
【０００５】
【発明が解決しようとする課題】
本発明は前記ような問題点を解決するために創案されたものであって次のような目的を有する。
素子が高集積化されてソースとドレーンとの間のチャンネル長が短くなっても、バルク領域でのソースとドレーンとの間にジャンクションショートが発生することを効果的に防止してＭＯＳトランジスタ素子の電気的特性を良好に得られる半導体装置及びその製造方法を提供することである。
【０００６】
【課題を解決するための手段】
本発明の目的を達成するために、本発明の半導体装置は、半導体基板上に素子形成領域を定義するために形成された素子分離用絶縁膜と、素子分離用絶縁膜で取り囲まれた素子形成領域の半導体基板上に形成されたエピタキシャルシリコン層と、エピタキシャルシリコン層に素子形成領域を両側に分離するよう埋め込まれた遮断絶縁膜と、エピタキシャルシリコン層の上に遮断絶縁膜が中央下部に配置されるように形成されたゲートと、ゲートを介在して両側に形成されたソースとドレーンジャンクションと、を含む。
【０００７】
ここで、素子分離用絶縁膜はシリコン酸化膜であることが素子間の電気的な絶縁に優れて望ましく、遮断用絶縁膜はシリコン酸化膜であることが膜形成とパターニングとに容易で望ましい。
エピタキシャルシリコン層は化学気相蒸着法を利用して半導体基板上に選択的エピタキシャル成長法によって形成されている。
【０００８】
ゲートは、エピタキシャルシリコン層の上に形成されたゲート絶縁膜と、遮断用絶縁膜が下部中央に配置されるように前記ゲート絶縁膜上に積層形成されたゲート導電膜と、ゲート導電膜の側壁に形成された絶縁膜スペーサとを含む。ここで、ゲート絶縁膜はエピタキシャルシリコン層を酸化させてエピタキシャルシリコン層の上に形成されたシリコン酸化膜であり、ゲート導電膜は金属シリサイド膜をさらに含めばゲートの電気的抵抗を減少できて効果的である。
【０００９】
かかる構成の本発明の半導体装置の製造方法は、まず、半導体基板上に第１シリコン絶縁膜を形成し、シリコン絶縁膜の上に素子分離用パターンを形成して素子形成領域の前記シリコン酸化膜を所定深さに除去する。半導体基板の全面にマスク用絶縁膜を形成し、マスク用絶縁膜及び第１シリコン絶縁膜に所定のパターニングをして素子分離用酸化膜を形成して素子形成領域を定義し、素子形成領域内に遮断絶縁膜を形成する。素子形成領域の半導体基板上に遮断絶縁膜が埋め込まれるようにエピタキシャルシリコン層を形成する。その次に、エピタキシャルシリコン層にゲートを形成し、エピタキシャルシリコン層にソース及びドレーンジャンクションを形成してトランジスタ素子の形成工程を完成させる。
【００１０】
ここで、第１シリコン絶縁膜はシリコン酸化膜で形成するのが、後に形成される選択的エピタキシャルシリコン成長の選択的マスクとしての蒸着選択比に優れているので望ましい。このような第１シリコン絶縁膜は化学気相蒸着法によって形成でき、半導体基板を酸化させて形成できる。
【００１１】
その次に、半導体基板の全面に素子形成領域が開放されたパターンを有したフォトレジストを形成し、パターニングされたフォトレジストをマスクとして利用してドライエッチング法で素子形成領域の前記第１シリコン膜を所定厚さにエッチングして除去し、フォトレジストを除去する。すると、素子形成領域と素子分離領域との間に所定の段差が形成される。この段差はゲートの下部に形成されるチャンネルのために最小の厚さを確保すべきである。
【００１２】
このように段差が形成された第２シリコン絶縁膜の形成された半導体基板上にマスク用絶縁膜を形成する。この時、マスク用絶縁膜を第１シリコン絶縁膜とは異なる他の膜質で形成すると、追ってこの膜を除去する時、エッチング選択比を容易に変化させることができて望ましく、特に、シリコン窒化膜がシリコン酸化膜とのエッチング選択比を高めて望ましい。
【００１３】
半導体基板の全面に素子形成領域を開放し、素子形成領域内に前記素子形成領域を分離するように所定幅に閉鎖されたパターンが形成されたフォトレジストを形成し、パターニングされたフォトレジストをマスクとして利用してドライエッチング法でマスク用絶縁膜と第１シリコン絶縁膜とをエッチングしてパターンを転写する。パターニングに使われたフォトレジストを除去する。すると、素子形成領域には素子分離用絶縁膜との間に発生する端子ほどの厚さの空間が形成される。
【００１４】
このように形成された素子形成領域の半導体基板上に残留している酸化膜を除去し、素子形成領域の基板をソースとして、素子分離用絶縁膜及び遮断絶縁膜をマスクとして利用して選択的エピタキシャルシリコン成長法で素子形成領域にエピタキシャルシリコン層を形成する。この時、エピタキシャルシリコン層を形成する方法は、エピタキシャルシリコン層を素子分離用酸化膜よりもさらに厚く過成長させた後、この過成長されたエピタキシャルシリコン層を所定の平坦化工程を利用して素子分離用絶縁膜の上部レベルまで平坦に除去してエピタキシャルシリコン層を形成する。この時、平坦化工程としては化学的機械研磨法を利用して素子分離用絶縁膜を研磨ストッパとして利用するのが過成長されたエピタキシャルシリコン層を適正な厚さに研磨するために望ましい。
【００１５】
その次に、ゲートを形成する。すなわち、エピタキシャルシリコン層の上にゲート絶縁膜を形成し、ゲート絶縁膜の上にゲート導電膜を順次に形成する。遮断絶縁膜の上部に形成されたエピタキシャルシリコン層が素子形成領域の中央に介在するようにゲート導電膜にゲートパターンを形成する。すると、ゲートの位置が遮断絶縁膜の上部に配置される。ここで、ゲート絶縁膜はシリコン酸化膜及びシリコン窒素酸化膜のうちいずれか１つが選択でき、ゲート導電膜は不純物のドーピングされたポリシリコン及び金属シリサイド膜のうち少なくともいずれか１つを含む。
【００１６】
一方、ゲートパターンを形成した後、ゲート導電膜の側壁に絶縁膜スペーサをさらに形成することが、ジャンクションの完成後、ゲート長が長くなってショートチャンネル効果が防止できて望ましい。
【００１７】
このようにゲート工程が完了すれば、このゲートをマスクとして利用してジャンクションイオンをドーピングし、ジャンクションイオンを所定の熱処理法後、活性化させてソース及びドレーンジャンクションを形成する。この時、ジャンクションイオンはトランジスタ型に依存して、Ｐ型不純物及びＮ型不純物のうちいずれか１つを選択して注入するが、Ｐ型不純物はＢ及びＢＦ２のうちいずれか１つが選択でき、Ｎ型不純物はＰ、Ａｓ、アンチモンなどの５価元素のうちいずれか１つが選択できる。
【００１８】
このように本発明の半導体装置及びその製造方法は、ＭＯＳトランジスタのゲート下部領域に配置されたソース及びドレーンジャンクションを連結するチャンネル下部に遮断用絶縁膜が形成されて、ソースジャンクションとドレーンジャンクションとの間を遮断しているので、素子の線幅が狭まってソースとドレーンジャンクションとの間が短くなっても、素子動作時に発生するジャンクション拡張によるショート現象を効果的に防止できる。
【００１９】
【発明の実施の形態】
以下、添付した図面を参照して本発明の実施例を詳細に説明する。しかし、次に例示する本発明の実施例は種々の他の形態に変形でき、本発明の範囲が後述する実施例に限定されることではない。本発明の実施例は当業界で当業者に本発明をより完全に説明するために提供されることである。
【００２０】
図１は、本発明による半導体装置を示した断面図である。
これを参照すれば、本発明による半導体装置は、半導体基板１００上に所定厚さに突設されて素子形成領域を定義する素子分離用絶縁膜１１０と、素子形成領域に配置された半導体基板１００のベアのシリコン上に積層形成されたエピタキシャルシリコン層１３０と、このエピタキシャルシリコン層１３０の内に埋め込み形成されて素子形成領域をソース及びドレーン領域に分離するジャンクション遮断用絶縁膜１２５と、エピタキシャルシリコン層１３０の上にジャンクション遮断用絶縁膜１２５をチャンネルの中央に介在させて形成されたゲート１５０と、このゲート１５０の両側に形成されたソース及びドレーンジャンクション１０５とを含む。
【００２１】
ここで、素子分離用絶縁膜１１０はシリコン絶縁膜で形成されており、半導体基板１００のベアのシリコンよりも所定高さだけに高く突設される。シリコン絶縁膜は化学気相蒸着法で形成されたシリコン酸化膜及びシリコン窒化膜のうちいずれか１つが選択でき、実際に素子が形成される半導体基板１００のベアのシリコンに形成されるために、比較的不純物の濃度の低い低圧化学気相蒸着法で形成するのが望ましい。合わせて、素子分離用絶縁膜１１０は半導体基板１００にストレスを少なくするためにシリコン酸化膜で形成するのが望ましい。一方、このような素子分離用酸化膜１００は膜の性質が固くてきれいなので、半導体基板１００のベアのシリコンを熱的に酸化させて形成されたシリコン酸化膜を使用する場合もある。
【００２２】
エピタキシャルシリコン層１３０は素子分離用酸化膜１１０によって形成された空間内部に素子分離用絶縁膜１１０をマスクとして利用して化学気相蒸着法で半導体基板１００のベアのシリコンにだけ選択的に形成された単結晶のエピタキシャルシリコンである。
【００２３】
ゲート１５０はエピタキシャルシリコン層１３０に形成されたゲート絶縁膜１５１と、ゲート絶縁膜１５１の上に積層形成されたゲート導電膜１５３と、ゲート導電膜１５３の上に形成されたマスク絶縁膜１５５とを含む。ゲート絶縁膜１５１はエピタキシャルシリコン層１３０の表面を熱的に酸化させて形成されたシリコン酸化膜又はシリコン窒素酸化膜を適用する。ゲート導電膜１５３はＰのような不純物がドーピングされて導電性を有するポリシリコンで形成し、これに加えてゲート１５０の導電性を向上させるために金属シリサイド膜（図示せず）をさらに含むこともできる。マスク用絶縁膜１５５は、化学気相蒸着法で形成されたシリコン酸化膜又はシリコン窒化膜で形成されて、ゲートパターン時、ドライエッチングによって発生するプラズマ損傷を防止する。そして、マスク絶縁膜１５５はゲートパターン時、エッチングマスクとしての役割も果たす。また、ゲート導電膜１５３及びマスク絶縁膜１５５の側壁には絶縁膜スペーサ１５７がさらに形成されてゲート１５０の実質的な長さを延長させてショートチャンネル効果を防止する役割を果たす。
【００２４】
ジャンクション遮断用絶縁膜１２５は、半導体基板１００のベアのシリコンの板面上から上向き突設されてエピタキシャルシリコン層１３０に形成される素子形成領域をソースとドレーンとの両側領域に分離する。このようなジャンクション遮断用絶縁膜１２５は素子分離用絶縁膜１１０と同じシリコン酸化膜又はシリコン窒化膜で形成される。ジャンクション遮断用絶縁膜１２５の上部はゲート１５０のチャンネル１０５ａ部分のエピタキシャルシリコン層１３０に取り囲まれており、ゲート１５０の中央下部領域に配置されていてソースとドレーンジャンクション１０５とをバルク領域より物理的に完全に遮断している。
【００２５】
一方、説明しない１６０は層間絶縁膜であり、図の１７０は金属配線を示す。ここで、半導体装置の特性によって半導体メモリ装置の場合にはキャパシタ素子がさらに含まれ、半導体ロジック素子の場合には、金属配線を複数層に形成して製品を完成させる。
【００２６】
図２は、本発明の半導体装置の製造方法の工程を示すフローチャートであり、図３ないし図９は本発明の半導体装置を製造する方法を順次に示す断面図である。ここでは、図２の工程のフローチャートを参照して、図３ないし図９を説明する。
【００２７】
図３を参照すれば、半導体基板１００の上に第１シリコン絶縁膜１１０を形成し、後に定義される素子形成領域の第１シリコン絶縁膜１１０を所定深さにエッチングして除去する（Ｓ１）。ここで、第１シリコン絶縁膜の１１０は便宜上、後に形成される素子分離用絶縁膜と同じ参照番号を適用した。
【００２８】
この時、第１シリコン絶縁膜１１０は、化学気相蒸着法で形成されたシリコン窒化膜及びシリコン酸化膜のうちいずれか１つが選択できる。そして、後続する選択的エピタキシャルシリコン成長工程で蒸着マスク用としてはシリコン酸化膜が優れているのでシリコン酸化膜を蒸着するのが望ましい。この時、シリコン酸化膜は半導体基板１００のベアのシリコンを熱的に酸化させて形成することもできる。熱的に酸化させて形成されたシリコン酸化膜は膜質の特性が固く、洗浄溶液でのエッチング速度が遅くてきれいなので、半導体素子の形成時、電気的に優秀な特性を有する素子が形成できて望ましい。
【００２９】
その次に、第１シリコン絶縁膜１１０の全面に所定のフォト工程を経て素子形成領域が露出するようにフォトレジスト３１０を形成する。そして、パターニングされたフォトレジスト３１０をマスクとして利用してドライエッチング法で第１シリコン絶縁膜１１０を部分的に厚さ「ｄ」にエッチングする。すると、素子形成領域と素子分離領域との間に「ｄ」の段差が形成される。
【００３０】
図４を参照すれば、前記フォトレジスト３１０を除去した後、半導体基板１００の全面に第２シリコン絶縁膜１２０を形成する（Ｓ２）。すると、第１シリコン絶縁膜１１０に形成された段差がそのまま反映されて素子形成領域と素子分離領域との間に相変らず、厚さ「ｄ」の段差が反映される。この時、第２シリコン絶縁膜１２０は第１シリコン絶縁膜１１０とは別の膜を使用するのが後にエッチング選択比を要求する工程で有利である。すなわち、第１シリコン絶縁膜１１０がシリコン酸化膜であれば第２シリコン絶縁膜１２０はシリコン窒化膜で形成し、あるいはその反対に形成するのが望ましい。
【００３１】
図５を参照すれば、半導体基板１００の全面にフォトレジスト３２０を塗布し、整列露光を経てフォトレジスト３２０に素子形成領域が開放されるパターンとジャンクション遮断用のパターンとを形成する。パターニングされたフォトレジスト３２０をマスクとして利用してドライエッチング法で第２シリコン絶縁膜１２０及び第１シリコン絶縁膜１１０を順次にエッチングして除去する。すると、第１シリコン絶縁膜１１０と「ｄ」の段差ほど低い第２シリコン絶縁膜１２０が形成されつつ、これらの間に所定の空間１１０ａが形成される（Ｓ３）。このような空間１１０ａは追って選択的にエピタキシャルシリコンが成長できる空間を提供する。
【００３２】
図６を参照すれば、ウェット洗浄を利用して残留したフォトレジスト（図５の３２０）を除去し、第１シリコン絶縁膜１１０の上に形成された第２シリコン絶縁膜１２０を所定のエッチング法で除去する。すると、半導体基板１００上に突設された素子分離用絶縁膜１１０と、この素子分離用絶縁膜１１０と段差「ｄ」を有するジャンクション遮断用絶縁膜１２５とが同時に形成される（Ｓ３）。
【００３３】
この時、使われるエッチング法は膜質間のエッチング選択比を利用したドライエッチング法、又はエッチング液を利用したウェットエッチング法を利用する。特に、ウェットエッチング法で使われるエッチング液は第２シリコン絶縁膜１２０が窒化膜である場合にはＨ３ＰＯ４を使用し、シリコン酸化膜である場合にはＨＦの含まれたエッチング液を使用するのが、膜質間エッチング選択比に優れて望ましい。
【００３４】
図７を参照すれば、所定の洗浄工程を経て表面が現れた半導体基板１００のベアのシリコンの上に残留する自然酸化膜と重金属汚染物質とを除去し、半導体基板１００のベアのシリコンを成長ソースとしてエピタキシャルシリコンを素子分離用酸化膜１１０とジャンクション遮断用絶縁膜１２５との間に形成された空間内に充填してエピタキシャルシリコン層１３０を形成する（Ｓ４）。この時、ジャンクション遮断用絶縁膜１２５の上部にも隣接した領域から過成長したエピタキシャル膜が側傍に延長されてエピタキシャルシリコン膜が形成される。そして、ジャンクション遮断用絶縁膜１２５はエピタキシャルシリコン層１３０に埋め込まれてジャンクション遮断用絶縁膜１２５の上部に形成されたエピタキシャルシリコン層１３０の部分は、後に形成されるゲート（図１の１５０）のチャンネル１０５ａ部分になる。
【００３５】
ここで、洗浄工程では残留酸化膜を除去するためにＨＦの含まれた洗浄溶液（例えば、１００：１ ＨＦ、１００：１ ＢＯＥ等）を使用して、重金属を除去するためには強酸の１つのＨ２ＳＯ４又はＨＣｌが含まれた溶液（ＳＣ２等）を使用する。すると、表面が露出された半導体基板１００のベアのシリコン上に存在する自然酸化膜は全て除去されて、合わせて表面に吸着している重金属が全て除去されてベアのシリコン表面がきれいになる。
【００３６】
化学気相蒸着法を利用して選択的エピタキシャルシリコン形成工程を利用して表面が露出されたベアのシリコンをソースにしてエピタキシャルシリコン膜を成長させる。このようなＳＥＧ工程においては、単結晶シリコンソースが露出された部分では単結晶シリコンが成長してエピタキシャルシリコン膜が形成され、シリコン絶縁膜の上にはシリコン膜が成長しない。それゆえに、ベアのシリコンが露出された部分、すなわち、素子分離用絶縁膜１１０とジャンクション遮断用絶縁膜１２５とによって定義された空間内にだけエピタキシャルシリコンが成長する。この時、ＳＥＧ工程では、シリコンソースガスとしてはＤＣＳ（ＳｉＨ２Ｃｌ２）、ＴＣＳ（ＳｉＨＣｌ３）、ＳｉＣｌ４及びＳｉＨ４のうち何れか１つを含んで使用でき、反応ガスを運んで反応雰囲気を造成するキャリアガスとしてはＨ２を使用する。そして、エピタキシャルシリコンが半導体基板１００のベアのシリコンのような単結晶の上でのみ成長できるように蒸着選択性を持たせるためにＨＣｌガスを含んで使用する。
【００３７】
エピタキシャルシリコンを成長させる時、第１シリコン絶縁膜１１０との境界の間では原子の配列構成（エピタキシャルシリコン層１３０は結晶質であり、第１及び第２シリコン絶縁膜１１０、１２５は非晶質である）が相異なり、境界の角部にファセット現象が発生する。それゆえに、エピタキシャルシリコンを過成長させて素子分離用絶縁膜よりもさらに高く形成し、平坦化工程を経て過成長された部分を除去すれば、ファセット欠陥のないきれいなエピタキシャルシリコン層１３０が形成できる。ここで、平坦化工程は化学的機械研磨法を利用するのが望ましく、この時、研磨ストッパとして素子分離用酸化膜１３０の上段部を利用すれば素子分離用酸化膜１３０の上部レベルまで充填されたエピタキシャルシリコン層１３０を良好に形成できる。
【００３８】
図８を参照すれば、エピタキシャルシリコン層１３０にパッド酸化膜１４０を形成し、所定の素子特性調節用の不純物イオンを注入する（Ｓ５）。パッド酸化膜１４０はエピタキシャルシリコン層を熱的に酸化させて形成されたシリコン酸化膜なのが表面の欠陥や不純物を除去できて有利であり、イオン注入時、保護膜としての役割を果たし、注入された不純物が外に抜け出る現象（ｏｕｔ−ｄｉｆｆｕｓｉｏｎ）を防止できる。不純物イオンはＬＤＤチャンネルイオン（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ Ｃｈａｎｎｌ ｉｏｎ）又はスレショルド電圧調節用イオンなどを注入する。
【００３９】
図９を参照すれば、エピタキシャルシリコン層１３０にゲート絶縁膜１５１、ゲート導電膜１５３及びマスク絶縁膜１５５を形成し、フォト及びドライエッチング工程を経てマスク絶縁膜１５５及びゲート導電膜１５３にゲートパターンを形成する（Ｓ６）。ここで、ゲート絶縁膜１５１は、パッド酸化膜１４０をウェットエッチングして除去し、露出されたエピタキシャルシリコン層１３０の表面に熱的酸化法によって形成されたシリコン酸化膜又はシリコン窒酸化膜である。そして、ゲート導電膜１５３は不純物がドーピングされたポリシリコンとして化学気相蒸着法で形成し、これに加えて金属シリサイド膜と組み合わせて形成することもある。マスク絶縁膜１５５は用途によって自己整列コンタクト形成によるマスクとして使用する場合には、シリコン窒化膜で形成し、その他に単にパターンマスクとして使用する時にはシリコン酸化膜で形成することもできる。
【００４０】
図１０を参照すれば、パターニングされたゲート導電膜１５３及びマスク絶縁膜１５５の側壁に絶縁膜スペーサ１５７を形成してゲート１５０を完成させ、ゲート１５０の両側にソース及びドレーンジャンクション１０５を形成する（Ｓ６）。
【００４１】
すなわち、半導体基板１００の全面に化学気相蒸着法を利用してシリコン絶縁膜を形成し、異方性のドライエッチングを利用してシリコン絶縁膜を全面エッチングすれば、ゲート導電膜１５３及びマスク絶縁膜１５５の側壁に絶縁膜スペーサ１５７が形成される。
【００４２】
そして、ゲート１５０をマスクとして利用してイオン注入法でゲート１５０の両側に開放された素子形成領域にジャンクションイオンを注入し、所定の熱処理を経てソース及びドレーンジャンクション１０５を形成する。一般的に半導体装置はＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを全て含んでいるゆえに、所定のフォト工程を経て該当領域にのみ開放して、ＰＭＯＳトランジスタの形成されるＰＭＯＳ領域にはジャンクションイオンとしてＰ型不純物を注入し、ＮＭＯＳトランジスタが形成されるＮＭＯＳ領域にはジャンクションイオンとしてＮ型不純物を注入する。Ｐ型不純物としてはＢ及びＢＦ２などの３価元素のうちいずれか１つを選択して注入するが、ジャンクションイオンでは高濃度の濃縮可能なＢＦ２が有利である。Ｎ型不純物はＰ、Ａｓ、アンチモンなどの５価元素のうちいずれか１つを選択して注入する。この時、熱処理法では工程温度の上昇及び下降が急速に行われる急速熱処理法を利用するのが浅いジャンクションを形成するために望ましい。すると、ゲート１５０の両側にソース及びドレーンジャンクション１０５がジャンクション遮断用絶縁膜１２５を介在して両側に分離形成される。これにより、ソース及びドレーンジャンクション１０５が熱や電位差によって拡張されてもジャンクション遮断用絶縁膜１２５によって拡張が遮断されてソースジャンクションとドレーンジャンクション１０５との間にショートが生じる可能性は殆どない。
【００４３】
以後の工程は半導体装置の特性に依存して通常の半導体装置の製造工程を進めて製品を完成させる。
【００４４】
以上のように、本発明による半導体装置は、ソースとドレーンジャンクション１０５との間にジャンクション遮断用絶縁膜１２５が配置されており、素子の線幅が狭まってジャンクション間の距離が短くなってもジャンクションショートは発生しない。
【００４５】
【発明の効果】
上記のように構成される本発明の半導体装置及びその製造方法は次のような長所を有する。
本発明の半導体装置及びその製造方法は、ソースとドレーンジャンクションとの間にバルク領域に通じる経路を遮断する絶縁膜が形成されており、製造工程中の熱処理又は半導体装置の作動時に印加される電位差によってジャンクションイオンがジャンクションバルク領域に拡張されることによって、ジャンクションがショートする現象を防止できる。
【００４６】
そして、ソース及びジャンクションの上に形成されるチャンネルが絶縁膜の上に薄い厚さに形成されて誘導されるので、チャンネルイオンのバルクへの分散が防止されて素子のスレショルド電圧が安定的に維持される。
【００４７】
また、本発明の半導体製造方法は、素子分離用絶縁膜とジャンクション遮断用絶縁膜とを同時に形成することによって、工程数を減少でき、素子が形成されるエピタキシャルシリコン層が素子分離用絶縁膜に取り囲まれて形成されるために素子間の絶縁能力に優れる。
【図面の簡単な説明】
【図１】本発明によって製造された半導体装置の断面図である。
【図２】本発明の半導体装置の製造方法を概略的に示す工程のフローチャートである。
【図３】本発明の半導体装置の製造方法を順次に示す断面図である。
【図４】本発明の半導体装置の製造方法を順次に示す断面図である。
【図５】本発明の半導体装置の製造方法を順次に示す断面図である。
【図６】本発明の半導体装置の製造方法を順次に示す断面図である。
【図７】本発明の半導体装置の製造方法を順次に示す断面図である。
【図８】本発明の半導体装置の製造方法を順次に示す断面図である。
【図９】本発明の半導体装置の製造方法を順次に示す断面図である。
【図１０】本発明の半導体装置の製造方法を順次に示す断面図である。
【符号の説明】
１００ 半導体基板
１０５ ソース及びドレーンジャンクション
１０５ａ チャンネル
１１０ 素子分離用絶縁膜
１２５ ジャンクション遮断用絶縁膜
１３０ エピタキシャルシリコン層
１５０ ゲート
１５１ ゲート絶縁膜
１５３ ゲート導電膜
１５５ マスク絶縁膜
１５７ 絶縁膜スペーサ
１６０ 層間絶縁膜
１７０ 金属配線
Claims (29)
- 半導体基板上に素子形成領域を定義するために形成された素子分離用絶縁膜と、
前記素子分離用絶縁膜に取り囲まれた前記素子形成領域の前記半導体基板上に形成されたエピタキシャルシリコン層と、
前記エピタキシャルシリコン層に前記素子形成領域を複数の領域に分離するよう埋め込み形成されたジャンクション遮断絶縁膜と、
前記エピタキシャルシリコン層の上に前記遮断絶縁膜が中央下部に配置されるように形成されたゲートと、
前記ゲートを介在して両側に形成されたソースとドレーンジャンクションと、を含むことを特徴とする半導体装置。 - 前記ジャンクション遮断絶縁膜は前記素子形成領域を２個の領域に分離することを特徴とする請求項１に記載の半導体装置。
- 前記ジャンクション遮断絶縁膜は前記ゲートの中心部の下端部に設置されることを特徴とする請求項１に記載の半導体装置。
- 前記素子分離用絶縁膜はシリコン酸化膜及びシリコン窒化膜のうちいずれか１つであることを特徴とする請求項１に記載の半導体装置。
- 前記遮断用絶縁膜はシリコン酸化膜及びシリコン窒化膜のうちいずれか１つであることを特徴とする請求項１に記載の半導体装置。
- 前記素子分離用絶縁膜と前記遮断用絶縁膜とは同じ膜で形成されていることを特徴とする請求項１に記載の半導体装置。
- 前記ゲートは、
前記エピタキシャルシリコン層の上に形成されたゲート絶縁膜と、
前記遮断用絶縁膜が下部中央に配置されるように前記ゲート絶縁膜の上に積層形成されたゲート導電膜と、
前記ゲート導電膜の側壁に形成された絶縁膜スペーサと、を含むことを特徴とする請求項１に記載の半導体装置。 - 前記ゲート導電膜は金属シリサイド膜をさらに含むことを特徴とする請求項７に記載の半導体装置。
- 前記ゲート導電膜の上部にはシリコン絶縁膜で形成されたマスク絶縁膜をさらに含むことを特徴とする請求項５に記載の半導体装置。
- ａ）半導体基板上に第１シリコン絶縁膜を形成する段階と、
ｂ）前記第１シリコン絶縁膜の上に素子分離用パターンを形成して素子形成領域の前記第１シリコン絶縁膜を所定深さ程度除去する段階と、
ｃ）前記半導体基板の全面にマスク用絶縁膜を形成する段階と、
ｄ）前記マスク用絶縁膜及び前記第１シリコン絶縁膜の所定部分をパターニングして素子分離用酸化膜を形成して素子形成領域を定義し、前記素子形成領域内に遮断絶縁膜を形成する段階と、
ｅ）前記半導体基板の上の素子形成領域に前記遮断絶縁膜が埋め込まれるようにエピタキシャルシリコン層を形成する段階と、
ｆ）前記エピタキシャルシリコン層にゲートを形成する段階と、
ｇ）前記エピタキシャルシリコン層にソース及びドレーンジャンクションを形成する段階と、を含むことを特徴とする半導体装置の製造方法。 - 前記ａ）段階で、前記第１シリコン絶縁膜はシリコン酸化膜であることを特徴とする請求項１０に記載の半導体装置の製造方法。
- 前記第１シリコン酸化膜は化学気相蒸着法によって形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
- 前記第１シリコン絶縁膜は前記半導体基板のベアのシリコンを酸化させて形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
- 前記ｂ）段階は、
前記半導体基板の全面に素子形成領域が開放されたパターンを有するフォトレジストを形成する段階と、
前記パターニングされたフォトレジストをマスクとして利用してドライエッチング法で前記素子形成領域の前記第１シリコン膜を所定厚さにエッチングして除去する段階と、
前記フォトレジストを除去する段階と、を含むことを特徴とする半導体装置の製造方法。 - 前記ｃ）段階で前記マスク用絶縁膜は前記第１シリコン絶縁膜と異なる膜質よりなることを特徴とする請求項１０に記載の半導体装置の製造方法。
- 前記マスク用絶縁膜はシリコン窒化膜であることを特徴とする請求項１３に記載の半導体装置の製造方法。
- 前記ｄ）段階は、
前記マスク用絶縁膜の上部にフォトレジストパターンを形成する段階と、
前記フォトレジストパターンをマスクとして利用して前記素子分離用酸化膜及びマスク用絶縁膜をドライエッチングする段階と、
前記フォトレジストパターンを除去する段階と、を含むことを特徴とする請求項１０に記載の半導体装置の製造方法。 - 前記ｅ）段階は、
前記素子形成領域の残留酸化膜を除去する段階と、
前記素子形成領域のベアのシリコンをソースとして、前記素子分離用絶縁膜及び前記遮断絶縁膜をマスクとして利用して選択的エピタキシャルシリコン成長法で前記素子形成領域にエピタキシャルシリコン層を形成する段階と、を含むことを特徴とする請求項１０に記載の半導体装置の製造方法。 - 前記エピタキシャルシリコン層を形成する段階は、
前記エピタキシャルシリコン層を前記素子分離用酸化膜よりも厚く過成長させる段階と、
前記エピタキシャルシリコン層を所定の平坦化工程を利用して前記素子分離用絶縁膜の上部レベルまで平坦に除去する段階と、を含むことを特徴とする請求項１８に記載の半導体装置の製造方法。 - 前記平坦化工程は化学的機械研磨法を利用することを特徴とする請求項１９に記載の半導体装置の製造方法。
- 前記平坦化工程は前記素子分離用絶縁膜を研磨ストッパとして利用することを特徴とする請求項２０に記載の半導体装置の製造方法。
- 前記ｆ）段階は、
前記エピタキシャルシリコン層の上にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜の上にゲート導電膜を形成する段階と、
前記遮断絶縁膜の上部に形成された前記エピタキシャルシリコン層が前記素子形成領域の中央に介在するようにゲート導電膜にゲートパターンを形成する段階と、を含むことを特徴とする請求項１０に記載の半導体装置の製造方法。 - 前記ゲート絶縁膜はシリコン酸化膜及びシリコン窒素酸化膜のうちいずれか１つであることを特徴とする請求項２２に記載の半導体装置の製造方法。
- 前記ゲート導電膜は不純物がドーピングされたポリシリコン及び金属シリサイド膜のうち少なくともいずれか１つを含むことを特徴とする請求項２２に記載の半導体装置の製造方法。
- 前記ゲートパターンを形成した後、前記ゲート導電膜の側壁に絶縁膜スペーサをさらに形成することを特徴とする請求項２２に記載の半導体装置の製造方法。
- 前記ｇ）段階は、
前記ゲートをマスクとして利用してジャンクションイオンをドーピングする段階と、
前記ジャンクションイオンを所定の熱処理法で活性化させる段階と、を含むことを特徴とする請求項１０に記載の半導体装置の製造方法。 - 前記ジャンクションイオンはトランジスタ型に依存してＰ型不純物及びＮ型不純物のうちいずれか１つであることを特徴とする請求項２６に記載の半導体装置の製造方法。
- 前記Ｐ型不純物はＢ及びＢＦ２のうちいずれか１つであることを特徴とする請求項２７に記載の半導体装置の製造方法。
- 前記Ｎ型不純物はＰ、Ａｓ、アンチモンなどの５価元素のうちいずれか１つであることを特徴とする請求項２７に記載の半導体装置の製造方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0034150A KR100416627B1 (ko) | 2002-06-18 | 2002-06-18 | 반도체 장치 및 그의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004023106A true JP2004023106A (ja) | 2004-01-22 |
Family
ID=29728704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003172498A Pending JP2004023106A (ja) | 2002-06-18 | 2003-06-17 | 半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US20030230779A1 (ja) |
| JP (1) | JP2004023106A (ja) |
| KR (1) | KR100416627B1 (ja) |
| CN (1) | CN100343996C (ja) |
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| KR100598098B1 (ko) * | 2004-02-06 | 2006-07-07 | 삼성전자주식회사 | 매몰 절연 영역을 갖는 모오스 전계 효과 트랜지스터 및그 제조 방법 |
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| KR20040003082A (ko) | 2004-01-13 |
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| CN1469491A (zh) | 2004-01-21 |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
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