JP2004356576A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】ゲート電極とエクステンション領域との間隔を大きくして、電気的特性に優れた半導体装置およびその製造方法を提供する。また、下地の半導体基板にダメージを与えることなしに高誘電率絶縁膜をエッチングすることのできる半導体装置の製造方法を提供する。
【解決手段】ゲート電極８を形成する際のドライエッチングによって、高誘電率絶縁膜７をダメージ層に変え、このダメージ層をウェットエッチングによって除去する。また、ゲート電極８を形成する工程において、ゲート電極８の側壁部方向へのエッチングを行うことによって、その幅方向の寸法Ｗ２を高誘電率絶縁膜７の幅方向の寸法Ｗ１より小さくする。Ｗ１とＷ２との差は５ｎｍ〜６０ｎｍの範囲内にあることが好ましい。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、より詳細には、高誘電率の絶縁膜を有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体集積回路装置における高集積化が大きく進展しており、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体装置では高集積化に対応するためのトランジスタ等の素子の微細化、高性能化が図られている。特に、ＭＯＳ構造を構成する要素の一つであるゲート絶縁膜に関しては、上記トランジスタの微細化、高速動作および低電圧化に対応すべく薄膜化が急速に進んでいる。
【０００３】
ゲート絶縁膜を構成する材料としては、従来よりシリコン酸化膜（ＳｉＯ２膜）が用いられてきた。一方、ゲート電極の微細化に伴いゲート絶縁膜の薄膜化が進むと、キャリア（電子および正孔）がゲート絶縁膜を直接トンネリングすることによって生じるトンネル電流、すなわちゲートリーク電流が増大するようになる。例えば、１３０ｎｍノードのデバイスで要求されるゲート絶縁膜の膜厚はシリコン酸化膜で２ｎｍ程度であるが、この領域はトンネル電流が流れ始める領域である。したがって、ゲート絶縁膜としてシリコン酸化膜を用いた場合には、ゲートリーク電流を抑制することができずに消費電力の増大を招くことになる。
【０００４】
そこで、シリコン酸化膜に代えて、より誘電率の高い材料をゲート絶縁膜として使用する研究が行われている。
【０００５】
図２０〜図２３は、高誘電率絶縁膜をゲート絶縁膜として用いた場合の従来法による電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の製造工程を示す断面図である。
【０００６】
まず、シリコン基板４１上に公知の方法を用いて素子分離領域４３，４３′および拡散層４２を形成した後、熱酸化法によってシリコン酸化膜４４を形成する。次に、高誘電率絶縁膜４５、ゲート電極材料としての多結晶シリコン膜４６およびハードマスクとしてのシリコン酸化膜４７を順に成長させる。その後、フォトリソグラフィ法を用いてレジストパターン４８を形成する（図２０）。
【０００７】
次に、レジストパターン４８をマスクとしてシリコン酸化膜４７をドライエッチングし、シリコン酸化膜パターン４９を形成する（図２１）。
【０００８】
次に、シリコン酸化膜パターン４９をマスクとして、多結晶シリコン膜４６をドライエッチングする。これにより、ゲート電極５０が形成される（図２２）。その後、高誘電率絶縁膜４５、シリコン酸化膜４４を順にエッチングした後、エクステンション領域５１，５１′、ハロー層５２，５２′、サイドウォール５３およびソース・ドレイン領域５４，５４′の形成を行い、図２３の構造とする。
【０００９】
【発明が解決しようとする課題】
ところで、従来は、ゲート電極５０をマスクとしたイオン注入法によって、エクステンション領域５１，５１′の形成を行っていた。しかしながら、エクステンション注入領域は、ゲート電極から５ｎｍ〜３０ｎｍ程度の間隔をおいて形成された方が、オフ時のリーク電流を小さくして高性能なデバイスとすることができる。
【００１０】
また、ハロー層５２，５２′は、エクステンション領域５１とは逆のタイプの不純物領域（以下、ハロー層という）であり、接合の形状や深さを調節する役割を有している。ハロー層５２，５２′の形成は、シリコン基板４１に対して斜めに不純物イオンを注入することにより行われる。従来は、ゲート電極５０をマスクとし、シリコン基板４１の法線方向５５とイオンの入射方向５６とのなす角度θが２０度〜３０度となるようにして、イオン注入が行われていた。しかしながら、この場合、隣接するハロー層５２，５２′がチャネル部分で重なり合う領域が大きくなり、部分的に不純物濃度の高い場所ができるという問題があった。
【００１１】
さらに、高誘電率絶縁膜４５をエッチングする際に、高誘電率絶縁膜４５と下地のシリコン酸化膜４４との選択比が０．５以下の値でしか得られないために、シリコン酸化膜４４、さらにはその下のシリコン基板４１までエッチングされてしまうという問題もあった。
【００１２】
また、一般に、半導体装置の製造工程では、エッチングレートや被加工膜の膜厚のばらつきなどに起因するエッチング残渣の発生を防止するために、オーバーエッチングをすることが行われる。高誘電率絶縁膜４５の場合、その膜厚の最も大きい部分がエッチングされたときがジャストエッチングの状態であるとすると、これ以降はオーバーエッチングとなる。オーバーエッチング工程では、下地のシリコン酸化膜４４がエッチングされ、シリコン酸化膜４４の膜厚の最も小さい部分がエッチングによって消失するまでの時間がプロセスマージンとして考えられる。
【００１３】
しかしながら、高誘電率絶縁膜４５では、その成膜技術やエッチング技術などの周辺技術が成熟していないことから、予想されるばらつきは大きなものとなる。このため、計算によって求められるオーバーエッチングの時間が、プロセスマージンを容易に超えてしまうという問題があった。プロセスマージンを超えてエッチングが行われると、上記と同様にシリコン酸化膜４４の下地のシリコン基板４１がエッチングされて、半導体装置の電気的特性および信頼性は低下する。
【００１４】
本発明はこのような問題点に鑑みてなされたものである。即ち、本発明の目的は、ゲート電極とエクステンション領域との間隔を大きくして、電気的特性に優れた半導体装置およびその製造方法を提供することにある。
【００１５】
また、本発明の目的は、チャネル部分でのハロー層の重なりを小さくして、電気的特性に優れた半導体装置およびその製造方法を提供することにある。
【００１６】
さらに、本発明の目的は、下地の半導体基板にダメージを与えることなしに高誘電率絶縁膜をエッチングすることによって、電気的特性および信頼性に優れた半導体装置およびその製造方法を提供することにある。
【００１７】
本発明の他の目的および利点は、以下の記載から明らかとなるであろう。
【００１８】
【課題を解決するための手段】
本発明は、半導体基板の上に形成されたシリコンを含む酸化膜と、このシリコンを含む酸化膜の上に形成された高誘電率絶縁膜と、この高誘電率絶縁膜の上に形成されたゲート電極とを有する半導体装置であって、高誘電率絶縁膜の幅方向の寸法がゲート電極の幅方向の寸法より大きいことを特徴としている。高誘電率絶縁膜の幅方向の寸法とゲート電極の幅方向の寸法との差は５ｎｍ〜６０ｎｍの範囲内にあることが好ましい。
【００１９】
また、本発明は、半導体基板の上に形成されたシリコンを含む酸化膜と、このシリコンを含む酸化膜の上に形成された高誘電率絶縁膜と、この高誘電率絶縁膜の上に形成されたゲート電極とを有する半導体装置であって、高誘電率絶縁膜の断面形状はシリコンを含む酸化膜に近付くほど幅方向の寸法が大きくなるテーパ形状を有していて、高誘電率絶縁膜がシリコンを含む酸化膜と接する部分における高誘電率絶縁膜の幅方向の寸法はゲート電極の幅方向の寸法より大きいことを特徴としている。
【００２０】
本発明の半導体装置において、高誘電率絶縁膜は、ハフニウム酸化物、チタン酸化物、ジルコニウム酸化物、ランタン酸化物、タンタル酸化物およびアルミニウム酸化物よりなる群から選ばれる少なくとも１種の材料からなる膜とすることができる。また、シリコンを含む酸化膜は、シリコン酸化膜、シリコン酸窒化膜およびシリケート膜よりなる群から選ばれる１の膜とすることができる。
【００２１】
本発明の半導体装置の製造方法は、拡散層および素子分離領域が形成された半導体基板の上にシリコンを含む酸化膜を形成する工程と、このシリコンを含む酸化膜の上に高誘電率絶縁膜を形成する工程と、この高誘電率絶縁膜の上にゲート電極材料を形成する工程と、このゲート電極材料の上にハードマスクを形成する工程と、このハードマスクを用いてゲート電極材料をドライエッチングすることによってゲート電極を形成するとともに、このドライエッチングによって高誘電率絶縁膜の全体をダメージ層に変える工程と、このダメージ層をウェットエッチングによって除去する工程と、高誘電率絶縁膜をマスクとして半導体基板に不純物を注入しエクステンション領域を形成する工程と、高誘電率絶縁膜をマスクとして半導体基板にエクステンション領域とは逆のタイプの不純物を注入しハロー層を形成する工程とを有し、ゲート電極を形成する工程でゲート電極の側壁部方向へのエッチングを行うことによって、ゲート電極の幅方向の寸法を高誘電率絶縁膜の幅方向の寸法より小さくすることを特徴とする。
【００２２】
また、本発明の半導体装置の製造方法は、拡散層および素子分離領域が形成された半導体基板の上にシリコンを含む酸化膜を形成する工程と、このシリコンを含む酸化膜の上に高誘電率絶縁膜を形成する工程と、この高誘電率絶縁膜の上にゲート電極材料を形成する工程と、このゲート電極材料の上にハードマスクを形成する工程と、このハードマスクを用いたゲート電極材料のドライエッチングによってゲート電極を形成する工程と、ハードマスクを用いて高誘電率絶縁膜をドライエッチングし、このドライエッチングによって高誘電率絶縁膜に形成されたダメージ層のみを残して高誘電率絶縁膜を除去する工程と、このダメージ層をウェットエッチングによって除去する工程と、高誘電率絶縁膜をマスクとして半導体基板に不純物を注入しエクステンション領域を形成する工程と、高誘電率絶縁膜をマスクとして半導体基板にエクステンション領域とは逆のタイプの不純物を注入しハロー層を形成する工程とを有し、ゲート電極を形成する工程でゲート電極の側壁部方向へのエッチングを行うことによって、ゲート電極の幅方向の寸法を高誘電率絶縁膜の幅方向の寸法より小さくすることを特徴とする。
【００２３】
また、本発明の半導体装置の製造方法は、拡散層および素子分離領域が形成された半導体基板の上にシリコンを含む酸化膜を形成する工程と、このシリコンを含む酸化膜の上に高誘電率絶縁膜を形成する工程と、この高誘電率絶縁膜の上にゲート電極材料を形成する工程と、このゲート電極材料の上にハードマスクを形成する工程と、このハードマスクを用いてゲート電極材料をドライエッチングすることによってゲート電極を形成するとともに、このドライエッチングによって高誘電率絶縁膜の全体をダメージ層に変える工程と、このダメージ層をウェットエッチングによって除去する工程と、高誘電率絶縁膜をマスクとして半導体基板に不純物を注入しエクステンション領域を形成する工程と、高誘電率絶縁膜をマスクとして半導体基板にエクステンション領域とは逆のタイプの不純物を注入しハロー層を形成する工程とを有し、ゲート電極を形成する工程でゲート電極の側壁部方向へのエッチングを行うとともに、高誘電率絶縁膜の膜厚方向に与えるダメージ量を変えることによって、高誘電率絶縁膜の断面形状がシリコンを含む酸化膜に近付くほど幅方向の寸法が大きくなるテーパ形状であって、高誘電率絶縁膜がシリコンを含む酸化膜と接する部分における高誘電率絶縁膜の幅方向の寸法がゲート電極の幅方向の寸法より大きくなるようにすることを特徴とする。ゲート電極を形成する工程におけるエッチング時間およびプラズマパワー密度の少なくとも一方を調整することによって、高誘電率絶縁膜の膜厚方向に与えるダメージ量を変えることができる。
【００２４】
さらに、本発明の半導体装置の製造方法は、拡散層および素子分離領域が形成された半導体基板の上にシリコンを含む酸化膜を形成する工程と、このシリコンを含む酸化膜の上に高誘電率絶縁膜を形成する工程と、この高誘電率絶縁膜の上にゲート電極材料を形成する工程と、このゲート電極材料の上にハードマスクを形成する工程と、このハードマスクを用いたゲート電極材料のドライエッチングによってゲート電極を形成する工程と、ハードマスクを用いて高誘電率絶縁膜をドライエッチングし、このドライエッチングによって高誘電率絶縁膜に形成されたダメージ層のみを残して高誘電率絶縁膜を除去する工程と、このダメージ層をウェットエッチングによって除去する工程と、高誘電率絶縁膜をマスクとして半導体基板に不純物を注入しエクステンション領域を形成する工程と、高誘電率絶縁膜をマスクとして半導体基板にエクステンション領域とは逆のタイプの不純物を注入しハロー層を形成する工程とを有し、ゲート電極を形成する工程でゲート電極の側壁部方向へのエッチングを行うとともに、高誘電率絶縁膜をドライエッチングする工程で、高誘電率絶縁膜の断面形状をシリコンを含む酸化膜に近付くほど幅方向の寸法が大きくなるテーパ形状にすることによって、高誘電率絶縁膜がシリコンを含む酸化膜と接する部分における高誘電率絶縁膜の幅方向の寸法がゲート電極の幅方向の寸法より大きくなるようにすることを特徴とする。
【００２５】
本発明の半導体装置の製造方法において、ドライエッチングは、ＢＣｌ３、Ｃｌ２、ＨＢｒ、ＣＦ４、Ｏ２、Ａｒ、Ｎ２およびＨｅよりなる群から選ばれる少なくとも１種のガスを用いて行うことができる。また、ウェットエッチングは、ＤＨＦ溶液またはＢＨＦ溶液を用いて行うことができる。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら具体的に説明する。
【００２７】
実施の形態１
図１は、本実施の形態にかかる半導体装置の断面図の一例である。
【００２８】
図１に示すように、シリコン基板１には、拡散層２、素子分離領域３，３′、ソース・ドレイン領域４，４′、エクステンション領域５，５′およびハロー層１７，１７′が形成されている。また、シリコン基板１の上には、シリコンを含む酸化膜としてのシリコン酸化膜６、高誘電率絶縁膜７およびゲート電極８がこの順に形成されており、これらの側壁にはサイドウォール９が形成されている。尚、図１において、１０は層間絶縁膜、１１はコンタクト、１２は配線層である。
【００２９】
本実施の形態においては、高誘電率絶縁膜７の幅方向の寸法Ｗ１が、ゲート電極８の幅方向の寸法Ｗ２よりも大きいことを特徴としている。このような構造とすることによって、ゲート電極８から各エクステンション領域５，５′までの距離を大きくするとともに、チャネル部分でのハロー層１７，１７′の重なりを小さくして、半導体装置の電気的特性を向上させることができる。
【００３０】
尚、図１では、シリコン酸化膜６は高誘電率絶縁膜７と同じ幅方向の寸法Ｗ１を有しているが、本発明はこれに限られるものではない。本発明においては、高誘電率絶縁膜７とゲート電極８との間にＷ１＞Ｗ２の関係があることが重要であり、シリコン酸化膜６の幅方向の寸法には特に制限はない。
【００３１】
図２は、本実施の形態による半導体装置（Ｗ１＞Ｗ２）について、その電気的特性の一例を示したものである。また、比較例１として、従来法による半導体装置（Ｗ１＝Ｗ２）の電気的特性も示している。図２において、電圧が０Ｖの時の電流値を比較すると、本実施の形態による半導体装置では、従来法による半導体装置よりも１桁程度小さい値を示しており、良好な電気的特性を有することが分かる。
【００３２】
次に、本実施の形態による半導体装置の製造方法について説明する。図３〜図１３は、図１に示す半導体装置の製造工程の一例を示す断面図である。尚、これらの図において、図１と同じ符号を付した部分は同じ部分であることを示している。
【００３３】
まず、図３に示すように、シリコン基板１の所定領域にシリコン酸化膜を埋め込み、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域３，３′を形成する。
【００３４】
次に、フォトリソグラフィ法を用いて、シリコン基板１に拡散層２を形成する。例えば、所定領域にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして、シリコン基板１内にＮ型またはＰ型の不純物を注入する。その後、熱処理により不純物を拡散させることによって、Ｎ型拡散層またはＰ型拡散層を形成することができる。
【００３５】
次に、図４に示すように、シリコン基板１の表面にシリコン酸化膜６を形成する。ここで、シリコン酸化膜６は、極力薄く形成されることが好ましい。具体的には、８００℃〜１，２００℃の温度で行うドライ酸化、低温下でプラズマを用いたラジカル酸化、またはオゾン酸化などによって、膜厚０．５ｎｍ〜２ｎｍ程度に形成して用いることができる。尚、本実施の形態においては、シリコン酸化膜の代わりに、シリコン酸窒化膜またはシリケート膜などを形成してもよい。シリコン酸窒化膜としては、例えば、シリコン酸化膜に窒素を２５ａｔｏｍ％以下の濃度で添加したものを用いることができる。
【００３６】
シリコン酸化膜６を形成した後は、続いて高誘電率絶縁膜７を形成する（図４）。高誘電率絶縁膜７は、ハフニウム酸化物、チタン酸化物、ジルコニウム酸化物、ランタン酸化物、タンタル酸化物およびアルミニウム酸化物よりなる群から選ばれる少なくとも１種の材料からなる膜とすることができる。
【００３７】
デザイン・ルールが０．１５μｍ以下の次世代の半導体装置に対しては、例えば、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって形成された、膜厚２ｎｍ〜１０ｎｍ程度のハフニウム酸化膜（ＨｆＯ２膜）を高誘電率絶縁膜として用いることが好ましい。
【００３８】
尚、半導体装置の電気的特性の点からは、シリコン酸化膜６および高誘電率絶縁膜７を合わせた膜厚が、シリコン酸化膜換算膜厚（ＥＯＴ）にして１．０ｎｍ〜５．０ｎｍの範囲内にあるようにすることが好ましい。
【００３９】
次に、図５に示すように、高誘電率絶縁膜７の上に、ゲート電極材料としての多結晶シリコン膜１３を形成する。多結晶シリコン膜１３は、例えばＣＶＤ法によって形成することができる。尚、多結晶シリコン膜１３の代わりに、アモルファスシリコン膜をゲート電極として用いてもよい。
【００４０】
多結晶シリコン膜１３を形成した後は、この上に、ハードマスク材料としてのシリコン酸化膜１４を形成する。
【００４１】
シリコン酸化膜１４を形成した後は、この上に反射防止膜（図示せず）を形成してもよい。反射防止膜は、次に形成するレジスト膜をパターニングする際に、レジスト膜を透過した露光光を吸収することによって、レジスト膜と反射防止膜との界面における露光光の反射をなくす役割を果たす。反射防止膜としては有機物を主成分とする膜を用いることができ、例えば、スピンコート法などによって形成することができる。
【００４２】
次に、シリコン酸化膜１４の上にレジスト膜（図示せず）を形成し、フォトリソグラフィ法によって所望の線幅を有するレジストパターン１５を形成し、図６の構造とする。
【００４３】
次に、レジストパターン１５をマスクとしてシリコン酸化膜１４をドライエッチングする。その後、不要となったレジストパターン１５を除去することによって、図７に示すように、ハードマスクとしてのシリコン酸化膜パターン１６を形成することができる。
【００４４】
次に、シリコン酸化膜パターン１６をマスクとして、多結晶シリコン膜１３のドライエッチングを行う。エッチングガスとしては、例えば、ＢＣｌ３、Ｃｌ２、ＨＢｒ、ＣＦ４、Ｏ２、Ａｒ、Ｎ２およびＨｅよりなる群から選ばれる少なくとも１種のガスを用いて行われる。
【００４５】
ここで、多結晶シリコン膜１３と下地の高誘電率絶縁膜７とのエッチング選択比は、一般に十分に大きい値を有している。したがって、オーバーエッチングとなるように多結晶シリコン膜１３をエッチングすることが可能であるが、本実施の形態ではさらに進んで、高誘電率絶縁膜７の全体にドライエッチングによるダメージ層が形成されるようにする。この目的を達成するために、シリコン酸化膜１４は従来より厚く形成することが好ましい。具体的には、シリコン酸化膜１４の膜厚を１０ｎｍ〜１００ｎｍ程度とすることが好ましい。
【００４６】
高誘電率絶縁膜は、ドライエッチングの際のプラズマダメージやエッチング種の打ち込みなどによって変質し、ウェットエッチングにより除去可能なダメージ層を形成する。そこで、本実施の形態では、多結晶シリコン膜をドライエッチングするとともに、このドライエッチングによって高誘電率絶縁膜をダメージ層に変化させる。その後、ウェットエッチングを行ってダメージ層を除去することにより、従来のドライエッチングに代わる高誘電率絶縁膜のエッチングを終了することができる。この方法によれば、シリコン基板にダメージを与えることなく高誘電率絶縁膜をエッチングすることが可能となる。したがって、従来法のように、シリコン基板に加えられたダメージを回復するための熱処理などは不要である。
【００４７】
図８は、多結晶シリコン膜１３をドライエッチングした後の状態を示したものである。図に示すように、多結晶シリコン膜１３のドライエッチングによってゲート電極８が形成されるとともに、高誘電率絶縁膜７のプラズマに曝された部分にはダメージ層７′が形成されている。
【００４８】
ダメージ層７′のウェットエッチングには、例えば、ＤＨＦ溶液（ＨＦおよびＨ２Ｏの混合溶液）またはＢＨＦ溶液（ＨＦ、ＮＨ４ＦおよびＨ２Ｏの混合溶液）などを用いることができる。尚、このウェットエッチングによって、高誘電率絶縁膜７の下地であるシリコン酸化膜６の一部または全部が一緒に除去されてもよい。
【００４９】
また、本実施の形態においては、エッチングガスの組成比や圧力などを調整することによって、ゲート電極８の側壁部方向へのドライエッチングも行われるようにする。このようにすることによって、ゲート電極８の幅方向の寸法を小さくすることができる。一方、ゲート電極８の側壁部方向へのエッチングが行われた領域では、シリコン基板１の主面１ａに垂直な方向へのプラズマダメージやエッチング種の衝突によるダメージが少なくなるので、この領域での高誘電率絶縁膜７に与えられるダメージ量は小さいものとなる。これにより、高誘電率絶縁膜７はウェットエッチングによって除去され難くなるので、ゲート電極８の幅方向の寸法に対して高誘電率絶縁膜７の幅方向の寸法を大きくすることができる。
【００５０】
図９は、ウェットエッチング後の状態を示した図である。図に示すように、高誘電率絶縁膜７の幅方向の寸法Ｗ１は、ゲート電極８の幅方向の寸法Ｗ２よりも大きい。ここで、寸法Ｗ１と寸法Ｗ２との差は、５ｎｍ〜６０ｎｍの範囲にあることが好ましい。尚、図９では、ウェットエッチングによってシリコン酸化膜６も除去された状態を示している。
【００５１】
また、本実施の形態においては、多結晶シリコン膜のドライエッチングに続いて高誘電率絶縁膜のドライエッチングを行い、その後、ダメージ層をウェットエッチングしてもよい。
【００５２】
具体的には、多結晶シリコン膜をドライエッチングした後、ハードマスクを用いて高誘電率絶縁膜のドライエッチングを行う。多結晶シリコン膜のドライエッチングは、上述したように、形成されるゲート電極の側壁部方向へのエッチングを伴うものとする。一方、高誘電率絶縁膜のドライエッチングは、ダメージ層のみが残るようにして終了する。その後、残ったダメージ層をウェットエッチングすることによって、全ての高誘電率絶縁膜を除去する。ここで、形成されるダメージ層の膜厚は、ドライエッチングの条件および高誘電率絶縁膜の種類によって変わる。一方、ダメージ層の膜厚が大きいほど、エッチングマージンを大きくすることができる。したがって、これらの条件を勘案した上で、ドライエッチングにより除去する高誘電率絶縁膜の膜厚を設定することが好ましい。
【００５３】
尚、高誘電率絶縁膜をドライエッチングする際には、ゲート電極の側壁部も多少エッチングされる。したがって、高誘電率絶縁膜のドライエッチング前の時点において、予め、ゲート電極の幅方向の寸法がエッチングにより消失する分を加えた寸法となるようにしておく。このようにすることによって、所望のゲート電極パターンを形成することができる。具体的には、多結晶シリコン膜のドライエッチング工程におけるエッチングガスの組成比や圧力などを変えることによって、ゲート電極の寸法を制御することができる。
【００５４】
次に、図１０に示すように、シリコン基板１内の拡散層２に不純物をイオン注入した後、熱処理による活性化を行うことによってエクステンション領域５，５′を形成する。本実施の形態においては、ゲート電極の幅方向の寸法Ｗ２と高誘電率絶縁膜の幅方向の寸法Ｗ１との間にＷ２＜Ｗ１の関係があるので、エクステンション領域５，５′形成の際のマスクとなるのは、ゲート電極８ではなく高誘電率絶縁膜７である。
【００５５】
デバイス特性の点からは、エクステンション領域５，５′がゲート電極８から離れて形成されていることが好ましい。具体的には、エクステンション領域５とゲート電極８の間隔およびエクステンション領域５′とゲート電極８の間隔が、それぞれ５ｎｍ〜３０ｎｍ程度の範囲内にあれば、リーク電流の発生を抑えて高性能な半導体装置を製造することが可能となる。本実施の形態によれば、高誘電率絶縁膜７をマスクとしたイオン注入によってエクステンション領域５，５′を形成するので、ゲート電極８から離れた位置にエクステンション領域５，５′を形成することができる。
【００５６】
次に、公知の方法に従ってサイドウォール９の形成を行い、図１１に示す構造とする。この際、サイドウォール９は、ゲート電極８、高誘電率絶縁膜７およびシリコン酸化膜６の側壁に形成されるようにする。尚、高誘電率絶縁膜７のウェットエッチング後において、シリコン基板１上にシリコン酸化膜６の一部が残っている場合には、高誘電率絶縁膜７およびサイドウォール９の下を除いて、シリコン酸化膜６はサイドウォール９形成の際に除去される。
【００５７】
サイドウォール９の形成を行った後は、図１２に示すように、高誘電率絶縁膜７をマスクとしたハロー注入を行う。本実施の形態によれば、高誘電率絶縁膜７はゲート電極８よりも幅方向の寸法が大きいので、ゲート電極８をマスクとして行う従来のハロー注入に比べて、チャネル部でのハロー層１７，１７′の重なりを小さくすることが可能となる。尚、図１２において、１８，１８′は、イオンの入射方向を示している。
【００５８】
尚、本実施の形態においては、エクステンション領域５，５′の形成に続いてハロー注入を行った後で、サイドウォール９を形成してもよい。また、エクステンション領域５，５′の形成およびハロー注入工程では、高誘電率絶縁膜７による阻止能を考慮して、イオンの入射エネルギーを高く設定することが好ましい。
【００５９】
次に、従来法と同様にして、シリコン基板１内の拡散層２に不純物をイオン注入する。続いて、熱処理による活性化を行うことによって、ソース・ドレイン拡散領域４，４′を形成することができる（図１３）。その後、公知の方法によって、層間絶縁膜１０、コンタクト１１および配線１２を形成することによって、図１に示す構造を得ることができる。
【００６０】
本実施の形態によれば、ゲート電極の幅方向の寸法を高誘電率絶縁膜の幅方向の寸法より小さくし、高誘電率絶縁膜をマスクとしてエクステンション領域の形成およびハロー注入を行うので、ゲート電極とエクステンション領域との間隔を大きくすることができる。また、チャネル部分でのハロー層の重なりを小さくすることもできる。これにより、オフ時のリーク電流を小さくすることが可能となる。尚、本実施の形態によれば、従来、微細化に伴い必要とされていたオフセットスペーサの形成は不要である。
【００６１】
また、本実施の形態によれば、ゲート電極を形成する際のドライエッチング工程において高誘電率絶縁膜をダメージ層に変え、これをウェットエッチングすることによって高誘電率絶縁膜を所望のパターンに加工する。これにより、シリコン基板にダメージを与えることなく、高誘電率絶縁膜をエッチングすることが可能となる。
【００６２】
実施の形態２．
図１４は、本実施の形態にかかる半導体装置の断面図の一例である。
【００６３】
図１４に示すように、シリコン基板２１には、拡散層２２、素子分離領域２３，２３′、ソース・ドレイン領域２４，２４′、エクステンション領域２５，２５′およびハロー層３７，３７′が形成されている。また、シリコン基板２１の上には、シリコンを含む膜としてのシリコン酸化膜２６、高誘電率絶縁膜２７およびゲート電極２８がこの順に形成されており、これらの側壁にはサイドウォール２９が形成されている。尚、図１４において、３０は層間絶縁膜、３１はコンタクト、３２は配線層である。
【００６４】
本実施の形態においては、高誘電率絶縁膜２７の断面形状がシリコン酸化膜２６に近付くほど幅方向の寸法が大きくなるテーパ形状を有していて、さらに、高誘電率絶縁膜２７がシリコン酸化膜２６と接する部分における幅方向の寸法Ｗ３がゲート電極２８の幅方向の寸法Ｗ４より大きいことを特徴としている。このような構造とすることによって、ハロー注入工程でのイオンの入射方向とシリコン基板２１の法線方向とがなす角度を小さくして、チャネル部分でのハロー層３７，３７′の重なりを小さくすることができる。
【００６５】
従来は、シリコン基板の法線方向とイオンの入射方向とのなす角度が２０度〜３０度となるようにしてハロー注入を行っていた。しかしながら、微細化された半導体装置では、ゲート電極パターンの線幅が小さくなるとともに、各集積回路も接近した状態で配置される。したがって、イオン注入の際のシャドーイングを考慮すると、シリコン基板の法線方向とイオンの入射方向とのなす角度は０度となることが好ましい。
【００６６】
図１５は、本実施の形態による半導体装置について、ゲート長に対する閾値電圧の変化を測定した結果の一例を示したものである。図の例では、シリコン基板の法線方向とイオンの入射方向とのなす角度が０度となるようにしてハロー注入を行っている。また、比較例２として、図２３に示す従来法による半導体装置についての結果も示している。比較例２において、シリコン基板の法線方向とイオンの入射方向とのなす角度は２０度である。図１５から分かるように、本実施の形態によれば、従来と同等なロールオフ特性を保ちつつ、逆短チャネル効果を良好に抑制することが可能である。
【００６７】
次に、本実施の形態による半導体装置の製造方法について、図１６〜図１９を用いて説明する。
【００６８】
まず、実施の形態１で説明した図３〜図７に示す方法に従って、シリコン基板２１に素子分離領域２３，２３′および拡散層２２を形成した後、この上に、シリコン酸化膜２６、高誘電率絶縁膜２７、ゲート電極材料としての多結晶シリコン膜３３、およびハードマスクとしてのシリコン酸化膜パターン３６を順に形成し、図１６の構造とする。
【００６９】
尚、本実施の形態においては、シリコン酸化膜の代わりに、シリコン酸窒化膜またはシリケート膜を形成してもよい。シリコン酸窒化膜としては、例えば、シリコン酸化膜に窒素を２５ａｔｏｍ％以下の濃度で添加したものを用いることができる。また、高誘電率絶縁膜２７としては、例えば、ハフニウム酸化物、チタン酸化物、ジルコニウム酸化物、ランタン酸化物、タンタル酸化物およびアルミニウム酸化物よりなる群から選ばれる少なくとも１種の材料からなる膜を用いることができる。
【００７０】
次に、シリコン酸化膜パターン３６をマスクとして、多結晶シリコン膜３３のドライエッチングを行う。エッチングガスとしては、例えば、ＢＣｌ３、Ｃｌ２、ＨＢｒ、ＣＦ４、Ｏ２、Ａｒ、Ｎ２およびＨｅよりなる群から選ばれる少なくとも１種のガスを用いて行うことができる。
【００７１】
また、実施の形態１と同様に、多結晶シリコン膜３３のドライエッチングの際に、高誘電率絶縁膜２７の全体にドライエッチングによるダメージ層２７′が形成されるようにする（図１７）。このため、ハードマスクとしてのシリコン酸化膜パターン３６は、実施の形態１と同様に、従来より厚く形成されることが好ましい。
【００７２】
次に、ウェットエッチングを行ってダメージ層を除去することにより高誘電率絶縁膜のエッチングを終了する。ウェットエッチングには、例えば、ＤＨＦ溶液（ＨＦおよびＨ２Ｏの混合溶液）またはＢＨＦ溶液（ＨＦ、ＮＨ４ＦおよびＨ２Ｏの混合溶液）などを用いることができる。尚、このウェットエッチングによって、高誘電率絶縁膜２７の下地であるシリコン酸化膜２６の一部または全部が一緒に除去されてもよい。
【００７３】
また、実施の形態１と同様に、エッチングガスの組成比や圧力などを調整することによって、ゲート電極２８の側壁部方向にもドライエッチングが行われるようにする。このようにすることによって、ゲート電極２８の幅方向の寸法を小さくすることができる。一方、ゲート電極２８の側壁部方向へのエッチングが行われた領域では、シリコン基板２１の主面２１ａに垂直な方向へのプラズマダメージやエッチング種の衝突によるダメージが少なくなるので、この領域での高誘電率絶縁膜２７に与えられるダメージ量は小さいものとなる。これにより、高誘電率絶縁膜２７はウェットエッチングによって除去され難くなるので、ゲート電極２８の幅方向の寸法に対して高誘電率絶縁膜２７の幅方向の寸法を大きくすることができる。
【００７４】
本実施の形態においては、さらに、ドライエッチング工程でのエッチング時間およびプラズマパワー密度の少なくとも一方を調整することによって、図１７に示すように、高誘電率絶縁膜２７に加わるダメージ量をその膜厚方向にも変化させる。このようにすることによって、図１８に示すように、ウェットエッチング後における高誘電率絶縁膜２７の断面形状がテーパ形状となるようにすることができる。ここで、ゲート電極２８の側壁部方向へのエッチングによって、ゲート電極２８の幅方向の寸法は小さくなっているので、高誘電率絶縁膜２７がシリコン酸化膜２６と接する部分における高誘電率絶縁膜２７の幅方向の寸法Ｗ３はゲート電極２８の幅方向の寸法Ｗ４より大きくなる。
【００７５】
また、本実施の形態においては、多結晶シリコン膜のドライエッチングに続いて高誘電率絶縁膜のドライエッチングを行い、その後、ダメージ層をウェットエッチングしてもよい。
【００７６】
具体的には、多結晶シリコン膜をドライエッチングした後、ハードマスクを用いて高誘電率絶縁膜のドライエッチングを行う。この際、エッチング条件を調整して、高誘電率絶縁膜の断面形状がテーパ形状になるようにする。そして、ドライエッチングによって形成されたダメージ層のみが残るようにしてドライエッチングを終了する。その後、残ったダメージ層をウェットエッチングすることによって、全ての高誘電率絶縁膜を除去する。ここで、形成されるダメージ層の膜厚は、ドライエッチングの条件および高誘電率絶縁膜の種類によって変わる。一方、ダメージ層の膜厚が大きいほど、エッチングマージンを大きくすることができる。したがって、これらの条件を勘案した上で、ドライエッチングにより除去する高誘電率絶縁膜の膜厚を設定することが好ましい。
【００７７】
尚、高誘電率絶縁膜をドライエッチングする際には、ゲート電極の側壁部もエッチングされる。したがって、高誘電率絶縁膜のドライエッチング前の時点において、予め、ゲート電極の幅方向の寸法がエッチングにより消失する分を加えた寸法となるようにしておく。このようにすることによって、所望のゲート電極パターンを形成することができる。具体的には、多結晶シリコン膜のドライエッチング工程におけるエッチングガスの組成比や圧力などを変えることによって、ゲート電極の寸法を制御できる。
【００７８】
次に、シリコン基板２１内の拡散層２２に、高誘電率絶縁膜２７をマスクとして不純物を注入した後、熱処理による活性化を行うことによってエクステンション領域２５，２５′を形成する。本実施の形態によれば、高誘電率絶縁膜２７の断面形状がテーパ形状に加工されているので、ゲート電極２８と各エクステンション領域２５，２５′までの距離を従来より大きくすることができる。
【００７９】
エクステンション領域２５，２５′を形成した後は、公知の方法に従ってサイドウォール２９の形成を行った後、高誘電率絶縁膜２７をマスクとしたハロー注入を行う（図１９）。
【００８０】
尚、高誘電率絶縁膜２７のウェットエッチング後において、シリコン基板２１上にシリコン酸化膜２６の一部が残っている場合には、高誘電率絶縁膜２７およびサイドウォール２９の下を除いて、シリコン酸化膜２６はサイドウォール２９形成の際に除去される。
【００８１】
本実施の形態によれば、高誘電率絶縁膜７の断面形状がテーパ形状となるように加工されているので、ハロー注入の際のシリコン基板２１の法線方向３９とイオンの入射方向３８，３８′とのなす角度θが０度になるまで小さくすることが可能である。このようにすることによって、チャネル部分での不純物が重なり合う領域を極力小さくして逆短チャネル効果を減少させることができる。また、オフ時のリーク電流を小さくすることもできる。
【００８２】
尚、本実施の形態においては、エクステンション領域５，５′の形成に続いてハロー注入を行った後で、サイドウォール９を形成してもよい。また、エクステンション領域５，５′の形成およびハロー注入工程では、高誘電率絶縁膜７による阻止能を考慮して、イオンの入射エネルギーを高く設定することが好ましい。
【００８３】
次に、実施の形態１と同様にして、シリコン基板２１内の拡散層２２に不純物をイオン注入する。続いて、熱処理による活性化を行い、ソース・ドレイン拡散領域２４，２４′を形成した後、層間絶縁膜３０、コンタクト３１および配線３２を形成することによって、図１４に示す構造を得ることができる。
【００８４】
本実施の形態によれば、高誘電率絶縁膜の断面形状をテーパ形状とすることによって、ゲート電極とエクステンション領域との距離を大きくすることができる。また、ハロー注入工程において、イオンの入射方向とシリコン基板の法線方向とのなす角度を０度まで小さくすることができる。これにより、オフ時のリーク電流を小さくすることができるとともに、チャネル部分でのハロー層の重なりを小さくして逆短チャネル効果を抑えることが可能となる。また、従来必要とされていたオフセットスペーサの形成を不要とすることもできる。
【００８５】
また、本実施の形態によれば、ゲート電極を形成する際のドライエッチング工程において高誘電率絶縁膜をダメージ層に変え、これをウェットエッチングすることによって高誘電率絶縁膜を所望のパターンに加工する。これにより、シリコン基板にダメージを与えることなく、高誘電率絶縁膜をエッチングすることが可能となる。
【００８６】
実施の形態１および２においては、トランジスタのゲート絶縁膜として高誘電率絶縁膜を用いた例について述べたが、本発明はこれに限られるものではない。例えば、受動素子としてのキャパシタ膜として高誘電率絶縁膜を用いた場合にも適用可能である。
【００８７】
【発明の効果】
本発明によれば、ゲート電極の幅方向の寸法を高誘電率絶縁膜の幅方向の寸法より小さくすることによって、高誘電率絶縁膜をマスクとしたイオン注入を行う。これにより、ゲート電極から所定の間隔をおいてエクステンション領域を形成することができる。
【００８８】
また、本発明によれば、高誘電率絶縁膜をテーパ形状に加工することによってイオンの入射角度と基板の法線方向とのなす角度を従来より小さくすることができる。これにより、チャネル部分での不純物の重なりを小さくして逆短チャネル効果を減少させることができる。
【００８９】
さらに、本発明によれば、高誘電率絶縁膜にダメージ層を形成し、このダメージ層をウェットエッチングにより除去する。したがって、下地のシリコン基板にダメージを与えずに、高誘電率絶縁膜をエッチングすることができる。
【図面の簡単な説明】
【図１】実施の形態１における半導体装置の断面図である。
【図２】実施の形態１における半導体装置の電気的特性を示す図である。
【図３】実施の形態１における半導体装置の製造工程を示す断面図である。
【図４】実施の形態１における半導体装置の製造工程を示す断面図である。
【図５】実施の形態１における半導体装置の製造工程を示す断面図である。
【図６】実施の形態１における半導体装置の製造工程を示す断面図である。
【図７】実施の形態１における半導体装置の製造工程を示す断面図である。
【図８】実施の形態１における半導体装置の製造工程を示す断面図である。
【図９】実施の形態１における半導体装置の製造工程を示す断面図である。
【図１０】実施の形態１における半導体装置の製造工程を示す断面図である。
【図１１】実施の形態１における半導体装置の製造工程を示す断面図である。
【図１２】実施の形態１における半導体装置の製造工程を示す断面図である。
【図１３】実施の形態１における半導体装置の製造工程を示す断面図である。
【図１４】実施の形態２における半導体装置の断面図である。
【図１５】実施の形態２における半導体装置のゲート長と閾値電圧との関係を示す図である。
【図１６】実施の形態２における半導体装置の製造工程を示す断面図である。
【図１７】実施の形態２における半導体装置の製造工程を示す断面図である。
【図１８】実施の形態２における半導体装置の製造工程を示す断面図である。
【図１９】実施の形態２における半導体装置の製造工程を示す断面図である。
【図２０】従来の半導体装置の製造工程を示す断面図である。
【図２１】従来の半導体装置の製造工程を示す断面図である。
【図２２】従来の半導体装置の製造工程を示す断面図である。
【図２３】従来の半導体装置の製造工程を示す断面図である。
【符号の説明】
１，２１，４１ シリコン基板、
２，２２，４２ 拡散層、
３，３′，２３，２３′，４３，４３′ 素子分離領域、
４，４′，２４，２４′，４３，４３′ ソース・ドレイン領域、
５，５′，２５，２５′，５１，５１′ エクステンション領域、
６，２６，４４ シリコン酸化膜、
７，２７，４５ 高誘電率絶縁膜、
８，２８，５０ ゲート電極、
９，２９，５３ サイドウォール、
１０，３０ 層間絶縁膜、
１１，３１ コンタクト、
１２，３２ 配線層、
１７，１７′，３７，３７′，５２，５２′ ハロー層。

Claims (12)

  1. 半導体基板の上に形成されたシリコンを含む酸化膜と、
    前記シリコンを含む酸化膜の上に形成された高誘電率絶縁膜と、
    前記高誘電率絶縁膜の上に形成されたゲート電極とを有する半導体装置であって、
    前記高誘電率絶縁膜の幅方向の寸法が前記ゲート電極の幅方向の寸法より大きいことを特徴とする半導体装置。
  2. 前記高誘電率絶縁膜の幅方向の寸法と前記ゲート電極の幅方向の寸法との差が５ｎｍ〜６０ｎｍの範囲内にある請求項１に記載の半導体装置。
  3. 半導体基板の上に形成されたシリコンを含む酸化膜と、
    前記シリコンを含む酸化膜の上に形成された高誘電率絶縁膜と、
    前記高誘電率絶縁膜の上に形成されたゲート電極とを有する半導体装置であって、
    前記高誘電率絶縁膜の断面形状は前記シリコンを含む酸化膜に近付くほど幅方向の寸法が大きくなるテーパ形状を有していて、前記高誘電率絶縁膜が前記シリコンを含む酸化膜と接する部分における前記高誘電率絶縁膜の幅方向の寸法は前記ゲート電極の幅方向の寸法より大きいことを特徴とする半導体装置。
  4. 前記高誘電率絶縁膜は、ハフニウム酸化物、チタン酸化物、ジルコニウム酸化物、ランタン酸化物、タンタル酸化物およびアルミニウム酸化物よりなる群から選ばれる少なくとも１種の材料からなる膜である請求項１〜３のいずれか１に記載の半導体装置。
  5. 前記シリコンを含む酸化膜は、シリコン酸化膜、シリコン酸窒化膜およびシリケート膜よりなる群から選ばれる１の膜である請求項１〜４のいずれか１に記載の半導体装置。
  6. 拡散層および素子分離領域が形成された半導体基板の上にシリコンを含む酸化膜を形成する工程と、
    前記シリコンを含む酸化膜の上に高誘電率絶縁膜を形成する工程と、
    前記高誘電率絶縁膜の上にゲート電極材料を形成する工程と、
    前記ゲート電極材料の上にハードマスクを形成する工程と、
    前記ハードマスクを用いて前記ゲート電極材料をドライエッチングすることによってゲート電極を形成するとともに、前記ドライエッチングによって前記高誘電率絶縁膜の全体をダメージ層に変える工程と、
    前記ダメージ層をウェットエッチングによって除去する工程と、
    前記高誘電率絶縁膜をマスクとして前記半導体基板に不純物を注入しエクステンション領域を形成する工程と、
    前記高誘電率絶縁膜をマスクとして前記半導体基板に前記エクステンション領域とは逆のタイプの不純物を注入しハロー層を形成する工程とを有し、
    前記ゲート電極を形成する工程で前記ゲート電極の側壁部方向へのエッチングを行うことによって、前記ゲート電極の幅方向の寸法を前記高誘電率絶縁膜の幅方向の寸法より小さくすることを特徴とする半導体装置の製造方法。
  7. 拡散層および素子分離領域が形成された半導体基板の上にシリコンを含む酸化膜を形成する工程と、
    前記シリコンを含む酸化膜の上に高誘電率絶縁膜を形成する工程と、
    前記高誘電率絶縁膜の上にゲート電極材料を形成する工程と、
    前記ゲート電極材料の上にハードマスクを形成する工程と、
    前記ハードマスクを用いた前記ゲート電極材料のドライエッチングによってゲート電極を形成する工程と、
    前記ハードマスクを用いて前記高誘電率絶縁膜をドライエッチングし、該ドライエッチングによって前記高誘電率絶縁膜に形成されたダメージ層のみを残して前記高誘電率絶縁膜を除去する工程と、
    前記ダメージ層をウェットエッチングによって除去する工程と、
    前記高誘電率絶縁膜をマスクとして前記半導体基板に不純物を注入しエクステンション領域を形成する工程と、
    前記高誘電率絶縁膜をマスクとして前記半導体基板に前記エクステンション領域とは逆のタイプの不純物を注入しハロー層を形成する工程とを有し、
    前記ゲート電極を形成する工程で前記ゲート電極の側壁部方向へのエッチングを行うことによって、前記ゲート電極の幅方向の寸法を前記高誘電率絶縁膜の幅方向の寸法より小さくすることを特徴とする半導体装置の製造方法。
  8. 拡散層および素子分離領域が形成された半導体基板の上にシリコンを含む酸化膜を形成する工程と、
    前記シリコンを含む酸化膜の上に高誘電率絶縁膜を形成する工程と、
    前記高誘電率絶縁膜の上にゲート電極材料を形成する工程と、
    前記ゲート電極材料の上にハードマスクを形成する工程と、
    前記ハードマスクを用いて前記ゲート電極材料をドライエッチングすることによってゲート電極を形成するとともに、前記ドライエッチングによって前記高誘電率絶縁膜の全体をダメージ層に変える工程と、
    前記ダメージ層をウェットエッチングによって除去する工程と、
    前記高誘電率絶縁膜をマスクとして前記半導体基板に不純物を注入しエクステンション領域を形成する工程と、
    前記高誘電率絶縁膜をマスクとして前記半導体基板に前記エクステンション領域とは逆のタイプの不純物を注入しハロー層を形成する工程とを有し、
    前記ゲート電極を形成する工程で前記ゲート電極の側壁部方向へのエッチングを行うとともに、前記高誘電率絶縁膜の膜厚方向に与えるダメージ量を変えることによって、前記高誘電率絶縁膜の断面形状が前記シリコンを含む酸化膜に近付くほど幅方向の寸法が大きくなるテーパ形状であって、前記高誘電率絶縁膜が前記シリコンを含む酸化膜と接する部分における前記高誘電率絶縁膜の幅方向の寸法が前記ゲート電極の幅方向の寸法より大きくなるようにすることを特徴とする半導体装置の製造方法。
  9. 前記ゲート電極を形成する工程におけるエッチング時間およびプラズマパワー密度の少なくとも一方を調整することによって、前記高誘電率絶縁膜の膜厚方向に与えるダメージ量を変える請求項８に記載の半導体装置の製造方法。
  10. 拡散層および素子分離領域が形成された半導体基板の上にシリコンを含む酸化膜を形成する工程と、
    前記シリコンを含む酸化膜の上に高誘電率絶縁膜を形成する工程と、
    前記高誘電率絶縁膜の上にゲート電極材料を形成する工程と、
    前記ゲート電極材料の上にハードマスクを形成する工程と、
    前記ハードマスクを用いた前記ゲート電極材料のドライエッチングによってゲート電極を形成する工程と、
    前記ハードマスクを用いて前記高誘電率絶縁膜をドライエッチングし、該ドライエッチングによって前記高誘電率絶縁膜に形成されたダメージ層のみを残して前記高誘電率絶縁膜を除去する工程と、
    前記ダメージ層をウェットエッチングによって除去する工程と、
    前記高誘電率絶縁膜をマスクとして前記半導体基板に不純物を注入しエクステンション領域を形成する工程と、
    前記高誘電率絶縁膜をマスクとして前記半導体基板に前記エクステンション領域とは逆のタイプの不純物を注入しハロー層を形成する工程とを有し、
    前記ゲート電極を形成する工程で前記ゲート電極の側壁部方向へのエッチングを行うとともに、前記高誘電率絶縁膜をドライエッチングする工程で、前記高誘電率絶縁膜の断面形状を前記シリコンを含む酸化膜に近付くほど幅方向の寸法が大きくなるテーパ形状にすることによって、前記高誘電率絶縁膜が前記シリコンを含む酸化膜と接する部分における前記高誘電率絶縁膜の幅方向の寸法が前記ゲート電極の幅方向の寸法より大きくなるようにすることを特徴とする半導体装置の製造方法。
  11. 前記ドライエッチングは、ＢＣｌ３、Ｃｌ２、ＨＢｒ、ＣＦ４、Ｏ２、Ａｒ、Ｎ２およびＨｅよりなる群から選ばれる少なくとも１種のガスを用いて行われる請求項６〜１０のいずれか１に記載の半導体装置の製造方法。
  12. 前記ウェットエッチングは、ＤＨＦ溶液またはＢＨＦ溶液を用いて行われる請求項６〜１１のいずれか１に記載の半導体装置の製造方法。
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