JPH09509019A - 高差動インピーダンスと低共通モード・インピーダンスを有する差動増幅器 - Google Patents
高差動インピーダンスと低共通モード・インピーダンスを有する差動増幅器Info
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Abstract
(57)【要約】
差動抵抗は高いが共通モード抵抗が低い負荷要素を備えた、きわめて低い共通モード感度を示す高利得低電圧の差動増幅器である。この負荷要素は、正の差動負荷抵抗と、正の差動負荷抵抗を相殺する負の差動負荷抵抗とを含む。差動増幅器の出力共通モード・レベルは前記電源の電圧より1pチャネルMOSFETソース−ゲート電圧だけ低く、アクティブ・レベルから大幅にドリフトしないようにする。差動増幅器は差動チャージ・ポンプ回路にも応用される。差動増幅器の高い差動インピーダンスによってきわめて小さい漏洩の実現が可能になると同時に、低い共通モード・インピーダンスによってバイアスが簡素化される。
Description
【発明の詳細な説明】
高差動インピーダンスと低共通モード・
インピーダンスを有する差動増幅器
発明の分野
本発明は、高差動インピーダンスと低共通モード・インピーダンスを有する差
動増幅器に関する。
発明の背景
一般に、差動増幅器、または差分増幅器は、入力信号として2つの信号を受け
取り、それらの入力信号間の電流差または電圧差を出力する。差動増幅器に付随
する1つの問題は、共通モード感度があることである。共通モード感度とは、素
子不整合などの回路内のパラメータの変化による、出力共通モード電圧の依存性
であると定義される。ある種の差動増幅器は、増幅器の差動利得と同じ程度の共
通モード感度を有する。
第1a図に、典型的な従来技術の高利得差動増幅器を図示する。出力はトラン
ジスタT1およびT2のドレインに結合されている。当技術分野で周知のように
、第1a図に図示されている回路の増分差動利得は、電流源ドレイン負荷が完全
である場合と、トランジスタT1とT2がゼロ差出力コンダクタンスを有する場
合に無限に大きくなる。差動利得の増加は無限となるが、共通モード感度も無限
となる。無限の共通モード感度は、第1a図でIDLとラベル付けされているドレ
イン負荷電流の和と共通ソース接続における電流源の値との間の不一致の結果で
ある。ドレイン負荷電流が正確に等しくない場合、共通モード出力電圧はVddま
たはVssの値に近づく。
共通モード感度の問題を軽減するために、第1b図に図示するフィードバック
・バイアス回路を使用することができる。第1b図の回路において、Va+Vb
とラベル付けされている共通モード出力電圧が、Vrefとラベル付けされている
基準電圧と比較される。所望の共通モード出力レベルと実際の共通モード出力レ
ベルとの間に誤差が検出されると、補正信号が生成され、それがフィードバック
されて、共通ソース接続部の電流源を制御し、出力電圧を正しい値にする。フィ
ードバック・ループを使用すれば電流源バイアス問題は解消されるが、フィード
バック・ループは新たな問題を生じさせる。たとえば、フィードバック・ループ
によって回路の動作が複雑化する。さらに、フィードバック・ループは本質的に
限定された帯域幅を有し、それによって、差動増幅器の電源オンおよびオフ時に
定常動作を得るのに要する時間に制約が課される。特定の瞬間に使用中の回路の
みを起動することが望ましい携帯用装置においてはバッテリ寿命を延ばすために
、定常動作が迅速に得られることが特に重要である。
差動増幅器は、過励振すれば、チャージ・ポンプ回路でも使用される。チャー
ジ・ポンプは、たとえばCMOS回路など、入力信号として2つの信号を受け取
り、その2つの入力信号間の位相差を示す電圧をキャパシタの両端間に発生させ
る回路である。チャージ・ポンプを使用する回路の一例は、位相ロックループ回
路である。このような回路では、チャージ・ポンプを使用して所望の位相と位相
出力との間のフェーズ・エラーを積分する。完全無損失チャージ・ポンプは、非
ゼロのフェーズ・エラーがある場合、理論上は無限の出力を出す。
ゼロ値入力でどのような有限出力でも得ることができるため、完全無損失チャ
ージ・ポンプによって(他のエラー源がないと仮定して)理論的にゼロ・フェー
ズ・エラーの実現が可能になる。
しかし有損失チャージ・ポンプは、有限出力を生成するために非ゼロのフェー
ズ・エラーを必要とし、したがって静的フェーズ・エラーとなる。したがって、
チャージ・ポンプにおける損失を絶対最小値まで減少させることが望ましい。
理想化した従来の技法を第2a図のMOS回路に示す。この回路では、電流源
を高インピーダンス負荷として使用する。トランジスタT1およびT2は、Iま
たは−Iの正味電流がキャパシタを流れるように、交互にM1およびM2を介し
て電流源の電流2Iのほぼすべてをスイッチングするのに十分な大きさの振幅の
信号によって励振されるものとする。しかしこの差動回路は、共通モード・レベ
ルの出力電圧(すなわちT1およびT2のドレイン端子の平均電圧)を設定する
何らかの手段を必要とする。
これを実現するための1つの方法は、第2b図の例に示すような共通モード・
フィードバック・バイアス制御ループを使用することである。第2b図に示す回
路では、出力電圧のDC値が基準電圧と比較され、フィードバックが電流源の値
を調節するように調整され、共通モード出力電圧が制御される。しかし、共通モ
ード・ループの安定性が問題である。さらに、共通モード出力電圧値を設定する
ために何らかの基準電圧(明示的または暗黙的)が必要である。さらに、バイア
ス回路は相対的にかなりの追加のダイ面積を使用する。最後に、ある種の用途で
は、チャージ・ポンプがオフのときであっても、出力の共通モード値がかなり狭
い範囲内にあることが望ましい。そのような場合、電力がなければアクティブな
ループが存在せず、値は狭い範囲内に収まらないため、共通モード・ループの使
用は実際的ではない。
発明の概要および目的
したがって、本発明の目的は低共通モード感度を有する差動増幅器を提供する
ことである。
本発明の他の目的は、低供給電圧に下げて動作する差動増幅器を提供すること
である。
本発明の他の目的は、ディスエーブル状態からイネーブル状態への迅速な移行
を処理する差動増幅器を提供することである。
本発明の他の目的は、低漏洩で動作する差動チャージ・ポンプを提供すること
である。
本発明の他の目的は、低供給電圧に下げて動作する差動チャージ・ポンプを提
供することである。
さらに、本発明の目的は、電源遮断時に出力電圧の共通モード値に明確な範囲
を設けるチャージ・ポンプ回路を提供することである。
本発明の上記およびその他の目的は、きわめて低い共通モード感度を示す高利
得低電圧差動増幅器を含む配置構成で実現される。この差動増幅器は、それぞれ
のトランジスタが供給電流を受け取る第1の端子と、供給電流を送出する第2の
端子と、第1の端子から第2の端子に流れる供給電流量を制御する第3の端子を
備える第1および第2のトランジスタを含む。第1および第2のトランジスタの
第3の端子に差動信号が入力される。回路に電力を供給する電源は、Vdd電圧と
Vss電圧を発生する。正の差動負荷抵抗が発生し、電源から第1のトランジスタ
の第1の端子と第2のトランジスタの第1の端子に接続される。正の差動負荷抵
抗を相殺するために、負の差動負荷抵抗が発生し、電源を第2のトランジスタの
第1の端子と第1のトランジスタの第1の端子に接続する。第1のトランジスタ
の第1の端子と第2のトランジスタの第1の端子から出力信号が発生する。した
がって、差動増幅器の出力は共通モード感度を低下させるように低共通モード・
インピーダンスを示す。
チャージ・ポンプ回路としての動作のために、差動増幅器は第1のトランジス
タの第1の端子と第2のトランジスタの第1の端子間でキャパシタンスを発生す
る少なくとも1つのキャパシタを含む。第1および第2のトランジスタの第3の
端子に制御信号が入力され、キャパシタンスの両端間で正の差動負荷抵抗と負の
差動負荷抵抗から双方向に電流をスイッチングすることができるようになってい
る。
本発明の他の目的、特徴および利点は、添付図面および以下の詳細な説明から
明らかになろう。
図面の簡単な説明
本発明について添付図面の図の例を用いて説明するが、これには限定されない
。図中の同様の参照符号は同様の要素を示す。
第1a図は、従来技術の理想化された差動増幅器を示す図である。
第1b図は、共通モード・フィードバック・バイアスを有する従来技術の差動
増幅器を示す図である。
第2a図は、従来技術の差動チャージ・ポンプを示す図である。
第2b図は、共通モード・フィードバック・バイアスを有する従来技術の差動
チャージ・ポンプを示す図である。
第3図は、本発明による高利得差動増幅器を示す図である。
第4図は、本発明の差動チャージ・ポンプの一実施形態を示す図である。
第5図は、本発明の差動チャージ・ポンプの他の実施形態を示す図である。
詳細な説明
きわめて低い共通モード感度を示す高利得低電圧差動増幅器について説明する
。この差動増幅器は、6個の金属酸化膜半導体電界効果トランジスタ(MOSF
ET)を含む。この差動増幅器の高利得低共通モード感度特性は、負荷要素を介
して得ることができる。負荷要素は、正の差動負荷抵抗と負の差動負荷抵抗を備
える。1つの実施形態では、互いに相殺するようにして負および正の差動負荷抵
抗を構成する。負荷要素は、理想的に無限の差動抵抗と、MOS素子の相互コン
ダクタンスのオーダーの低共通モード抵抗を有する。負荷要素は、低共通モード
・インピーダンスを示すため、共通モード・フィードバックの必要がなくなる。
この差動増幅器は、差動チャージ・ポンプ回路で使用される。差動増幅器の差
動インピーダンスが高いことによってきわめて小さな漏洩の実現が可能になると
同時に、共通モード・インピーダンスが低いことによってバイアスが簡素化され
る。
第3図に、低電圧差動増幅器300を示す。この低電圧差動増幅器300は、
6個の金属酸化膜半導体電界効果トランジスタ(MOSFET)を含む。本発明
の実施形態について相補形金属酸化膜半導体(CMOS)構成と関連させて説明
するが、本発明の精神および範囲から逸脱することなく、バイポーラ・トランジ
スタなどの他の素子も使用することができる。第3図で入力1および入力2とラ
ベル付けされている入力信号が、それぞれトランジスタM1およびM2のゲート
に入力される。差動増幅器300は、Vddの電圧を有する第1の電源と、Vssの
電圧を有する第2の電源とに接続されている。差動増幅器300のための出力は
、第3図でVaおよびVbとラベル付けされている、トランジスタM1およびM2
のドレインから取られる。第3図に図示されている差動増幅器300は、ほぼ1
のきわめて低い共通モード感度を示す高利得差動増幅器である。差動増幅器30
0の高利得低共通モード感度特性は、第1の電源からトランジスタM1およびM
2のドレインに、高い差動抵抗だが低い共通モードの抵抗を結合することによっ
て得られる。
本発明の負荷要素は、pチャネルMOSFETトランジスタM3、M4、M5
、およびM6を含む。この負荷要素は、第1の電源をトランジスタM1およびM
2
のドレインに結合する。この負荷要素は、理想的に無限の差動抵抗と、MOS素
子の相互コンダクタンスのオーダーの低い共通モード抵抗を有する。トランジス
タM3とM6は、ゲートがそれぞれの素子のドレインに結合されるようにしてダ
イオード接続されている。したがって、トランジスタM3とM6が組合わさって
、きわめて低い差動抵抗を持つ。
トランジスタM3のゲートはトランジスタM4のゲートに結合され、トランジ
スタM5のゲートはトランジスタM6のゲートに結合されている。トランジスタ
M3とM4のゲートが接続されているため、理想的にはトランジスタM4はトラ
ンジスタM3の電流をミラーリングする。トランジスタM4のドレインはトラン
ジスタM2のドレインに結合され、M4を通るミラーリングされた電流はM2を
流れる。低差動抵抗の原因であるトランジスタM3を通る電流をミラーリングす
ることによって、差動電流が発生しない。
実際には、トランジスタM4とM5は負の差動抵抗として機能する。同様にト
ランジスタM5はトランジスタM6の電流をミラーリングする。トランジスタM
6を流れる電流は、トランジスタM1のドレインに送られる。トランジスタM3
とM6は、実際上、正の差動抵抗を構成する。したがって、トランジスタM4と
M5とが発生する負の差動抵抗によって、トランジスタM3とM6とが発生する
正の差動抵抗が相殺されるため、高い差動抵抗が発生する。
トランジスタM3〜M6は低い共通モード・インピーダンスを示すため、共通
モード・フィードバックの必要がなくなる。差動増幅器300の出力共通モード
・レベルは、電源Vddよりpチャネルの1ソース−ゲート電圧降下だけ低い。差
動増幅器300に供給される電流をなくした場合、共通モード出力電圧は、回路
がアクティブだったときに維持されていた値から大幅にドリフトすることはでき
ない。したがって、差動増幅器300は、フィードバック・ループの安定化を必
要とする共通モード・フィードバック・バイアスを使用しないため、再起動時の
電力投入回復が迅速に行われる。第1の実施形態では、トランジスタM3〜M6
は、負の差動負荷抵抗によって正の差動負荷抵抗が相殺されるようにほぼ同じサ
イズに作られる。
本発明の差動増幅器の他の実施形態では、トランジスタM3とM6とがほぼ同
じサイズに作られ、トランジスタM4とM5とがほぼ同じサイズに作られる。本
発明の第1の実施形態とは異なり、M4とM5のトランジスタの対は、M3とM
6のトランジスタの対とは一致していない。負の差動抵抗と正の差動抵抗の両方
を含むトランジスタを不一致にすることによって、無限ではない制御された利得
が実現される。さらに、この実施形態は、低共通モード感度の特性を保持する。
差動増幅器のこの実施形態の場合、トランジスタの対M4およびM5の負の差動
抵抗は、トランジスタM3およびM6の正の差動抵抗を正確には相殺せず、有限
の残余差動抵抗が残る。この有限の残余差動抵抗は、負荷要素を構成する個々の
抵抗の相対的な大きさに応じて、正または負の抵抗を構成することができる。
本発明の実施形態は、様々な応用分野で使用される。たとえば、この差動増幅
器は差動チャージ・ポンプ回路で使用することができる。本発明の低漏洩CMO
Sチャージ・ポンプ回路の1つの実施形態を第4図に示す。他の実施形態の場合
は、他のタイプの素子を使用することができる。
第4図に示す実施形態では、負荷はPチャネルMOS素子のカッドで形成され
ている。上記で差動増幅器300に関連して説明したように、トランジスタM3
とM6はダイオード接続されており、交差接続されているトランジスタM4およ
びM5と並列して配置されている。チャージ・ポンプ回路で使用するために、ト
ランジスタM3、M4、M5、およびM6はすべてほぼ同じサイズにしてある。
励振トランジスタM1およびM2のドレインに接続された単一の素子として、積
分キャパシタンスC1が図示されている。
励振トランジスタM1およびM2のゲートを励振する信号の振幅は、積分キャ
パシタンスC1への電流源の電流21をほぼすべてスイッチングするのに十分な
大きさであるものとする。
ダイオード接続された素子M3、M6が組合わさって正の差動抵抗を示す。こ
の正の差動抵抗はそれ自体で、積分キャパシタンスの望ましくない漏洩経路とな
る。この漏洩を少なくするために、M3、M6を通る電流をトランジスタM4、
M5の機能によって相殺する。この機能は負の抵抗の機能と見ることができる。
したがって、トランジスタM4、M5はM3、M6の漏洩を以下のようにして相
殺する。
トランジスタM3およびM4は電流ミラーを構成する。理想的な動作を前提と
すれば、この2つの素子は同じ電流を流す。素子M3およびM4のドレインがキ
ャパシタンスの対向する側に接続されているため、この接続による差動電流への
正味影響度はゼロである。対称性により、トランジスタM5、M6によって形成
される電流ミラーにも同じ論法が適用され、トランジスタM3、M4、M5、M
6によって示される正味差動抵抗は理想的には無限であり、励振トランジスタの
対M1、M2の有限差動出力抵抗と、固有キャパシタ漏洩のみが差動損失機構と
して残される。
しかし、実際には、トランジスタの不一致によって、理想的な動作からの逸脱
が生じる。したがって、ダイオード接続された素子M3、M6の実効抵抗を可能
な限り高く選定して、M4、M5それぞれによる不完全な相殺の効果がそれに比
例してより小さくなるようにすることが望ましい。電流源に対するM1、M2に
よる固有カスコード効果があるため、M1、M2の有限差動出力抵抗の効果は通
常無視できる程度である。チャージ・ポンプは、制御入力信号によって、積分キ
ャパシタンスへのすべての電流21を、正または負の方向にスイッチする。たと
えば、M1をオンにし、M2をオフにした場合、トランジスタM1は電流源(こ
の電流源はトランジスタまたはトランジスタの集合を使用して実現されるものと
する)に対するカスコード素子として機能し、実効インピーダンスを増大させる
。
この論法は、M2がオンでM1がオフの場合にも対称的に適用される。したが
って、M1、M2によって生じる漏洩は一般に無視できる程度である。本発明の
他の利点は、チャージ・ポンプの共通モード出力電圧が単に正の供給電圧よりも
Pチャネル素子の1ソース−ゲート間電圧だけ低いに過ぎないことである。
したがって、このチャージ・ポンプは、たとえば電流源を遮断することによっ
て、いつでもディスエーブルされ、共通モード・レベルがその平衡アクティブ値
から大幅に動くことができないため、回復が比較的速い。
第5図に、本発明のチャージ・ポンプ回路の第2の実施形態を示す。この実施
形態の場合、積分キャパシタンスの代替接続を使用する。ある種の回路の場合、
MOSトランジスタのゲート構造に最大面積効率キャパシタンスが形成される。
このようなキャパシタは、キャパシタンスを最大化して過度の非線形性を避ける
ために、約1しきい値電圧を超えるDCバイアスを必要とする。この実施形態で
は、キャパシタを2つの等しいキャパシタに分割し、各キャパシタをVssに結合
することによってバイアス基準を満たす。各キャパシタをVssに接続することに
よって、この実施形態は電源(Vdd)雑音のフィルタリングを実現する。pチャ
ネル負荷素子を介して結合する正電源の雑音はキャパシタによってバイパスされ
、後段に送られる雑音の量が大幅に減少する。
したがって、差動インピーダンスは高いが共通モード・インピーダンスがきわ
めて低い負荷素子を使用する差動チャージ・ポンプが開示される。差動インピー
ダンスが高いことによってきわめて小さな漏洩の実現が可能になると同時に、共
通モード・インピーダンスが低いことによってバイアスが簡素化される。
以上、本明細書では、本発明について本発明の特定の実施形態を参照しながら
説明した。しかし、添付の請求の範囲で定める本発明のより広い精神および範囲
から逸脱することなく、本発明に様々な修正および変更を加えることができるこ
とは明らかであろう。したがって、本明細書および図面は限定的なものではなく
例示的なものとみなされるものである。
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- 【特許請求の範囲】 1. それぞれが、供給電流を受け取る第1の端子と、供給電流を送り出す第 2の端子と、前記第1の端子から前記第2の端子に流れる供給電流量を制御する 第3の端子とを有し、前記第3の端子が増幅するための入力信号を受け取る第1 および第2のトランジスタと、 前記回路に電力を供給する電源と、 前記電源を前記第1のトランジスタの前記第1の端子と前記第2のトランジス タの前記第1の端子とに結合する正の差動負荷抵抗と、 前記電源を前記第2のトランジスタの前記第1の端子と前記第1のトランジス タの前記第1の端子とに結合する負の差動負荷抵抗と、 前記第1のトランジスタの前記第1の端子と前記第2のトランジスタの前記第 1の端子とから出力信号を取り出し、共通モード感度を低減するように低共通モ ード・インピーダンスを示す出力端子と を備える差動増幅器。 2.前記第1のトランジスタの前記第1の端子と前記第2のトランジスタの前 記第1の端子の間にキャパシタンスを発生してチャージ・ポンプを生成する少な くとも1つのキャパシタをさらに含み、前記入力信号が第1および第2のトラン ジスタの前記第3の端子を制御して、前記少なくとも1つのキャパシタを横切る 前記正の差動負荷抵抗と前記負の差動負荷抵抗からの電流を双方向にスイッチで きるようにする請求項1に記載の差動増幅器。 3.前記負の差動負荷抵抗が、前記電源に結合され電流を受け取る第1の端子 と、電流を送出する第2の端子と、前記第1の端子から前記第2の端子に流れる 電流量を制御する第3の端子を有する第1および第2の電流源トランジスタを備 え、前記第1の電流源トランジスタの前記第2の端子が前記第2のトランジスタ の前記第2の端子に結合され、前記第2の電流源トランジスタの前記第2の端子 が前記第1のトランジスタの前記第2の端子に結合され、 前記正の差動負荷抵抗が、それぞれの第3の端子が第2の端子に接続された第 3と第4の電流源トランジスタを備え、前記第3の電流源トランジスタの前記第 2の端子が前記第1のトランジスタの前記第1の端子に結合され、前記第4の電 流源トランジスタの前記第2の端子が前記第2のトランジスタの前記第2の端子 に結合され、前記第4の電流源トランジスタの前記第3の端子が前記第2の電流 源トランジスタの前記第3の端子に結合されて第1のミラー電流を発生し、前記 第3の電流源トランジスタの前記第3の端子が前記第1の電流源トランジスタの 前記第3の端子に結合されて第2のミラー電流を発生することを特徴とする請求 項1に記載の差動増幅器。 4.前記第1および第2のトランジスタがnチャネルMOSFETからなり、 前記複数の電流源トランジスタがpチャネルMOSFETからなり、前記出力端 子に前記電源の電圧よりpチャネルMOSFETソース−ゲート電圧低い共通モ ード・レベルを出力することを特徴とする請求項3に記載の差動増幅器。 5.前記負の差動負荷抵抗と前記正の差動負荷抵抗が高い差動抵抗と低い共通 モード抵抗を有する前記第1および第2のトランジスタの負荷要素となるように 、前記複数の電流源トランジスタがほぼ等しい大きさを有していることを特徴と する請求項3に記載の差動増幅器。 6.前記第3と第4の電流源トランジスタがほぼ等しい第1の大きさを有し、 前記第1と第2の電流源トランジスタがほぼ等しい第2の大きさを有し、前記第 1と第2のサイズが一致しておらず、有限残余差動抵抗を発生して無限よりも小 さい制御された利得を実現するようになっていることを特徴とする請求項3に記 載の差動増幅器。 7.ドレインと、バイアス電流に結合されたソースと、増幅のための入力信号 を受け取るゲートとを備える第1および第2のnチャネルMOSFETトランジ スタと、 前記回路に電力を供給する電源と、 前記電源を前記第1のnチャネル・トランジスタの前記ドレインと前記第2の nチャネル・トランジスタの前記ドレインとに結合する正の差動負荷抵抗と、 前記電源を前記第1のnチャネル・トランジスタの前記ドレインと前記第2の nチャネル・トランジスタの前記ドレインとに結合する負の差動負荷抵抗と、 前記第1のnチャネル・トランジスタの前記ドレインと、前記第2のnチャネ ル・トランジスタの前記ドレインとに出力信号を発生する前記出力端子と を備え、出力端子が低共通モード・インピーダンスとなって共通モード感度を低 減させるCMOS差動増幅器。 8.nチャネルMOSFETの前記ドレインと前記第2のnチャネルMOSF ETの前記ドレインの間にキャパシタンスを発生してチャージ・ポンプを生成す る前記少なくとも1つのキャパシタをさらに含み、前記入力信号が第1および第 2のトランジスタの前記第3の端子を制御して、前記少なくとも1つのキャパシ タを横切る前記正の差動負荷抵抗と前記負の差動負荷抵抗とからの電流を双方向 にスイッチできるようにする請求項1に記載の差動増幅器。 9.前記負の差動負荷抵抗が第1および第2のpチャネルMOSFETを備え 、前記第1のpチャネルMOSFETの前記ドレインが前記第2のnチャネルM OSFETの前記ドレインに結合され、前記pチャネルMOSFETの前記ドレ インが前記第1のnチャネルMOSFETの前記ドレインに結合され、 前記正の差動負荷抵抗が、各pチャネルMOSFETが前記ソースに結合され た前記ゲートを有する第3および第4のpチャネルMOSFETを備え、前記第 3のpチャネルMOSFETの前記ドレインが前記第1のnチャネルMOSFE Tの前記ドレインに結合され、前記第4のpチャネルMOSFETの前記ドレイ ンが前記第2のnチャネルMOSFETの前記ドレインに結合され、 前記第4のpチャネルMOSFET内の前記ゲートが前記第2のpチャネルM OSFETの前記ゲートに結合されて第1のミラー電流を発生し、前記第3のp チャネルMOSFET内の前記ゲートが前記第1のpチャネルMOSFETの前 記ゲートに結合されて第2のミラー電流を発生し、前記出力端子に前記電源の電 圧よりpチャネルMOSFETソース−ゲート電圧だけ低い共通モード・レベル を出力することを特徴とする請求項7に記載のCMOS差動増幅器。 10.前記複数のpチャネルMOSFETトランジスタがほぼ等しい大きさに 製作され、その結果、前記負の差動負荷抵抗と前記正の差動負荷抵抗が、高い差 動抵抗と低い共通モード抵抗を有する前記nチャネルMOSFETトランジスタ の負荷要素となっていることを特徴とする請求項9に記載のCMOS差動増幅器 。 11.前記第3と第4のpチャネルMOSFETトランジスタがほぼ等しい第 1の大きさを有し、前記第1と第2のpチャネルMOSFETトランジスタがほ ぼ等しい第2の大きさを有し、前記第1と第2のサイズが一致しておらず、有限 残余差動抵抗を発生して無限よりも小さい制御された利得を実現するようになっ ていることを特徴とする請求項9に記載のCMOS差動増幅器。 12.差動チャージ・ポンプ回路が、 電流を受け取る第1の端子と、第2の端子と、その第1の端子から第2の端子 へ流れる電流量を制御する第3の端子とを備え、前記第3の端子が制御信号を受 け取ってチャージ・ポンプを発生する第1および第2のトランジスタと、 前記回路に電力を供給する電源と、 負荷要素とを備え、 前記負荷要素は、 前記電源を前記第1のトランジスタの前記第1の端子と前記第2のトランジ スタの前記第1の端子とに結合する正の差動負荷抵抗と、 前記電源を前記第2のトランジスタの前記第1の端子と前記第1のトランジ スタの前記第1の端子とに結合する負の差動負荷抵抗とを備え、 前記負の差動負荷抵抗が、前記正の差動抵抗の値とほぼ等しい絶対値を含み、 前記負荷要素が高差動インピーダンスを示して前記第1よび第2のトランジスタ 内の漏洩を防ぎ、 前記差動チャージ・ポンプ回路が、 前記第1のトランジスタの前記第1の端子と前記第2のトランジスタの前記第 1の端子の間にキャパシタンスを発生する少なくとも1つの前記キャパシタを備 え、前記制御信号が前記第1および第2のトランジスタの前記第3の端子を制御 して、前記負荷要素から双方向にすべての電流を前記キャパシタ両端間でスイッ チするようになっている差動チャージ・ポンプ回路。 13.前記負荷要素が、 電流を受け取り前記電源に結合された第1の端子と、電流を送出する第2の端 子と、前記第1の端子から前記第2の端子に流れる電流量を制御する第3の端子 とを備える複数の電流源トランジスタを備え、 前記負の差動負荷抵抗が第1および第2の電流源トランジスタを含み、前記第 1の電流源トランジスタの前記第2の端子が前記第2のトランジスタの前記第2 の端子に結合され、前記第2の電流源トランジスタの前記第2の端子が前記第1 のトランジスタの前記第2の端子に結合され、 前記正の差動負荷抵抗が、それぞれ第3の端子が第2の端子に接続された第3 および第4の電流源トランジスタを含み、前記第3の電流源トランジスタの第2 の端子が前記第1のトランジスタの前記第1の端子に結合され、前記第4の電流 源トランジスタの前記第2の端子が前記第2のトランジスタの前記第2の端子に 結合され、 前記第4の電流源トランジスタの前記第3の端子が、前記第2の電流源トラン ジスタの前記第3の端子に結合されて第1のミラー電流を発生し、前記第3の電 流源トランジスタの前記第3の端子が、前記第1の電流源トランジスタの前記第 3の端子に結合されて第2のミラー電流を発生することを特徴とする請求項12 に記載の差動チャージ・ポンプ回路。 14.前記第1および第2のトランジスタがnチャネルMOSFETトランジ スタを含み、前記複数の電流源トランジスタがpチャネルMOSFETトランジ スタを含み、前記出力端子に前記電源の電圧よりpチャネルMOSFETソース −ゲート電圧だけ低い共通モード・レベルを出力することを特徴とする請求項1 3に記載の差動チャージ・ポンプ回路。 15.前記第3および第4の電流源トランジスタが高抵抗を備えて前記第1お よび第2の電流源トランジスタにおける欠点が相殺され、比例的に無視すること ができる影響となることを特徴とする請求項13に記載の差動チャージ・ポンプ 回路。 16.少なくとも1つのキャパシタが前記第1のトランジスタの前記第1の端 子と前記第2のトランジスタの前記第1の端子の間に結合されたことを特徴とす る請求項12に記載の差動チャージ・ポンプ回路。 17.前記少なくとも1つのキャパシタが2つのキャパシタを含み、第1のキ ャパシタが前記第1のスイッチ・トランジスタの前記第1の端子から前記ソース 電圧に結合され、前記第2のキャパシタが前記第2のスイッチ・トランジスタの 前記第1の端子から前記ソース電圧に結合されていることを特徴とする、請求項 12に記載の差動チャージ・ポンプ回路。 18.差動増幅の方法であって、 各トランジスタが供給電流を受け取る第1の端子と、前記供給電流を送出する 第2の端子と、前記第1の端子から前記第2の端子に流れる供給電流の量を制御 する第3の端子とを含む第1および第2のトランジスタを設けるステップと、 前記第1および第2のトランジスタの第3の端子に増幅するための入力信号を 入力するステップと、 電力を供給するステップと、 正の差動負荷抵抗を発生するステップと、 前記電力を前記正の差動負荷抵抗から前記第1のトランジスタの前記第1の端 子と前記第2のトランジスタの前記第1の端子とに結合するステップと、 負の差動負荷抵抗を発生するステップと、 前記電力を前記負の差動負荷抵抗から前記第2のトランジスタの前記第1の端 子と前記第1のトランジスタの前記第1の端子とに結合するステップと、 共通モード感度を低減するように出力端子が低い共通モード・インピーダンス を示す出力信号を、前記第1のトランジスタの前記第1の端子と前記第2のトラ ンジスタの前記第1の端子とから発生するステップとを含む方法。 19.前記入力信号が第1および第2のトランジスタの前記第3の端子を制御 して、前記正の差動負荷抵抗と前記負の差動負荷抵抗からキャパシタ間で双方向 に電流を切り換えることができるようにする、前記第1のトランジスタの前記第 1の端子と前記第2のトランジスタの前記第1の端子の間に前記キャパシタンス を発生してチャージ・ポンプを発生するステップをさらに含む請求項18に記載 の方法。
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