JP2008310841A - 半導体記憶装置及び電子装置 - Google Patents
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Abstract
【課題】高速のデータ読み出しや高速のデータ書き込みを可能とした半導体記憶装置を提供する。
【解決手段】第1のリードサイクルでは、アドレス取り込み動作(Add.1 IN)と、セルデータ読み出し動作と、読み出しデータ出力動作(OUTPUT 1)とがシリアルに行われるが、第2のリードサイクルのアクセス先を指定するアドレスの取り込み(Add.2 IN)をこの読み出しデータ出力動作(OUTPUT 1)の間にこのデータ出力のピンを用いて行う。アドレスデータの取り込みが完了し、引き続きデータ出力が必要な場合は、アドレス取り込み信号ALEを“L”にすることでデータの出力のみが有効となり、データ出力を制御する信号XREの立ち上がりエッジではアドレスの取り込みを行わず、通常のデータ出力となる。
【選択図】図2
【解決手段】第1のリードサイクルでは、アドレス取り込み動作(Add.1 IN)と、セルデータ読み出し動作と、読み出しデータ出力動作(OUTPUT 1)とがシリアルに行われるが、第2のリードサイクルのアクセス先を指定するアドレスの取り込み(Add.2 IN)をこの読み出しデータ出力動作(OUTPUT 1)の間にこのデータ出力のピンを用いて行う。アドレスデータの取り込みが完了し、引き続きデータ出力が必要な場合は、アドレス取り込み信号ALEを“L”にすることでデータの出力のみが有効となり、データ出力を制御する信号XREの立ち上がりエッジではアドレスの取り込みを行わず、通常のデータ出力となる。
【選択図】図2
Description
本発明は、半導体記憶装置及びこれを用いた電子装置に関するものである。
現在知られているEEPROMの多くは、浮遊ゲートに電荷を蓄積するタイプのメモリセルを用いている。その1つであるNAND型フラッシュメモリのセルアレイは、複数のメモリセルを直列接続したNANDセルユニットを配列して構成される。NANDセルユニット内のメモリセルは、隣接するもの同士でソース/ドレイン拡散層を共有しているので、NANDセルユニット内のメモリセル数を増やすことによって、比較的小さいチップ面積でNAND型フラッシュメモリを大容量化することが可能である。
このようにNAND型フラッシュメモリは、複数のメモリセルが直列接続されてビット線に接続される。NAND型フラッシュメモリ内のデータの読み出し動作は、NANDセルユニット内の選択されたセルによるビット線の放電の有無又は大小を検出することによって行われる。NANDセルユニット内の非選択セルには、データによらずセルがオンするパス電圧が印加されるが、複数のセルが直列接続されているためにNANDセルユニットのチャネル抵抗は大きく、読み出しセル電流は小さい。
このため、セルデータに応じてビット線に一定の電圧差が発生するまでに時間がかかり、NAND型フラッシュメモリのデータ読み出しには20〜25μs程度の時間が必要になる。この間、NAND型フラッシュメモリは読み出し動作中であることを示すビジー信号を外部に出力し、外部からNAND型フラッシュメモリのメモリチップへのアクセスが制限される。
図16は、従来のNAND型フラッシュメモリにおける全体構成を示すブロック図である。
同図において、セルアレイ1は、複数の浮遊ゲート型メモリセルをマトリクス配列して構成される。ロウデコーダ(ワード線ドライバを含む)2は、セルアレイ1のブロック選択及びワード線や選択ゲート線の選択駆動を行う。センスアンプ回路3は、セルアレイ1のビット線データをセンスする1ページ分のセンスアンプを備えてページバッファを構成している。
1ページ分の読み出しデータは、カラムデコーダ(カラムゲート)4により選択されて、I/Oバッファ回路5を介してI/O線13に出力される。I/O線13から供給される書き込みデータは、カラムデコーダ4により選択されてセンスアンプ回路3に転送される。アドレス信号は、I/Oバッファ回路5を介してアドレス保持回路6に入力され、ロウアドレス及びカラムアドレスがアドレスプリデコーダ8を介して、各々、ロウデコーダ2及びカラムデコーダ4に転送される。
コントローラ9は、書き込みイネーブル信号XWE、読み出しイネーブル信号XRE、アドレスラッチイネーブル信号ALE、コマンドラッチイネーブル信号CLE等の制御信号に基づいて、読み出し動作、書き込み動作及び消去動作の内部タイミング信号を出力する。これらの内部タイミング信号に基づいて、データ読み出し、データ書き込み及びデータ消去のシーケンス動作を制御する。
高電圧回路10は、コントローラ9により制御され、読み出し動作、書き込み動作及び消去動作の各動作に応じて、異なる電圧を発生する。ビジー信号発生回路11は、読み出し動作、書き込み動作及び消去動作の各動作に応じて、セルアレイ1のアクセス状態をチップ外部に知らせるためのビジー信号RY/XBYを出力する。
図17は、従来のNAND型フラッシュメモリにおけるデータの読み出し動作を示す動作タイミング図であり、図18は、同NAND型フラッシュメモリにおけるデータの書き込み動作を示す動作タイミング図である。
読み出し動作では、チップ外部からコントローラ9に書き込みイネーブル信号XWE、アドレスラッチイネーブル信号ALE=“H”が入力され、I/O線13からI/Oバッファ回路5にアドレス信号Addが入力されると、セルアレイ1のデータ読み出しが開始される。通常、NAND型フラッシュメモリでは、1ページ単位のデータ読み出しが行われる。セルデータの読み出しが開始されると、ビジー信号RY/XBY=“L”がビジー信号発生回路11からチップ外部に出力される。
一定時間のセルデータの読み出しの後、読み出しイネーブル信号XREに基づいて、センスアンプ回路3に読み出された1ページ分のデータが、I/Oバッファ回路5を介してI/O線13に出力される。ここまでが、読み出し動作の1サイクルである。すなわち、読み出し動作の1サイクルは、セルアレイ1からセンスアンプ回路3へのセルデータの読み出し動作(以下、セルデータ読み出し動作と言う)と、センスアンプ回路3に読み出されたデータのチップ外部への出力動作(以下、読み出しデータ出力動作と言う)とを含む。複数ページにわたるデータを連続して読み出す際には、以下同様の読み出しサイクルが繰り返される。
読み出し動作において、ビジー信号RY/XBY=“L”の真のビジー期間は、異なるセルデータの読み出しはできない。今後さらにNANDセルユニット内のメモリセル数を増やして大容量化した場合には、セル電流がより一層小さくなり、セルデータの読み出しに時間がかかる。
また、書き込み動作では、第1のライトサイクルにおいて、アドレス取り込み動作(Add.1 IN)、データ取り込み動作(DATA.1 IN)及びデータプログラム動作(PROGRAM 1)がすべてシリアルに行われ、異なるアドレスに対してさらに第2のライトサイクルが同様に繰り返し行われる。上記の読み出し動作と同様にNANDセルユニット内のメモリセル数が増大した場合には、メモリセルへのデータ書き込みに時間がかかる。
これに対して、例えば、特許文献1記載の技術では、セルアレイを各々複数のメモリセルが配列された複数のセルアレイブロックで構成して、半導体記憶装置におけるデータの読み出し動作の高速化を行っている。
図19は、前記特許文献1記載のNAND型フラッシュメモリにおけるデータの読み出し動作を示す動作タイミング図である。
特許文献1記載の半導体記憶装置では、第1セルアレイブロック内の第1領域を選択する第1のリードサイクルにおいて、第1セルアレイブロックの第1領域についてのセルデータ読み出し動作と、第2セルアレイブロックの第2領域についてのセルデータ読み出し動作とを同時に実行し、その間はビジー信号発生回路11から真のビジー信号を出力する。そして、その後に続く第2セルアレイブロック内の第2領域を選択する第2のリードサイクルでは、セルデータ読み出し動作を行うことなく、前記ビジー信号発生回路11が前記真のビジー信号よりも短いダミービジー信号RY/XBY=“L”を出力することによって、ビジー期間の短縮化を図り、NAND型フラッシュメモリの仕様を変更することなく、データの読み出し動作の高速化を図っている。
特開2005−25819号公報
しかしながら、大容量NAND型フラッシュメモリにおいては、複数のセルアレイブロックのデータを順次、或いはランダムに読み出す場合に、セルデータ読み出し動作と次に読み出すデータのアドレス取り込み動作とがシリアルに行われることや、セルデータ読み出し動作の間(ビジー信号が出力されている間)は外部からのデータアクセスが制限されることによって、NAND型フラッシュメモリからの高速なデータ読み出しが困難となっている。例えば、連続データが複数のセルアレイブロックに跨って書き込まれた状態での読み出し動作や、メモリチップのパワーオン時にすべてのセルアレイブロックに書かれている各種ステータスデータを読み出してチェックするような場合には、各セルアレイブロックへのアクセスの度にビジー信号による外部からのアクセス停止状態が発生し、長い読み出し時間が必要となる。
また、書き込み動作においても、プログラム動作と次のプログラムのための書き込みアドレスの取り込み動作やデータの取り込み動作とがシリアルに行われることによって、書き込み時間の高速性も損なわれている。
本発明は、前記の課題に着目してなされたものであり、その目的は、高速のデータ読み出しや高速のデータ書き込みを可能とした半導体記憶装置を提供することにある。
前記の目的を達成するために、本発明では、データ読み出しやデータ書き込みの一連の処理動作をシリアルに行うのではなく、複数の処理を同時並列に実行可能なようにする。
具体的に、請求項1記載の発明の半導体記憶装置は、複数のメモリセルが配列されたセルアレイブロックを含み、前記セルアレイブロック内の第1の領域からのデータ出力が完了する前に、前記セルアレイブロック内の第2の領域の読み出し動作を開始し、前記第1の領域からのデータ出力が完了した後、続いて間断のない前記第2の領域からのデータ出力を行うことを特徴とする。
請求項2記載の発明は、前記請求項1記載の半導体記憶装置において、前記第1の領域からのデータ出力が完了する前に、前記第2の領域を指定するアドレスを外部から取り込んで読み出し動作を開始し、前記第1の領域からのデータ出力が完了した後、続いて前記第2の領域からのデータ出力を行うことを特徴とする。
請求項3記載の発明は、前記請求項2記載の半導体記憶装置において、前記第2の領域を指定するアドレスは、前記第1の領域からのデータ出力を制御する信号に同期して取り込むことを特徴とする。
請求項4記載の発明は、前記請求項3記載の半導体記憶装置において、前記第1の領域からのデータ出力は、前記データ出力を制御する信号の第1のエッジに同期して行い、前記第2の領域を指定するアドレスは、前記データ出力を制御する信号の第2のエッジに同期して取り込むこと特徴とする。
請求項5記載の発明は、前記請求項4記載の半導体記憶装置において、前記第2の領域を指定するアドレスの取り込みが完了した後、前記第1の領域からのデータ出力は、前記データ出力を制御する信号の第1及び第2のエッジに同期して行うことを特徴とする。
請求項6記載の発明は、前記請求項5記載の半導体記憶装置において、前記第2の領域を指定するアドレスの取り込みが完了した後、前記第1の領域からのデータ出力は、前記データ出力を制御する信号の第1のエッジに同期して行い、前記データ出力を制御する信号の第2のエッジに同期して、前記第1の領域からのデータ出力を停止し、且つ前記第2の領域を指定するアドレスの取り込みを停止することを特徴とする。
請求項7記載の発明は、前記請求項3記載の半導体記憶装置において、前記第1の領域からのデータ出力は、前記データ出力を制御する信号の第1のサイクルに同期して行い、前記第2の領域を指定するアドレスは、前記データ出力を制御する信号の第2のサイクルに同期して取り込むことを特徴とする。
請求項8記載の発明は、前記請求項7記載の半導体記憶装置において、前記第1のサイクルと前記第2のサイクルとは交互に行われることを特徴とする。
請求項9記載の発明は、前記請求項7記載の半導体記憶装置において、前記第2の領域を指定するアドレスの取り込みが完了した後、前記第1の領域からのデータ出力は、前記データ出力を制御する信号の第1又は第2のサイクルに同期して行うことを特徴とする。
請求項10記載の発明は、前記請求項3記載の半導体記憶装置において、前記データ出力を制御する信号は、リードイネーブル信号であることを特徴とする。
請求項11記載の発明は、前記請求項3記載の半導体記憶装置において、前記第2の領域を指定するアドレスを前記第1の領域からのデータ出力を制御する信号に同期して取り込む動作が、アドレスデータと入力データの取り込みを制御する信号とリードイネーブル信号とによって制御されることを特徴とする。
請求項12記載の発明の半導体記憶装置は、複数のメモリセルが配列されたセルアレイブロックを含み、前記セルアレイブロック内の第1の領域への第1のデータを書き込む動作中に、第2のデータ及び前記第2のデータを書き込むべき前記セルアレイブロック内の第2の領域を指定するアドレスを外部から取り込むことを特徴とする。
請求項13記載の発明は、前記請求項12記載の半導体記憶装置において、前記第2のデータを書き込むべき前記セルアレイブロック内の第2の領域を指定するアドレスを外部から取り込む動作が、第1の制御信号の第1及び第2のエッジに同期して行われることを特徴とする。
請求項14記載の発明の半導体記憶装置は、第1のタイミングで入力された第1のアドレス信号を保持する第1のアドレス保持回路と、第2のタイミングで入力された第2のアドレス信号を保持する第2のアドレス保持回路とを備え、前記第2のアドレス信号は、出力データを外部に転送する信号線を介して、前記出力データの転送周期を変更することなく、前記出力データが出力されている合間に入力される信号であることを特徴とする。
請求項15記載の発明は、前記請求項14記載の半導体記憶装置において、前記出力データを外部に転送する制御を行う第1の信号に対して、第1のエッジを検出する第1のエッジ検出回路と、前記第1の信号に対して、第2のエッジを検出する第2のエッジ検出回路と、前記第1のエッジ検出回路の検出信号によって前記出力データを外部に転送し、前記第2のエッジ検出回路の検出信号によって前記第2のアドレス信号を前記第2のアドレス保持回路に取り込む切替回路とを備えたことを特徴とする。
請求項16記載の発明は、前記請求項14記載の半導体記憶装置において、前記出力データを外部に転送する制御を行う第1の信号に対して、第1のサイクルを検出する第1のサイクル検出回路と、前記第1の信号に対して、第2のサイクルを検出する第2のサイクル検出回路と、前記第1のサイクル検出回路の検出信号によって前記出力データを外部に転送し、前記第2のサイクル検出回路の検出信号によって前記第2のアドレス信号を前記第2のアドレス保持回路に取り込む切替回路とを備えたことを特徴とする。
請求項17記載の発明は、前記請求項15又は16記載の半導体記憶装置において、前記切替回路は、前記第1のアドレス信号と前記第2のアドレス信号とを比較する機能を有することを特徴とする。
請求項18記載の発明の半導体記憶装置は、複数のメモリセルが配列されたセルアレイブロックを含み、第1のタイミングで入力されて前記セルアレイブロック内の第1の領域を指定する第1のアドレス信号を保持する第1のアドレス保持回路と、第2のタイミングで入力されて前記セルアレイブロック内の第2の領域を指定する第2のアドレス信号を保持する第2のアドレス保持回路と、第3のタイミングで入力されて前記第1の領域に書き込む第1のデータを保持する第1のデータ保持回路と、第4のタイミングで入力されて前記第2の領域に書き込む第2のデータを保持する第2のデータ保持回路とを備え、前記第2のアドレス信号及び前記第2のデータは、共通の信号線を介して、前記第1のデータの第1の領域への書き込みが完了する前に、それぞれ前記第2のアドレス保持回路及び前記第2のデータ保持回路に取り込まれることを特徴とする。
請求項19記載の発明の半導体記憶装置は、複数のメモリセルが配列されたセルアレイブロックを含み、第1のタイミングで入力されて前記セルアレイブロック内の第1の領域を指定する第1のアドレス信号を保持する第1のアドレス保持回路と、第2のタイミングで入力されて前記セルアレイブロック内の第2の領域を指定する第2のアドレス信号を保持する第2のアドレス保持回路と、第3のタイミングで入力されて前記第1の領域に書き込む第1のデータを保持する第1のデータ保持回路と、第4のタイミングで入力されて前記第2の領域に書き込む第2のデータを保持する第2のデータ保持回路及び第3のデータ保持回路とを備え、前記第2のアドレス信号及び前記第2のデータは、共通の信号線を介して、前記第1のデータの第1の領域への書き込みが完了する前に、一旦前記第3のデータ保持回路に保持され、前記第2のアドレス信号が前記第2のアドレス保持回路に保持された後に、前記第2のデータが前記第2のデータ保持回路に取り込まれることを特徴とする。
請求項20記載の発明の電子装置は、前記請求項1〜19の何れか一項に記載の半導体記憶装置と、前記半導体記憶装置に制御信号とデータ信号とアドレス指定信号とを出力すると共に、前記半導体記憶装置からのデータ出力信号を受け取るコントローラ回路とを備え、前記コントローラと前記半導体記憶装置との間のアドレス指定信号及び入出力信号のデータ転送は、共通の信号線を介して前記制御信号に同期して行い、前記半導体記憶装置からのデータ出力信号を受け取りは、前記制御信号の第1のエッジに同期して行い、前記コントローラのアドレス指定信号の出力は、前記制御信号の第2のエッジに同期して行うこと特徴とする。
請求項21記載の発明の電子装置は、前記請求項1〜19の何れか一項に記載の半導体記憶装置と、命令信号を出力するホスト回路と、前記命令信号を受け取り、前記半導体記憶装置に制御信号とデータ信号とアドレス指定信号とを出力すると共に、前記半導体記憶装置からのデータ出力信号を受け取るコントローラ回路とを備え、前記コントローラと前記半導体記憶装置との間のアドレス指定信号及び入出力信号のデータ転送は、共通の信号線を介して前記制御信号に同期して行い、前記半導体記憶装置からのデータ出力信号を受け取りは、前記制御信号の第1のエッジに同期して行い、前記コントローラのアドレス指定信号の出力は、前記制御信号の第2のエッジに同期して行うこと特徴とする。
請求項22記載の発明の電子装置は、前記請求項1〜19の何れか一項に記載の半導体記憶装置と、前記半導体記憶装置に制御信号とデータ信号とアドレス指定信号とを出力すると共に、前記半導体記憶装置からのデータ出力信号を受け取るコントローラ回路とを備え、前記コントローラと前記半導体記憶装置との間のアドレス指定信号及び入出力信号のデータ転送は、共通の信号線を介して前記制御信号に同期して行い、前記半導体記憶装置からのデータ出力信号を受け取りは、前記制御信号の第1のサイクルに同期して行い、前記コントローラのアドレス指定信号の出力は、前記制御信号の第2のサイクルに同期して行うこと特徴とする。
請求項23記載の発明の電子装置は、前記請求項1〜19の何れか一項に記載の半導体記憶装置と、命令信号を出力するホスト回路と、前記命令信号を受け取り、前記半導体記憶装置に制御信号とデータ信号とアドレス指定信号とを出力すると共に、前記半導体記憶装置からのデータ出力信号を受け取るコントローラ回路とを備え、前記コントローラと前記半導体記憶装置との間のアドレス指定信号及び入出力信号のデータ転送は、共通の信号線を介して前記制御信号に同期して行い、前記半導体記憶装置からのデータ出力信号を受け取りは、前記制御信号の第1のサイクルに同期して行い、前記コントローラのアドレス指定信号の出力は、前記制御信号の第2のサイクルに同期して行うこと特徴とする。
請求項24記載の発明の電子装置は、前記請求項1〜19の何れか一項に記載の半導体記憶装置と、前記半導体記憶装置に制御信号とデータ信号とアドレス指定信号とを出力すると共に、前記半導体記憶装置からのデータ出力信号を受け取るコントローラ回路とを備え、前記コントローラと前記半導体記憶装置との間のアドレス指定信号及び入出力信号のデータ転送は、共通の信号線を介して前記制御信号に同期して行い、前記半導体記憶装置へのデータ出力信号の出力を、前記制御信号の第1及び第2のエッジに同期して行うこと特徴とする。
請求項25記載の発明の電子装置は、前記請求項1〜19の何れか一項に記載の半導体記憶装置と、命令信号を出力するホスト回路と、前記命令信号を受け取り、前記半導体記憶装置に制御信号とデータ信号とアドレス指定信号とを出力すると共に、前記半導体記憶装置からのデータ出力信号を受け取るコントローラ回路とを備え、前記コントローラと前記半導体記憶装置との間のアドレス指定信号及び入出力信号のデータ転送は、共通の信号線を介して前記制御信号に同期して行い、前記半導体記憶装置へのデータ出力信号の出力を、前記制御信号の第1及び第2のエッジに同期して行うこと特徴とする。
請求項26記載の発明の半導体記憶装置は、前記請求項1〜19の何れか一項に記載の半導体記憶装置において、当該半導体記憶装置は、NAND型フラッシュメモリであることを特徴とする。
請求項27記載の発明の電子装置は、前記請求項20〜25の何れか一項に記載の電子装置において、前記半導体記憶装置は、NAND型フラッシュメモリであることを特徴とする。
以上により、請求項1〜27記載の発明では、例えばNAND型フラッシュメモリ等のピン仕様を変更することなく、読み出し動作において、第1の領域の読み出しデータ出力動作中に第2の領域のアドレス取り込み動作を実行したり、第1の領域のセルデータ読み出し動作中に、第2の領域のアドレス取り込み動作を実行することや、書き込み動作において、データプログラム動作中に次のデータプログラム動作のためのアドレス取り込み動作やデータ取り込み動作を実行することによって、読み出し動作や書き込み動作において、シリアルに実行されていた処理動作を並列に実行することが可能となる。
以上説明したように、請求項1〜27記載の発明の半導体記憶装置及び電子装置によれば、これまでシリアルに実行されていた処理動作を並列化して実行するので、高速の読み出し動作や高速の書き込み動作を行うことができる。
以下、本発明の実施形態の半導体記憶装置及び電子装置を図面に基づいて説明する。
(第1の実施形態)
以下、図面を参照して、本発明の第1の実施形態を説明する。
以下、図面を参照して、本発明の第1の実施形態を説明する。
図1は、本発明の第1の実施形態のNAND型フラッシュメモリにおける全体構成を示すブロック図である。
同図において、セルアレイ1は、複数の浮遊ゲート型メモリセルをマトリクス配列して構成される。ロウデコーダ(ワード線ドライバを含む)2は、セルアレイ1のブロック選択及びワード線や選択ゲート線の選択駆動を行う。センスアンプ回路3は、セルアレイ1のビット線データをセンスする1ページ分のセンスアンプを備えたページバッファ回路を構成している。
1ページ分の読み出しデータは、カラムデコーダ(カラムゲート)4により選択されて、I/Oバッファ回路5を介してI/O線13に出力される。I/O線13から供給される書き込みデータは、カラムデコーダ4により選択されてセンスアンプ回路3に転送される。アドレス信号は、I/Oバッファ回路5を介してアドレス保持回路6、7に入力され、ロウアドレス及びカラムアドレスがアドレスプリデコーダ8を介して、各々、ロウデコーダ2及びカラムデコーダ4に転送される。
前記I/Oバッファ回路5は、先に取り込まれたアドレスとその後に取り込まれたアドレスとを比較する機能を持ち、両アドレスが異なる場合には、前記アドレス保持回路6、7のうち、先に取り込まれなかった側のアドレス保持回路に、後に取り込まれたアドレスを転送し、そのアドレス保持回路でアドレスを保持する。
コントローラ9は、書き込みイネーブル信号XWE、読み出しイネーブル信号XRE、アドレスラッチイネーブル信号ALE、コマンドラッチイネーブル信号CLE等の制御信号に基づいて、読み出し動作、書き込み動作及び消去動作の内部タイミング信号を出力する。これらの内部タイミング信号に基づいて、データの読み出し、データの書き込み及びデータ消去のシーケンス動作を制御する。また、前記コントローラ9は、前記制御信号のエッジやサイクルを検出する。
高電圧回路10は、コントローラ9により制御され、読み出し動作、書き込み動作及び消去動作の各動作に応じて、異なる電圧を発生する。ビジー信号発生回路11は、読み出し動作、書き込み動作及び消去動作の各動作に応じて、セルアレイ1のアクセス状態をチップ外部に知らせるためのビジー信号RY/XBYを出力する。
図2は、本実施形態のNAND型フラッシュメモリにおいて、複数のリードサイクルが連続する場合のデータの読み出し動作を示す動作タイミング図である。
1サイクルのデータ読み出し動作は、セルアレイ1からセンスアンプ回路3にデータを読み出すセルデータ読み出し動作と、センスアンプ回路3に読み出されたデータをチップ外部に出力する読み出しデータ出力動作とを有する。リードサイクルでは、書き込みイネーブル信号XWEとアドレスラッチイネーブル信号ALEとに基づいて、ページを指定するアドレスAddが入力され、セルデータ読み出し動作が開始される。セルデータがセンスアンプ回路3に読み出されている間、ビジー信号RY/XBY=“L”が出力される。このセルデータ読み出し動作が終了すると、ビジー信号RY/XBY=“H”となり、続いて読み出しイネーブル信号XREの入力により、読み出しデータ出力動作が開始される。
第1のリードサイクルでは、アドレス取り込み動作(Add.1 IN)と、セルデータ読み出し動作と、読み出しデータ出力動作(OUTPUT 1)とがシリアルに行われるが、第2のリードサイクルのアクセス先を指定するアドレスの取り込み(Add.2 IN)をこの読み出しデータ出力動作(OUTPUT 1)の間にこのデータ出力のピンを用いて行う。これは、アドレス取り込み信号ALEを“H”にし、データ出力を制御する信号XREの立ち下がりエッジでデータ出力を行い、立ち上がりエッジで第2のリードサイクルのアクセス先を指定するアドレスを取り込む。
アドレスデータの取り込みが完了し、引き続きデータ出力が必要な場合は、アドレス取り込み信号ALEを“L”にすることでデータの出力のみが有効となり、データ出力を制御する信号XREの立ち上がりエッジではアドレスの取り込みを行わず、通常のデータ出力となる。
以上のように、次アドレスを外部から指定する際に、新たなアドレス取り込みシーケンスが不要となるので、リード動作の高速化を図ることが可能となる。また、データが間断なく読み出されるため、システムでのデータ処理が容易になる。
図3は、本実施形態のNAND型フラッシュメモリにおいて、複数のリードサイクルが連続する場合のデータの読み出し動作を示す他の動作タイミング図である。
同図において、アドレスデータの取り込みが完了した後、引き続きデータ出力が必要な場合に、上記図2のようにデータ出力を制御する信号XREの片側エッジのみを有効にするのではなく、アドレス取り込み信号ALEを“L”にすることによって、データの出力に対してデータ出力を制御する信号XREの両エッジを有効にして、両エッジでそれぞれデータを出力する。
以上のように、次アドレスを外部から指定する際に、新たなアドレス取り込みシーケンスが不要となると共に、データ出力を2倍の速度で実行できるので、リード動作のさらなる高速化を図ることが可能となる。
図4は、本実施形態のNAND型フラッシュメモリにおいて、複数のリードサイクルが連続する場合のデータの読み出し動作を示すさらに他の動作タイミング図である。
同図において、読み出しデータ出力動作(OUTPUT 1)の間にデータ出力のピンを用いて次のアクセスである第2のリードサイクルのアクセス先を指定するアドレスを取り込む(読み出しデータ出力動作と次のセルデータ読み出し動作とを並行して行う)が、ここでは、データ出力を制御する信号XREの第1のサイクル(C1)と第3のサイクル(C3)とで読み出しデータ出力動作を行い、第2のリードサイクルのアクセス先を指定するアドレスを第2のサイクル(C2)で取り込む。すなわち、サイクルによって交互にデータ出力とアドレス取り込みとを実施する。これも、データ出力を制御する信号XREによるデータ出力動作時に合わせてアドレス取り込み信号ALEを“H”にすることで実行される。
アドレスデータの取り込みが完了し引き続きデータ出力が必要な場合は、アドレス取り込み信号ALEを“L”にすることでデータの出力のみが行われる。
以上のように、次アドレスを外部から指定する際に、新たなアドレス取り込みシーケンスが不要となり、リード動作の高速化を図ることができる。また、この場合にはアドレス供給と、データ出力とを共通のI/O線13を介して行う側の動作速度は、上記図2や図3のように周波数を上げる必要がなく、速度負担を軽減することが可能となる。
(第2の実施形態)
以下、図面を参照して、本発明の第2の実施形態を説明する。
以下、図面を参照して、本発明の第2の実施形態を説明する。
本実施形態の半導体記憶装置は、上記第1の半導体記憶装置と同様の回路構成であるので、その説明は省略する。
図5は、本実施形態のNAND型フラッシュメモリにおいて、複数のリードサイクルが連続する場合のデータの読み出し動作を示す動作タイミング図である。
同図において、第1のリードサイクルのセルデータ読み出し動作時に発生するビジー信号RY/XBY=“L”が出力されている時に、次のアクセス先を指定するアドレス取り込み動作(Add.2 IN)をデータ出力のピンを用いて行う。この場合、従来例、及び、上記第1の実施形態にあるように、第1のリードサイクルにおけるセルデータ読み出し動作の完了を待たなくても、次のアクセス先を指定するアドレス取り込み動作を行うことが可能であり、より使いやすい構成となる。この場合の制御も、アドレス取り込み信号ALEを“H”にし、データ出力を制御する信号XREに同期させて外部アドレスを取り込む。
図6は、本実施形態のNAND型フラッシュメモリにおいて、複数のリードサイクルが連続する場合のデータの読み出し動作を示す他の動作タイミング図である。
同図において、次のアクセス先を指定するアドレスの取り込みを、例えばデータ出力を制御する信号XREの立ち上がりエッジで行う。この場合も、アドレス供給と、データ出力とを共通のI/O線13を介して行う側の動作速度は、周波数を上げる必要がなく、速度負担を軽減することが可能となる。
以上のように、次アドレスを外部から指定する際に、新たなアドレス取り込みシーケンスが不要となるので、リード動作の高速化を図ることができると共に、第1の読み出しサイクルでのアドレス取り込みタイミングが広がり、より使いやすい構成となる。
図7は、本実施形態のNAND型フラッシュメモリにおいて、複数のリードサイクルが連続する場合のデータの読み出し動作を示すさらに他の動作タイミング図である。
同図は、上記図5の動作タイミング図に対して、第1のリードサイクルのアドレスデータの取り込みが完了した後の読み出しデータ出力動作において、データの出力をデータ出力を制御する信号XREの両エッジに同期して実行させる。
以上ように、次アドレスを外部から指定する際に、第1のリードサイクルでのアドレス取り込みタイミングが広がり使いやすくなると共に、新たなアドレス取り込みシーケンスが不要となる。また、データ出力を2倍の速度で実行できるので、リード動作の高速化を図ることが可能となる。
尚、上記第1及び第2の実施形態では、次のアクセス先を指定するアドレスの取り込み動作を前の読み出しデータ出力動作の際にデータ出力を行うピンを用いて行ったが、別にアドレスピンを追加で設置してもよいのは勿論である。
また、データ出力を制御する信号XREの両エッジを用いた読み出しデータ出力動作と、次アドレスの取り込み動作とは、アドレス取り込み信号ALEのみで設定するのではなく、フラッシュメモリでの動作設定を別途行うことでもできる。
さらに、次のアクセス先を指定するアドレスの取り込みを既存のリードイネーブル信号XREで行ったが、他の制御信号や追加した制御信号で行ってもよいのは勿論である。
以上のように、上記第1及び第2の実施形態では、従来のNAND型フラッシュメモリのリード動作のアドレス取り込み及びデータ出力のタイミングに対して、第1のリードサイクルでのデータ読み出し動作中及び、前のアクセスによるデータ出力と並行して行うことによって、新たなアドレス取り込みシーケンスが不要となり、リード動作の高速化が可能になり、特に、異なるページ領域やブロック領域に跨るデータのリード動作を行う際には、高速化の効果が顕著に表れる。
(第3の実施形態)
以下、図面を参照して、本発明の第3の実施形態を説明する。
以下、図面を参照して、本発明の第3の実施形態を説明する。
図8は、本発明の第3の実施形態のNAND型フラッシュメモリにおける全体構成を示すブロック図である。
本実施形態のNAND型フラッシュメモリが上記第1の実施形態のNAND型フラッシュメモリと異なる点は、センスアンプ回路3の内部に、2個のページバッファ回路3a、3bを備えている点のみである。その他の構成は、上記第1の実施形態と同様であるので、その説明は省略する。
図9は、本実施形態のNAND型フラッシュメモリにおいて、複数のライトサイクルが連続する場合のデータの書き込み動作を示す動作タイミング図である。
1サイクルのデータ書き込み動作は、書き込むページを指定するアドレスと書き込むデータとを外部から取り込む動作(アドレス−データ取り込み動作)と、取り込んだデータをセンスアンプ回路3に転送して保持させた後にセルアレイ1に転送してプログラムする動作(プログラム動作)とを有する。このプログラム動作の間、ビジー信号RY/XBY=“L”が出力される。このプログラム動作が終了すると、ビジー信号RY/XBYは“H”となる。
このとき、第1のライトサイクルでは、アドレス−データ取り込み動作とプログラム動作とがシリアルに行われるが、次の第2のライトサイクルにおけるアクセス先を指定するアドレス−データ取り込み動作を、この第1のライトサイクルのプログラム動作の間にデータ出力のピンを用いて行う。これは、例えばアドレス−データの入力を制御する信号XWEの立ち下がりエッジでアドレス取り込みとデータ取り込みとを行う。入力仕様としてアドレス取り込み信号ALE=“H”でアドレスの取り込み、アドレス取り込み信号ALE=“L”でデータの取り込みとする。この後、NAND型フラッシュメモリ内に複数個設置したページバッファ回路3a、3bを取り込んだアドレスのうちのカラムアドレスで選択して取り込んだデータを保持し、先の第1のライトサイクルのプログラム完了後に、引き続き第2のライトサイクルのプログラム動作を始める。ここで、書き込みデータの保証としては、プログラム動作完了後のステータス状態の読み出しをもってプログラム完了であることとする。
上記のように、本実施形態によると、複数のライトサイクルが連続する場合に、次のアクセス先アドレスと書き込みデータとを外部から指定する動作を、前のプログラム動作と並行して行うことによって、これまでシリアルに行われていた新たなアドレス−データ取り込み動作が不要となり、ライト動作の高速化を図ることが可能となる。
(第4の実施形態)
以下、図面を参照して、本発明の第4の実施の形態を説明する。
以下、図面を参照して、本発明の第4の実施の形態を説明する。
図10は、本発明の第4の実施形態のNAND型フラッシュメモリにおける全体構成を示すブロック図である。
本実施形態のNAND型フラッシュメモリが上記第3の実施形態のNAND型フラッシュメモリと異なる点は、センスアンプ回路3とI/Oバッファ回路5との間にデータ保持回路12を備えている点のみである。その他の構成については、上記第3の実施形態と同様であるので、その説明は省略する。
図11は、本実施形態のNAND型フラッシュメモリにおいて、複数のライトサイクルが連続する場合のデータの書き込み動作を示す動作タイミング図である。
第1のライトサイクルでは、アドレス−データ取り込み動作(Add.1 IN、DATA.1 IN)とプログラム動作(PROGRAM 1)とがシリアルに行われるが、次の第2のライトサイクルのアクセス先を指定するアドレス−データ取り込み動作(Add.2 IN、DATA.2 IN)を、この第1のライトサイクルのプログラム動作の間にデータ出力のピンを用いて行う。ここでは、アドレス−データの入力を制御する信号XWEの立ち下がりエッジでデータの取り込みを行い、立ち上がりエッジでアドレスの取り込みを行う。入力仕様として、アドレス取り込み信号ALE=“H”では立ち下がりエッジでデータを取り込み、立ち上がりエッジでアドレスの取り込みを行うと共に、アドレス取り込み信号ALE=“L”では立ち下がりエッジのみ有効でデータの取り込みを行う。ここでは、アドレス−データの入力を制御する信号XWEの立ち下がりエッジでデータを取り込み、立ち上がりエッジではアドレス取り込み動作を止める。
図12は、本実施形態のNAND型フラッシュメモリにおいて、複数のライトサイクルが連続する場合のデータの書き込み動作を示す他の動作タイミング図である。
同図では、入力仕様として、アドレス取り込み信号ALE=“H”では、立ち下がりエッジでデータを取り込むと共に、立ち上がりエッジでアドレスの取り込みを行う。また、アドレス取り込み信号ALE=“L”では、立ち下がりエッジ及び立ち下がりエッジの両エッジでデータの取り込みを行う。
図13は、本実施形態のNAND型フラッシュメモリにおいて、複数のライトサイクルが連続する場合のデータの書き込み動作を示すさらに他の動作タイミング図である。
同図では、アドレス−データの入力を制御する信号XWEの立ち下がりエッジでデータの取り込みを行い、立ち上がりエッジでアドレスの取り込みを行う。入力仕様として、アドレス取り込み信号ALE=“H”では立ち下がりエッジでデータを取り込むと共に、立ち上がりエッジでアドレスの取り込みを行う。また、アドレス取り込み信号ALE=“L”では、立ち下がりエッジのみ有効としてデータの取り込みを行う。ここでは、アドレス−データの入力を制御する信号XWEの1サイクルでデータを取り込む。
図14は、本実施形態のNAND型フラッシュメモリにおいて、複数のライトサイクルが連続する場合のデータの書き込み動作を示すさらに他の動作タイミング図である。
同図では、アドレス−データの入力を制御する信号XWEの例えば奇数回目の1サイクル分でデータの取り込みを行い、偶数回目の1サイクル分でアドレスの取り込みを行う。入力仕様として、アドレス取り込み信号ALE=“H”では、前述の奇数回目サイクル分でデータの取り込みを行い、偶数回目サイクル分でアドレスの取り込みを行う。また、アドレス取り込み信号ALE=“L”では毎サイクルでデータの取り込みを行う。
上記図11〜14の場合には、データを書き込む先のアドレスデータが未確定のまま書き込みデータが取り込まれるため、アドレスデータが確定するまでの一定期間、取り込んだデータをデータ保持回路12に保持し、アドレス取り込みが完了してからページバッファ回路3a、3bを複数個設置したセンスアンプ回路3に転送して保持し、第1のライトサイクルのプログラム完了後に、引き続き第2のライトサイクルのプログラム動作でセルに書き込む。
尚、書き込みデータの保証としては、プログラム動作完了後のステータス状態の読み出しをもってプログラム完了であることとする。
上記のように、本実施形態では、ライトサイクルが連続する場合に、次のアクセス先アドレス及び書き込みデータを外部から指定する動作を、前のライトサイクルのプログラム動作と並行して行うので、シリアルで行われていた新たなアドレス−データ取り込み動作が不要となる。また、プログラム動作が高速化された際にも、高速でこれら次のアクセス先アドレスと書き込みデータとを外部から取り込むことが可能となり、ライト動作の高速化を図ることが可能となる。
(第5の実施形態)
以下、図面を参照して、本発明の第5の実施形態を説明する。
以下、図面を参照して、本発明の第5の実施形態を説明する。
図15は、本発明の第5の実施形態のNAND型フラッシュメモリを用いた電子装置における全体構成を示すブロック図である。
同図において、電子装置は、NAND型フラッシュメモリ(以下、フラッシュメモリと言う)20と、その制御信号を発生するフラッシュコントロール回路21と、このフラッシュコントロール回路21に動作命令を発するホスト回路22とによって構成される。
ホスト回路22からはシステムの動作コマンドCOMMANDと、アクセス先のアドレスADDRESS_Aがフラッシュコントローラ21に転送される。フラッシュコントローラ21では、ホスト回路22からの動作コマンドCOMMANDをコマンド発生回路23においてフラッシュメモリ20の制御信号(XWE、XRE、ALE等)に変換し、それらの制御信号をフラッシュメモリ20に転送する。フラッシュメモリ20は、この制御信号を受けて、I/O線13を介してフラッシュコントローラ21とのデータのやり取りを行う。フラッシュメモリ20からの出力データの取り込みや、フラッシュメモリ20への書き込みデータの出力などのデータのやり取りは、データ入出力回路25を使用して行う。アドレスについては、フラッシュコントローラ21のアドレス変換回路24においてホスト回路22から入力された論理アドレスをフラッシュメモリ20内の物理的な配置アドレスである物理アドレスに変換して、I/O線を介してフラッシュメモリ20に転送する。
本実施例の電子装置では、フラッシュメモリ20のリード動作時に、例えばリードイネーブル信号XREに同期して、I/O線13に接続されるフラッシュコントローラ回路21のデータ入出力回路25とアドレス変換回路24とを切り替えて接続させる。例えば、リードイネーブル信号XREの立ち上がりエッジでは、アドレス変換回路24をI/O線13に接続してデータ入出力回路25を切り離し、立ち下がりエッジでは、アドレス変換回路24を切り離して、データ入出力回路25をI/O線13に接続する。これにより、リードイネーブル信号XREの立ち上がり/立ち下がりの両エッジで、フラッシュメモリ20へのアドレス供給とフラッシュメモリからの出力データの受け取りとを行う。
上記のように、本実施形態では、読み出し動作、及び、書き込み動作を高速で行うことが可能なフラッシュメモリを搭載するシステムが構築でき、高速のデータ読み出し・書き込みが可能な電子装置が実現できる。
尚、リードイネーブル信号XREの立ち上がりエッジでは、アドレス変換回路24をI/O線に接続しデータ入出力回路25を切り離し、立ち下がりエッジではアドレス変換回路24を切り離してデータ入出力回路25をI/O線13に接続する場合を提示したが、搭載するフラッシュメモリ20のI/F仕様に合わせて立ち上がり/立ち下がりエッジの代わりに、リードイネーブル信号XREの第1のサイクル及び第2のサイクル、例えば奇数サイクル及び偶数サイクルで接続を切り替えてもよいのは勿論である。
また、フラッシュメモリ20へのアクセスについて、フラッシュコントロール回路21を介して行う例を挙げたが、ホスト回路22にフラッシュ制御の機能を持たせてもよいのは勿論である。
さらに、センスアンプ回路3内に複数のページバッファ回路を設置することで、上記第3及び第4の実施形態に述べた高速の書き込み動作が可能なフラッシュメモリ20を使用した高速ライトが可能なシステムが実現できる。
以上説明したように、本発明は、これまでシリアルに実行されていた動作を並列化して、高速の読み出し動作や高速の書き込み動作を行うことができるので、高速なデータ読み出しやデータ書き込みが要求される半導体記憶装置及び電子装置等として有用である。
1 セルアレイ
2 ロウデコーダ
3 センスアンプ回路
3a、3b センスアンプ
4 カラムデコーダ
5 I/Oバッファ回路
6、7 アドレス保持回路
8 アドレスデコーダ
9 コントローラ
10 高電圧回路
11 ビジー信号発生回路
12 データ保持回路
13 I/O線
20 NAND型フラッシュメモリ
21 フラッシュコントロール回路
22 ホスト回路
23 コマンド発生回路
24 アドレス変換回路
25 データ入出力回路
2 ロウデコーダ
3 センスアンプ回路
3a、3b センスアンプ
4 カラムデコーダ
5 I/Oバッファ回路
6、7 アドレス保持回路
8 アドレスデコーダ
9 コントローラ
10 高電圧回路
11 ビジー信号発生回路
12 データ保持回路
13 I/O線
20 NAND型フラッシュメモリ
21 フラッシュコントロール回路
22 ホスト回路
23 コマンド発生回路
24 アドレス変換回路
25 データ入出力回路
Claims (27)
- 複数のメモリセルが配列されたセルアレイブロックを含み、
前記セルアレイブロック内の第1の領域からのデータ出力が完了する前に、前記セルアレイブロック内の第2の領域の読み出し動作を開始し、
前記第1の領域からのデータ出力が完了した後、続いて間断のない前記第2の領域からのデータ出力を行う
ことを特徴とする半導体記憶装置。 - 前記請求項1記載の半導体記憶装置において、
前記第1の領域からのデータ出力が完了する前に、前記第2の領域を指定するアドレスを外部から取り込んで読み出し動作を開始し、
前記第1の領域からのデータ出力が完了した後、続いて前記第2の領域からのデータ出力を行う
ことを特徴とする半導体記憶装置。 - 前記請求項2記載の半導体記憶装置において、
前記第2の領域を指定するアドレスは、前記第1の領域からのデータ出力を制御する信号に同期して取り込む
ことを特徴とする半導体記憶装置。 - 前記請求項3記載の半導体記憶装置において、
前記第1の領域からのデータ出力は、前記データ出力を制御する信号の第1のエッジに同期して行い、
前記第2の領域を指定するアドレスは、前記データ出力を制御する信号の第2のエッジに同期して取り込む
こと特徴とする半導体記憶装置。 - 前記請求項4記載の半導体記憶装置において、
前記第2の領域を指定するアドレスの取り込みが完了した後、前記第1の領域からのデータ出力は、前記データ出力を制御する信号の第1及び第2のエッジに同期して行う
ことを特徴とする半導体記憶装置。 - 前記請求項5記載の半導体記憶装置において、
前記第2の領域を指定するアドレスの取り込みが完了した後、前記第1の領域からのデータ出力は、前記データ出力を制御する信号の第1のエッジに同期して行い、
前記データ出力を制御する信号の第2のエッジに同期して、前記第1の領域からのデータ出力を停止し、且つ前記第2の領域を指定するアドレスの取り込みを停止する
ことを特徴とする半導体記憶装置。 - 前記請求項3記載の半導体記憶装置において、
前記第1の領域からのデータ出力は、前記データ出力を制御する信号の第1のサイクルに同期して行い、
前記第2の領域を指定するアドレスは、前記データ出力を制御する信号の第2のサイクルに同期して取り込む
ことを特徴とする半導体記憶装置。 - 前記請求項7記載の半導体記憶装置において、
前記第1のサイクルと前記第2のサイクルとは交互に行われる
ことを特徴とする半導体記憶装置。 - 前記請求項7記載の半導体記憶装置において、
前記第2の領域を指定するアドレスの取り込みが完了した後、前記第1の領域からのデータ出力は、前記データ出力を制御する信号の第1又は第2のサイクルに同期して行う
ことを特徴とする半導体記憶装置。 - 前記請求項3記載の半導体記憶装置において、
前記データ出力を制御する信号は、リードイネーブル信号である
ことを特徴とする半導体記憶装置。 - 前記請求項3記載の半導体記憶装置において、
前記第2の領域を指定するアドレスを前記第1の領域からのデータ出力を制御する信号に同期して取り込む動作が、アドレスデータと入力データの取り込みを制御する信号とリードイネーブル信号とによって制御される
ことを特徴とする半導体記憶装置。 - 複数のメモリセルが配列されたセルアレイブロックを含み、
前記セルアレイブロック内の第1の領域への第1のデータを書き込む動作中に、第2のデータ及び前記第2のデータを書き込むべき前記セルアレイブロック内の第2の領域を指定するアドレスを外部から取り込む
ことを特徴とする半導体記憶装置。 - 前記請求項12記載の半導体記憶装置において、
前記第2のデータを書き込むべき前記セルアレイブロック内の第2の領域を指定するアドレスを外部から取り込む動作が、第1の制御信号の第1及び第2のエッジに同期して行われる
ことを特徴とする半導体記憶装置。 - 第1のタイミングで入力された第1のアドレス信号を保持する第1のアドレス保持回路と、
第2のタイミングで入力された第2のアドレス信号を保持する第2のアドレス保持回路とを備え、
前記第2のアドレス信号は、出力データを外部に転送する信号線を介して、前記出力データの転送周期を変更することなく、前記出力データが出力されている合間に入力される信号である
ことを特徴とする半導体記憶装置。 - 前記請求項14記載の半導体記憶装置において、
前記出力データを外部に転送する制御を行う第1の信号に対して、第1のエッジを検出する第1のエッジ検出回路と、
前記第1の信号に対して、第2のエッジを検出する第2のエッジ検出回路と、
前記第1のエッジ検出回路の検出信号によって前記出力データを外部に転送し、前記第2のエッジ検出回路の検出信号によって前記第2のアドレス信号を前記第2のアドレス保持回路に取り込む切替回路とを備えた
ことを特徴とする半導体記憶装置。 - 前記請求項14記載の半導体記憶装置において、
前記出力データを外部に転送する制御を行う第1の信号に対して、第1のサイクルを検出する第1のサイクル検出回路と、
前記第1の信号に対して、第2のサイクルを検出する第2のサイクル検出回路と、
前記第1のサイクル検出回路の検出信号によって前記出力データを外部に転送し、前記第2のサイクル検出回路の検出信号によって前記第2のアドレス信号を前記第2のアドレス保持回路に取り込む切替回路とを備えた
ことを特徴とする半導体記憶装置。 - 前記請求項15又は16記載の半導体記憶装置において、
前記切替回路は、前記第1のアドレス信号と前記第2のアドレス信号とを比較する機能を有する
ことを特徴とする半導体記憶装置。 - 複数のメモリセルが配列されたセルアレイブロックを含み、
第1のタイミングで入力されて前記セルアレイブロック内の第1の領域を指定する第1のアドレス信号を保持する第1のアドレス保持回路と、
第2のタイミングで入力されて前記セルアレイブロック内の第2の領域を指定する第2のアドレス信号を保持する第2のアドレス保持回路と、
第3のタイミングで入力されて前記第1の領域に書き込む第1のデータを保持する第1のデータ保持回路と、
第4のタイミングで入力されて前記第2の領域に書き込む第2のデータを保持する第2のデータ保持回路とを備え、
前記第2のアドレス信号及び前記第2のデータは、共通の信号線を介して、前記第1のデータの第1の領域への書き込みが完了する前に、それぞれ前記第2のアドレス保持回路及び前記第2のデータ保持回路に取り込まれる
ことを特徴とする半導体記憶装置。 - 複数のメモリセルが配列されたセルアレイブロックを含み、
第1のタイミングで入力されて前記セルアレイブロック内の第1の領域を指定する第1のアドレス信号を保持する第1のアドレス保持回路と、
第2のタイミングで入力されて前記セルアレイブロック内の第2の領域を指定する第2のアドレス信号を保持する第2のアドレス保持回路と、
第3のタイミングで入力されて前記第1の領域に書き込む第1のデータを保持する第1のデータ保持回路と、
第4のタイミングで入力されて前記第2の領域に書き込む第2のデータを保持する第2のデータ保持回路及び第3のデータ保持回路とを備え、
前記第2のアドレス信号及び前記第2のデータは、共通の信号線を介して、前記第1のデータの第1の領域への書き込みが完了する前に、一旦前記第3のデータ保持回路に保持され、
前記第2のアドレス信号が前記第2のアドレス保持回路に保持された後に、前記第2のデータが前記第2のデータ保持回路に取り込まれる
ことを特徴とする半導体記憶装置。 - 前記請求項1〜19の何れか一項に記載の半導体記憶装置と、
前記半導体記憶装置に制御信号とデータ信号とアドレス指定信号とを出力すると共に、前記半導体記憶装置からのデータ出力信号を受け取るコントローラ回路とを備え、
前記コントローラと前記半導体記憶装置との間のアドレス指定信号及び入出力信号のデータ転送は、共通の信号線を介して前記制御信号に同期して行い、
前記半導体記憶装置からのデータ出力信号を受け取りは、前記制御信号の第1のエッジに同期して行い、
前記コントローラのアドレス指定信号の出力は、前記制御信号の第2のエッジに同期して行う
こと特徴とする電子装置。 - 前記請求項1〜19の何れか一項に記載の半導体記憶装置と、
命令信号を出力するホスト回路と、
前記命令信号を受け取り、前記半導体記憶装置に制御信号とデータ信号とアドレス指定信号とを出力すると共に、前記半導体記憶装置からのデータ出力信号を受け取るコントローラ回路とを備え、
前記コントローラと前記半導体記憶装置との間のアドレス指定信号及び入出力信号のデータ転送は、共通の信号線を介して前記制御信号に同期して行い、
前記半導体記憶装置からのデータ出力信号を受け取りは、前記制御信号の第1のエッジに同期して行い、
前記コントローラのアドレス指定信号の出力は、前記制御信号の第2のエッジに同期して行う
こと特徴とする電子装置。 - 前記請求項1〜19の何れか一項に記載の半導体記憶装置と、
前記半導体記憶装置に制御信号とデータ信号とアドレス指定信号とを出力すると共に、前記半導体記憶装置からのデータ出力信号を受け取るコントローラ回路とを備え、
前記コントローラと前記半導体記憶装置との間のアドレス指定信号及び入出力信号のデータ転送は、共通の信号線を介して前記制御信号に同期して行い、
前記半導体記憶装置からのデータ出力信号を受け取りは、前記制御信号の第1のサイクルに同期して行い、
前記コントローラのアドレス指定信号の出力は、前記制御信号の第2のサイクルに同期して行う
こと特徴とする電子装置。 - 前記請求項1〜19の何れか一項に記載の半導体記憶装置と、
命令信号を出力するホスト回路と、
前記命令信号を受け取り、前記半導体記憶装置に制御信号とデータ信号とアドレス指定信号とを出力すると共に、前記半導体記憶装置からのデータ出力信号を受け取るコントローラ回路とを備え、
前記コントローラと前記半導体記憶装置との間のアドレス指定信号及び入出力信号のデータ転送は、共通の信号線を介して前記制御信号に同期して行い、
前記半導体記憶装置からのデータ出力信号を受け取りは、前記制御信号の第1のサイクルに同期して行い、
前記コントローラのアドレス指定信号の出力は、前記制御信号の第2のサイクルに同期して行う
こと特徴とする電子装置。 - 前記請求項1〜19の何れか一項に記載の半導体記憶装置と、
前記半導体記憶装置に制御信号とデータ信号とアドレス指定信号とを出力すると共に、前記半導体記憶装置からのデータ出力信号を受け取るコントローラ回路とを備え、
前記コントローラと前記半導体記憶装置との間のアドレス指定信号及び入出力信号のデータ転送は、共通の信号線を介して前記制御信号に同期して行い、
前記半導体記憶装置へのデータ出力信号の出力を、前記制御信号の第1及び第2のエッジに同期して行う
こと特徴とする電子装置。 - 前記請求項1〜19の何れか一項に記載の半導体記憶装置と、
命令信号を出力するホスト回路と、
前記命令信号を受け取り、前記半導体記憶装置に制御信号とデータ信号とアドレス指定信号とを出力すると共に、前記半導体記憶装置からのデータ出力信号を受け取るコントローラ回路とを備え、
前記コントローラと前記半導体記憶装置との間のアドレス指定信号及び入出力信号のデータ転送は、共通の信号線を介して前記制御信号に同期して行い、
前記半導体記憶装置へのデータ出力信号の出力を、前記制御信号の第1及び第2のエッジに同期して行う
こと特徴とする電子装置。 - 前記請求項1〜19の何れか一項に記載の半導体記憶装置において、
当該半導体記憶装置は、NAND型フラッシュメモリである
ことを特徴とする半導体記憶装置。 - 前記請求項20〜25の何れか一項に記載の電子装置において、
前記半導体記憶装置は、NAND型フラッシュメモリである
ことを特徴とする電子装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007155007A JP2008310841A (ja) | 2007-06-12 | 2007-06-12 | 半導体記憶装置及び電子装置 |
US12/136,340 US7991945B2 (en) | 2007-06-12 | 2008-06-10 | Semiconductor memory device and semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007155007A JP2008310841A (ja) | 2007-06-12 | 2007-06-12 | 半導体記憶装置及び電子装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008310841A true JP2008310841A (ja) | 2008-12-25 |
Family
ID=40133427
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007155007A Withdrawn JP2008310841A (ja) | 2007-06-12 | 2007-06-12 | 半導体記憶装置及び電子装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7991945B2 (ja) |
JP (1) | JP2008310841A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011018222A (ja) * | 2009-07-09 | 2011-01-27 | Toshiba Corp | インタリーブ制御装置、インタリーブ制御方法及びメモリシステム |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102025088B1 (ko) * | 2012-09-03 | 2019-09-25 | 삼성전자 주식회사 | 메모리 컨트롤러 및 상기 메모리 컨트롤러를 포함하는 전자장치 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US7206230B2 (en) * | 2005-04-01 | 2007-04-17 | Sandisk Corporation | Use of data latches in cache operations of non-volatile memories |
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2007
- 2007-06-12 JP JP2007155007A patent/JP2008310841A/ja not_active Withdrawn
-
2008
- 2008-06-10 US US12/136,340 patent/US7991945B2/en not_active Expired - Fee Related
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US8145858B2 (en) | 2009-07-09 | 2012-03-27 | Kabushiki Kaisha Toshiba | Interleave control device, interleave control method, and memory system |
Also Published As
Publication number | Publication date |
---|---|
US20080313391A1 (en) | 2008-12-18 |
US7991945B2 (en) | 2011-08-02 |
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|
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