JP2008300837A - 反転電荷キャリアの移動度測定 - Google Patents

反転電荷キャリアの移動度測定 Download PDF

Info

Publication number
JP2008300837A
JP2008300837A JP2008140541A JP2008140541A JP2008300837A JP 2008300837 A JP2008300837 A JP 2008300837A JP 2008140541 A JP2008140541 A JP 2008140541A JP 2008140541 A JP2008140541 A JP 2008140541A JP 2008300837 A JP2008300837 A JP 2008300837A
Authority
JP
Japan
Prior art keywords
substrate
layer
mobility
charge
dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008140541A
Other languages
English (en)
Other versions
JP5303189B2 (ja
Inventor
Jean-Luc Everaert
ジャン−リュック・エフェラエルト
Erik Rosseel
エリック・ロッセール
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SEMILAB SEMICONDUCTOR PHYSICS
SEMILAB SEMICONDUCTOR PHYSICS LAB Inc
SEMILAB SEMICONDUCTOR PHYSICS LABORATORY Inc
Interuniversitair Microelektronica Centrum vzw IMEC
Original Assignee
SEMILAB SEMICONDUCTOR PHYSICS
SEMILAB SEMICONDUCTOR PHYSICS LAB Inc
SEMILAB SEMICONDUCTOR PHYSICS LABORATORY Inc
Interuniversitair Microelektronica Centrum vzw IMEC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SEMILAB SEMICONDUCTOR PHYSICS, SEMILAB SEMICONDUCTOR PHYSICS LAB Inc, SEMILAB SEMICONDUCTOR PHYSICS LABORATORY Inc, Interuniversitair Microelektronica Centrum vzw IMEC filed Critical SEMILAB SEMICONDUCTOR PHYSICS
Publication of JP2008300837A publication Critical patent/JP2008300837A/ja
Application granted granted Critical
Publication of JP5303189B2 publication Critical patent/JP5303189B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26Testing of individual semiconductor devices
    • G01R31/2648Characterising semiconductor materials
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26Testing of individual semiconductor devices
    • G01R31/265Contactless testing
    • G01R31/2656Contactless testing using non-ionising electromagnetic radiation, e.g. optical radiation

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Amplifiers (AREA)

Abstract

【課題】誘電体層と基板との界面に位置する反転電荷キャリアの移動度を、迅速で安価に測定する方法を提供する。
【解決手段】誘電体材料層と半導体基板の上面との間の界面の品質の決定方法であって、上面に誘電体材料層が堆積して界面を形成しており、前記誘電体材料層の表面は、上面を規定する半導体基板と直接接触または接触していない半導体基板を用意するステップと、放電手段により、前記上面の専用エリアに電荷を付着させるステップと、前記上面での電圧Vsを測定するステップと、前記専用エリアに照射手段を適用し、照射スポットを規定するステップと、前記エリアの照射時に、測定手段を用いて前記決定した照射スポットの内側および外側での光電圧を測定するステップとを含む。
【選択図】図1

Description

本発明は、分析的測定の分野に関し、特に、半導体基板上に堆積した誘電体層の界面における反転電荷キャリアの移動度の決定のための方法に関する。
本発明は、より具体的には、ゲート誘電体および(例えば、シリコン)基板の界面に位置する反転電荷のチャネル移動度測定に関する。
反転層の低電界移動度は、MOSFETを特徴付ける最も重要なパラメータの1つであることがよく知られている。このパラメータは、ゲートスタックモジュールにおいて良好に最適化されることに注意する必要がある。しかしながら、これは、測定するのが極めて容易でなく、最新の技術における電気的な特徴付けは、それを取り出すために(高価な)トランジスタの製造を必要とするためである。
これは、どのようにして異なるプロセス条件が移動度に影響を及ぼすかを理解しようとするときに、CMOS研究での最新の話題である。また、取り出し技術では、異なる方法が存在しており、特定のトランジスタ、例えば、大きな漏洩を示す極薄(ultra thin)ゲート誘電体について最適化されている(文献:Takagi S-I JJAP Vol 41 p.2348 (2002))。
トランジスタを製作することなく移動度を導出するための既存技術は、(文献:J. Son et al. Appl. Phys. Lett. 69 (1996) p. 1779)にも記載されている。しかしながら、この技術の重要な不具合は、ポリゲート構造が必要である点と、界面に対して平行な電界がトランジスタに存在したとき、これに起因してフリーキャリアが移動しない点である。
移動度への影響を理解するためには、(ゲート)誘電体材料の上方に位置する完成したゲートスタック内にある金属ゲートまたはポリシリコンゲート(ゲート電極とも称する)を除外して、(ゲート)誘電体だけの成膜直後の情報を有することが良いであろう。他方、最適化については、理想的なプロセスパラメータを見つけるには、拡張した実験計画法(DOE)が必要である。
このため、(ゲート)誘電体層を含むブランケットウエハから移動度情報を取り出すニーズが存在する。
本発明の目的は、誘電体層と基板との界面に位置する反転電荷キャリアの移動度を決定する、換言すると、チャネル移動度測定を実施する迅速で安価な方法を提案することである。
他の目的は、トランジスタにおいて実現する前に(ゲート)誘電体材料を選別でき、そして、移動度に対する関連プロセス条件を理解できる方法を提供することである。
本発明の更なる目的は、インライン計測(プロセスフロー時)および、高誘電率(high-k)材料などの(ゲート)誘電体材料のマッピングを実施できる方法を提案することである。
本発明の更なる目的は、金属成膜(metallization)ステップ、ゲート電極堆積及び/又は金属ゲート形成に先行して、(ゲート)誘電体の成長または成膜直後の反転層移動度を測定できる方法を提供することである。
新しいゲート誘電体材料の選択およびプロセスの最適化を支援し、製造時の品質プロセス制御のための方法を提供することである。
反転電荷キャリアの移動度の特徴付けのためのトランジスタ製造の高コストを回避することである。
本発明は、特に、移動度の物理学に対する正確な見識を有するために、現実のプロセス条件と移動度との間の関連を提供することである。
本発明は、第1態様として、誘電体材料層と半導体基板の上面との間の界面の品質の決定方法に関するものであり、下記のステップを含む。
・上面に誘電体材料層が堆積して、界面を形成している半導体基板を用意するステップ。前記誘電体材料層の表面は、上面を規定する半導体基板と直接接触し、または接触していない。
・放電手段により、前記上面の所定エリアに電荷を付着させるステップ。
・前記上面での電圧Vsを測定するステップ。
・前記所定エリアに照射手段を適用し、照射スポットを規定するステップ。
・前記エリアの照射時に、測定手段を用いて前記決定した照射スポットの内側および外側での光電圧(photovoltage)を測定するステップ。
本発明は、特に、基板とともにゲート層を規定する誘電体層の界面における反転電荷キャリアの移動度を測定する方法に関するものであり、即ち、本発明は、本願においてチャネル移動度測定に言及している。
該方法は、少なくとも2つの測定モジュールまたはデバイスの組合せ、より具体的には、前記界面での特定エリアにコロナ電荷を付着させて、関連した表面電位を測定することが可能な第1モジュール(Q−Vモジュールと称する)と、固定した周波数でレーザパルスを当てて、前記特定エリア内に照射スポットを導いて、そして、2つの電極を用いて照射スポットの内側で誘起した光電圧(V)および外側で誘起した光電圧(V)をそれぞれ測定する第2モジュール(接合光電圧(Junction PhotoVoltage)モジュールまたはJPVモジュールと称する)との組合せを含む。
電圧を測定する2つの電極は、好ましくは、同心円状または少なくとも部分的に同心円状である。代替として、電極は、線状とすることができる(レーザスポットが同心円状のスポットである場合)。そして、移動度は、シート抵抗から導出され(シート抵抗は移動度に反比例)、それ自体は照射スポットの内側と外側でそれぞれ測定した誘起光電圧(V)および(V)から導出される。
照射スポットは、レーザから一定量のエネルギーを受けることによって規定された小さなエリアと理解すべきである。
コロナ電荷は、コロナ放電効果(放電アセンブリのコロナ放電開始電圧を超える高電圧を、鋭く湾曲した電極とグランドとの間に印加することによる)によってイオン化した分子を生成したものと理解すべきである。
該方法は、好ましくは、(ゲート)誘電体層の上にコロナ電荷を付着させて、反転電荷層を生成するステップからスタートし、そして、対応した表面電位が、好ましくは、Q−Vモジュールを通じてケルビン(Kelvin)プローブを用いて非接触で測定される。そして、JPVモジュールを用いて行った測定値が、反転電荷のシート抵抗を決定するために用いられる。このシート抵抗は、反転電荷の移動度に反比例する。そして、移動度を誘電場の関数でプロットした曲線を導出することができる。
コロナ電荷を付着させるステップは、好ましくは、固定電位(例えば、10kV)の金属製(例えば、タングステン)ワイヤを基板表面の上で通過させることによって、基板全体に渡って行われる。代替として、コロナジェットを用いることによって、Q−Vコロナ電荷を局所的に堆積させることも好ましい。前記コロナジェットでは、気流が、チューブの中心に配置された鋭い針からなるアセンブリに発生したイオンを吹き出し、コロナ電荷を基板表面の特定エリア(約1cm)に局所的に吹き付ける。関連した表面電位Vs(少なくとも前記特定エリア)は、好ましくは、ケルビンプローブを用いて非接触で測定される。
ケルビンプローブは、表面に渡って位置決めされ、キャパシタを形成する振動電極(〜0.5cm面積)として定義できる。電極に印加された電圧が表面電位と等しい場合、AC電流が最小となり、非接触の手法で表面電位を測定する方法を提供する(特定のケルビンプローブは、トレック社(Trek, Inc)で製造される)。
(ゲート)誘電体層の下方の(コロナ)電荷の抵抗率(resistivity)を測定するステップは、JPVモジュールを用いて行われる。JPVモジュールは、好ましくは、下地の基板(SiまたはGe)中に電子−ホール対を生成するレーザパルスとともに使用する。p型シリコン基板上では、過剰な量の電子が(ゲート)誘電体層と(Si)基板との界面近くの反転層中に局所的に生成される。電荷勾配に起因して、界面に対して平行な電界が、過剰電荷を界面に平行に放射状に拡散させる。固定した周波数のレーザパルスを当てることによって、照射スポットが生成される。
少なくとも部分的に同心円状の2つの電極を用いて、1つの電極(R)が照射スポットの内部に位置しており、1つの電極(R)が照射スポットの外側に位置しており、誘起した光電圧V(Rから由来する)およびV(Rから由来する)が導出可能である。少なくとも部分的に同心円状の電極は、リング構造を有することができる。電圧VおよびVは、好ましくは、電極RおよびRによってそれぞれ非接触で測定される。
代替として、電極は、線状(linear)の電極、例えば、指形状の電極とすることも好ましい。
少なくとも部分的に同心円状の電極から由来する電圧VおよびVの測定は、非接触で行われる。
JPV測定をコロナ電圧堆積と組み合せる方法は、異なる表面電位Vsとともに繰り返し可能であり、シート抵抗マッピングシステムは、誘電体堆積に直接続いている反転層での移動度マップを定義できるように作成される。この新しい移動度マッピング方法は、(ゲート)誘電体層の上方に位置する完成したゲートスタック内にある金属ゲートまたはポリシリコンゲート(ゲート電極とも称される)の影響を排除して、ブランケット基板(例えば、Siウエハ)上の(ゲート)誘電体材料を特徴付けることが可能である。
本発明の好ましい実施形態によれば、コロナ電荷を付着するプロセスは、例えば、10kVの固定電位である金属製(例えば、タングステン)ワイヤをウエハ上で通過させることによって、基板表面全体に渡って適用される。
通過により、X方向およびY方向に沿った一定速度の直線運動が示唆されるが、明らかに他の運動でも好都合である。コロナ電荷を生成する手段(金属ワイヤまたはコロナジェット)の変位速度は、必要な電荷密度(即ち、電界)のコロナ電荷の形成を生成することになる。
その速度は、電荷堆積の電流必要な電界およびによって決定され、〜0.01−20cm/sの範囲で変化する。
代替として、コロナを印加するステップは、コロナジェットを用いて専用エリアに局所的に適用され、コロナ電荷をウエハ表面で局所的に〜1cm面積に吹き付ける。
本発明の好ましい実施形態によれば、表面電位Vsを少なくとも局所的に専用エリアで測定するステップは、ケルビンプローブを用いて行われ、最も好ましくは、測定が非接触である。
本発明の好ましい実施形態によれば、過剰な量の反転電荷(p型シリコンでは電子、n型シリコンではホール)を少なくとも局所的に基板の専用エリアに生成するステップは、少なくとも1つの(ゲート)誘電体層の下方の基板内に電子−ホール対を生成するレーザパルスを用いて行われ、その結果、過剰な量の反転電荷が、少なくとも1つの(ゲート)誘電体層および基板の界面近くの反転層中に局所的に生成される。
本発明の好ましい実施形態によれば、少なくとも部分的に同心円状の2つの電極を用いて、照射スポットの内側および外側における光電圧を測定するステップは、接合光電圧モジュールを用いて行われる。JPVモジュールの基本は、電荷キャリアの光励起を用いることと、照射スポットの内側および外側でのJPV信号を空間的に分解できる方法でモニタすることである。
該方法は、本物の高価な動作デバイスまたはトランジスタ(誘電体層を含む)を製造して、キャリアの移動度を予測する必要なしで、少なくとも1つの層の界面で電荷キャリアの移動度を測定するという課題を解決する。
本発明の好ましい実施形態によれば、該基板は、例えば、シリコン(Si)またはゲルマニウム(Ge)ウエハなどの平坦な基板である。基板は、基本的には、誘電体層として埋め込まれた酸化物(例えば、SiO)の薄い層を備えたシリコン(ゲルマニウム)ウエハであるSOI(Silicon-On-Insulator)またはGOI(Germanium-On-Insulator)の基板でもよい。基板は、誘電体層を堆積するステップに先行して、洗浄して、汚染を除去することが可能である。必要に応じて、基板にドープを行って、例えば、pドープまたはnドープの基板を得ることができる(本物のデバイスでのウエルインプラントと同等)。
本発明の好ましい他の実施形態によれば、少なくとも1つの誘電体層は、ゲート誘電体層または、ゲート誘電体層の組合せ(例えば、デュアル誘電体(dielectricum))である。誘電体材料の好ましい例は、高誘電率(high-k)誘電体材料、例えば、SiO層,SiN,SiON,HfOなど、または他の金属酸化物、例えば、ZrO,Al,La,Pr,Taやこれらの金属の関連したシリケート(silicate)である。即ち、高誘電率(high-k)誘電体材料は、参照として用いられ、SiO材料のk定数である3.9より高い、好ましくは、8より高いk定数を有する材料である。
本発明の好ましい他の実施形態によれば、少なくとも1つの成膜した誘電体層(例えば、ゲート)を備える基板は、測定中に加熱または冷却して、移動度を温度の関数として測定してもよい。
本発明の好ましい他の実施形態によれば、少なくとも1つの成膜した誘電体層(例えば、ゲート)を備える基板は、測定中に機械的に応力を加えて、移動度を、圧縮または伸張の機械的応力の関数として測定してもよい。
該方法は、電荷キャリアの移動度に対する、キャップ層及び/又は少なくとも1つの(ゲート)誘電体層の窒化物形成(nitridation)の影響を予測するためにも適用可能である。従って、特別な層を少なくとも1つの(ゲート)誘電体層に堆積することが可能である。
本発明の好ましい実施形態によれば、少なくとも1つの(ゲート)誘電体層を堆積するプロセスは、化学気相成長(CVD)、有機金属化学気相成長(MO−CVD)、原子層成長(ALD)などの成膜技術を用いて行われる。
代替として、少なくとも1つの誘電体層は、例えば、熱アニールを用いて、基板(上面)の酸化によって形成される。こうした層の例は、ウエハ基板に形成されるSiO層である。
必要に応じて、フォーミング(forming)ガスアニールステップが、少なくとも1つの(ゲート)誘電体層に適用可能である。
本発明の他の態様は、半導体基板と、成膜した層、好ましくは誘電体層との界面における反転電荷の移動度を決定するための装置に関するものであり、こうした装置は、下記の構成を含む。
・少なくとも1つの成膜した層を含む基板を保持するための基板ホルダ。
・コロナ電荷を基板上に付着させるための手段。コロナ電荷を付着させるための手段は、表面電位Vsを特定エリアにおいて少なくとも局所的に誘起するように設計される。
・表面電位を表すパラメータを決定するための手段。
・成膜した層を含む基板の表面、特に、前記特定エリアを局所的に照射して、照射スポットを作成するための手段。
・少なくとも2つの、好ましくは部分的に同心円状である電極を有し、第1電極は照射スポットの内部に位置し、第2電極は照射スポットの外側に位置するようにした手段。
・第1電極および第2電極の(光)電圧V,Vをそれぞれ測定して、基板と成膜層との界面における反転電荷の移動度が導出可能であるシート抵抗を表すパラメータを計算する手段。
本発明の好ましい実施形態によれば、コロナ電荷を付着させるための手段は、基板表面に渡って通過する(非接触)、固定電圧(例えば、10kV)の金属製ワイヤ(例えば、タングステンワイヤ)を含む。
本発明の好ましい他の実施形態によれば、コロナ電荷を付着させるための手段は、コロナ電荷を基板表面に吹き付けるコロナジェットである。
本発明の好ましい他の実施形態によれば、表面電位を決定するための手段は、ケルビンプローブ(非接触)である。
本発明の好ましい実施形態によれば、コロナ電荷を付着させるための手段、および表面電位を決定するための手段(ケルビンプローブ)は、コロナ電荷電圧(Q−V)モジュールとも称される1つのモジュール内に位置している。
本発明の好ましい実施形態によれば、基板の表面を少なくとも局所的に照射して、(例えば、過剰な電子を生成する)ための手段は、好ましくは、固定周波数を有するレーザである。
本発明の好ましい実施形態によれば、少なくとも2つの、好ましくは部分的に同心円状である電極を用いて光電圧を測定するための手段、および成膜した層を含む基板の表面を少なくとも局所的に照射して、照射スポットを生成するための手段は、接合光電圧(JPV)モジュールとも称される1つのモジュール内に位置している。
本発明の好ましい実施形態によれば、光電圧を測定するための手段は、2つのリング電極を用いて行われ、これによりレーザビームが第1リング電極の内側に位置して、照射スポットの直径は少なくとも第1リング電極の直径を超えて、第2リング電極の直径は照射スポットの直径より大きい(第2リングは、照射スポットの外側に位置する)。
例示の実施形態を図面に示している。ここで開示した実施形態および図面は、限定的ではなく、例示的であることを意図している。
本発明を一定の図面を参照して特定の実施形態について説明する。本発明はこれに限定されるものではなく、請求項によってのみ限定される。
本発明は、ゲート誘電体の界面における反転電荷の移動度測定について説明する。しかし、本発明は、(ゲート)誘電体層、例えば、新規の高誘電率(high-k)層の特徴付けに特に有用ではあるが、これに限定されるものでない。記載した図面は、概略的なものに過ぎず、非限定的である。図面において、幾つかの要素のサイズは強調したり、説明目的のためスケールどおりに描いていないことがある。寸法および相対寸法は、本発明の実際の実用化と対応していない。数多くの可能な変形や変更が存在することは理解されよう。従って、説明は発明の範囲を限定するものとみなすべきでない。
用語「反転電荷キャリア」およぴ「反転電荷」は、下記の説明において相互に用いられ、(ゲート)誘電体層および(例えば、シリコン)基板の界面に向かう電界によって引き寄せられる少数電荷キャリアを参照しており、説明全体において区別することは意図していない。代替として、一実施形態の方法を用いて蓄積電荷移動度も測定可能である。
一実施形態の方法は、平坦な基板上に堆積または形成される誘電体層(例えば、ゲート誘電体)に適用可能であり、コロナ電圧を誘電体層に印加した後、反転電荷キャリアを生成し、続いて、誘電体層および基板の界面において反転電荷キャリアの移動度を決定している。
(ゲート誘電体の反転電荷の移動度を決定する方法)
反転電荷キャリアの移動度の決定方法を開示する。反転電荷キャリアは、堆積または成長した層と、この層が堆積した基板との接触表面に位置している。反転電荷キャリアは、コロナ電荷を、成膜した層の上面に少なくとも局所的に付着させることによって、生成される。好ましくは、成膜した層は、例えば、ゲート誘電体層などの誘電体層であり、該方法は、下にある層または下にある基板での反転電荷キャリアの移動度に対するゲート誘電体層の影響を決定するために用いられる。
好ましくは、基板は、p型ドープまたはn型ドープが可能であるSi(またはGe)基板である。代替として、基板は、基本的には、そこに埋め込まれた酸化物(例えば、SiO)の薄い層を備えたシリコン(ゲルマニウム)ウエハであるSOI(Silicon-On-Insulator)またはGOI(Germanium-On-Insulator)の基板である。
好ましくは、誘電体層は、ゲート誘電体層、例えば、HfOなどのHfベースの材料、および他の金属酸化物(例えば、ZrO,Al,La,Pr,Ta)であり、さらに、これらの金属の関連したシリケートでもある。該方法は、従来用いられるゲート誘電体層(例えば、参照材料として用いられるSiO)、およびゲート誘電体層の組合せ(デュアル誘電体層と称される)にも適用可能である。
(ゲート誘電体の反転電荷の移動度測定)
好ましい実施形態によれば、測定は、3つのテクニックまたは方法の組合せである。第1のテクニックは、コロナ電荷を(ゲート)誘電体層の上に堆積するために用いられ、好ましくは、図1Bに示すように、ゲート誘電体の表面に渡って10kVの金属製(タングステン)ワイヤを通過させることによって行われる。
第2のテクニックは、表面電位Vsを測定するために用いられ、好ましくは、図1Aに概略的に示すように、ケルビンプローブを用いて行われる。第3のテクニックは、照射スポットを生成して、図1Cに示すように、接合光電圧(JPV)法を用いて相対光電圧を測定するために用いられる。
好ましくは、JPVテクニックは、ゲート誘電体の下方で基板内に電子−ホール対を誘起するパルスを生成するレーザの使用を含む。例えば、p型Si基板に逆バイアスを印加した場合、(Si)基板の界面でゲート誘電体層の近くの反転層として定義される層の中に過剰な量の電子が局所的に生成される。電荷の勾配に起因して、界面に対して平行な電界は、下記の式(1)に従って、過剰な電荷を界面に対して平行に放射状に広げることになる。
ここで、Uは、レーザ衝撃から一定の距離rにおいてJPV測定テクニックを用いて測定した光電圧である。Iは、放射電流であり、Rは、下記の式(2)に従って移動度μに関係したシート抵抗である。
ここで、Qinvは、単位面積当たりの反転電荷であり、下記の式(3)に従って電界効果トランジスタに類似している。
ここで、IDSはソース−ドレイン電流であり、Wはチャネル幅であり、Lはチャネル長であり、Qinvはチャネル内の反転電荷である。
上記手順を繰り返すことによって、バイアスは、図2に示すように、蓄積から空乏(depletion)を通って反転へと変化する。
一定の周波数でパルス化したレーザの形態では、VおよびVは、少なくとも部分的に同心円状の2つの電極(例えば、リング電極(図1Cに示す))によって容量方式で取り出される。ここで、Vは、内側(リング)電極の電位であり、Vは、外側(リング)電極の電位である。VとVの電位差(比)および位相差は、シート抵抗のための指標であり、得られるシート抵抗は、下記の式(4)から近似的に導出できる。
図2は、V/Vを、p型シリコン基板でのゲート誘電体についての垂直電界の関数で示している。それは、極めて低いフリーキャリア濃度が界面で利用可能な空乏領域に起因したピークを示している。ピークから左側では、蓄積状態のフリーホール伝導に起因して、抵抗率は低い。ピークから右側では、反転層でのフリー電子がシート抵抗率を制御している。
移動度の計算は、JPV測定から行うことができ、特に、VQ測定は、V,Vfb,V,EOTを与える。ここで、V:バンド曲がり、Vfb:フラットバンド電圧、V:表面電位、EOT:等価酸化物厚(equivalent oxide thickness)である。
分光偏光解析法を用いて、ゲート誘電体の厚さTgdが測定される。
ゲート誘電体についての電圧は、次式によって決定される。
そして、ゲート誘電体についての電界は、次式となる。
電界によって誘起される反転電荷は、次式となる。
ここで、誘電率εおよび、次式のゲート誘電体の誘電定数kgdを用いている。
すると、
この式により、Qinvは、VQによって直接測定される量で表現可能になる。
JPV測定から、VおよびVが、文献「Faifer et. al. , APL . 89 , 151123 (2006)」の次式によって測定される。
ここで、r,r,rは、内側電極の半径、外側電極の内半径、外側電極の外半径であり、I(z),I(z),K(z),K(z)は、変形(modified)ベッセル関数であり、漏れ無しと仮定している。
ここで、JPV周波数f、反転状態の容量Cinvを用いている。ここから、VとVを測定した後、Rが決定できる。
この式から、シート抵抗Rsを数値的に解くことができる。そして、移動度は、次式を用いて導出できる。
これは、個々の反転バイアスについて行うことができ、移動度−電界のグラフが得られる。ゲート誘電体が、同一のドーピング条件を有する同じ型のウエハ上に成長した場合、移動度の比較が可能になる。明らかに、SiOを参照(ゲート)誘電体層として採用している。
図3は、Rsの最小を示し、一定の電界値での移動度ピークを示している。これは、一般に、トランジスタ解析においても観測される知られた現象である。
図3は、反転状態のSiOについて最小となるカーブV/Vを表しており、その結果、移動度が、HfOよりもSiOについてより高いことを示している。
移動度を電界(MV/cm)の関数で計算している図4からは、HfOは、SiOと比べて移動度の減少を示すことも明らかである。
また、このことはトランジスタデータと一致する。これは、減少した移動度という高誘電率(High k)ゲート誘電体材料の典型的な問題をも反映しており、最近のCMOS研究の話題である。
図4は、移動度(任意単位)を、p型シリコン基板上に堆積した4μmのSiO層および4μmのHfO層について電界(MV/cm)の関数で示している。
(ゲート誘電体の反転電荷の移動度測定システム)
一実施形態は、(ゲート)誘電体および下方の基板の界面における反転電荷キャリアの移動度を決定するためのシステムも含む。該システムは、ゲート誘電体(層)を含む基板を保持するための基板ホルダと、コロナ電荷をゲート誘電体上に少なくとも局所的に付着させて、表面電位を少なくとも局所的に誘起するための手段と、表面電位を表すパラメータを決定するための手段と、過剰な電子を少なくとも局所的に生成するための手段と、シート抵抗を少なくとも局所的に測定するための手段とを少なくとも備える。
図1Bは、コロナ電荷をゲート誘電体層1の表面に付着させるために用いる構成を示す。こうした構成において、金属製ワイヤ4(例えば、タングステン)がゲート誘電体1の表面を横断し、移動速度は、堆積されるコロナ電荷の量を決定する。
本発明のある実施形態によれば、コロナ電荷を付着させるための手段は、コロナ電荷をゲート誘電体の表面全体に吹き付けるコロナジェットである。
図1Aは、ケルビンプローブを基板表面に渡って移動させることによって、表面電位を局所的に決定するために用いる構成を示す。
図1Cは、パルス化レーザと、少なくとも部分的に同心円状(円形)の2つの電極とを備えるJPV(接合光電圧)のための構成を示す。
本発明の一実施形態では、上記のテクニックおよび構成を同一ツールに組み合わせている。これは、コロナ電圧を印加し、そして関連した表面電位を測定することが可能なQ−Vモジュールを、レーザパルスを1Hz〜1MHzの周波数範囲での一定の周波数で誘導し、少なくとも部分的に同心円状の少なくとも2つの電極を用いて光電圧を測定することが可能なJPVモジュールと組み合わせることを意味する。
(実施例1) Si基板とSiOゲート誘電体との界面における反転電荷キャリアの移動度と比較した、Si基板とHfOゲート誘電体との界面における反転電荷キャリアの移動度の計算。
図2は、一般的なJPVカーブを、4nmのSiOゲート誘電体上の表面電位の関数で示している。カーブは、V/Vを、p型Si基板上のゲート誘電体についての垂直電界の関数で示している。それは、極めて低いフリーキャリア濃度が界面で利用可能な空乏領域に起因したピークを示す。ピークから左側では、蓄積状態のフリーホール伝導に起因して、抵抗率は低い。ピークから右側では、反転層でのフリー電子がシート抵抗率を制御している。
図3は、JPVカーブを、p型シリコン基板上に堆積した4nmのSiO層および4nmのHfO層について表面電位の関数で示している。図3は、p型Si基板上に堆積した、同じクリーン準備および同じドーパント濃度を持つSiOゲート誘電体およびHfOゲート誘電体の測定値から得られる。JPV測定は、同じレーザパルス周波数およびレーザ強度で行った。これらの条件の範囲内で、測定間の比較が可能である。
/Vは、反転表面バイアスの関数で測定される。反転電荷は、HfOよりもSiOについてより低いRsを明らかに示している。これは、移動度がHfOゲート誘電体材料よりもSiOゲート誘電体材料について高いことを示す。シート抵抗(Rs)は、カーブの最小を示しおり、これはあるゲート誘電体電界において最大移動度が存在することを示し、これはトランジスタにおいても測定される。
トランジスタとの類似点は、これが、(ゲート)誘電体およびシリコン基板によって形成される界面における反転層の移動度を測定する有望なテクニックであることを示している。これはまた、このテクニックが一定のプロセス条件で得られる界面品質に関する情報を間接的に提供可能であることを意味する。
前述した説明は、本発明のある実施形態を詳説している。しかしながら、文章中に前述したことがどれぐらい詳しく現れているかに拘わらず、本発明は多くの手法で実用化できることは理解されよう。特定の用語の使用は、本発明のある特徴や態様を記述する場合、用語がここで再び定義されて、その用語が関連している本発明の特徴や態様の何れか特定の特性を含むことを制限することを暗示するものでないことに留意する。
上述の詳細な説明が、種々の実施形態に適用されるような本発明の新規な特徴を示し記述し指摘しているが、説明した装置やプロセスの形態および詳細での種々の省略、置換、変更が、本発明の精神から逸脱することなく、当業者によって可能であることは理解されよう。
(実施例2) 測定テクニックの評価。
測定テクニックの評価として、互いに相対比較して、どれがどの移動度の劣化を示すかについてゲート誘電体の測定テストに投入した。300mmのp−Siウエハを(表1)に示したように処理した。ゲート誘電体は、同じ範囲の等価酸化物厚を有するように選ばれる。
SiOは、アプライド・マテリアルズ(Applied Materials)社からのラジアンスプロセスチャンバ内で成長した熱酸化物である。HfSiOは、アプライド・マテリアルズ社からのMOCVDプロセスチャンバ内で堆積される。窒化物形成は、アプライド・マテリアルズ社からのDPNプロセスチャンバ内で誘導デカップルプラズマによって行う。これらのプロセスは、典型的には、集積CMOSフローでのゲート誘電体の形成のために用いられ、全ての誘電体は、最終プロセスステップとしてフォーミング(forming)ガスアニールを行った。
SiOは、HfSiOより良好な移動度を有することが一般に知られている。強過ぎる窒化物形成は、移動度の劣化をもたらすことも知られている。従って、窒化物形成プロセスは、過剰量の窒素を付与するのが極めて困難になるように選ばれた。ゲート誘電体については、我々は、電界の関数において最大の移動度が次のような順序になることを知っている。
得られたカーブは、図5に示すように、ゲート誘電体について電界の関数で最大値を持つ典型的な移動度カーブを示す。全てのウエハについてのこれらの最大移動度の値も図5に示している。
得られた最大移動度の値は、μSiO2>μSiON>μHfSiO>μHfSiONという順序になり、上記で定義したように予想と一致している。このことは、説明した測定方法が機能していることを確認するものである。
図1Aは、ケルビン(Kelvin)プローブ(x−y軸の方向に移動)を含むボックスを示す概略図である。図1Bは、ウエハ表面の上を横断するタングステンワイヤを示す概略図であり、速度は、堆積するコロナ電荷の量を決定する。図1Cは、好ましい実施形態に係るJPVモジュールの概略図である。 一般のJPVカーブを、4nmのSiOゲート誘電体上の表面電位の関数で示す。カーブは、V/Vを表面電位の関数で示しており、ここから誘電体層について垂直電界が導出できる(p型Si基板上で)。それは、極めて低いフリーキャリア濃度が界面で利用可能な空乏領域に起因したピークを示す。ピークから左側では、蓄積状態のフリーホール伝導に起因して、抵抗率は低い。ピークから右側では、反転層でのフリー電子がシート抵抗率を制御している。 JPVカーブを、p型シリコン基板上に堆積した4nmのSiO層および4nmのHfO層について表面電位の関数で示している。 移動度を、図3と同じウエハについて電界の関数で示している。 移動度カーブを、ゲート誘電体での電界の関数で示している。

Claims (17)

  1. 誘電体材料層と半導体基板の上面との間の界面の品質の決定方法であって、
    ・上面に誘電体材料層が堆積して界面を形成しており、前記誘電体材料層の表面は、上面を規定する半導体基板と直接接触または接触していない半導体基板を用意するステップと、
    ・放電手段により、前記上面の専用エリアに電荷を付着させるステップと、
    ・前記上面での電圧Vsを測定するステップと、
    ・前記専用エリアに照射手段を適用し、照射スポットを規定するステップと、
    ・前記エリアの照射時に、測定手段を用いて前記決定した照射スポットの内側および外側での光電圧を測定するステップと、を含む方法。
  2. 照射スポットの内側および外側で測定した光電圧は、界面に位置した反転電荷キャリアの移動度に関係した情報を提供するようにした請求項1記載の方法。
  3. 放電手段により付着した電荷は、前記基板の上面全体に付着したコロナ電荷である請求項1または2記載の方法。
  4. 基板は、例えば、シリコン(Si)またはゲルマニウム(Ge)ウエハなどの平坦な基板であり、好ましくはドープされて、例えば、pドープまたはnドープの基板を得るようにした請求項1〜3のいずれかに記載の方法。
  5. 少なくとも1つの誘電体層は、ゲート誘電体層または、ゲート誘電体層の組合せである請求項1〜4のいずれかに記載の方法。
  6. 少なくとも1つの誘電体層は、高誘電率(high-k)誘電体である請求項1〜5のいずれかに記載の方法。
  7. 特別な層および、好ましくはキャップ層が、少なくとも1つの誘電体層上に堆積され、及び/又は、窒化物形成プロセスが該少なくとも1つの誘電体層に適用される請求項1〜6のいずれかに記載の方法。
  8. コロナ電荷を付着させるステップは、好ましくは、固定電位、例えば、10kVの金属製ワイヤをウエハの上で通過させることによって基板全体に渡って行われ、専用エリアにコロナ電荷を生成するようにした請求項1〜7のいずれかに記載の方法。
  9. コロナ電荷を付着させるステップは、コロナジェットを用いることによって、局所的に行われ、コロナジェットは、コロナ電荷を基板表面に局所的に吹き付けて、コロナ電荷を前記専用エリア上に生成するようにした請求項1〜8のいずれかに記載の方法。
  10. 前記専用エリアで少なくとも局所的に表面電位(Vs)を測定するステップは、ケルビンプローブを用いて非接触で行われる請求項1〜9のいずれかに記載の方法。
  11. 照射スポットの内側および外側での光電圧を測定するステップは、接合光電圧の原理を用いて、少なくとも部分的に同心円状の2つの電極を用いて行われ、第1電極は、照射スポットの内側に位置し、第2電極は、照射スポットの外側に位置している請求項1〜10のいずれかに記載の方法。
  12. 2つの電極は、線状の電極である請求項11記載の方法。
  13. 2つの電極は、少なくとも部分的に同心円状である請求項12記載の方法。
  14. 少なくとも部分的に同心円状である2つの電極は、リング電極である請求項12記載の方法。
  15. 半導体基板と、成膜した層、好ましくは誘電体層との界面における反転電荷の移動度を決定するための装置であって、
    ・少なくとも1つの成膜した層を含む基板を保持するための基板ホルダと、
    ・コロナ電荷を基板上に付着させるための手段であって、表面電位Vsを特定エリアにおいて少なくとも局所的に誘起するように設計された手段と、
    ・表面電位を表すパラメータを決定するための手段と、
    ・成膜した層を含む基板の表面、特に、前記特定エリアを局所的に照射して、照射スポットを作成するための手段と、
    ・少なくとも2つの(部分的に同心円状の)電極を有し、第1電極は照射スポットの内部に位置し、第2電極は照射スポットの外側に位置するようにした手段と、
    ・第1電極および第2電極の(光)電圧V,Vをそれぞれ測定して、基板と成膜層との界面における反転電荷の移動度が導出可能であるシート抵抗を表すパラメータを計算する手段と、を備える装置。
  16. 移動度を温度の関数として測定する、請求項1〜14のいずれかに記載の方法または請求項15記載の装置の使用。
  17. 移動度を機械的応力の関数として測定する、請求項1〜14のいずれかに記載の方法または請求項15記載の装置の使用。
JP2008140541A 2007-05-29 2008-05-29 半導体界面の品質決定方法および反転電荷の移動度決定装置 Active JP5303189B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US94059407P 2007-05-29 2007-05-29
US60/940,594 2007-05-29
EP07118673.8 2007-10-17
EP07118673A EP1998184B1 (en) 2007-05-29 2007-10-17 Mobility measurements of inversion charge carriers

Publications (2)

Publication Number Publication Date
JP2008300837A true JP2008300837A (ja) 2008-12-11
JP5303189B2 JP5303189B2 (ja) 2013-10-02

Family

ID=39327419

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008140541A Active JP5303189B2 (ja) 2007-05-29 2008-05-29 半導体界面の品質決定方法および反転電荷の移動度決定装置

Country Status (5)

Country Link
US (1) US7663393B2 (ja)
EP (1) EP1998184B1 (ja)
JP (1) JP5303189B2 (ja)
AT (1) ATE457462T1 (ja)
DE (1) DE602007004714D1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014146790A (ja) * 2013-01-17 2014-08-14 Imec 半導体デバイスに使用される浅い接合の評価方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2251673B1 (en) * 2009-03-17 2015-05-06 Imec Method for determining the junction depth of a semiconductor region
US8415961B1 (en) * 2010-12-07 2013-04-09 Kla-Tencor Corporation Measuring sheet resistance and other properties of a semiconductor
US8803533B2 (en) * 2011-01-06 2014-08-12 University Of South Florida Noncontact determination of interface trap density for semiconductor-dielectric interface structures
US9880200B2 (en) * 2013-09-04 2018-01-30 Kla-Tencor Corporation Method and apparatus for non-contact measurement of forward voltage, saturation current density, ideality factor and I-V curves in P-N junctions
US9823198B2 (en) * 2013-09-14 2017-11-21 Kla-Tencor Corporation Method and apparatus for non-contact measurement of internal quantum efficiency in light emitting diode structures
US10969370B2 (en) * 2015-06-05 2021-04-06 Semilab Semiconductor Physics Laboratory Co., Ltd. Measuring semiconductor doping using constant surface potential corona charging
CN117233568B (zh) * 2023-11-10 2024-02-13 青禾晶元(天津)半导体材料有限公司 载流子迁移率的计算方法和装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004006756A (ja) * 2002-03-29 2004-01-08 Kobe Steel Ltd 半導体キャリアの寿命測定装置,その方法
JP2004274036A (ja) * 2003-02-10 2004-09-30 Solid State Measurements Inc 半導体ウエハの電気特性を測定する装置と方法
JP2006521701A (ja) * 2003-03-28 2006-09-21 キューシー ソリューションズ, インコーポレイテッド 半導体ウェーハのリアルタイム・インラインテスト

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5442297A (en) 1994-06-30 1995-08-15 International Business Machines Corporation Contactless sheet resistance measurement method and apparatus
US5519334A (en) * 1994-09-29 1996-05-21 Advanced Micro Devices, Inc. System and method for measuring charge traps within a dielectric layer formed on a semiconductor wafer

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004006756A (ja) * 2002-03-29 2004-01-08 Kobe Steel Ltd 半導体キャリアの寿命測定装置,その方法
JP2004274036A (ja) * 2003-02-10 2004-09-30 Solid State Measurements Inc 半導体ウエハの電気特性を測定する装置と方法
JP2006521701A (ja) * 2003-03-28 2006-09-21 キューシー ソリューションズ, インコーポレイテッド 半導体ウェーハのリアルタイム・インラインテスト

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014146790A (ja) * 2013-01-17 2014-08-14 Imec 半導体デバイスに使用される浅い接合の評価方法

Also Published As

Publication number Publication date
US7663393B2 (en) 2010-02-16
ATE457462T1 (de) 2010-02-15
EP1998184A1 (en) 2008-12-03
US20080297189A1 (en) 2008-12-04
JP5303189B2 (ja) 2013-10-02
DE602007004714D1 (de) 2010-03-25
EP1998184B1 (en) 2010-02-10

Similar Documents

Publication Publication Date Title
JP5303189B2 (ja) 半導体界面の品質決定方法および反転電荷の移動度決定装置
US7397254B1 (en) Methods for imperfect insulating film electrical thickness/capacitance measurement
JPH0652750B2 (ja) 半導体ウエハの非接触試験方法
Vogel et al. Reliability of ultrathin silicon dioxide under combined substrate hot-electron and constant voltage tunneling stress
Wilson et al. Recent Advancement in Charge-and Photo-Assisted Non-Contact Electrical Characterization of SiC, GaN, and AlGaN/GaN HEMT
Pétry et al. Effect of N2 anneal on thin HfO2 layers studied by conductive atomic force microscopy
TW452907B (en) Testing device and method of positive mobile ion contamination
Watanabe et al. Time-domain charge pumping on silicon-on-insulator MOS devices
Peng et al. Probing the intrinsic electrical properties of thin organic layers/semiconductor interfaces using an atomic-layer-deposited Al2O3 protective layer
Ranjan et al. Random Telegraph Noise Nano-Spectroscopy in High-κ Dielectrics Using Scanning Probe Microscopy Techniques
TWI601213B (zh) 應用於半導體裝置之形成淺接面的方法
Grimmeiss et al. Optical and electrical studies of interface traps in the Si/SiO 2 system by modified junction space-charge techniques
Schupp et al. Quantum interference in silicon one-dimensional junctionless nanowire field-effect transistors
Pushkarev et al. Optimizing Non-Contact Doping and Electrical Defect Metrology for Production of SiC Epitaxial Wafers
Uchida et al. Heat transport properties of alumina gate insulator films on Ge substrates fabricated by atomic layer deposition
Imangholi et al. Effect of deep-level defects on surface recombination velocity at the interface between silicon and dielectric films
Belete et al. Defects in layered vapor-phase grown MOS 2
Findlay et al. Recent Advancement in Charge and Photo-Assisted Non-Contact Electrical Characterization of SiC, GaN, and AlGaN/GaN HEMT
JP4894104B2 (ja) シリコンエピタキシャル層のキャリア濃度測定方法
Daves Silicon carbide field-effect transistor (FET) transducers for harsh environment Applications
Tsirimpis Investigation of Implanted Boron in 4H-SiC and Iron in 3C-SiC and Experimental/Theoretical Analysis of the Depletion Zone in 4H-SiC MOS Capacitors
Oliver Fabrication and Evaluation of Different Passivation Layers For the Germanium-Insulator Interface Using Plasma Enhanced ALD
Mazza Defects and traps electrical characterization in 4H-SiC PowerMOSFET
Zeru et al. Implementation of electrochemical methods for metrology and analysis of nano electronic structures of deep trench DRAM
Duval et al. Determination of slow-and fast-state distributions using high-temperature conductance spectroscopy on MOS structures

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20101201

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130226

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130521

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130611

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130624

R150 Certificate of patent or registration of utility model

Ref document number: 5303189

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250