JP2008299425A - データ転送装置及びデータ転送方法 - Google Patents
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Abstract
【課題】プロセッサを介さずに複数のバスを介してメモリへデータ転送が行われる場合に、プロセッサがメモリから読み込むデータの、メモリへのデータ転送が終了していることを保証するデータ転送装置を提供する。
【解決手段】データ転送装置1は、プロセッサ11と、主メモリ13と、主メモリ13と複数のバスを介して接続されたDMAC22とを含む。DMAC22は、主メモリ13へ、プロセッサ11を介さずにデータ転送を行い、主メモリ13の終了ステータス記憶領域13bにデータ転送処理の終了を示すフラグデータ1を書き込み、最後にプロセッサ11に割り込み信号を出力する。割り込みハンドラ11aは、その割り込み信号に応じて、終了ステータス記憶領域13bの参照を行って、フラグデータが書き込まれている場合は、主メモリ13のデータを読み出し、かつ終了ステータス記憶領域13bのフラグデータを消去する。
【選択図】図2
【解決手段】データ転送装置1は、プロセッサ11と、主メモリ13と、主メモリ13と複数のバスを介して接続されたDMAC22とを含む。DMAC22は、主メモリ13へ、プロセッサ11を介さずにデータ転送を行い、主メモリ13の終了ステータス記憶領域13bにデータ転送処理の終了を示すフラグデータ1を書き込み、最後にプロセッサ11に割り込み信号を出力する。割り込みハンドラ11aは、その割り込み信号に応じて、終了ステータス記憶領域13bの参照を行って、フラグデータが書き込まれている場合は、主メモリ13のデータを読み出し、かつ終了ステータス記憶領域13bのフラグデータを消去する。
【選択図】図2
Description
本発明は、データ転送装置及びデータ転送方法に関し、特に、転送されたデータのメモリへの書き込み終了を保証するデータ転送装置及びデータ転送方法に関する。
従来より、ダイレクトメモリアクセス(以下、DMAという)等のデータ転送方法を利用して、メモリと各種デバイス間で直接データ転送する技術が、パーソナルコンピュータ等の各種電子機器において、広く利用されている。DMA等のデータ転送方法は、中央処理装置(以下、CPUという)等のプロセッサを介さずにデータの転送を行う方法である。
例えば、DMA転送の処理では、CPUを介さずにデータの転送を行うが、CPUは、DMAコントローラ(以下、DMACという)への設定処理等の負荷が増大するという問題がある。そこで、そのような問題を解決するために、CPUがデータ転送処理をDMACに指示をすると、DMACがデータ転送を行い、データ転送を終了すると、DMACがデータ転送の終了を示す終了ステータスをステータスレジスタに設定する技術が開示されている(例えば、特許文献1参照)。
例えば、DMA転送の処理では、CPUを介さずにデータの転送を行うが、CPUは、DMAコントローラ(以下、DMACという)への設定処理等の負荷が増大するという問題がある。そこで、そのような問題を解決するために、CPUがデータ転送処理をDMACに指示をすると、DMACがデータ転送を行い、データ転送を終了すると、DMACがデータ転送の終了を示す終了ステータスをステータスレジスタに設定する技術が開示されている(例えば、特許文献1参照)。
その技術によれば、CPUは、データ転送処理の指示をDMACに行った後は、終了ステータスが書き込まれたか否かを監視することによって、データ転送処理の終了を認識し、その終了に応じた処理を実行することができる。
しかし、その開示に係る技術では、CPUは、データ転送の指示をDMACに行った後は、終了ステータスが書き込まれたか否かを常に監視しなければならないため、その監視のためのオーバヘッドが大きいという問題がある。
さらにまた、近年は、いわゆるノースブリッジ、サウスブリッジ等を有するPCアーキテクチャのように、複数のバスを有するコンピュータアーキテクチャも実用化されてきている。
例えば、プロセッサ、コンパニオンチップ及びシステムメモリを有するシステムでは、お互いのアクセスは、複数のバスに跨って行われる場合がある。そのため、例えば、コンパニオンチップ内部のDMAコントローラからシステムメモリへのアクセス、コンパニオンチップ内部のDMAコントローラからプロセッサへの割り込み通知、及びプロセッサからシステムメモリへのアクセスの3つの処理が、この順に開始されても、3者間における実際のアクセス処理の順番は保証されない場合がある。
例えば、プロセッサ、コンパニオンチップ及びシステムメモリを有するシステムでは、お互いのアクセスは、複数のバスに跨って行われる場合がある。そのため、例えば、コンパニオンチップ内部のDMAコントローラからシステムメモリへのアクセス、コンパニオンチップ内部のDMAコントローラからプロセッサへの割り込み通知、及びプロセッサからシステムメモリへのアクセスの3つの処理が、この順に開始されても、3者間における実際のアクセス処理の順番は保証されない場合がある。
従って、通常、コンパニオンチップ内部のDMAコントローラは、システムメモリへのデータ転送動作を行った後、プロセッサに割り込みをかけて、データ転送が完了したことを通知する。その後プロセッサはその割り込みを検出し、システムメモリにアクセスして転送データを読みに行くが、このようなシステムでは各アクセスが複数のバスを跨るため、DMAコントローラのシステムメモリへのデータ転送動作と、実際にシステムメモリにデータが転送完了される間にタイムラグが発生し、実際にシステムメモリに転送される前にプロセッサがデータを読みに行ってしまう可能性がある。
このようなシステムに、上述した開示に係る技術を適用しても、同様の問題が生じ得る。
特開2005-78596号公報
このようなシステムに、上述した開示に係る技術を適用しても、同様の問題が生じ得る。
本発明は、以上の問題に鑑みてなされたものであり、プロセッサを介さずに複数のバスを介してメモリへデータ転送が行われる場合に、プロセッサがメモリから読み込むデータの、メモリへのデータ転送が終了していることを保証するデータ転送装置及びデータ転送方法を提供することを目的とする。
本発明の一態様によれば、プロセッサと、該プロセッサと接続されたメモリと、転送すべきデータを有するデバイスから前記メモリの第1の記憶領域へのデータ転送処理を、前記プロセッサを介さずに行い、該データ転送処理が終了すると、前記メモリの第2の記憶領域に前記データ転送処理の終了を示すステータスデータを書き込み、かつ該ステータスデータの書き込み後に前記プロセッサに所定の割り込み信号を出力する、前記メモリと複数のバスを介して接続されたデータ転送部と、前記プロセッサへの所定の割り込み信号に応じて、前記第2の記憶領域の参照を行って、前記ステータスデータが書き込まれているか否かの判定処理を行い、該判定処理の結果、前記ステータスデータが書き込まれていない場合は、前記参照を繰り返し、前記ステータスデータが書き込まれている場合は、前記第1の記録領域の前記転送すべきデータを読み出し、かつ前記第2の記憶領域の前記ステータスデータを消去する転送データ読出処理部と、を有するデータ転送装置を提供することができる。
本発明によれば、プロセッサを介さずに複数のバスを介してメモリへデータ転送が行われる場合に、プロセッサがメモリから読み込むデータの、メモリへのデータ転送が終了していることを保証するデータ転送装置及びデータ転送方法を実現することができる。
以下、図面を参照して本発明の実施の形態を説明する。
まず図1に基づき、本実施の形態に係わるシステムの構成を説明する。図1は、本実施の形態に係わるデータ転送装置の構成を示すブロック図である。
図1に示すように、データ転送装置1は、CPU等のプロセッサ11と、コンパニオンチップ12と、システムメモリ、すなわち主メモリ13を含んで構成されている。プロセッサ11とコンパニオンチップ12は、バス14を介して接続され、プロセッサ11と主メモリ13は、バス15を介して接続されている。
まず図1に基づき、本実施の形態に係わるシステムの構成を説明する。図1は、本実施の形態に係わるデータ転送装置の構成を示すブロック図である。
図1に示すように、データ転送装置1は、CPU等のプロセッサ11と、コンパニオンチップ12と、システムメモリ、すなわち主メモリ13を含んで構成されている。プロセッサ11とコンパニオンチップ12は、バス14を介して接続され、プロセッサ11と主メモリ13は、バス15を介して接続されている。
コンパニオンチップ12は、内部に1以上のDMACを有し、さらに複数のバス21(ここでは基幹バス)を介して、プロセッサ11と接続されている。
コンパニオンチップ12は、ハードディスク装置等の各種デバイスとの接続のための複数のインターフェース(図示せず)を有しており、その複数のインターフェースは、複数の基幹バス21を介してプロセッサ11と接続されている。
データ転送装置1は、DMACによって、プロセッサ11を介さずに、すなわち、プロセッサ11による転送制御によらずに、主メモリ13と各種デバイスとの間でDMAによるデータ転送を実行できるように構成されている。図1では、複数のDMACの一つのDMAC22が、外部のデバイス16にアクセス可能に接続されている。そのDMAC22は、点線で示すように、デバイス16が有する転送すべきデータを、DMAにより読み出して主メモリ13の所定の記録領域に転送する転送処理を実行する。
コンパニオンチップ12は、ハードディスク装置等の各種デバイスとの接続のための複数のインターフェース(図示せず)を有しており、その複数のインターフェースは、複数の基幹バス21を介してプロセッサ11と接続されている。
データ転送装置1は、DMACによって、プロセッサ11を介さずに、すなわち、プロセッサ11による転送制御によらずに、主メモリ13と各種デバイスとの間でDMAによるデータ転送を実行できるように構成されている。図1では、複数のDMACの一つのDMAC22が、外部のデバイス16にアクセス可能に接続されている。そのDMAC22は、点線で示すように、デバイス16が有する転送すべきデータを、DMAにより読み出して主メモリ13の所定の記録領域に転送する転送処理を実行する。
なお、データ転送装置1は、例えば、PCアーキテクチャを有するパーソナルコンピュータ(PC)でもよく、その場合、プロセッサ11は、ノースブリッジのチップ(図示せず)を介して主メモリ13に接続され、コンパニオンチップ12は、サウスブリッジのチップである。
次に、DMAによるデータ転送処理について、図2と図3を用いて説明する。図2は、プロセッサ11と主メモリ13とDMAC22の間でもデータの流れを説明するための図である。図3は、プロセッサ11と主メモリ13とDMAC22の間におけるデータの送受信の流れの例を時間経過と共に説明するためのシーケンス図である。ここでは、DMAC22が、DMAにより、外部のデバイス16から転送すべきデータを読み出して、主メモリ13の所定に記憶領域13aに転送する場合について説明する。
図2に示すように、コンパニオンチップ12のDMAC22は、デバイス16から転送データを読み込み、読み込んだ転送データを、主メモリ13にDMAにより転送する(図3のP1)。デバイス16から読み出された転送データは、主メモリ13に転送されるが、転送データは、DMAC22によって、プロセッサ11による転送制御によらずに、コンパニオンチップ12内の複数の基幹バス21とプロセッサ11内の内部バスを経由して主メモリ13の所定の転送データ記憶領域13aに転送される。
DMAC22は、転送データの転送処理が終了すると、主メモリ13内の、転送データ記憶領域13aとは別の所定の記憶領域(以下、終了ステータス記憶領域13bという)に、データ転送の終了を示すステータスデータ(以下、終了ステータスデータという)として、フラグデータを書き込む(図3のP2)。すなわち、ここでは、1のフラグデータが終了ステータス記憶領域13bに書き込まれる。1のフラグデータは、コンパニオンチップ12内の複数の基幹バス21を経由して、DMAC22から主メモリ13へ送信されて、終了ステータス記憶領域13bに書き込まれる、データ転送処理の終了を示すステータスデータである。
DMAC22は、フラグデータを終了ステータス記憶領域13bに書き込むと、次に、プロセッサ11に対して所定の割り込み信号を出力する(図3のP3)。
プロセッサ11は、その割り込み信号を受信すると、その割り込み信号に対応する割り込み処理プログラムである割り込みハンドラ11aが、主メモリ13の終了ステータス記憶領域13bに記憶されているデータを参照する(図3のP4)。この参照は、例えば、終了ステータス記憶領域13bへのポーリングにより行う。割り込みハンドラ11aは、終了ステータス記憶領域13bに記憶されているフラグデータが1であるか否かを参照して判定する。割り込みハンドラ11aは、転送データ読出処理部を構成する。
プロセッサ11の割り込みハンドラ11aは、終了ステータス記憶領域13bに記憶されているフラグデータが1になるまで、終了ステータス記憶領域13bを参照、すなわちモニタする。これは、フラグデータは、転送データと同様に、複数の基幹バス21を含む経路を辿って書かれているので、フラグデータが1になっているということは、転送データの転送は終了していると推定できるからである。
プロセッサ11は、フラグデータが1であるときは、主メモリ13の転送データ記憶領域13aから転送データを読み込む(図3のP5)。
図4は、DMACの転送処理の流れの例を示すフローチャートである。
図4に示すように、DMA転送の実行が指示されると、まず、DMAC22は、デバイス16の指定されたアドレスから主メモリ13の転送データ記憶領域13aの指定されたアドレスに、転送すべきデータをDMA転送するDMA転送処理を実行する(ステップS1)。
図4に示すように、DMA転送の実行が指示されると、まず、DMAC22は、デバイス16の指定されたアドレスから主メモリ13の転送データ記憶領域13aの指定されたアドレスに、転送すべきデータをDMA転送するDMA転送処理を実行する(ステップS1)。
DMAC22は、DMAC24を制御転送処理が終了すると、終了ステータスデータとしてのフラグデータを1にする終了ステータスデータ書き込み処理を実行する(ステップS2)。1のフラグデータは、上述したように主メモリ13の終了ステータス記憶領域13bに書き込まれる。
そして、フラグデータの書き込みが終了すると、データ転送処理が終了したことを通知するための所定の割り込み信号を、プロセッサ11に出力する(ステップS3)。
図5は、割り込みハンドラ11aの転送データの読込処理の流れの例を示すフローチャートである。
転送データ読出処理部である割り込みハンドラ11aは、DMAC22からデータ転送処理が終了したことの通知である割り込み信号を受信すると、まず、フラグデータを参照する(ステップS11)。参照して読み出されたフラグデータが1であるかを、割り込みハンドラ11aは判定する(ステップS12)。
参照したフラグデータが1でない場合は、ステップS12でNOとなり、ステップS11の処理を繰り返す。参照したフラグデータが1の場合は、ステップS12でYESとなり、転送データを、主メモリ13の転送データ記憶領域13aから読み込む(ステップS13)。参照したフラグデータが1でない場合は、主メモリ13の転送データ記憶領域13aから転送データは読み込まれない。
転送データ読出処理部である割り込みハンドラ11aは、DMAC22からデータ転送処理が終了したことの通知である割り込み信号を受信すると、まず、フラグデータを参照する(ステップS11)。参照して読み出されたフラグデータが1であるかを、割り込みハンドラ11aは判定する(ステップS12)。
参照したフラグデータが1でない場合は、ステップS12でNOとなり、ステップS11の処理を繰り返す。参照したフラグデータが1の場合は、ステップS12でYESとなり、転送データを、主メモリ13の転送データ記憶領域13aから読み込む(ステップS13)。参照したフラグデータが1でない場合は、主メモリ13の転送データ記憶領域13aから転送データは読み込まれない。
そして、最後に、割り込みハンドラ11aは、終了ステータス記憶領域13bのフラグデータを0に書き換える、すなわちフラグデータを消去する、処理を実行する(ステップS14)。
以上のように、本実施の形態によれば、まず、コンパニオンチップ12内部のDMAC22は、DMAにより転送データを主メモリ13に非同期に転送する。転送終了後、DMAC22は、主メモリ13の別の記憶領域のアドレスに、予め定義してある終了ステータスデータを更新する。終了ステータス更新後、DMAC22は、プロセッサ11に対して割り込みをかけ、割り込み信号を検出したプロセッサ11の転送データ読出処理部である割り込みハンドラ11aは、主メモリ13の終了ステータスデータを参照する。割り込みハンドラ11aは、終了ステータスデータが更新されるのを待った後に、転送データを主メモリ13から読み込む。
その結果、DMAC22から主メモリ13への転送データの書き込み処理において、転送データの書き込み処理と、終了ステータスデータの書き込み処理の順番を保証して実行することにより、プロセッサ11は、DMAによって転送された転送データについての、主メモリ13からの確実な読み出し処理が保証される。
従って、プロセッサ11は、終了ステータスを常に参照する必要なく、割り込み信号を受信してから、終了ステータスを参照するので、プロセッサ11の負荷を減少させて、DMAC22が主メモリ13に転送データの書き込みを完了する前に、プロセッサ11が転送データを読み込むことを防ぐことができる。
以上のように、本実施の形態に係るデータ転送装置によれば、プロセッサを介さずに、すなわち、プロセッサ11による転送制御によらずに、複数のバスを介してメモリへデータ転送が行われる場合に、プロセッサがメモリから読み込むデータの、メモリへのデータ転送が終了していることを保証することができる。
なお、以上説明した動作を実行するプログラムは、フロッピー(登録商標)ディスク、CD−ROM等の可搬媒体や、ハードディスク等の記憶装置等に、その全体あるいは一部が記録され、あるいは記憶されているプログラム製品として実現可能である。そのプログラムがコンピュータにより読み取られて、動作の全部あるいは一部が実行される。あるいは、そのプログラムの全体あるいは一部を通信ネットワークを介して流通または提供することができる。利用者は、通信ネットワークを介してそのプログラムをダウンロードしてコンピュータにインストールしたり、あるいは記録媒体からコンピュータにインストールすることで、容易に本発明のデータ転送方法を実現することができる。
本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。
本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。
1 データ転送装置、12 コンパニオンチップ、14,15 バス
Claims (5)
- プロセッサと、
該プロセッサと接続されたメモリと、
転送すべきデータを有するデバイスから前記メモリの第1の記憶領域へのデータ転送処理を、前記プロセッサを介さずに行い、該データ転送処理が終了すると、前記メモリの第2の記憶領域に前記データ転送処理の終了を示すステータスデータを書き込み、かつ該ステータスデータの書き込み後に前記プロセッサに所定の割り込み信号を出力する、前記メモリと複数のバスを介して接続されたデータ転送部と、
前記プロセッサへの所定の割り込み信号に応じて、前記第2の記憶領域の参照を行って、前記ステータスデータが書き込まれているか否かの判定処理を行い、該判定処理の結果、前記ステータスデータが書き込まれていない場合は、前記参照を繰り返し、前記ステータスデータが書き込まれている場合は、前記第1の記録領域の前記転送すべきデータを読み出し、かつ前記第2の記憶領域の前記ステータスデータを消去する転送データ読出処理部と、
を有することを特徴とするデータ転送装置。 - 前記データ転送部は、ダイレクトメモリアクセスコントローラであることを特徴とする請求項1に記載のデータ転送装置。
- 前記転送データ読出処理部は、前記参照を、前記第2の記憶領域へのポーリングにより行うことを特徴とする請求項1又は2に記載のデータ転送装置。
- 前記メモリは、前記プロセッサのシステムメモリであることを特徴とする請求項1から3のいずれか1つに記載のデータ転送装置。
- プロセッサと接続されたメモリへ、該メモリと複数のバスを介して接続されたデータ転送部から、データを転送するデータ転送方法であって、
前記データ転送部は、転送すべきデータを有するデバイスから前記メモリの第1の記憶領域へのデータ転送処理を、前記プロセッサを介さずに行い、
前記データ転送部は、前記データ転送処理が終了すると、前記メモリの第2の記憶領域に前記データ転送処理の終了を示すステータスデータを書き込み、
前記データ転送部は、前記ステータスデータの書き込み後に前記プロセッサに所定の割り込み信号を出力し、
前記プロセッサへの前記所定の割り込み信号に応じて、前記第2の記憶領域を参照して、前記ステータスデータが書き込まれているか否かの判定処理を行い、該判定処理の結果、前記ステータスデータが書き込まれていない場合は、前記第2の記憶領域を参照することを繰り返し、前記ステータスデータが書き込まれている場合は、前記第1の記録領域の前記転送すべきデータを読み出し、かつ前記第2の記憶領域の前記ステータスデータを消去する、
ことを特徴とするデータ転送方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
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JP2007142285A JP2008299425A (ja) | 2007-05-29 | 2007-05-29 | データ転送装置及びデータ転送方法 |
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Publication Number | Publication Date |
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