JP6954864B2 - 半導体装置およびufsシステム - Google Patents
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Description
すなわち、半導体装置はユニバーサルフラッシュストレージ(UFS)デバイスとの間のデータ転送を行うUFSホストコントローラを有する。半導体装置は、前記UFSホストコントローラを処理可能状態にするランストップレジスタと、前記UFSホストコントローラに転送を指示するドアベルレジスタと、前記UFSホストコントローラが転送要求の処理が実行可能かどうかを示すレディビットと、を備える。前記UFSホストコントローラは、前記データ転送が仕掛中に前記ランストップレジスタがクリアされた場合、前記データ転送が完了するまで次のデータ転送の登録を防止する。
非特許文献2の23頁の5.4.3の最後の一文に、ホストソフトウェアによってUTRLRSR(ランストップレジスタ)が1から0に書かれると、UTRLDBR(ドアベルレジスタ)はクリアされると定義されている。一方で、非特許文献2の23頁の5.4.5では、UTRLRSRが0にクリアされても、登録してある転送は実行してしまうと定義されている。
(1)UFSデバイス20が検出されないことを示すパルス信号(NDP)が1のとき
(2)UTP転送要求リストが満杯であることを示す信号(TRLF)が1のとき
(3)UFSホストコントローラ13またはUFSデバイス20にエラーがあることを示すパルス信号(ERR)が1のとき
逆に、フリップフロップFF5は、以下のすべての条件が満たされる場合、すなわち、アンドゲートAN5=1のとき、1にセットされる。
(1)アンドゲートAN4の出力が1のとき(ランストップレジスタ151がセットされているときまたはフリップフロップFF4が0にクリアされているとき)
(2)UFSデバイス20の存在が検出される信号(DP)が1のとき
(3)UTP転送要求リストが満杯でないことを示す信号(NTRLF)が1のとき
(4)UFSホストコントローラ13およびUFSデバイス20にエラーがないことを示す信号(NERR)が1のとき
なお、図11のフリップフロップFF4およびレディビット1531を構成するフリップフロップFF5はセット端子(set)およびクリア端子(clear)付きD型フリップフロップで構成される。図10のフリップフロップの三角形もクロック入力端子を表しており、図示しないクロック信号が入力されている。
転送中にランストップレジスタ151に0を書こうとしても、すぐに0を反映しない構成としたことにより、ランストップレジスタ151およびドアベルレジスタ152は前の状態を保持し、アプリケーションが次の転送を登録することを防ぐ。次の転送が登録されないため、今の転送と情報やデータの混在が生じず、正常に転送を完了することができる。
(1)ランストップレジスタ151が0とされた場合に、ドアベルレジスタ152は、規格規定通りに0にクリアされる。
(2)2度目のランストップレジスタ151が1とされた際に、転送が仕掛中であれば、ドアベルレジスタ152は1にセットされる。
上記の動作により、規格を守りつつ、2度目のランストップレジスタ151が1とされた後に、追加のドアベル登録を行われることがなく、情報・データの混在が生じず、正常に転送を完了することができる。
10:UFSホスト(半導体装置)
11:CPU
12:メモリ
13:UFSホストコントローラ
14:バス
15:レジスタ群
151:ランストップレジスタ
152:ドアベルレジスタ
153:ホストコントローラステータスレジスタ
1531:レディビット
154:ベースアドレスレジスタ
155:リクエストクリアレジスタ
16:転送制御ユニット(HC)
17:転送プロトコルユニット(UTP)
18:通信インタフェース(UIC)
20:UFSデバイス
Claims (19)
- ユニバーサルフラッシュストレージ(UFS)デバイスとの間のデータ転送を行うUFSホストコントローラを有する半導体装置であって、
前記UFSホストコントローラを処理可能状態にするランストップレジスタと、
前記UFSホストコントローラに転送を指示するドアベルレジスタと、
前記UFSホストコントローラが転送要求の処理が実行可能かどうかを示すレディビットと、
を備え、
前記UFSホストコントローラは、前記データ転送が仕掛中に前記ランストップレジスタが0にクリアされた場合、前記データ転送が完了するまで次のデータ転送の登録を防止する半導体装置。 - 請求項1の半導体装置において、
前記UFSホストコントローラは、前記データ転送が仕掛中に前記ランストップレジスタが0にクリアされた場合、前記レディビットを0にクリアする半導体装置。 - 請求項2の半導体装置において、
前記UFSホストコントローラは、前記データ転送が仕掛中に前記ランストップレジスタが0にクリアされた場合、前記データ転送が完了するまで前記レディビットを1にセットしない半導体装置。 - 請求項1の半導体装置において、
前記データ転送が仕掛中に前記ランストップレジスタを0にクリアしようとしても、前記UFSホストコントローラは、前記データ転送が完了するまで前記ランストップレジスタを0にクリアしない半導体装置。 - 請求項4の半導体装置において、
前記UFSホストコントローラは、前記ランストップレジスタを0にクリアする情報を前記データ転送が仕掛中保持し、前記データ転送が完了後、前記ランストップレジスタを0にクリアする半導体装置。 - 請求項1の半導体装置において、
さらに、前記ランストップレジスタの値に拘わらず転送状態を保持する内部ドアベルレジスタを備え、
前記UFSホストコントローラは、前記ランストップレジスタの書き込みの際に、前記内部ドアベルレジスタの値を前記ドアベルレジスタに書き戻す半導体装置。 - 請求項6の半導体装置において、
前記内部ドアベルレジスタは、前記ランストップレジスタが1にセットされるとき1にセットされ、前記データ転送が仕掛中に前記ランストップレジスタが0にクリアされるときもセット状態が保持され、
前記ドアベルレジスタは、前記ランストップレジスタが1にセットされるとき、前記内部ドアベルレジスタによって1にセットされる半導体装置。 - 請求項1の半導体装置において、
さらに、前記ランストップレジスタおよび前記ドアベルレジスタに書き込みを行うCPUを備える半導体装置。 - ユニバーサルフラッシュストレージ(UFS)デバイスとの間でデータ転送を行う半導体装置であって、
CPUと、
転送制御ユニットと、
前記転送制御ユニットを処理可能状態にするランストップレジスタと、
前記転送制御ユニットに転送を指示するドアベルレジスタと、
前記転送制御ユニットが転送要求の処理が実行可能かどうかを示すレディビットと、
を備え、
前記データ転送が仕掛中に前記CPUが前記ランストップレジスタを0にクリアしようとする場合、前記転送制御ユニットは、前記データ転送が完了するまで前記CPUによる次のデータ転送の登録を防止する半導体装置。 - 請求項9の半導体装置において、
前記データ転送が仕掛中に前記CPUによって前記ランストップレジスタが0にクリアされようとする場合、前記転送制御ユニットは前記レディビットを0にクリアする半導体装置。 - 請求項10の半導体装置において、
前記データ転送が仕掛中に前記CPUによって前記ランストップレジスタが0にクリアされた場合、前記転送制御ユニットは前記データ転送が完了するまで前記レディビットを1にセットしない半導体装置。 - 請求項9の半導体装置において、
前記データ転送が仕掛中に前記CPUが前記ランストップレジスタを0にクリアしようとしても、前記転送制御ユニットは前記データ転送が完了するまで前記ランストップレジスタを0にクリアしない半導体装置。 - 請求項12の半導体装置において、
前記転送制御ユニットは、前記ランストップレジスタを0にクリアする情報を前記データ転送が仕掛中保持し、前記データ転送が完了後、前記ランストップレジスタを0にクリアする半導体装置。 - 請求項9の半導体装置において、
さらに、前記ランストップレジスタの値に拘わらず転送状態を保持する内部ドアベルレジスタを備え、
前記CPUが前記ランストップレジスタへ書き込む際に、前記転送制御ユニットは前記内部ドアベルレジスタの値を前記ドアベルレジスタに書き戻す半導体装置。 - 請求項14の半導体装置において、
前記CPUが前記ドアベルレジスタを1にセットするとき、前記内部ドアベルレジスタは1にセットされ、前記データ転送が仕掛中に前記CPUが前記ランストップレジスタを0にクリアするとき、前記内部ドアベルレジスタは1にセット状態を保持し、
前記CPUが前記ランストップレジスタを1にセットするとき、前記ドアベルレジスタは前記内部ドアベルレジスタによって1にセットされる半導体装置。 - ユニバーサルフラッシュストレージ(UFS)デバイスと、
前記UFSデバイスとの間のデータ転送を制御するUFSホストと、
を備え、
前記UFSホストは、
CPUと、
UFSホストコントローラと、
前記UFSホストコントローラを処理可能状態にするランストップレジスタと、
前記UFSホストコントローラに転送を指示するドアベルレジスタと、
前記UFSホストコントローラが転送要求の処理が実行可能かどうかを示すレディビットと、
を備え、
前記データ転送が仕掛中に前記CPUが前記ランストップレジスタを0にクリアしようとする場合、前記UFSホストコントローラは、前記データ転送が完了するまで前記CPUによる次のデータ転送の登録を防止するUFSシステム。 - 請求項16のUFSシステムにおいて、
前記データ転送が仕掛中に前記CPUによって前記ランストップレジスタが0にクリアされようとする場合、前記UFSホストコントローラは前記レディビットを0にクリアするUFSシステム。 - 請求項16のUFSシステムにおいて、
前記データ転送が仕掛中に前記CPUが前記ランストップレジスタを0にクリアしようとしても、前記UFSホストコントローラは前記データ転送が完了するまで前記ランストップレジスタを0にクリアしないUFSシステム。 - 請求項16のUFSシステムにおいて、
さらに、前記ランストップレジスタの値に拘わらず転送状態を保持する内部ドアベルレジスタを備え、
前記CPUが前記ランストップレジスタへ書き込む際に、前記UFSホストコントローラは前記内部ドアベルレジスタの値を前記ドアベルレジスタに書き戻すUFSシステム。
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