JP2008130880A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】 シリコン基板および該シリコン基板上に設けられた低誘電率膜と配線との積層構造からなる低誘電率膜配線積層構造部を備えた半導体装置において、低誘電率膜を剥離しにくいようにする。
【解決手段】 低誘電率膜配線積層構造部３のうち配線５が配置された部分は平面方形枠状の溝６内に設けられ、その上には酸化シリコン等からなるパッシベーション膜８が設けられている。そして、溝６の内側における低誘電率膜配線積層構造部３およびパッシベーション膜８の側面は、溝６内およびその上方に設けられたポリイミド系樹脂等からなる保護膜１０によって覆われている。これにより、溝６の内側における低誘電率膜４を剥離しにくいようにすることができる。この場合、溝６の外側における低誘電率膜４の側面が露出されているが、この露出された低誘電率膜４が剥離しても、保護膜１０の側面が露出されるだけであり、溝６の内側における低誘電率膜４がそれに続いて剥離することはない。
【選択図】 図１

Description

この発明は半導体装置の製造方法に関する。

従来の半導体装置には、ＣＳＰ(chip size package)と呼ばれるもので、半導体基板上に設けられた絶縁膜の上面に配線が設けられ、配線の接続パッド部上面に柱状電極が設けられ、配線を含む絶縁膜の上面に封止膜がその上面が柱状電極の上面と面一となるように設けられ、柱状電極の上面に半田ボールが設けられたものがある（例えば、特許文献１参照）。

特開２００４−３４９４６１号公報

ところで、上記のような半導体装置には、半導体基板と絶縁膜との間に、層間絶縁膜と配線との積層構造からなる層間絶縁膜配線積層構造部を設けたものがある。この場合、微細化に伴って層間絶縁膜配線積層構造部の配線間の間隔が小さくなると、当該配線間の容量が大きくなり、当該配線を伝わる信号の遅延が増大してしまう。

この点を改善するために、層間絶縁膜の材料として、誘電率が層間絶縁膜の材料として一般的に用いられている酸化シリコンの誘電率４．２〜４．０よりも低いＬｏｗ−ｋ（低誘電率）材料が注目されている。Ｌｏｗ−ｋ材料としては、酸化シリコン（ＳｉＯ２）に炭素（Ｃ）をドープしたＳｉＯＣやさらにＨを含むＳｉＯＣＨ等が挙げられる。また、誘電率をさらに低くするため、空気を含んだポーラス（多孔性）型のＬｏｗ−ｋ膜の検討も行われている。

しかしながら、Ｌｏｗ−ｋ膜は、機械的強度が低く、また水分の影響を受けやすく、ひいては剥離しやすいという問題がある。

そこで、この発明は、Ｌｏｗ−ｋ膜等の低誘電率膜を剥離しにくいようにすることができる半導体装置の製造方法を提供することを目的とする。

請求項１に記載の発明は、半導体ウエハと、前記半導体ウエハ上に積層された低誘電率膜と配線との積層構造からなる低誘電率膜配線積層構造部とを備えたものを用意する工程と、前記低誘電率膜配線積層構造部のダイシングラインの対応領域部にレーザを照射して少なくとも１つの溝を形成し、前記ダイシングラインを境界として前記低誘電率膜配線積層構造部を分離する工程と、前記溝内を含む前記低誘電率膜配線積層構造部上に、前記低誘電率膜配線積層構造部の前記配線の接続パッド部に対応する部分に開口部を有する絶縁膜を形成する工程と、前記絶縁膜上に前記絶縁膜の開口部を介して前記低誘電率膜配線積層構造部の前記配線の接続パッド部に接続された上層配線を形成する工程と、前記上層配線の接続パッド部上に外部接続用電極を形成する工程と、前記絶縁膜上における前記外部接続用電極間に封止膜を形成する工程と、前記封止膜および前記半導体ウエハを前記ダイシングラインに沿って切断して個々の半導体装置を複数個得る工程と、を含むことを特徴とするものである。
請求項２に記載の発明は、請求項１に記載の発明において、前記低誘電率膜は、ＢＣＢ、フッ素化ポリイミド、ポリオレフィン、フィラーを加えたポリイミド樹脂、有機ポリマー系のＬｏｗ−ｋ材のいずれかからなることを特徴とするものである。
請求項３に記載の発明は、請求項１に記載の発明において、前記溝は前記低誘電率膜配線積層構造部の前記ダイシングラインの対応領域部に形成された２本の溝からなり、該２本の溝間に残存された前記低誘電率膜配線積層構造部の幅は前記ダイシングラインの幅よりも広いことを特徴とするものである。
請求項４に記載の発明は、請求項１に記載の発明において、前記溝は前記低誘電率膜配線積層構造部の前記ダイシングラインの対応領域部に形成された２本の溝からなり、該２本の溝間に残存された前記低誘電率膜配線積層構造部の幅は前記ダイシングラインの幅よりも狭いことを特徴とするものである。
請求項５に記載の発明は、請求項１に記載の発明において、前記溝は前記低誘電率膜配線積層構造部の前記ダイシングラインの対応領域部に形成された１本の溝からなり、該１本の溝の幅は前記ダイシングラインの幅よりも広いことを特徴とするものである。
請求項６に記載の発明は、請求項１に記載の発明において、前記用意したものは、前記低誘電率膜配線積層構造部の上面に、前記低誘電率膜配線積層構造部の前記配線の接続パッド部に対応する部分および前記低誘電率膜配線積層構造部の前記ダイシングラインの対応領域部に対応する部分に第１、第２の開口部を有するパッシベーション膜が形成されたものであることを特徴とするものである。
請求項７に記載の発明は、請求項１に記載の発明において、前記切断はダイシングブレードを用いて行なうことを特徴とするものである。
請求項８に記載の発明は、請求項１に記載の発明において、前記外部接続用電極は柱状電極であることを特徴とするものである。
請求項９に記載の発明は、請求項８に記載の発明において、前記封止膜を形成した後に、前記柱状電極上に半田ボールを形成する工程を有することを特徴とするものである。

この発明によれば、半導体ウエハの状態において、低誘電率膜配線積層構造部のダイシングラインの対応領域部にレーザを照射して少なくとも１つの溝を形成し、ダイシングラインを境界として低誘電率膜配線積層構造部を分離し、溝内を含む低誘電率膜配線積層構造部上に、低誘電率膜配線積層構造部の配線の接続パッド部に対応する部分に開口部を有する絶縁膜を形成し、最終的にダイシングラインに沿って切断して個々の半導体装置を複数個得ているので、得られた半導体装置の低誘電率膜配線積層構造部のうち配線が配置された部分の側面が絶縁膜で覆われ、これにより低誘電率膜配線積層構造部を剥離しにくいようにすることができる。

図１はこの発明の製造方法により製造された半導体装置の一例の断面図を示す。この半導体装置はシリコン基板（半導体基板）１を備えている。シリコン基板１の上面には所定の機能の集積回路が設けられ、上面周辺部には、２個のみを図示するが実際には多数の、アルミニウム系金属等からなる接続パッド２が集積回路に接続されて設けられている。

シリコン基板１の上面には低誘電率膜配線積層構造部３が設けられている。低誘電率膜配線積層構造部３は、複数層例えば４層の低誘電率膜４と同数層のアルミニウム系金属等からなる配線５とが交互に積層された構造となっている。この場合、シリコン基板１上において接続パッド２の外側の周辺部に設けられた４層の低誘電率膜４およびシリコン基板１の上面周辺部には平面方形枠状の溝６が設けられている。溝６の底面は、シリコン基板１の上面より陥没した位置に位置付けられている。

そして、各層の配線５は溝６の内側に配置されている。したがって、溝６の外側における低誘電率膜配線積層構造部３は４層の低誘電率膜４のみからなっている。各層の配線５は層間で互いに接続されている。最下層の配線５の一端部は、最下層の低誘電率膜４に設けられた開口部７を介して接続パッド２に接続されている。最上層の配線５の接続パッド部５ａは溝６の内側における最上層の低誘電率膜４の上面周辺部に配置されている。

ここで、低誘電率膜４の材料としては、ＢＣＢ（ベンゾシクロブテン）、フッ素化ポリイミド、ポリオレフィン、フィラーを加えたポリイミド樹脂、有機ポリマー系のＬｏｗ−ｋ材等が挙げられ、比誘電率が３．９〜１．５のものを用いることができ、特に、比誘電率が３．９〜２．５のものを好適に用いることができる。

溝６の内側において最上層の配線５を含む最上層の低誘電率膜４の上面には酸化シリコン等の無機材料または低誘電率膜からなるパッシベーション膜８が設けられている。最上層の配線５の接続パッド部５ａに対応する部分におけるパッシベーション膜８には開口部９が設けられている。

溝６内、該溝６の上方およびパッシベーション膜８の上面にはポリイミド系樹脂等の有機材料からなる保護膜（絶縁膜）１０が設けられている。この場合、保護膜１０は、溝６の外側における最上層の低誘電率膜４の上面には設けられていない。また、パッシベーション膜８の開口部９に対応する部分における保護膜１０には開口部１１が設けられている。そして、この状態では、溝６の内側における低誘電率膜配線積層構造部３の４層の低誘電率膜４およびパッシベーション膜８の側面は、溝６内およびその上方に設けられた保護膜１０によって覆われている。

保護膜１０の上面には銅等からなる下地金属層１２が設けられている。下地金属層１２の上面全体には銅からなる上層配線１３が設けられている。下地金属層１２を含む上層配線１３の一端部は、パッシベーション膜８および保護膜１０の開口部９、１１を介して最上層の配線５の接続パッド部５ａに接続されている。

上層配線１３の接続パッド部上面には銅からなる柱状電極（外部接続用電極）１４が設けられている。上層配線１３を含む保護膜１０の上面および溝６の外側における最上層の低誘電率膜４の上面にはエポキシ系樹脂等の有機材料からなる封止膜１５がその上面が柱状電極１４の上面と面一となるように設けられている。柱状電極１４の上面には半田ボール１６が設けられている。

次に、この半導体装置の製造方法の一例について説明する。まず、図２に示すように、ウエハ状態のシリコン基板（以下、半導体ウエハ２１という）上に、接続パッド２と、各４層の低誘電率膜４および配線５と、パッシベーション膜８とが設けられ、最上層の配線５の接続パッド部５ａの中央部がパッシベーション膜８に設けられた開口部９を介して露出されたものを用意する。なお、図２において、符号２２で示す領域はダイシングラインに対応する領域である。そして、ダイシングライン２２およびその両側に対応する部分におけるパッシベーション膜８には開口部２３が形成されている。

次に、図３に示すように、レーザ照射によるレーザ加工により、パッシベーション膜８の開口部２３内においてダイシングライン２２の両側の領域における４層の低誘電率膜４および半導体ウエハ２１の上面に２本の溝６を形成する。溝６は、その底面が半導体ウエハ２１の上面よりも多少陥没するように加工する。また、２本の溝６間に残存された４層の低誘電率膜４の幅はダイシングライン２２の幅よりもある程度大きくなっている。

ここで、低誘電率膜４は脆いため、ブレードにより切断して溝６を形成する場合には、切断面において低誘電率膜４に多数の切欠け、破損が生じてしまうので、溝６の形成はレーザ照射によるレーザ加工が好ましい。

次に、図４に示すように、スクリーン印刷法、スピンコート法等により、パッシベーション膜８等が形成された上記状態の半導体ウエハ２１上全面に、すなわち、溝６内およびその上方と、２本の溝６間に残存された４層の低誘電率膜４の上面と、パッシベーション膜８の開口部９を介して露出された最上層の配線５の接続パッド部５ａの上面を含むパッシベーション膜８の上面とにポリイミド系樹脂等の有機材料からなる保護膜１０を形成する。この状態では、溝６の内側における４層の低誘電率膜４およびパッシベーション膜８の側面は、溝６内およびその上方に形成された保護膜１０によって覆われている。

次に、図５に示すように、フォトリソグラフィ法により、パッシベーション膜８の開口部９に対応する部分における保護膜１０に開口部１１を形成し、且つ、ダイシングライン２２を挟む２本の溝６間に残存された４層の低誘電率膜４の上面に対応する部分における保護膜１０に開口部２４を形成する。

次に、図６に示すように、パッシベーション膜８および保護膜１０の開口部９、１１を介して露出された最上層の配線５の接続パッド部５ａの上面および開口部２４を介して露出された４層の低誘電率膜４の上面を含む保護膜１０の上面全体に下地金属層１２を形成する。この場合、下地金属層１２は、無電解メッキにより形成された銅層のみであってもよく、またスパッタにより形成された銅層のみであってもよく、さらにスパッタにより形成されたチタン等の薄膜層上にスパッタにより銅層を形成したものであってもよい。

次に、下地金属層１２の上面にメッキレジスト膜２５をパターン形成する。この場合、メッキレジスト膜２５には、形成される上層配線１３のパターンに対応する開口部２６が形成されている。次に、下地金属層１２をメッキ電流路とした銅の電解メッキを行なうことにより、メッキレジスト膜２５の開口部２６内の下地金属層１２の上面に上層配線１３を形成する。次に、メッキレジスト膜２５を剥離する。

次に、図７に示すように、上層配線１３を含む下地金属層１２の上面にメッキレジスト膜２７をパターン形成する。この場合、上層配線１３の接続パッド部（柱状電極１４形成領域）に対応する部分におけるメッキレジスト膜２７には開口部２８が形成されている。次に、下地金属層１２をメッキ電流路とした銅の電解メッキを行うことにより、メッキレジスト膜２７の開口部２８内の上層配線１３の接続パッド部上面に柱状電極１４を形成する。次に、メッキレジスト膜２７を剥離し、次いで、上層配線１３をマスクとして下地金属層１２の不要な部分をエッチングして除去すると、図８に示すように、上層配線１３下にのみ下地金属層１２が残存される。

次に、図９に示すように、スクリーン印刷法、スピンコート法等により、上層配線１３、柱状電極１４を含む保護膜１０の上面および保護膜１０の開口部２４を介して露出された４層の低誘電率膜４の上面にエポキシ系樹脂等の有機材料からなる封止膜１５をその厚さが柱状電極１４の高さよりも厚くなるように形成する。したがって、この状態では、柱状電極１４の上面は封止膜１５によって覆われている。

次に、封止膜１５の上面側を適宜に研削し、図１０に示すように、柱状電極１４の上面を露出させ、且つ、この露出された柱状電極１４の上面を含む封止膜１５の上面を平坦化する。次に、図１１に示すように、柱状電極１４の上面に半田ボール１６を形成する。次に、図１２に示すように、図示しないダイシングブレードを用いて、封止膜１５、２本の溝６間に残存された４層の低誘電率膜４および半導体ウエハ２１をダイシングライン２２に沿って切断すると、図１に示す半導体装置が複数個得られる。

このようにして得られたこの半導体装置では、溝６の内側における低誘電率膜配線積層構造部３およびパッシベーション膜８の側面が封止膜１５によって覆われているので、低誘電率膜配線積層構造部３を剥離しにくいようにすることができる。

この場合、溝６の外側における低誘電率膜配線積層構造部３の４層の低誘電率膜４の側面が露出されているので、この露出された４層の低誘電率膜４が剥離しやすいが、この露出された４層の低誘電率膜４が剥離されても、溝６内に形成された保護膜１０の側面が露出されるだけであり、溝６の内側における低誘電率膜４がそれに続いて剥離することはない。

次に、図１３はこの発明の製造方法により製造された半導体装置の他の例の断面図を示す。この半導体装置において、図１に示す半導体装置と異なる点は、溝６の底面をシリコン基板１の側面まで延ばし、溝６内に形成された保護膜１０の側面をシリコン基板１の側面と面一とした点である。このようにした場合には、半導体装置の側面から低誘電率膜４が露出されることはないから、低誘電率膜４の剥離による異物の発生を防止することができる。

次に、この半導体装置の製造方法の一例について説明する。この場合、図３に示すような工程において、図１４に示すように、パッシベーション膜８の開口部２３内においてダイシンライン２２の両側の領域における４層の低誘電率膜４および半導体ウエハ２１の上面に２本の溝６を形成する。この場合、２本の溝６間に残存された４層の低誘電率膜４の幅はダイシングライン２２の幅よりもある程度狭くなっている。以下、上記とほぼ同様の工程を経ると、図１３に示す半導体装置が得られる。

次に、図１３に示す半導体装置の製造方法の他の例について説明する。この場合、図３に示すような工程において、図１５に示すように、パッシベーション膜８の開口部２３内においてダイシンライン２２およびその両側の領域における４層の低誘電率膜４および半導体ウエハ２１の上面に１本の溝６を形成する。以下、上記とほぼ同様の工程を経ると、図１３に示す半導体装置が得られる。

この発明の製造方法により製造された半導体装置の一例の断面図。 図１に示す半導体装置の製造方法の一例において、当初用意したものの断面図。 図２に続く工程の断面図。 図３に続く工程の断面図。 図４に続く工程の断面図。 図５に続く工程の断面図。 図６に続く工程の断面図。 図７に続く工程の断面図。 図８に続く工程の断面図。 図９に続く工程の断面図。 図１０に続く工程の断面図。 図１１に続く工程の断面図。 この発明の製造方法により製造された半導体装置の他の例の断面図。 図１３に示す半導体装置の製造方法の一例において、所定の工程の断面図。 図１３に示す半導体装置の製造方法の他の例において、所定の工程の断面図。

符号の説明

１ シリコン基板
２ 接続パッド
３ 低誘電率膜配線積層構造部
４ 低誘電率膜
５ 配線
６ 溝
８ パッシベーション膜
１０ 保護膜
１２ 下地金属層
１３ 上層配線
１４ 柱状電極
１５ 封止膜
１６ 半田ボール
２１ 半導体ウエハ
２２ ダイシングライン

Claims (9)

1. 半導体ウエハと、前記半導体ウエハ上に積層された低誘電率膜と配線との積層構造からなる低誘電率膜配線積層構造部とを備えたものを用意する工程と、
   前記低誘電率膜配線積層構造部のダイシングラインの対応領域部にレーザを照射して少なくとも１つの溝を形成し、前記ダイシングラインを境界として前記低誘電率膜配線積層構造部を分離する工程と、
   前記溝内を含む前記低誘電率膜配線積層構造部上に、前記低誘電率膜配線積層構造部の前記配線の接続パッド部に対応する部分に開口部を有する絶縁膜を形成する工程と、
   前記絶縁膜上に前記絶縁膜の開口部を介して前記低誘電率膜配線積層構造部の前記配線の接続パッド部に接続された上層配線を形成する工程と、
   前記上層配線の接続パッド部上に外部接続用電極を形成する工程と、
   前記絶縁膜上における前記外部接続用電極間に封止膜を形成する工程と、
   前記封止膜および前記半導体ウエハを前記ダイシングラインに沿って切断して個々の半導体装置を複数個得る工程と、
   を含むことを特徴とする半導体装置の製造方法。
2. 請求項１に記載の発明において、前記低誘電率膜は、ＢＣＢ、フッ素化ポリイミド、ポリオレフィン、フィラーを加えたポリイミド樹脂、有機ポリマー系のＬｏｗ−ｋ材のいずれかからなることを特徴とする半導体装置の製造方法。
3. 請求項１に記載の発明において、前記溝は前記低誘電率膜配線積層構造部の前記ダイシングラインの対応領域部に形成された２本の溝からなり、該２本の溝間に残存された前記低誘電率膜配線積層構造部の幅は前記ダイシングラインの幅よりも広いことを特徴とする半導体装置の製造方法。
4. 請求項１に記載の発明において、前記溝は前記低誘電率膜配線積層構造部の前記ダイシングラインの対応領域部に形成された２本の溝からなり、該２本の溝間に残存された前記低誘電率膜配線積層構造部の幅は前記ダイシングラインの幅よりも狭いことを特徴とする半導体装置の製造方法。
5. 請求項１に記載の発明において、前記溝は前記低誘電率膜配線積層構造部の前記ダイシングラインの対応領域部に形成された１本の溝からなり、該１本の溝の幅は前記ダイシングラインの幅よりも広いことを特徴とする半導体装置の製造方法。
6. 請求項１に記載の発明において、前記用意したものは、前記低誘電率膜配線積層構造部の上面に、前記低誘電率膜配線積層構造部の前記配線の接続パッド部に対応する部分および前記低誘電率膜配線積層構造部の前記ダイシングラインの対応領域部に対応する部分に第１、第２の開口部を有するパッシベーション膜が形成されたものであることを特徴とする半導体装置の製造方法。
7. 請求項１に記載の発明において、前記切断はダイシングブレードを用いて行なうことを特徴とする半導体装置の製造方法。
8. 請求項１に記載の発明において、前記外部接続用電極は柱状電極であることを特徴とする半導体装置の製造方法。
9. 請求項８に記載の発明において、前記封止膜を形成した後に、前記柱状電極上に半田ボールを形成する工程を有することを特徴とする半導体装置の製造方法。

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