JP2008263456A

JP2008263456A - Output buffer circuit

Info

Publication number: JP2008263456A
Application number: JP2007105328A
Authority: JP
Inventors: Takakimi Fukushima; 崇仁福島
Original assignee: Kawasaki Microelectronics Inc
Current assignee: Kawasaki Microelectronics Inc
Priority date: 2007-04-12
Filing date: 2007-04-12
Publication date: 2008-10-30

Abstract

<P>PROBLEM TO BE SOLVED: To suppress EMI (electro magnetic interference) noise without reducing a load driving capability. <P>SOLUTION: This output buffer circuit is provided with a first CMOS inverter 2 driven by an input signal, a delay circuit 4 for delaying the input signal, and a second CMOS inverter 3 which changes a state with the same phase as the first CMOS inverter 2 by a delay time of the delay circuit from a state change start when the first CMOS inverter 2 changes a state in accordance with the input signal and which is then put in a off state, wherein an output part of the first CMOS inverter 2 and an output part of the second CMOS inverter 3 are connected to an output terminal in common. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、半導体集積回路において、負荷を駆動する出力バッファ回路にかかり、特にＥＭＩ（Electro Magnetic Interference）ノイズの低減を図った出力バッファ回路に関するものである。 The present invention relates to an output buffer circuit that drives a load in a semiconductor integrated circuit, and particularly relates to an output buffer circuit that reduces EMI (Electro Magnetic Interference) noise.

通常、ＡＳＩＣでは、例えば図３に示すように、低速動作論理回路３０と高速動作論理回路４０のような、動作周波数の異なる論理回路が混在している。低速動作論理回路３０の出力バッファ回路１０と高速動作論理回路４０の出力バッファ回路２０には、共通の電源（又はＧＮＤ）が供給されている。このため、高速動作論理回路４０の出力バッファ回路２０で発生するＥＭＩノイズは、ＡＳＩＣ内の電源（又はＧＮＤ）を経由して、低速動作論理回路３０の出力バッファ回路１０に影響を与えることになる。すなわち、高速動作論理回路４０の出力バッファ回路２０で生じたＥＭＩノイズが、電源（又はＧＮＤ）を経由して低速動作論理回路３０の出力バッファ回路１０の出力信号の“Ｈ”、“Ｌ”のレベルに重畳することになる。よって、高速動作論理回路４０のみが動作した場合に比べて、ＡＳＩＣ外部にＥＭＩノイズが漏れ出てしまう危険性が高まることになる。これは、電源系や高速系の回路は半導体チップ外部にＥＭＩノイズが出ないように対策が採られているが、低速動作論理回路３０の出力バッファ回路１０の出力系はＥＭＩノイズに対して無防備であり、特に低速系の出力信号ラインをチップ外部で引き回す際には、そのラインがアンテナとなって、ＥＭＩノイズを放射し易い。 Normally, in an ASIC, as shown in FIG. 3, for example, logic circuits having different operating frequencies such as a low-speed operation logic circuit 30 and a high-speed operation logic circuit 40 are mixed. A common power supply (or GND) is supplied to the output buffer circuit 10 of the low-speed operation logic circuit 30 and the output buffer circuit 20 of the high-speed operation logic circuit 40. For this reason, the EMI noise generated in the output buffer circuit 20 of the high speed operation logic circuit 40 affects the output buffer circuit 10 of the low speed operation logic circuit 30 via the power supply (or GND) in the ASIC. . That is, the EMI noise generated in the output buffer circuit 20 of the high-speed operation logic circuit 40 is “H” or “L” of the output signal of the output buffer circuit 10 of the low-speed operation logic circuit 30 via the power supply (or GND). It will be superimposed on the level. Therefore, compared with the case where only the high-speed operation logic circuit 40 operates, the risk that EMI noise leaks outside the ASIC is increased. This is because power supply systems and high-speed circuits are designed to prevent EMI noise from appearing outside the semiconductor chip, but the output system of the output buffer circuit 10 of the low-speed operation logic circuit 30 is defenseless against EMI noise. In particular, when a low-speed output signal line is routed outside the chip, the line serves as an antenna and tends to emit EMI noise.

そこで、これを回避するために最も容易に行われているのが、電源メタル配線の分離である。例えば、ＢＧＡパッケージに半導体チップを封止する場合では、半導体チップ内部で高速動作回路側と低速動作回路側で電源メタル配線の分離を行い、ＢＧＡパッケージ内部でそれらを結合させる方法が採られ、その結合の際、ＥＭＩノイズ伝播を避けるためにＢＧＡパッケージ内部にデカップリングコンデンサを付加する場合もある。 Therefore, the easiest way to avoid this is to separate the power supply metal wiring. For example, when a semiconductor chip is sealed in a BGA package, a method of separating power supply metal wirings on the high-speed operation circuit side and low-speed operation circuit side inside the semiconductor chip and coupling them inside the BGA package is adopted. When coupling, a decoupling capacitor may be added inside the BGA package to avoid EMI noise propagation.

ところが、実際のＡＳＩＣでは、ＢＧＡパッケージばかりではなく、低コストを目指すために、ＱＦＰパッケージに半導体チップを封止する場合も数多くある。ＱＦＰパッケージの場合では、半導体チップ内部で分離された電源メタル配線が、そのまま外部に出力されるため、ＥＭＩノイズ伝播に対する耐性は良いが、反面、ＥＳＤ破壊に対する対策が個々の電源系に必要となる。そのため、ＥＳＤ保護回路をＡＳＩＣ内部に電源系毎に設ける必要が生じ、回路規模が増大し、コスト削減の障害となる。 However, in an actual ASIC, there are many cases in which a semiconductor chip is sealed in a QFP package in order to aim not only at a BGA package but also at a low cost. In the case of the QFP package, since the power supply metal wiring separated inside the semiconductor chip is output to the outside as it is, the resistance against EMI noise propagation is good, but on the other hand, countermeasures against ESD destruction are required for each power supply system. . For this reason, it is necessary to provide an ESD protection circuit for each power supply system inside the ASIC, which increases the circuit scale and hinders cost reduction.

このようなことから、低速動作論理回路３０の出力バッファ回路１０自体について、ＥＭＩノイズ対策を施すことが提案されている（例えば、特許文献１参照）。これは、図４に示すように、入力信号の反転信号を出力する出力バッファ回路１０Ｂを、ＰＭＯＳトランジスタＭＰ１１、ＮＭＯＳトランジスタＭＮ１１からなるインピーダンスの大きなＣＭＯＳインバータ１１と、ＰＭＯＳトランジスタＭＰ１２，ＭＰ１３、ＮＭＯＳトランジスタＭＮ１２，ＭＮ１３からなるインピーダンスの小さいＣＭＯＳインバータ１２とを並列接続したものである。この出力バッファ回路１０Ｂでは、ＣＭＯＳインバータ１２は信号遷移時にのみ一時的に動作し、通常動作時はインピーダンスの大きなＣＭＯＳインバータ１１のみが動作し、ＥＭＩノイズの出力側への伝播を抑制している。
特開２０００−２４４３０４号公報 For this reason, it has been proposed to take measures against EMI noise in the output buffer circuit 10 itself of the low-speed operation logic circuit 30 (see, for example, Patent Document 1). As shown in FIG. 4, the output buffer circuit 10B that outputs the inverted signal of the input signal is composed of a CMOS inverter 11 having a large impedance composed of a PMOS transistor MP11 and an NMOS transistor MN11, and PMOS transistors MP12 and MP13 and an NMOS transistor MN12. , MN13 and a low impedance CMOS inverter 12 connected in parallel. In this output buffer circuit 10B, the CMOS inverter 12 temporarily operates only at the time of signal transition, and only the CMOS inverter 11 having a large impedance operates at the time of normal operation, thereby suppressing the propagation of EMI noise to the output side.
JP 2000-244304 A

しかしながら、図４に示した出力バッファ回路は、ＣＭＯＳインバータ１２が瞬時の内にオフとなるので、負荷によっては、それを十分駆動することができない場合がある。 However, in the output buffer circuit shown in FIG. 4, since the CMOS inverter 12 is turned off within an instant, it may not be able to be driven sufficiently depending on the load.

本発明の目的は、負荷駆動能力を低減することなく、ＥＭＩノイズを抑制できるようにした出力バッファ回路を提供することである。 An object of the present invention is to provide an output buffer circuit capable of suppressing EMI noise without reducing load driving capability.

上記目的を達成するために、請求項１にかかる発明の出力バッファ回路は、入力信号によって駆動される第１のＣＭＯＳインバータと、前記入力信号を遅延する遅延回路と、前記第１のＣＭＯＳインバータが前記入力信号に応じて状態を変化させるとき該状態変化開始から前記遅延回路の遅延時間だけ前記第１のＣＭＯＳインバータと同相で状態を変化させその後オフとなる第２のＣＭＯＳインバータとを備え、前記第１のＣＭＯＳインバータの出力部と前記第２のＣＭＯＳインバータの出力部を出力端子に共通接続してなることを特徴とする。
請求項２にかかる発明は、請求項１に記載の出力バッファ回路において、前記第１のＣＭＯＳインバータの前段に、前記入力信号を反転させる第１のプリバッファを設け、前記第２のＣＭＯＳインバータのＰＭＯＳトランジスタ側の前段に、前記入力信号が“Ｈ”のとき前記遅延回路の遅延時間の期間だけ前記第２のＣＭＯＳインバータのＰＭＯＳトランジスタをオンさせる第２のプリバッファを設け、前記第２のＣＭＯＳインバータのＮＭＯＳトランジスタ側の前段に、前記入力信号が“Ｌ”のとき前記遅延回路の遅延時間の期間だけ前記第２のＣＭＯＳインバータのＮＭＯＳトランジスタをオンさせる第３のプリバッファを設けた、ことを特徴とする。
請求項３にかかる発明は、請求項１又は２に記載の出力バッファ回路において、前記遅延回路の遅延時間が、ＤＬＬ回路によって設定されるようにしたことを特徴とする。 To achieve the above object, an output buffer circuit according to a first aspect of the present invention includes a first CMOS inverter driven by an input signal, a delay circuit for delaying the input signal, and the first CMOS inverter. A second CMOS inverter that changes its state in phase with the first CMOS inverter for the delay time of the delay circuit from the start of the state change when the state is changed according to the input signal, and then turns off; The output portion of the first CMOS inverter and the output portion of the second CMOS inverter are commonly connected to an output terminal.
According to a second aspect of the present invention, in the output buffer circuit according to the first aspect, a first prebuffer for inverting the input signal is provided in a stage preceding the first CMOS inverter, and the second CMOS inverter is provided. A second pre-buffer for turning on the PMOS transistor of the second CMOS inverter only during the delay time period of the delay circuit when the input signal is “H” is provided in the previous stage on the PMOS transistor side, and the second CMOS A third pre-buffer is provided in a preceding stage on the NMOS transistor side of the inverter to turn on the NMOS transistor of the second CMOS inverter only during a delay time period of the delay circuit when the input signal is “L”. Features.
According to a third aspect of the present invention, in the output buffer circuit according to the first or second aspect, a delay time of the delay circuit is set by a DLL circuit.

本発明によれば、遅延回路の遅延時間だけ、第１および第２のインバータが同時に動作し、それ以外では第１のインバータのみが動作するので、ＥＭＩノイズを出力側に伝播させることを効果的に抑制することができるとともに、遅延回路の遅延時間は負荷に応じて設定可能であるので、負荷に応じて駆動能力を発揮させることが可能となる。よって、負荷駆動能力を低減することなく、ＥＭＩノイズを抑制することができる。 According to the present invention, since the first and second inverters operate simultaneously for the delay time of the delay circuit, and only the first inverter operates otherwise, it is effective to propagate the EMI noise to the output side. In addition, since the delay time of the delay circuit can be set according to the load, the driving ability can be exhibited according to the load. Therefore, EMI noise can be suppressed without reducing the load driving capability.

図１は本発明の１つの実施例を示す図であって、図３で説明した低速動作論理回路３０の出力信号を入力して負荷を駆動する出力バッファ回路１０として使用する出力バッファ回路１０Ａを示す回路図である。１はナンド回路ＮＡＮＤ１とノア回路ＮＯＲ１からなる第１のプリバッファ、２はＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１からなる第１のＣＭＯＳインバータ、３はＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２からなる第２のＣＭＯＳインバータ、４は遅延回路、５，６はＣＭＯＳインバータ、７はナンド回路ＮＡＮＤ２からなる第２のプリバッファ、８はノア回路ＮＯＲ２からなる第３のプリバッファである。 FIG. 1 is a diagram showing one embodiment of the present invention. An output buffer circuit 10A used as an output buffer circuit 10 for driving a load by inputting an output signal of the low-speed operation logic circuit 30 described in FIG. FIG. 1 is a first pre-buffer composed of a NAND circuit NAND1 and a NOR circuit NOR1, 2 is a first CMOS inverter composed of a PMOS transistor MP1 and an NMOS transistor MN1, and 3 is a second CMOS inverter composed of a PMOS transistor MP2 and an NMOS transistor MN2. Reference numeral 4 is a delay circuit, 5 and 6 are CMOS inverters, 7 is a second prebuffer consisting of a NAND circuit NAND2, and 8 is a third prebuffer consisting of a NOR circuit NOR2.

図２は図１の出力バッファ回路１０Ａの動作の波形図である。入力信号Ｓ１が立ち上がると、遅延回路４によって遅延された信号Ｓ２がＣＭＯＳインバータ５，６で反転され信号Ｓ３，Ｓ４としてナンド回路７とノア回路８に入力されるので、ナンド回路７の出力信号Ｓ５は遅延回路４による遅延時間Ｔ１だけ“Ｌ”となり、ＣＭＯＳインバータ３のトランジスタＭＰ２をオンさせる。これに対して、プリバッファ１の出力信号Ｓ７は入力信号Ｓ１の“Ｈ”の期間に応じて“Ｌ”となり、ＣＭＯＳインバータ２のトランジスタＭＰ１をオンさせる。つまり、出力端子の電圧が“Ｈ”になるときは、遅延回路４で設定された遅延時間Ｔ１だけ、トランジスタＭＰ１，ＭＰ２が同時にオンするが、その遅延時間Ｔ１の経過の後はトランジスタＭＰ１のみがオンを継続する。なお、トランジスタＭＮ１，ＭＮ２はオフのままである。 FIG. 2 is a waveform diagram of the operation of the output buffer circuit 10A of FIG. When the input signal S1 rises, the signal S2 delayed by the delay circuit 4 is inverted by the CMOS inverters 5 and 6 and input to the NAND circuit 7 and the NOR circuit 8 as the signals S3 and S4. Becomes "L" only for the delay time T1 by the delay circuit 4, and turns on the transistor MP2 of the CMOS inverter 3. On the other hand, the output signal S7 of the pre-buffer 1 becomes “L” according to the “H” period of the input signal S1, and the transistor MP1 of the CMOS inverter 2 is turned on. That is, when the voltage at the output terminal becomes “H”, the transistors MP1 and MP2 are simultaneously turned on for the delay time T1 set by the delay circuit 4, but only the transistor MP1 is turned on after the delay time T1 has elapsed. Continue to turn on. Note that the transistors MN1 and MN2 remain off.

一方、入力信号Ｓ１が立ち下がると、ノア回路８の出力信号Ｓ６は遅延回路４による遅延時間Ｔ１だけ“Ｈ”となり、ＣＭＯＳインバータ３のトランジスタＭＮ２をオンさせる。これに対して、プリバッファ１の出力信号Ｓ８は入力信号Ｓ１の“Ｌ”の期間に応じて“Ｈ”となり、ＣＭＯＳインバータ２のトランジスタＭＮ１をオンさせる。つまり、出力端子の電圧が“Ｌ”になるときは、遅延回路４で設定された遅延時間Ｔ１だけ、トランジスタＭＮ１，ＭＮ２が同時にオンするが、その遅延時間Ｔ１の経過の後はトランジスタＭＮ１のみがオンを継続する。なお、トランジスタＭＰ１，ＭＰ２はオフのままである。 On the other hand, when the input signal S1 falls, the output signal S6 of the NOR circuit 8 becomes “H” only for the delay time T1 by the delay circuit 4, and the transistor MN2 of the CMOS inverter 3 is turned on. On the other hand, the output signal S8 of the pre-buffer 1 becomes “H” according to the “L” period of the input signal S1, and the transistor MN1 of the CMOS inverter 2 is turned on. That is, when the voltage at the output terminal becomes “L”, the transistors MN1 and MN2 are simultaneously turned on for the delay time T1 set by the delay circuit 4, but only the transistor MN1 is turned on after the delay time T1 has elapsed. Continue to turn on. Note that the transistors MP1 and MP2 remain off.

以上により、ＣＭＯＳインバータ２は入力信号Ｓ１に応じて常時動作するが、ＣＭＯＳインバータ３は入力信号Ｓ１の遷移時に遅延回路４で設定された時間Ｔ１だけ動作する。したがって、入力信号遷移時は２個のＣＭＯＳインバータ２，３が同時に動作するので、大きな駆動力を発揮して負荷を駆動する。しかし、それ以外では、一方のＣＭＯＳインバータ２のみによって駆動するので、バッファ回路１０Ａの出力インピーダンスが大きくなり、電源（又はＧＮＤ）に伝播してきたＥＭＩノイズを出力端子側に出力することが抑制される。 As described above, the CMOS inverter 2 always operates in response to the input signal S1, but the CMOS inverter 3 operates only for the time T1 set by the delay circuit 4 at the transition of the input signal S1. Accordingly, since the two CMOS inverters 2 and 3 operate simultaneously at the time of input signal transition, a large driving force is exerted to drive the load. However, in other cases, since it is driven by only one of the CMOS inverters 2, the output impedance of the buffer circuit 10A increases, and the output of EMI noise that has propagated to the power supply (or GND) is suppressed to the output terminal side. .

しかも、本実施例では、ＣＭＯＳインバータ２，３を同時駆動する時間を、遅延回路４の遅延時間Ｔ１によって自在に設定することができるので、負荷の大きさに応じて駆動能力を設定することができる。負荷が大きい場合は、遅延回路４の遅延時間Ｔ１を長くすれば良い。 In addition, in this embodiment, the time for simultaneously driving the CMOS inverters 2 and 3 can be freely set by the delay time T1 of the delay circuit 4, so that the drive capability can be set according to the size of the load. it can. When the load is large, the delay time T1 of the delay circuit 4 may be increased.

なお、第１のＣＭＯＳインバータ２と第２のＣＭＯＳインバータ３のトランジスタサイズについては述べなかったが、第１のＣＭＯＳインバータ２のトランジスタサイズを第２のＣＭＯＳインバータ３のトランジスタサイズよりも小さくすれば、ＥＭＩノイズ抑制と駆動力増大がより効果的となる。また、遅延回路４として電圧制御遅延回路を使用する場合は、基準クロックを利用したＤＬＬ回路によりその電圧制御遅延回路を制御することによって正確な遅延時間を設定することができるとともに、その遅延時間を外部から調整できるので、駆動する負荷の大きさに応じて遅延時間が調整可能となる。また、この場合、複数の出力バッファ回路のそれぞれの遅延回路を共通のＤＬＬ回路で制御することも可能であり、このときは、そのＤＬＬ回路をＩＯバッファ領域に配置することが望ましい。 Although the transistor sizes of the first CMOS inverter 2 and the second CMOS inverter 3 have not been described, if the transistor size of the first CMOS inverter 2 is made smaller than the transistor size of the second CMOS inverter 3, Suppressing EMI noise and increasing driving force are more effective. When a voltage control delay circuit is used as the delay circuit 4, an accurate delay time can be set by controlling the voltage control delay circuit with a DLL circuit using a reference clock, and the delay time can be set as follows. Since it can be adjusted from the outside, the delay time can be adjusted according to the size of the driving load. In this case, the delay circuits of the plurality of output buffer circuits can be controlled by a common DLL circuit. In this case, it is desirable to arrange the DLL circuit in the IO buffer area.

本発明の１つの実施例の出力バッファ回路の回路図である。1 is a circuit diagram of an output buffer circuit according to one embodiment of the present invention. FIG. 図１の出力バッファ回路の動作波形図である。FIG. 2 is an operation waveform diagram of the output buffer circuit of FIG. 1. 一般的なＡＳＩＣの出力部分の概略構成図である。It is a schematic block diagram of the output part of a general ASIC. 従来の出力バッファ回路の回路図である。It is a circuit diagram of a conventional output buffer circuit.

符号の説明Explanation of symbols

１０，１０Ａ，１０Ｂ：出力バッファ回路
１：第１のプリバッファ、２：第１のＣＭＯＳインバータ、３：第２のＣＭＯＳインバータ、４：遅延回路、５，６：ＣＭＯＳインバータ、７：第２のプリバッファ、８：第３のプリバッファ。 10, 10A, 10B: output buffer circuit 1: first pre-buffer, 2: first CMOS inverter, 3: second CMOS inverter, 4: delay circuit, 5, 6: CMOS inverter, 7: second Prebuffer, 8: third prebuffer.

Claims

入力信号によって駆動される第１のＣＭＯＳインバータと、前記入力信号を遅延する遅延回路と、前記第１のＣＭＯＳインバータが前記入力信号に応じて状態を変化させるとき該状態変化開始から前記遅延回路の遅延時間だけ前記第１のＣＭＯＳインバータと同相で状態を変化させその後オフとなる第２のＣＭＯＳインバータとを備え、前記第１のＣＭＯＳインバータの出力部と前記第２のＣＭＯＳインバータの出力部を出力端子に共通接続してなることを特徴とする出力バッファ回路。 A first CMOS inverter driven by an input signal; a delay circuit for delaying the input signal; and a state of the delay circuit from the start of the state change when the first CMOS inverter changes the state according to the input signal. A second CMOS inverter that changes state in phase with the first CMOS inverter for a delay time and then turns off, and outputs an output section of the first CMOS inverter and an output section of the second CMOS inverter An output buffer circuit characterized by being commonly connected to a terminal.

請求項１に記載の出力バッファ回路において、
前記第１のＣＭＯＳインバータの前段に、前記入力信号を反転させる第１のプリバッファを設け、
前記第２のＣＭＯＳインバータのＰＭＯＳトランジスタ側の前段に、前記入力信号が“Ｈ”のとき前記遅延回路の遅延時間の期間だけ前記第２のＣＭＯＳインバータのＰＭＯＳトランジスタをオンさせる第２のプリバッファを設け、
前記第２のＣＭＯＳインバータのＮＭＯＳトランジスタ側の前段に、前記入力信号が“Ｌ”のとき前記遅延回路の遅延時間の期間だけ前記第２のＣＭＯＳインバータのＮＭＯＳトランジスタをオンさせる第３のプリバッファを設けた、
ことを特徴とする出力バッファ回路。 The output buffer circuit according to claim 1.
A first pre-buffer for inverting the input signal is provided in front of the first CMOS inverter;
A second pre-buffer for turning on the PMOS transistor of the second CMOS inverter for the period of the delay time of the delay circuit when the input signal is “H” is provided at the preceding stage of the PMOS transistor side of the second CMOS inverter. Provided,
A third pre-buffer for turning on the NMOS transistor of the second CMOS inverter for the period of the delay time of the delay circuit when the input signal is “L” is provided at the preceding stage of the NMOS transistor side of the second CMOS inverter. Provided,
An output buffer circuit.

請求項１又は２に記載の出力バッファ回路において、
前記遅延回路の遅延時間が、ＤＬＬ回路によって設定されるようにしたことを特徴とする出力バッファ回路。
The output buffer circuit according to claim 1 or 2,
An output buffer circuit, wherein a delay time of the delay circuit is set by a DLL circuit.