JPH05191259A - Output buffer for semiconductor integrated circuit - Google Patents
Output buffer for semiconductor integrated circuitInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体集積回路の出力
バッファに関し、特に、大電流駆動及び高速動作をする
半導体集積回路の出力バッファに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output buffer of a semiconductor integrated circuit, and more particularly to an output buffer of a semiconductor integrated circuit which is driven by a large current and operates at high speed.
【０００２】[0002]
【従来の技術】従来、半導体集積回路の出力バッファと
しては、図５に示す回路がある。図５に示す半導体集積
回路の出力バッファは、入力信号Ｉ51を入力して、イン
バータ50で構成する駆動回路Ｇ51により、第１の電源
（以下Ｖddと記す）とソースが接続され出力端子Ｏ51と
ドレインが接続されるＰチャンネルＭＯＳトランジスタ
Ｐ50と、第２の電源（以下ＧＮＤと記す）とソースが接
続され出力端子Ｏ51とドレインが接続されるＮチャンネ
ルＭＯＳトランジスタＮ50とを相補的に切り換え、出力
端子Ｏ51を介して負荷を駆動する。駆動回路Ｇ51を構成
するＭＯＳトランジスタ，ＰチャンネルＭＯＳトランジ
スタＰ50及びＮチャンネルＭＯＳトランジスタＮ50の幾
何学的寸法は、入力信号Ｉ51の変化時に対する出力端子
Ｏ51における電圧レベルの変化時の時間差である遅延時
間と電流駆動能力との仕様を満たすように決定される。2. Description of the Related Art Conventionally, as an output buffer of a semiconductor integrated circuit, there is a circuit shown in FIG. The output buffer of the semiconductor integrated circuit shown in FIG. 5 receives an input signal I51 and is connected to a first power source (hereinafter referred to as Vdd) and a source by a drive circuit G51 composed of an inverter 50 and an output terminal O51 and a drain. Of the second power source (hereinafter referred to as GND) and the output terminal O51 and the drain of which are connected to each other. Drive the load through. The geometrical dimensions of the MOS transistor, the P-channel MOS transistor P50, and the N-channel MOS transistor N50 that form the drive circuit G51 are the delay time which is the time difference when the voltage level at the output terminal O51 changes with respect to the time when the input signal I51 changes. Determined to meet specifications with current drive capability.
【０００３】図６は、従来の半導体集積回路の出力バッ
ファを示すもう一つの例である。図６に示す従来の半導
体集積回路の出力バッファは、データバス等における双
方向入力回路に用いられる。図６に示す従来の半導体集
積回路の出力バッファにおける図５に示す出力バッファ
との相違は、出力制御入力信号Ｅ61により、Ｐチャンネ
ルＭＯＳトランジスタＰ60又はＮチャンネルＭＯＳトラ
ンジスタＮ60のどちらか一方が導通状態となるドライブ
状態と、その両方のトランジスタが非導通状態となるハ
イ・インピーダンス状態とに切り換えることである。ま
た、回路構成上の相違は、駆動回路Ｇ61においてインバ
ータ60，ＮＡＮＤゲート67及びＮＯＲゲート68が用いら
れ、これにより前記ドライブ状態と非導通状態との切り
換えを実現している。FIG. 6 is another example showing an output buffer of a conventional semiconductor integrated circuit. The output buffer of the conventional semiconductor integrated circuit shown in FIG. 6 is used for a bidirectional input circuit in a data bus or the like. The difference between the output buffer of the conventional semiconductor integrated circuit shown in FIG. 6 and the output buffer shown in FIG. 5 is that either the P-channel MOS transistor P60 or the N-channel MOS transistor N60 is turned on by the output control input signal E61. And a high impedance state in which both transistors are non-conducting. Further, the difference in the circuit configuration is that an inverter 60, a NAND gate 67 and a NOR gate 68 are used in the drive circuit G61 to realize switching between the drive state and the non-conduction state.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、上記従
来の半導体集積回路の出力バッファでは、高速動作及び
大電流駆動の要求に対して、出力バッファを構成するＭ
ＯＳトランジスタの幾何学的寸法を調節することにより
ソース・ドレイン間抵抗を小さくすることで対応してい
る。このため、上記従来の半導体集積回路の出力バッフ
ァでは、出力端子において発生するノイズが電源に対し
て電位変化を与えるという問題点と、その出力バッファ
における導通状態にあるＭＯＳトランジスタのソース・
ドレイン間抵抗が小さいため、電源の電位変化の影響を
容易に受けて出力端子にノイズが発生し、その出力バッ
ファを有する半導体集積回路を誤動作させてしまうとい
う問題点とがある。However, in the above-mentioned conventional output buffer of the semiconductor integrated circuit, in order to meet the demands for high speed operation and large current drive, the output buffer M is used.
This is dealt with by reducing the source-drain resistance by adjusting the geometrical dimensions of the OS transistor. Therefore, in the above-mentioned conventional output buffer of the semiconductor integrated circuit, noise generated at the output terminal gives a potential change to the power supply, and the source / source of the MOS transistor in the conductive state in the output buffer.
Since the resistance between the drains is small, there is a problem that the semiconductor integrated circuit having the output buffer malfunctions due to noise easily generated at the output terminal due to the influence of the potential change of the power supply.
【０００５】本発明はかかる問題点に鑑みてなされたも
のであって、高速動作及び大電流駆動時において、出力
端子における電源へのノイズの発生を低減することがで
きて、かつ、共有する電源において発生したノイズの影
響を受け難い半導体集積回路の出力バッファを提供する
ことを目的とする。The present invention has been made in view of the above problems, and it is possible to reduce the generation of noise to the power supply at the output terminal at the time of high speed operation and large current drive, and to share the power supply. It is an object of the present invention to provide an output buffer of a semiconductor integrated circuit which is less likely to be affected by noise generated in.
【０００６】[0006]
【課題を解決するための手段】本発明に係る半導体集積
回路の出力バッファは、第１の電源と出力端子との間に
設けられる第１のＰチャンネルＭＯＳトランジスタと、
第２の電源と前記出力端子との間に設けられる第１のＮ
チャンネルＭＯＳトランジスタとを有して前記出力端子
に接続される負荷を入力信号に応じて駆動する半導体集
積回路の出力バッファにおいて、前記第１のＰチャンネ
ルＭＯＳトランジスタに対して並列に接続された第２の
ＰチャンネルＭＯＳトランジスタと、前記第１のＮチャ
ンネルＭＯＳトランジスタに対して並列に接続された第
２のＮチャンネルＭＯＳトランジスタと、前記第２のＰ
チャンネルＭＯＳトランジスタのゲートに接続され入力
した制御信号により前記入力信号の変化時にロウ・パル
スを発生する回路と遅延回路とに切り換わる第１の補助
駆動回路と、前記第２のＮチャンネルＭＯＳトランジス
タのゲートに接続され入力した制御信号により前記入力
信号の変化時にハイ・パルスを発生する回路と遅延回路
とに切り換わる第２の補助駆動回路とを有することを特
徴とする。An output buffer of a semiconductor integrated circuit according to the present invention includes a first P-channel MOS transistor provided between a first power supply and an output terminal,
A first N provided between a second power source and the output terminal
In a output buffer of a semiconductor integrated circuit having a channel MOS transistor and driving a load connected to the output terminal according to an input signal, a second buffer connected in parallel to the first P-channel MOS transistor. P-channel MOS transistor, a second N-channel MOS transistor connected in parallel to the first N-channel MOS transistor, and the second P-channel MOS transistor.
A first auxiliary drive circuit connected to the gate of the channel MOS transistor and switched to a delay circuit and a circuit for generating a low pulse when the input signal changes; and a second N-channel MOS transistor. It is characterized in that it has a second auxiliary drive circuit which is connected to the gate and switches to a circuit for generating a high pulse when the input signal changes and a delay circuit when the input signal changes.
【０００７】[0007]
【作用】本発明に係る半導体集積回路の出力バッファに
おいては、第１のＰチャンネルＭＯＳトランジスタに対
して並列に接続された第２のＰチャンネルＭＯＳトラン
ジスタと、前記第１のＮチャンネルＭＯＳトランジスタ
に対して並列に接続された第２のＮチャンネルＭＯＳト
ランジスタとを第１の補助駆動回路及び第２の補助駆動
回路により、制御信号に応じて制御する。そして、第２
のＰチャンネルＭＯＳトランジスタ及び第２のＮチャン
ネルＭＯＳトランジスタは、それぞれ入力信号の変化時
に対応して導通期間が制御される。これにより、本発明
に係る半導体集積回路の出力バッファは、高速動作時の
定常状態において共有する電源で発生したノイズの影響
を受け難くすることができ、また、大電流駆動時におけ
る出力変化による電源へのノイズの発生を低減すること
ができる。In the output buffer of the semiconductor integrated circuit according to the present invention, the second P-channel MOS transistor connected in parallel to the first P-channel MOS transistor and the first N-channel MOS transistor are connected. And a second N-channel MOS transistor connected in parallel with each other are controlled by the first auxiliary drive circuit and the second auxiliary drive circuit according to the control signal. And the second
The P-channel MOS transistor and the second N-channel MOS transistor have their conduction periods controlled corresponding to the change of the input signal. As a result, the output buffer of the semiconductor integrated circuit according to the present invention can be made less susceptible to the noise generated by the shared power supply in the steady state during high-speed operation, and the power supply due to the output change during the large current drive can be suppressed. It is possible to reduce the generation of noise to the.
【０００８】[0008]
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。Embodiments of the present invention will now be described with reference to the accompanying drawings.
【０００９】図１は、本発明の第１の実施例に係る半導
体集積回路の出力バッファを示す回路図である。図１に
示すように、電源ＶddとＧＮＤとの間には、第１の出力
回路を構成するＰチャンネルＭＯＳトランジスタＰ10と
ＮチャンネルＭＯＳトランジスタＮ10とが直列に接続さ
れている。ＰチャンネルＭＯＳトランジスタＰ10及びＮ
チャンネルＭＯＳトランジスタＮ10には、インバータ10
からなる駆動回路Ｇ11を介してそれぞれ入力信号Ｉ11が
与えられる。FIG. 1 is a circuit diagram showing an output buffer of a semiconductor integrated circuit according to a first embodiment of the present invention. As shown in FIG. 1, a P-channel MOS transistor P10 and an N-channel MOS transistor N10 forming the first output circuit are connected in series between the power supply Vdd and GND. P-channel MOS transistors P10 and N
The channel MOS transistor N10 has an inverter 10
An input signal I11 is applied to each of the input signals I11 through the drive circuit G11.
【００１０】一方、ＰチャンネルＭＯＳトランジスタＰ
10及びＮチャンネルＭＯＳトランジスタＮ10には、第２
の出力回路を構成するＰチャンネルＭＯＳトランジスタ
Ｐ11とＮチャンネルＭＯＳトランジスタＮ11との直列接
続回路が並列に接続される。ＰチャンネルＭＯＳトラン
ジスタＰ11のゲートには、本第１の実施例に係る半導体
集積回路の出力バッファの内部又は外部より入力する制
御信号Ｍ11により、入力信号Ｉ11における立ち上がり変
化時のみＰチャンネルＭＯＳトランジスタＰ11を導通状
態にさせるロウ・パルス発生回路と、入力信号Ｉ11にお
ける立ち上がり変化後にＰチャンネルＭＯＳトランジス
タＰ11を導通状態にさせる立ち下がり遅延回路とに切り
換えられる補助駆動回路Ｇ12の出力端子が接続されてい
る。補助駆動回路Ｇ12は、入力信号Ｉ11を遅延させる２
個のインバータの直列接続回路であるインバータ1と、
このインバータ1の出力と制御信号Ｍ11とを入力する排
他的論理和回路であるＥＸＯＲゲート3と、このＥＸＯ
Ｒゲート3の出力と入力信号Ｉ11とを入力するＮＡＮＤ
ゲート5とにより構成されている。On the other hand, a P-channel MOS transistor P
For the 10 and N-channel MOS transistor N10, the second
The series connection circuit of the P-channel MOS transistor P11 and the N-channel MOS transistor N11 forming the output circuit is connected in parallel. A control signal M11 input from inside or outside the output buffer of the semiconductor integrated circuit according to the first embodiment causes the gate of the P-channel MOS transistor P11 to have the P-channel MOS transistor P11 only when the rising edge of the input signal I11 changes. The output terminal of the auxiliary drive circuit G12, which is switched to a low pulse generating circuit for making it conductive and a falling delay circuit for making the P-channel MOS transistor P11 conductive after a rise change in the input signal I11, is connected. The auxiliary drive circuit G12 delays the input signal I11 2
Inverter 1 which is a series connection circuit of individual inverters,
The EXOR gate 3 which is an exclusive OR circuit for inputting the output of the inverter 1 and the control signal M11, and the EXO gate
NAND for inputting the output of the R gate 3 and the input signal I11
It is composed of the gate 5.
【００１１】ＮチャンネルＭＯＳトランジスタＮ11のゲ
ートには、本第１の実施例に係る半導体集積回路の出力
バッファの内部又は外部より入力する制御信号Ｍ10によ
り、入力信号Ｉ11における立ち下がり変化時のみＮチャ
ンネルＭＯＳトランジスタＮ11を導通状態にさせるハイ
・パルス発生回路と、入力信号Ｉ11における立ち下がり
変化後にＮチャンネルＭＯＳトランジスタＮ11を導通状
態にさせる立ち上がり遅延回路とに切り換えられる補助
駆動回路Ｇ13の出力端子が接続されている。補助駆動回
路Ｇ13は、入力信号Ｉ11を遅延させる２個のインバータ
の直列接続回路であるインバータ2と、このインバータ2
の出力と制御信号Ｍ10とを入力する排他的論理和回路で
あるＥＸＯＲゲート4と、このＥＸＯＲゲート4の出力と
入力信号Ｉ11とを入力するＮＯＲゲート6とにより構成
されている。The control signal M10 input to the gate of the N-channel MOS transistor N11 from the inside or the outside of the output buffer of the semiconductor integrated circuit according to the first embodiment causes the N-channel only when the falling edge of the input signal I11 changes. The output terminal of the auxiliary drive circuit G13, which is switched to a high pulse generation circuit for turning on the MOS transistor N11 and a rising delay circuit for turning on the N-channel MOS transistor N11 after the falling transition of the input signal I11, is connected. ing. The auxiliary drive circuit G13 includes an inverter 2 which is a series connection circuit of two inverters for delaying the input signal I11, and the inverter 2
It is composed of an EXOR gate 4 which is an exclusive OR circuit for inputting the output of the EXOR gate and the control signal M10, and a NOR gate 6 for inputting the output of the EXOR gate 4 and the input signal I11.
【００１２】次に、上述の如く構成された本発明の第１
の実施例に係る半導体集積回路の出力バッファの動作に
ついて説明する。図２は、図１に示す本発明の第１の実
施例に係る半導体集積回路の動作を示すタイミング図で
ある。先ず、制御信号Ｍ10及びＭ11を共にハイレベルと
して、補助駆動回路Ｇ12及びＧ13がパルス発生回路とし
て動作することのみを許可する。そして、入力信号Ｉ11
がＧＮＤレベルからＶddレベルに変化すると、駆動回路
Ｇ11によりＭＯＳトランジスタＰ10及びＮ10のゲート電
位がＧＮＤレベルに変化するので、ＰチャンネルＭＯＳ
トランジスタＰ10は導通状態に、ＮチャンネルＭＯＳト
ランジスタＮ10は非導通状態になる。同時に、補助駆動
回路Ｇ12によりＰチャンネルＭＯＳトランジスタＰ11の
ゲート電位がＧＮＤレベルに変化するので、Ｐチャンネ
ルＭＯＳトランジスタＰ11は導通状態になる。従って、
ＰチャンネルＭＯＳトランジスタＰ10，Ｐ11により出力
端子Ｏ11に接続された負荷は急速に充電されて、この出
力信号は高速に立ち上がる。Next, the first aspect of the present invention constructed as described above
The operation of the output buffer of the semiconductor integrated circuit according to the embodiment will be described. FIG. 2 is a timing chart showing the operation of the semiconductor integrated circuit according to the first embodiment of the present invention shown in FIG. First, the control signals M10 and M11 are both set to a high level, and only the auxiliary drive circuits G12 and G13 are allowed to operate as a pulse generation circuit. Then, the input signal I11
Is changed from the GND level to the Vdd level, the gate potentials of the MOS transistors P10 and N10 are changed to the GND level by the drive circuit G11.
Transistor P10 is rendered conductive and N-channel MOS transistor N10 is rendered non-conductive. At the same time, the auxiliary drive circuit G12 changes the gate potential of the P-channel MOS transistor P11 to the GND level, so that the P-channel MOS transistor P11 becomes conductive. Therefore,
The load connected to the output terminal O11 by the P-channel MOS transistors P10 and P11 is rapidly charged, and the output signal rises at a high speed.
【００１３】一方、入力信号Ｉ11がＶddレベルからＧＮ
Ｄレベルに変化すると、駆動回路Ｇ11によりＭＯＳトラ
ンジスタＰ10及びＮ10のゲート電位がＶddレベルに変化
するので、ＰチャンネルＭＯＳトランジスタＰ10は非導
通状態に、ＮチャンネルＭＯＳトランジスタＮ10は導通
状態になる。同時に、補助駆動回路Ｇ13によりＮチャン
ネルＭＯＳトランジスタＮ11のゲート電位がＶddレベル
に変化するので、ＮチャンネルＭＯＳトランジスタＮ11
は導通状態になる。従って、ＮチャンネルＭＯＳトラン
ジスタＮ10，Ｎ11により出力端子Ｏ11に接続された負荷
は急速に放電されて、この出力信号は高速に立ち下が
る。On the other hand, the input signal I11 changes from Vdd level to GN.
When it changes to the D level, the drive circuit G11 changes the gate potentials of the MOS transistors P10 and N10 to the Vdd level, so that the P channel MOS transistor P10 becomes non-conductive and the N channel MOS transistor N10 becomes conductive. At the same time, the gate voltage of the N-channel MOS transistor N11 is changed to the Vdd level by the auxiliary drive circuit G13, so that the N-channel MOS transistor N11.
Becomes conductive. Therefore, the load connected to the output terminal O11 is rapidly discharged by the N-channel MOS transistors N10 and N11, and the output signal falls at a high speed.
【００１４】上記により、本第１の実施例に係る半導体
集積回路の出力バッファは、高速動作ができ、更に、高
速動作時の定常状態において共有する電源で発生したノ
イズの影響を受け難くい出力バッファとなる。As described above, the output buffer of the semiconductor integrated circuit according to the first embodiment can operate at high speed, and further, the output which is hardly influenced by the noise generated by the shared power source in the steady state during the high speed operation. It becomes a buffer.
【００１５】次に、制御信号Ｍ10及びＭ11を共にロウレ
ベルとして、補助駆動回路Ｇ12及びＧ13が遅延回路とし
て動作することのみを許可する。そして、入力信号Ｉ11
がＧＮＤレベルからＶddレベルに変化すると、駆動回路
Ｇ11によりＭＯＳトランジスタＰ10及びＮ10のゲート電
位がＧＮＤレベルに変化するので、ＰチャンネルＭＯＳ
トランジスタＰ10は導通状態に、ＮチャンネルＭＯＳト
ランジスタＮ10は非導通状態になる。このとき、補助駆
動回路Ｇ12によりＰチャンネルＭＯＳトランジスタＰ11
のゲート電位がＰチャンネルＭＯＳトランジスタＰ10の
ゲート電位の変化時よりも遅れてＧＮＤレベルに変化す
るので、ＰチャンネルＭＯＳトランジスタＰ10とＰ11と
の導通期間にずれが生じて、出力端子Ｏ11に接続された
負荷は急速には充電されず、この出力信号はゆっくりと
立ち上がる。Next, the control signals M10 and M11 are both set to the low level, and only the auxiliary drive circuits G12 and G13 are allowed to operate as delay circuits. Then, the input signal I11
Is changed from the GND level to the Vdd level, the gate potentials of the MOS transistors P10 and N10 are changed to the GND level by the drive circuit G11.
Transistor P10 is rendered conductive and N-channel MOS transistor N10 is rendered non-conductive. At this time, the auxiliary drive circuit G12 causes the P-channel MOS transistor P11.
Changes to the GND level later than when the gate potential of the P-channel MOS transistor P10 changes, so that there is a deviation in the conduction period between the P-channel MOS transistors P10 and P11 and it is connected to the output terminal O11. The load is not charged quickly and this output signal rises slowly.
【００１６】一方、入力信号Ｉ11がＶddレベルからＧＮ
Ｄレベルに変化すると、駆動回路Ｇ11によりＭＯＳトラ
ンジスタＰ10及びＮ10のゲート電位がＶddレベルに変化
するので、ＰチャンネルＭＯＳトランジスタＰ10は非導
通状態に、ＮチャンネルＭＯＳトランジスタＮ10は導通
状態になる。このとき、補助駆動回路Ｇ13によりＮチャ
ンネルＭＯＳトランジスタＮ11のゲート電位がＮチャン
ネルＭＯＳトランジスタＮ10のゲート電位の変化時より
も遅れてＶddレベルに変化するので、ＮチャンネルＭＯ
ＳトランジスタＮ10とＮ11との導通期間にずれが生じ
て、出力端子Ｏ11に接続された負荷は急速には放電され
ず、この出力信号はゆっくりと立ち下がる。On the other hand, the input signal I11 changes from Vdd level to GN.
When it changes to the D level, the drive circuit G11 changes the gate potentials of the MOS transistors P10 and N10 to the Vdd level, so that the P channel MOS transistor P10 becomes non-conductive and the N channel MOS transistor N10 becomes conductive. At this time, the gate voltage of the N-channel MOS transistor N11 is changed to the Vdd level by the auxiliary drive circuit G13 later than when the gate potential of the N-channel MOS transistor N10 is changed.
The conduction period between the S transistors N10 and N11 is deviated, the load connected to the output terminal O11 is not discharged rapidly, and this output signal falls slowly.
【００１７】上記により、本第１の実施例に係る半導体
集積回路の出力バッファは、大電流駆動時における出力
変化による電源へのノイズの発生を低減することができ
る。図３は、本発明の第２の実施例に係る半導体集積回
路の出力バッファを示す回路図である。図４は、図３に
示す本発明の第２の実施例に係る半導体集積回路の動作
を示すタイミング図である。本第２の実施例は、基本的
な構成において図１に示す第１の実施例と同様である。
本第２の実施例において第１の実施例と異なる主な構成
は、ＮＡＮＤゲート37で構成されＰチャンネルＭＯＳト
ランジスタＰ30を駆動する駆動回路Ｇ31と、ＮＯＲゲー
ト38とインバータ30で構成されＮチャンネルＭＯＳトラ
ンジスタＮ30を駆動する駆動回路Ｇ32とが構成されてい
る部分である。そして、駆動回路Ｇ31及びＧ32には、制
御信号Ｅ21が入力される。As described above, the output buffer of the semiconductor integrated circuit according to the first embodiment can reduce the generation of noise in the power supply due to the output change at the time of driving a large current. FIG. 3 is a circuit diagram showing an output buffer of a semiconductor integrated circuit according to the second embodiment of the present invention. FIG. 4 is a timing chart showing the operation of the semiconductor integrated circuit according to the second embodiment of the present invention shown in FIG. The second embodiment has the same basic configuration as the first embodiment shown in FIG.
The main structure of the second embodiment different from that of the first embodiment is a drive circuit G31 composed of a NAND gate 37 for driving a P-channel MOS transistor P30, an N-channel MOS composed of a NOR gate 38 and an inverter 30. This is a portion where a drive circuit G32 for driving the transistor N30 is configured. The control signal E21 is input to the drive circuits G31 and G32.
【００１８】また、本第２の実施例では、Ｐチャンネル
ＭＯＳトランジスタＰ31を駆動する補助駆動回路Ｇ33
は、３入力ＮＡＮＤゲート35，２個のインバータの直列
接続回路であるインバータ31及びＥＸＯＲゲート32によ
り構成され、ＮＡＮＤゲート35には制御信号Ｅ21が入力
される。ＮチャンネルＭＯＳトランジスタＮ31を駆動す
る駆動回路Ｇ34は、３入力ＮＯＲゲート36，２個のイン
バータの直列接続回路であるインバータ32及びＥＸＯＲ
ゲート34により構成され、ＮＯＲゲート36にはインバー
タ30を介して制御信号Ｅ21の反転信号が入力される。In the second embodiment, the auxiliary drive circuit G33 for driving the P-channel MOS transistor P31 is used.
Is composed of a three-input NAND gate 35, an inverter 31 which is a series connection circuit of two inverters, and an EXOR gate 32. The control signal E21 is input to the NAND gate 35. The drive circuit G34 for driving the N-channel MOS transistor N31 is a 3-input NOR gate 36, an inverter 32 which is a series connection circuit of two inverters, and an EXOR.
The NOR gate 36 is formed of a gate 34, and an inverted signal of the control signal E21 is input to the NOR gate 36 via the inverter 30.
【００１９】本第２の実施例によれば、制御信号Ｅ21が
Ｖddレベルの場合は、前述した第１の実施例と同様の動
作をし、制御信号Ｅ21がＧＮＤレベルの場合は、Ｐチャ
ンネルＭＯＳトランジスタＰ30，Ｐ31及びＮチャンネル
ＭＯＳトランジスタＮ30，Ｎ31が全て非導通状態とな
る。従って、本第２の実施例に係る半導体集積回路の出
力バッファは、第１の実施例に係る半導体集積回路の出
力バッファと同様に高速動作ができ、更に、高速動作時
の定常状態において共有する電源で発生したノイズの影
響を受けにくく、大電流駆動時における出力変化による
電源へのノイズの発生を低減することができると共に、
制御信号Ｅ21のみにより出力端子Ｏ31をハイ・インピー
ダンス状態にすることができる。これにより、本第２の
実施例に係る半導体集積回路の出力バッファは、データ
バス等における双方向入力回路に用いることができる。According to the second embodiment, when the control signal E21 is at the Vdd level, the same operation as in the first embodiment described above is performed, and when the control signal E21 is at the GND level, the P-channel MOS is used. The transistors P30 and P31 and the N-channel MOS transistors N30 and N31 are all turned off. Therefore, the output buffer of the semiconductor integrated circuit according to the second embodiment can operate at high speed similarly to the output buffer of the semiconductor integrated circuit according to the first embodiment, and is further shared in a steady state during high speed operation. It is less susceptible to the noise generated by the power supply, and it is possible to reduce the generation of noise in the power supply due to output changes during high current drive.
The output terminal O31 can be brought to a high impedance state only by the control signal E21. As a result, the output buffer of the semiconductor integrated circuit according to the second embodiment can be used for the bidirectional input circuit in the data bus or the like.
【００２０】[0020]
【発明の効果】以上説明したように本発明に係る半導体
集積回路の出力バッファによれば、半導体集積回路の内
部又は外部より制御信号を入力することによって、高速
動作時の定常状態において共有する電源で発生したノイ
ズの影響を受け難くすることができ、また、大電流駆動
時における出力変化による電源へのノイズの発生を低減
することができる。As described above, according to the output buffer of the semiconductor integrated circuit of the present invention, the control signal is input from the inside or the outside of the semiconductor integrated circuit, so that the power supply is shared in the steady state during the high speed operation. It is possible to make it less likely to be affected by the noise generated in 1. and reduce the generation of noise in the power supply due to the output change at the time of driving a large current.
【図１】本発明の第１の実施例に係る半導体集積回路の
出力バッファを示す回路図である。FIG. 1 is a circuit diagram showing an output buffer of a semiconductor integrated circuit according to a first embodiment of the present invention.
【図２】図１に示す本発明の第１の実施例に係る半導体
集積回路の動作を示すタイミング図である。FIG. 2 is a timing diagram showing an operation of the semiconductor integrated circuit according to the first exemplary embodiment of the present invention shown in FIG.
【図３】本発明の第２の実施例に係る半導体集積回路の
出力バッファを示す回路図である。FIG. 3 is a circuit diagram showing an output buffer of a semiconductor integrated circuit according to a second embodiment of the present invention.
【図４】図３に示す本発明の第２の実施例に係る半導体
集積回路の動作を示すタイミング図である。FIG. 4 is a timing diagram showing an operation of the semiconductor integrated circuit according to the second exemplary embodiment of the present invention shown in FIG.
【図５】従来の半導体集積回路の出力バッファの一例を
示す回路図である。FIG. 5 is a circuit diagram showing an example of an output buffer of a conventional semiconductor integrated circuit.
【図６】従来の半導体集積回路の出力バッファであるも
う一つの例を示す回路図である。FIG. 6 is a circuit diagram showing another example of an output buffer of a conventional semiconductor integrated circuit.
Ｐ10，Ｐ11，Ｐ30，Ｐ31，Ｐ50，Ｐ60；ＰチャンネルＭ
ＯＳトランジスタ Ｎ10，Ｎ11，Ｎ30，Ｎ31，Ｎ50，Ｎ60；ＮチャンネルＭ
ＯＳトランジスタ Ｇ11，Ｇ31，Ｇ32，Ｇ51，Ｇ61；駆動回路 Ｇ12，Ｇ13，Ｇ33，Ｇ34；補助駆動回路 Ｉ11，Ｉ31，Ｉ51，Ｉ61；入力信号 Ｏ11，Ｏ31，Ｏ51，Ｏ61；出力端子 Ｅ31，Ｅ61，Ｍ10，Ｍ11，Ｍ30，Ｍ31；制御信号P10, P11, P30, P31, P50, P60; P channel M
OS transistors N10, N11, N30, N31, N50, N60; N channel M
OS transistors G11, G31, G32, G51, G61; drive circuits G12, G13, G33, G34; auxiliary drive circuits I11, I31, I51, I61; input signals O11, O31, O51, O61; output terminals E31, E61, M10. , M11, M30, M31; control signals
Claims (1)
る第１のＰチャンネルＭＯＳトランジスタと、第２の電
源と前記出力端子との間に設けられる第１のＮチャンネ
ルＭＯＳトランジスタとを有して前記出力端子に接続さ
れる負荷を入力信号に応じて駆動する半導体集積回路の
出力バッファにおいて、前記第１のＰチャンネルＭＯＳ
トランジスタに対して並列に接続された第２のＰチャン
ネルＭＯＳトランジスタと、前記第１のＮチャンネルＭ
ＯＳトランジスタに対して並列に接続された第２のＮチ
ャンネルＭＯＳトランジスタと、前記第２のＰチャンネ
ルＭＯＳトランジスタのゲートに接続され入力した制御
信号により前記入力信号の変化時にロウ・パルスを発生
する回路と遅延回路とに切り換わる第１の補助駆動回路
と、前記第２のＮチャンネルＭＯＳトランジスタのゲー
トに接続され入力した制御信号により前記入力信号の変
化時にハイ・パルスを発生する回路と遅延回路とに切り
換わる第２の補助駆動回路とを有することを特徴とする
半導体集積回路の出力バッファ。1. A first P-channel MOS transistor provided between a first power supply and an output terminal, and a first N-channel MOS transistor provided between a second power supply and the output terminal. In the output buffer of a semiconductor integrated circuit, which has a load connected to the output terminal according to an input signal, the first P-channel MOS is provided.
A second P-channel MOS transistor connected in parallel to the transistor and the first N-channel M
A second N-channel MOS transistor connected in parallel to the OS transistor, and a circuit connected to the gate of the second P-channel MOS transistor to generate a low pulse when the input signal changes due to the input control signal. And a delay circuit, and a circuit and a delay circuit connected to the gate of the second N-channel MOS transistor to generate a high pulse when the input signal changes according to the input control signal. And a second auxiliary driving circuit for switching to the output buffer of the semiconductor integrated circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04004226A JP3077840B2 (en) | 1992-01-13 | 1992-01-13 | Output buffer of semiconductor integrated circuit |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP04004226A JP3077840B2 (en) | 1992-01-13 | 1992-01-13 | Output buffer of semiconductor integrated circuit |
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| Publication Number | Publication Date |
|---|---|
| JPH05191259A true JPH05191259A (en) | 1993-07-30 |
| JP3077840B2 JP3077840B2 (en) | 2000-08-21 |
Family
ID=11578669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04004226A Expired - Lifetime JP3077840B2 (en) | 1992-01-13 | 1992-01-13 | Output buffer of semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3077840B2 (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5760620A (en) * | 1996-04-22 | 1998-06-02 | Quantum Effect Design, Inc. | CMOS limited-voltage-swing clock driver for reduced power driving high-frequency clocks |
| US6222403B1 (en) | 1998-06-02 | 2001-04-24 | Nec Corporation | Slew rate output circuit with an improved driving capability of driving an output MOS field effect transistor |
| US6225844B1 (en) | 1998-04-20 | 2001-05-01 | Nec Corporation | Output buffer circuit that can be stably operated at low slew rate |
| JP2007104664A (en) * | 2005-09-30 | 2007-04-19 | Samsung Electronics Co Ltd | Output driver |
| JP2008263456A (en) * | 2007-04-12 | 2008-10-30 | Kawasaki Microelectronics Kk | Output buffer circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0362723A (en) * | 1989-07-31 | 1991-03-18 | Nec Corp | Output buffer circuit |
-
1992
- 1992-01-13 JP JP04004226A patent/JP3077840B2/en not_active Expired - Lifetime
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| JP2008263456A (en) * | 2007-04-12 | 2008-10-30 | Kawasaki Microelectronics Kk | Output buffer circuit |
Also Published As
| Publication number | Publication date |
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| JP3077840B2 (en) | 2000-08-21 |
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