JP2009278476A

JP2009278476A - Semiconductor integrated circuit

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Publication number: JP2009278476A
Application number: JP2008129014A
Authority: JP
Inventors: Toshiyasu Muraki; 勤恭村木
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2008-05-16
Filing date: 2008-05-16
Publication date: 2009-11-26

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit including a noise elimination circuit which has a high ability to eliminate a noise even if a plurality of noise pulses are continuously applied. <P>SOLUTION: The semiconductor integrated circuit includes a plurality of delay circuits for delaying an input signal that are connected in series, a first logic circuit for generating a set signal by obtaining a logical AND of at least three signals which have been given a time difference by the plurality of delay circuits, a second logic circuit for generating a reset signal by obtaining a logical OR of at least three signals which have been given a time difference by the plurality of delay circuits, and a RS latch circuit for generating an output signal in which a pulse-shaped noise is eliminated from a positive logic input signal by being set by the set signal generated by the first logic circuit and being reset by the reset signal generated by the second logic circuit. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、例えば、マイクロコンピュータから供給されるデータ、クロック信号、制御信号等の入力信号に基づいて動作し、入力信号に混入したノイズを除去するノイズ除去回路を含む半導体集積回路に関する。 The present invention relates to a semiconductor integrated circuit including a noise removal circuit that operates based on input signals such as data, a clock signal, and a control signal supplied from a microcomputer and removes noise mixed in the input signal.

一般に、電子機器においては、電源ラインや信号ラインにノイズが発生し、ノイズの影響によって、電子機器に搭載されている半導体集積回路が誤動作するという問題がある。例えば、半導体集積回路のリセット端子にノイズが印加されて半導体集積回路が誤動作すると、内部回路が初期化されてしまうので、電子機器に大きな支障が生じてしまう。 Generally, in an electronic device, there is a problem that noise occurs in a power supply line or a signal line, and a semiconductor integrated circuit mounted in the electronic device malfunctions due to the influence of the noise. For example, if noise is applied to the reset terminal of the semiconductor integrated circuit and the semiconductor integrated circuit malfunctions, the internal circuit is initialized, which causes a serious problem for the electronic device.

半導体集積回路の入力端子にノイズが印加され、入力回路において入力信号の論理レベルが反転しても、内部回路がクロック信号に同期して動作する場合には、内部回路の論理動作によってノイズの影響を排除することが可能であるが、リセット信号や割り込み信号等に対しては、内部回路がクロック信号と非同期に動作するので、そのような信号の論理レベルがノイズによって反転すると、ノイズの影響が内部回路に伝播して半導体集積回路が誤動作してしまう。また、外部からクロック信号を入力するための入力端子にノイズが印加された場合にも、同様に半導体集積回路が誤動作してしまう。 Even if noise is applied to the input terminal of a semiconductor integrated circuit and the logic level of the input signal is inverted in the input circuit, the internal circuit operates in synchronization with the clock signal. However, because the internal circuit operates asynchronously with the clock signal for reset signals, interrupt signals, etc., if the logic level of such signals is inverted by noise, the effects of noise The semiconductor integrated circuit malfunctions by propagating to the internal circuit. Similarly, when a noise is applied to an input terminal for inputting a clock signal from the outside, the semiconductor integrated circuit similarly malfunctions.

そのような問題に対処するために、様々な技術が開発されている。例えば、入力信号が正論理の場合には、外部から供給される入力信号と、これを遅延させて得られた遅延信号との論理積を求めたり、入力信号が負論理の場合には、入力信号と遅延信号との論理和を求めたりすることにより、短期間（数ナノ秒程度）のノイズパルスを除去することができる。 Various techniques have been developed to deal with such problems. For example, when the input signal is positive logic, the logical product of the input signal supplied from the outside and the delayed signal obtained by delaying the input signal is obtained, or when the input signal is negative logic, By obtaining a logical sum of the signal and the delayed signal, it is possible to remove a noise pulse of a short period (about several nanoseconds).

関連する技術として、下記の特許文献１には、ノイズのレベルが入力論理回路の閾値を越える場合でもノイズを除去することができ、ＬＳＩ化により使用部品点数の減少及びシステムボードの小型化を図り、コスト増加を抑制し得る非同期型ノイズフィルタ回路が開示されている。 As a related technique, Japanese Patent Application Laid-Open No. 2004-228561 can remove noise even when the noise level exceeds the threshold value of the input logic circuit, thereby reducing the number of components used and reducing the size of the system board by using LSI. An asynchronous noise filter circuit capable of suppressing an increase in cost is disclosed.

図８は、特許文献１に開示されている非同期型ノイズフィルタ回路の構成を示す回路図である。この非同期型ノイズフィルタ回路は、入力信号ＩＮ、及び、入力信号ＩＮが遅延素子１３によって遅延された遅延信号が入力されるＮＡＮＤ回路１２と、入力信号ＩＮ及び遅延信号が入力されるＯＲ回路１４と、ＮＡＮＤ回路１２の出力ノード及びＯＲ回路１４の出力ノードがそれぞれ対応してセット入力ノードＳ及びリセット入力ノードＲに接続されるＲＳラッチ回路１５と、インバータ回路１６と、出力バッファ回路１７とを具備する。 FIG. 8 is a circuit diagram showing a configuration of an asynchronous noise filter circuit disclosed in Patent Document 1. As shown in FIG. This asynchronous noise filter circuit includes an input signal IN, a NAND circuit 12 to which a delay signal obtained by delaying the input signal IN by the delay element 13 is input, and an OR circuit 14 to which the input signal IN and the delay signal are input. The output node of the NAND circuit 12 and the output node of the OR circuit 14 correspond to the set input node S and the reset input node R, the inverter circuit 16, and the output buffer circuit 17, respectively. To do.

図９は、図８に示す非同期型ノイズフィルタ回路の動作を示すタイミングチャートである。図９に示すような入力信号ＩＮがフィルタ入力ノード１１に入力された場合に、遅延素子１３の出力ノードには、図示のように、遅延信号が出力される。ＮＡＮＤ回路１２において、入力信号ＩＮと遅延信号とのＮＡＮＤ演算が行われて、そのＮＡＮＤ出力がローレベルになると、ＲＳラッチ回路１５がセットされる。また、ＯＲ回路１４において、入力信号ＩＮと遅延信号とのＯＲ演算が行われて、そのＯＲ出力がローレベルになると、ＲＳラッチ回路１５がリセットされる。これにより、ＲＳラッチ回路１５の出力ノードＱには、入力信号ＩＮより遅延量αだけ遅れた反転信号が出力され、この反転信号が、インバータ回路１６及び出力バッファ回路１７を経て、フィルタ出力ノード１８の出力信号ＯＵＴとなる。 FIG. 9 is a timing chart showing the operation of the asynchronous noise filter circuit shown in FIG. When an input signal IN as shown in FIG. 9 is input to the filter input node 11, a delay signal is output to the output node of the delay element 13 as illustrated. In the NAND circuit 12, when the NAND operation of the input signal IN and the delay signal is performed and the NAND output becomes a low level, the RS latch circuit 15 is set. Further, the OR circuit 14 performs an OR operation between the input signal IN and the delay signal, and when the OR output becomes a low level, the RS latch circuit 15 is reset. As a result, an inverted signal delayed by an amount of delay α from the input signal IN is output to the output node Q of the RS latch circuit 15, and this inverted signal passes through the inverter circuit 16 and the output buffer circuit 17, and is output to the filter output node 18. Output signal OUT.

そのような動作に際して、図９に示すように、入力信号ＩＮ中に、立上がり方向の複数のノイズパルス及び立下がり方向の複数のノイズパルス（各々のパルス幅はα以下）が混入したと仮定する。ＮＡＮＤ回路１２において、入力信号ＩＮと遅延信号とのＮＡＮＤ演算が行われると、ＮＡＮＤ出力には、立上がり方向のノイズパルスに対応するパルスは出現せず、立下がり方向のノイズパルスに対応するパルス及びその遅延パルスが出現する。しかし、それらのパルスは、遅延信号の立上がりによってＲＳラッチ回路１５がセットされた期間中に出現するので、誤動作を招くことはない。 In such an operation, as shown in FIG. 9, it is assumed that a plurality of noise pulses in the rising direction and a plurality of noise pulses in the falling direction (each pulse width is α or less) are mixed in the input signal IN. . In the NAND circuit 12, when the NAND operation of the input signal IN and the delay signal is performed, a pulse corresponding to the noise pulse in the rising direction does not appear in the NAND output, and a pulse corresponding to the noise pulse in the falling direction and The delayed pulse appears. However, these pulses appear during the period in which the RS latch circuit 15 is set due to the rise of the delay signal, so that no malfunction occurs.

また、ＯＲ回路１４において、入力信号ＩＮと遅延信号とのＯＲ演算が行われると、ＯＲ出力には、立下がり方向のノイズパルスに対応するパルスは出現せず、立上がり方向のノイズパルスに対応するパルス及びその遅延パルスが出現する。しかし、それらのパルスは、ＲＳラッチ回路１５がリセットされた期間中に出現するので、誤動作を招くことはない。 Further, when the OR operation of the input signal IN and the delay signal is performed in the OR circuit 14, a pulse corresponding to the noise pulse in the falling direction does not appear in the OR output, and it corresponds to the noise pulse in the rising direction. A pulse and its delayed pulse appear. However, since these pulses appear during the period when the RS latch circuit 15 is reset, no malfunction occurs.

一方、遅延素子１３における遅延量と連続するノイズパルスの間隔との関係によっては、ノイズを除去できないこともある。図１０は、図８に示す非同期型ノイズフィルタ回路の別の動作を示すタイミングチャートである。図１０においては、遅延素子１３における遅延量α'が、連続するノイズパルスの間隔に近い場合が示されている。そのような場合には、ＮＡＮＤ回路１２の出力に、立上がり方向のノイズパルスに対応するパルスが出現し、それによりＲＳラッチ回路１５がセットされて、出力信号ＯＵＴに残留ノイズが生じてしまう。また、ＯＲ回路１４の出力に、立下がり方向のノイズパルスに対応するパルスが出現し、それによりＲＳラッチ回路１５がリセットされて、出力信号ＯＵＴに残留ノイズが生じてしまう。
特開２００３−１６３５８３号公報（第１−３頁、図１） On the other hand, noise may not be removed depending on the relationship between the delay amount in the delay element 13 and the interval between successive noise pulses. FIG. 10 is a timing chart showing another operation of the asynchronous noise filter circuit shown in FIG. FIG. 10 shows a case where the delay amount α ′ in the delay element 13 is close to the interval between successive noise pulses. In such a case, a pulse corresponding to the noise pulse in the rising direction appears at the output of the NAND circuit 12, thereby setting the RS latch circuit 15 and causing residual noise in the output signal OUT. In addition, a pulse corresponding to the noise pulse in the falling direction appears at the output of the OR circuit 14, thereby resetting the RS latch circuit 15 and causing residual noise in the output signal OUT.
JP 2003-163583 A (page 1-3, FIG. 1)

そこで、上記の点に鑑み、本発明は、複数のノイズパルスが連続して印加される場合においてもノイズを除去する能力を高めたノイズ除去回路を含む半導体集積回路を提供することを目的とする。 Therefore, in view of the above-described points, an object of the present invention is to provide a semiconductor integrated circuit including a noise removal circuit having an improved ability to remove noise even when a plurality of noise pulses are continuously applied. .

上記課題を解決するため、本発明の第１の観点に係る半導体集積回路は、入力信号を遅延する直列接続された複数の遅延回路と、複数の遅延回路によって互いに時間差が与えられた少なくとも３つの信号の論理積を求めることによってセット信号を生成する第１の論理回路と、複数の遅延回路によって互いに時間差が与えられた少なくとも３つの信号の論理和を求めることによってリセット信号を生成する第２の論理回路と、第１の論理回路によって生成されるセット信号によってセットされ、第２の論理回路によって生成されるリセット信号によってリセットされることにより、正論理の入力信号からパルス状のノイズが除去された出力信号を生成するＲＳラッチ回路とを具備する。 In order to solve the above-described problem, a semiconductor integrated circuit according to the first aspect of the present invention includes a plurality of delay circuits connected in series for delaying an input signal, and at least three time delays given to each other by the plurality of delay circuits. A first logic circuit that generates a set signal by determining a logical product of the signals, and a second logic circuit that generates a reset signal by determining a logical sum of at least three signals that are given time differences by a plurality of delay circuits. It is set by the logic circuit and the set signal generated by the first logic circuit, and is reset by the reset signal generated by the second logic circuit, thereby removing pulse noise from the positive logic input signal. And an RS latch circuit for generating an output signal.

ここで、第１の論理回路がＮＡＮＤ回路であり、第２の論理回路がＯＲ回路であり、ＲＳラッチ回路が、２つのＮＡＮＤ回路によって構成され、第１の論理回路によってセット信号がローレベルにされたときにセットされて出力信号をローレベルに活性化し、第２の論理回路によってリセット信号がローレベルにされたときにリセットされて出力信号をハイレベルに非活性化するようにしても良い。 Here, the first logic circuit is a NAND circuit, the second logic circuit is an OR circuit, the RS latch circuit is configured by two NAND circuits, and the set signal is set to a low level by the first logic circuit. When the reset signal is set to low level by the second logic circuit, the output signal is reset to inactivate the output signal to high level. .

あるいは、第１の論理回路がＡＮＤ回路であり、第２の論理回路がＮＯＲ回路であり、ＲＳラッチ回路が、２つのＮＯＲ回路によって構成され、第１の論理回路によってセット信号がハイレベルにされたときにセットされて出力信号をハイレベルに活性化し、第２の論理回路によってリセット信号がハイレベルにされたときにリセットされて出力信号をローレベルに非活性化するようにしても良い。 Alternatively, the first logic circuit is an AND circuit, the second logic circuit is a NOR circuit, the RS latch circuit is configured by two NOR circuits, and the set signal is set to a high level by the first logic circuit. May be set to activate the output signal at a high level, and reset when the reset signal is set to a high level by the second logic circuit to deactivate the output signal to a low level.

また、本発明の第２の観点に係る半導体集積回路は、入力信号を遅延する直列接続された複数の遅延回路と、複数の遅延回路によって互いに時間差が与えられた少なくとも３つの信号の論理和を求めることによってセット信号を生成する第１の論理回路と、複数の遅延回路によって互いに時間差が与えられた少なくとも３つの信号の論理積を求めることによってリセット信号を生成する第２の論理回路と、第１の論理回路によって生成されるセット信号によってセットされ、第２の論理回路によって生成されるリセット信号によってリセットされることにより、負論理の入力信号からパルス状のノイズが除去された出力信号を生成するＲＳラッチ回路とを具備する。 According to a second aspect of the present invention, there is provided a semiconductor integrated circuit that performs a logical OR of a plurality of serially connected delay circuits that delay an input signal and at least three signals that are given a time difference by the plurality of delay circuits. A first logic circuit that generates a set signal by determining, a second logic circuit that generates a reset signal by determining a logical product of at least three signals that are given time differences by a plurality of delay circuits; Set by the set signal generated by the first logic circuit and reset by the reset signal generated by the second logic circuit to generate an output signal in which pulse-like noise is removed from the negative logic input signal RS latch circuit.

ここで、第１の論理回路がＯＲ回路であり、第２の論理回路がＮＡＮＤ回路であり、ＲＳラッチ回路が、２つのＮＡＮＤ回路によって構成され、第１の論理回路によってセット信号がローレベルにされたときにセットされて出力信号をローレベルに活性化し、第２の論理回路によってリセット信号がローレベルにされたときにリセットされて出力信号をハイレベルに非活性化するようにしても良い。 Here, the first logic circuit is an OR circuit, the second logic circuit is a NAND circuit, the RS latch circuit is configured by two NAND circuits, and the first logic circuit sets the set signal to a low level. When the reset signal is set to low level by the second logic circuit, the output signal is reset to inactivate the output signal to high level. .

あるいは、第１の論理回路がＮＯＲ回路であり、第２の論理回路がＡＮＤ回路であり、ＲＳラッチ回路が、２つのＮＯＲ回路によって構成され、第１の論理回路によってセット信号がハイレベルにされたときにセットされて出力信号をハイレベルに活性化し、第２の論理回路によってリセット信号がハイレベルにされたときにリセットされて出力信号をローレベルに非活性化するようにしても良い。 Alternatively, the first logic circuit is a NOR circuit, the second logic circuit is an AND circuit, the RS latch circuit is configured by two NOR circuits, and the set signal is set to a high level by the first logic circuit. May be set to activate the output signal at a high level, and reset when the reset signal is set to a high level by the second logic circuit to deactivate the output signal to a low level.

本発明によれば、複数の遅延回路によって互いに時間差が与えられた少なくとも３つの信号の論理積又は論理和を求めることによってＲＳラッチ回路のセット信号又はリセット信号を生成することにより、複数のノイズパルスが連続して印加される場合においてもノイズを除去する能力を高めることができる。 According to the present invention, a plurality of noise pulses are generated by generating a set signal or a reset signal of an RS latch circuit by obtaining a logical product or a logical sum of at least three signals that are given time differences by a plurality of delay circuits. Even when the voltage is continuously applied, the ability to remove noise can be enhanced.

以下に、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１〜３の実施形態に係る半導体集積回路の概略構成を示すブロック図である。図１に示すように、半導体集積回路１００は、複数の入出力端子と、複数の入出力回路が形成された入出力セル領域１と、ノイズ除去回路２と、内部回路３とを有している。内部回路３は、例えば、液晶パネルを駆動するためのドライバ回路を含んでいる。 The best mode for carrying out the present invention will be described below in detail with reference to the drawings. The same constituent elements are denoted by the same reference numerals, and the description thereof is omitted.
FIG. 1 is a block diagram showing a schematic configuration of a semiconductor integrated circuit according to first to third embodiments of the present invention. As shown in FIG. 1, the semiconductor integrated circuit 100 includes a plurality of input / output terminals, an input / output cell region 1 in which a plurality of input / output circuits are formed, a noise elimination circuit 2, and an internal circuit 3. Yes. The internal circuit 3 includes, for example, a driver circuit for driving the liquid crystal panel.

実際のレイアウトにおいては、入出力セル領域１がチップの周辺部に形成され、複数の入出力端子がチップの４辺に沿って配置される。なお、複数の入出力回路及び入出力端子は、入力専用と出力専用とに分けて設けられても良いし、入出力兼用として設けられても良い。以下においては、入力専用の入力回路及び入力端子が設けられている場合について説明する。 In the actual layout, the input / output cell region 1 is formed in the peripheral portion of the chip, and a plurality of input / output terminals are arranged along the four sides of the chip. The plurality of input / output circuits and input / output terminals may be provided separately for input only and output only, or may be provided for both input and output. Hereinafter, a case where an input-only input circuit and an input terminal are provided will be described.

図２は、本発明の第１の実施形態に係る半導体集積回路に内蔵されているノイズ除去回路周辺の構成を示す回路図である。外部から入力端子（パッド）に入力される入力信号ＩＮは、入力バッファ回路１ａによってバッファされ、ノイズ除去回路２に供給される。本実施形態においては、入力信号が正論理（ハイアクティブ）であるものとする。 FIG. 2 is a circuit diagram showing a configuration around a noise removal circuit built in the semiconductor integrated circuit according to the first embodiment of the present invention. An input signal IN input from the outside to the input terminal (pad) is buffered by the input buffer circuit 1 a and supplied to the noise removal circuit 2. In this embodiment, it is assumed that the input signal is positive logic (high active).

ノイズ除去回路２は、入力信号を遅延して複数の遅延信号を生成する直列接続された複数の遅延回路２０と、入力信号及び複数の遅延信号に基づいてセット信号を生成する第１の論理回路２１と、入力信号及び複数の遅延信号に基づいてリセット信号を生成する第２の論理回路２２と、セット信号及びリセット信号に基づいて出力信号を生成するＲＳラッチ回路２３と、ＲＳラッチ回路２３の出力信号を反転するインバータ２４と、インバータ２４から出力される信号をバッファして内部回路３（図１）に供給する出力バッファ回路２５とを含んでいる。 The noise removal circuit 2 includes a plurality of delay circuits 20 connected in series for generating a plurality of delay signals by delaying an input signal, and a first logic circuit for generating a set signal based on the input signal and the plurality of delay signals. 21, a second logic circuit 22 that generates a reset signal based on an input signal and a plurality of delay signals, an RS latch circuit 23 that generates an output signal based on a set signal and a reset signal, and an RS latch circuit 23 An inverter 24 that inverts the output signal and an output buffer circuit 25 that buffers the signal output from the inverter 24 and supplies the signal to the internal circuit 3 (FIG. 1) are included.

図３は、図２に示す遅延回路の構成例を示す回路図である。図３に示すように、遅延回路２０は、ＰチャネルＭＯＳトランジスタＱＰ１〜ＱＰ３と、ＮチャネルＭＯＳトランジスタＱＮ１〜ＱＮ３とを含んでいる。この遅延回路２０は、第１の電源電位Ｖ_ＤＤ及び第２の電源電位Ｖ_ＳＳが供給されて動作する。トランジスタＱＰ１〜ＱＰ２及びＱＮ１〜ＱＮ２によって構成される回路は、入力信号を遅延させながら反転する。トランジスタＱＰ３及びＱＮ３は、通常のインバータを構成している。 FIG. 3 is a circuit diagram showing a configuration example of the delay circuit shown in FIG. As shown in FIG. 3, delay circuit 20 includes P channel MOS transistors QP1 to QP3 and N channel MOS transistors QN1 to QN3. The delay circuit 20 includes a first power supply potential _{V DD} and a second power supply voltage _{V SS} is operated is supplied. The circuit constituted by the transistors QP1 to QP2 and QN1 to QN2 inverts the input signal while delaying it. Transistors QP3 and QN3 constitute a normal inverter.

例えば、３つの遅延回路２０を直列に接続する場合に、トータルの遅延量αを９０ｎｓとするためには、各々の遅延回路における遅延時間を３０ｎｓとすれば良い。あるいは、複数の遅延回路２０が、互いに異なる遅延時間を有するようにしても良い。例えば、第１の遅延回路における遅延時間を２０ｎｓとし、第２の遅延回路における遅延時間を３０ｎｓとし、第３の遅延回路における遅延時間を４０ｎｓとすることができる。このように、複数の遅延回路２０が互いに異なる遅延時間を有する場合には、一定の周期で連続するパルスノイズを有効に除去することができる。 For example, when three delay circuits 20 are connected in series, in order to set the total delay amount α to 90 ns, the delay time in each delay circuit may be set to 30 ns. Alternatively, the plurality of delay circuits 20 may have different delay times. For example, the delay time in the first delay circuit can be 20 ns, the delay time in the second delay circuit can be 30 ns, and the delay time in the third delay circuit can be 40 ns. Thus, when the plurality of delay circuits 20 have different delay times, it is possible to effectively remove pulse noise that is continuous at a constant period.

再び図２を参照すると、本実施形態においては、第１の論理回路２１としてＮＡＮＤ回路が用いられており、ＮＡＮＤ回路２１は、複数の遅延回路２０によって互いに時間差が与えられた少なくとも３つの信号の論理積を求めることによって、負論理（ローアクティブ）のセット信号を生成する。また、第２の論理回路２２としてＯＲ回路が用いられており、ＯＲ回路２２は、複数の遅延回路２０によって互いに時間差が与えられた少なくとも３つの信号の論理和を求めることによって、負論理のリセット信号を生成する。 Referring again to FIG. 2, in the present embodiment, a NAND circuit is used as the first logic circuit 21, and the NAND circuit 21 includes at least three signals that are given time differences by a plurality of delay circuits 20. By obtaining a logical product, a negative logic (low active) set signal is generated. Further, an OR circuit is used as the second logic circuit 22, and the OR circuit 22 obtains a logical sum of at least three signals that are given time differences by the plurality of delay circuits 20, thereby resetting the negative logic. Generate a signal.

ＲＳラッチ回路２３は、２つのＮＡＮＤ回路２３ａ及び２３ｂによって構成される。ＮＡＮＤ回路２３ａの出力端子は、ＮＡＮＤ回路２３ｂの一方の入力端子に接続され、ＮＡＮＤ回路２３ｂの出力端子は、ＮＡＮＤ回路２３ａの一方の入力端子に接続される。ＮＡＮＤ回路２３ａの他方の入力端子（セット端子Ｓ）には、ＮＡＮＤ回路２１の出力端子が接続され、ＮＡＮＤ回路２３ｂの他方の入力端子（リセット端子Ｒ）には、ＯＲ回路２２の出力端子が接続される。 The RS latch circuit 23 includes two NAND circuits 23a and 23b. The output terminal of the NAND circuit 23a is connected to one input terminal of the NAND circuit 23b, and the output terminal of the NAND circuit 23b is connected to one input terminal of the NAND circuit 23a. The output terminal of the NAND circuit 21 is connected to the other input terminal (set terminal S) of the NAND circuit 23a, and the output terminal of the OR circuit 22 is connected to the other input terminal (reset terminal R) of the NAND circuit 23b. Is done.

ＲＳラッチ回路２３は、ＮＡＮＤ回路２１によってセット信号がローレベルにされたときにセットされて、出力ノードＱにおける出力信号をローレベルに活性化し、ＯＲ回路２２によってリセット信号がローレベルにされたときにリセットされて、出力ノードＱにおける出力信号をハイレベルに非活性化する。 The RS latch circuit 23 is set when the set signal is set to the low level by the NAND circuit 21, activates the output signal at the output node Q to the low level, and the reset signal is set to the low level by the OR circuit 22 To inactivate the output signal at the output node Q to high level.

図４は、図２に示すノイズ除去回路の動作を示すタイミングチャートである。図４においては、図１０に示す従来の非同期型ノイズフィルタ回路の動作と比較するために、複数の遅延素子２０における遅延量α'が、連続するノイズパルスの間隔に近い場合が示されている。ここでは、３つの遅延回路２０を直列に接続する場合について説明する。 FIG. 4 is a timing chart showing the operation of the noise removal circuit shown in FIG. FIG. 4 shows a case where the delay amount α ′ in the plurality of delay elements 20 is close to the interval between successive noise pulses, for comparison with the operation of the conventional asynchronous noise filter circuit shown in FIG. . Here, a case where three delay circuits 20 are connected in series will be described.

図４に示すような入力信号ＩＮがノイズ除去回路２に入力された場合に、３つの遅延回路２０の出力ノードには、遅延信号Ａ〜Ｃがそれぞれ出力される。ＮＡＮＤ回路２１において、入力信号ＩＮと遅延信号Ａ〜ＣとのＮＡＮＤ演算が行われて、そのＮＡＮＤ出力がローレベルになると、ＲＳラッチ回路２３がセットされる。また、ＯＲ回路２２において、入力信号ＩＮと遅延信号とのＯＲ演算が行われて、そのＯＲ出力がローレベルになると、ＲＳラッチ回路２３がリセットされる。これにより、ＲＳラッチ回路２３の出力ノードＱには、入力信号ＩＮより遅延量α'だけ遅れた反転信号が出力され、この反転信号が、インバータ回路２４及び出力バッファ回路２５を経て、ノイズ除去回路２の出力信号ＯＵＴとなる。 When the input signal IN as shown in FIG. 4 is input to the noise removal circuit 2, the delay signals A to C are output to the output nodes of the three delay circuits 20, respectively. In the NAND circuit 21, when the NAND operation of the input signal IN and the delay signals A to C is performed and the NAND output becomes a low level, the RS latch circuit 23 is set. In the OR circuit 22, when the OR operation of the input signal IN and the delay signal is performed and the OR output becomes a low level, the RS latch circuit 23 is reset. As a result, an inverted signal that is delayed by the delay amount α ′ from the input signal IN is output to the output node Q of the RS latch circuit 23, and this inverted signal passes through the inverter circuit 24 and the output buffer circuit 25, and is thus a noise elimination circuit. 2 output signal OUT.

そのような動作に際して、図４に示すように、入力信号ＩＮがローレベルである期間中に立上がり方向の複数のノイズパルスが混入し、入力信号ＩＮがハイレベルである期間中に立下がり方向の複数のノイズパルスが混入したと仮定する（各々のパルス幅はα'以下）。ＮＡＮＤ回路２１において、入力信号ＩＮと遅延信号Ａ〜ＣとのＮＡＮＤ演算が行われると、ＮＡＮＤ出力には、立上がり方向のノイズパルスに対応するパルスは出現せず、立下がり方向のノイズパルスに対応するパルス及びその遅延パルスが出現する。比較として、図１０に示す従来の非同期型ノイズフィルタ回路の場合を破線で示す。しかし、それらのパルスは、ＲＳラッチ回路２３がセットされた期間中に出現するので、誤動作を招くことはない。 In such an operation, as shown in FIG. 4, a plurality of noise pulses in the rising direction are mixed during a period in which the input signal IN is at a low level, and in a falling direction in a period in which the input signal IN is at a high level. It is assumed that a plurality of noise pulses are mixed (each pulse width is α ′ or less). When the NAND operation of the input signal IN and the delay signals A to C is performed in the NAND circuit 21, no pulse corresponding to the rising noise pulse appears in the NAND output, and the falling edge corresponds to the falling noise pulse. And a delayed pulse appear. As a comparison, the conventional asynchronous noise filter circuit shown in FIG. However, since these pulses appear during the period when the RS latch circuit 23 is set, no malfunction occurs.

また、ＯＲ回路２２において、入力信号ＩＮと遅延信号Ａ〜ＣとのＯＲ演算が行われると、ＯＲ出力には、立下がり方向のノイズパルスに対応するパルスは出現せず、立上がり方向のノイズパルスに対応するパルス及びその遅延パルスが出現する。比較として、図１０に示す従来の非同期型ノイズフィルタ回路の場合を破線で示す。しかし、それらのパルスは、ＲＳラッチ回路２３がリセットされた期間中に出現するので、誤動作を招くことはない。このようにして、ＲＳラッチ回路２３は、入力信号からパルス状のノイズが除去された出力信号を生成し、ＲＳラッチ回路２３の出力信号が反転されて、ノイズ除去回路２の出力信号ＯＵＴとして内部回路３（図１）に供給される。 When the OR circuit 22 performs an OR operation on the input signal IN and the delay signals A to C, a pulse corresponding to the noise pulse in the falling direction does not appear in the OR output, and the noise pulse in the rising direction. And a delayed pulse appear. As a comparison, the conventional asynchronous noise filter circuit shown in FIG. However, since these pulses appear during the period when the RS latch circuit 23 is reset, no malfunction occurs. In this way, the RS latch circuit 23 generates an output signal from which pulse-like noise has been removed from the input signal, the output signal of the RS latch circuit 23 is inverted, and is internally used as the output signal OUT of the noise removal circuit 2. This is supplied to the circuit 3 (FIG. 1).

次に、本発明の第２の実施形態について説明する。
図５は、本発明の第２の実施形態に係る半導体集積回路に内蔵されているノイズ除去回路周辺の構成を示す回路図である。外部から入力端子（パッド）に入力される入力信号ＩＮは、入力バッファ回路１ａによってバッファされ、ノイズ除去回路２に供給される。本実施形態においては、入力信号が正論理（ハイアクティブ）であるものとする。 Next, a second embodiment of the present invention will be described.
FIG. 5 is a circuit diagram showing a configuration around a noise removal circuit built in a semiconductor integrated circuit according to the second embodiment of the present invention. An input signal IN input from the outside to the input terminal (pad) is buffered by the input buffer circuit 1 a and supplied to the noise removal circuit 2. In this embodiment, it is assumed that the input signal is positive logic (high active).

ノイズ除去回路２は、入力信号を遅延して複数の遅延信号を生成する直列接続された複数の遅延回路２０と、入力信号及び複数の遅延信号に基づいてセット信号を生成する第１の論理回路３１と、入力信号及び複数の遅延信号に基づいてリセット信号を生成する第２の論理回路３２と、セット信号及びリセット信号に基づいて出力信号を生成するＲＳラッチ回路３３と、ＲＳラッチ回路３３の出力信号をバッファして内部回路３（図１）に供給する出力バッファ回路２５とを含んでいる。 The noise removal circuit 2 includes a plurality of delay circuits 20 connected in series for generating a plurality of delay signals by delaying an input signal, and a first logic circuit for generating a set signal based on the input signal and the plurality of delay signals. 31, a second logic circuit 32 that generates a reset signal based on the input signal and a plurality of delay signals, an RS latch circuit 33 that generates an output signal based on the set signal and the reset signal, and an RS latch circuit 33 And an output buffer circuit 25 that buffers the output signal and supplies the output signal to the internal circuit 3 (FIG. 1).

本実施形態においては、第１の論理回路３１としてＡＮＤ回路が用いられており、ＡＮＤ回路３１は、複数の遅延回路２０によって互いに時間差が与えられた少なくとも３つの信号の論理積を求めることによって、正論理のセット信号を生成する。また、第２の論理回路３２としてＮＯＲ回路が用いられており、ＮＯＲ回路３２は、複数の遅延回路２０によって互いに時間差が与えられた少なくとも３つの信号の論理和を求めることによって、正論理のリセット信号を生成する。 In the present embodiment, an AND circuit is used as the first logic circuit 31, and the AND circuit 31 obtains a logical product of at least three signals that are given time differences by the plurality of delay circuits 20. A positive logic set signal is generated. Further, a NOR circuit is used as the second logic circuit 32. The NOR circuit 32 obtains a logical sum of at least three signals that are given time differences by the plurality of delay circuits 20, thereby resetting the positive logic. Generate a signal.

ＲＳラッチ回路３３は、２つのＮＯＲ回路３３ａ及び３３ｂによって構成される。ＮＯＲ回路３３ａの出力端子は、ＮＯＲ回路３３ｂの一方の入力端子に接続され、ＮＯＲ回路３３ｂの出力端子は、ＮＯＲ回路３３ａの一方の入力端子に接続される。ＮＯＲ回路３３ａの他方の入力端子（セット端子Ｓ）には、ＯＲ回路３１の出力端子が接続され、ＮＯＲ回路３３ｂの他方の入力端子（リセット端子Ｒ）には、ＮＯＲ回路３２の出力端子が接続される。 The RS latch circuit 33 includes two NOR circuits 33a and 33b. The output terminal of the NOR circuit 33a is connected to one input terminal of the NOR circuit 33b, and the output terminal of the NOR circuit 33b is connected to one input terminal of the NOR circuit 33a. The output terminal of the OR circuit 31 is connected to the other input terminal (set terminal S) of the NOR circuit 33a, and the output terminal of the NOR circuit 32 is connected to the other input terminal (reset terminal R) of the NOR circuit 33b. Is done.

ＲＳラッチ回路３３は、ＡＮＤ回路３１によってセット信号がハイレベルにされたときにセットされて、出力ノードＱにおける出力信号をハイレベルに活性化し、ＮＯＲ回路３２によってリセット信号がハイレベルにされたときにリセットされて、出力ノードＱにおける出力信号をローレベルに非活性化する。 The RS latch circuit 33 is set when the AND circuit 31 sets the set signal to the high level, activates the output signal at the output node Q to the high level, and the NOR circuit 32 sets the reset signal to the high level. To inactivate the output signal at the output node Q to low level.

そのような動作に際して、入力信号ＩＮがローレベルである期間中に立上がり方向の複数のノイズパルスが混入し、入力信号ＩＮがハイレベルである期間中に立下がり方向の複数のノイズパルスが混入したと仮定する（各々のパルス幅はα'以下）。ＡＮＤ回路３１において、入力信号ＩＮと遅延信号Ａ〜ＣとのＡＮＤ演算が行われると、ＡＮＤ出力には、立上がり方向のノイズパルスに対応するパルスは出現せず、立下がり方向のノイズパルスに対応するパルス及びその遅延パルスが出現する。しかし、それらのパルスは、ＲＳラッチ回路３３がセットされた期間中に出現するので、誤動作を招くことはない。 In such an operation, a plurality of noise pulses in the rising direction are mixed during a period in which the input signal IN is at a low level, and a plurality of noise pulses in the falling direction are mixed in a period in which the input signal IN is at a high level. (Each pulse width is α ′ or less). When the AND circuit 31 performs an AND operation on the input signal IN and the delay signals A to C, a pulse corresponding to the rising noise pulse does not appear in the AND output, and corresponds to a falling noise pulse. And a delayed pulse appear. However, since these pulses appear during the period when the RS latch circuit 33 is set, no malfunction occurs.

また、ＮＯＲ回路３２において、入力信号ＩＮと遅延信号Ａ〜ＣとのＮＯＲ演算が行われると、ＮＯＲ出力には、立下がり方向のノイズパルスに対応するパルスは出現せず、立上がり方向のノイズパルスに対応するパルス及びその遅延パルスが出現する。しかし、それらのパルスは、ＲＳラッチ回路３３がリセットされた期間中に出現するので、誤動作を招くことはない。このようにして、ＲＳラッチ回路３３は、入力信号からパルス状のノイズが除去された出力信号を生成する。 Further, when the NOR operation of the input signal IN and the delay signals A to C is performed in the NOR circuit 32, no pulse corresponding to the noise pulse in the falling direction appears in the NOR output, and the noise pulse in the rising direction. And a delayed pulse appear. However, since these pulses appear during the period when the RS latch circuit 33 is reset, no malfunction occurs. In this way, the RS latch circuit 33 generates an output signal from which pulse noise has been removed from the input signal.

次に、本発明の第３の実施形態について説明する。
図６は、本発明の第３の実施形態に係る半導体集積回路に内蔵されているノイズ除去回路周辺の構成を示す回路図である。外部から入力端子（パッド）に入力される入力信号ＩＮは、入力バッファ回路１ａによってバッファされ、ノイズ除去回路２に供給される。本実施形態においては、入力信号が負論理（ローアクティブ）であるものとする。 Next, a third embodiment of the present invention will be described.
FIG. 6 is a circuit diagram showing a configuration around a noise removal circuit built in a semiconductor integrated circuit according to the third embodiment of the present invention. An input signal IN input from the outside to the input terminal (pad) is buffered by the input buffer circuit 1 a and supplied to the noise removal circuit 2. In this embodiment, it is assumed that the input signal is negative logic (low active).

ノイズ除去回路２は、入力信号を遅延して複数の遅延信号を生成する直列接続された複数の遅延回路２０と、入力信号及び複数の遅延信号に基づいてセット信号を生成する第１の論理回路４１と、入力信号及び複数の遅延信号に基づいてリセット信号を生成する第２の論理回路４２と、セット信号及びリセット信号に基づいて出力信号を生成するＲＳラッチ回路４３と、ＲＳラッチ回路４３の出力信号をバッファして内部回路３（図１）に供給する出力バッファ回路２５とを含んでいる。 The noise removal circuit 2 includes a plurality of delay circuits 20 connected in series for generating a plurality of delay signals by delaying an input signal, and a first logic circuit for generating a set signal based on the input signal and the plurality of delay signals. 41, a second logic circuit 42 that generates a reset signal based on the input signal and a plurality of delay signals, an RS latch circuit 43 that generates an output signal based on the set signal and the reset signal, and an RS latch circuit 43 And an output buffer circuit 25 that buffers the output signal and supplies the output signal to the internal circuit 3 (FIG. 1).

本実施形態においては、第１の論理回路４１としてＯＲ回路が用いられており、ＯＲ回路４１は、複数の遅延回路２０によって互いに時間差が与えられた少なくとも３つの信号の論理和を求めることによって、負論理のセット信号を生成する。また、第２の論理回路４２としてＮＡＮＤ回路が用いられており、ＮＡＮＤ回路４２は、複数の遅延回路２０によって互いに時間差が与えられた少なくとも３つの信号の論理積を求めることによって、負論理のリセット信号を生成する。 In the present embodiment, an OR circuit is used as the first logic circuit 41, and the OR circuit 41 obtains a logical sum of at least three signals that are given time differences by the plurality of delay circuits 20. A negative logic set signal is generated. In addition, a NAND circuit is used as the second logic circuit 42. The NAND circuit 42 obtains the logical product of at least three signals that are given time differences by the plurality of delay circuits 20, thereby resetting the negative logic. Generate a signal.

ＲＳラッチ回路４３は、２つのＮＡＮＤ回路４３ａ及び４３ｂによって構成される。ＮＡＮＤ回路４３ａの出力端子は、ＮＡＮＤ回路４３ｂの一方の入力端子に接続され、ＮＡＮＤ回路４３ｂの出力端子は、ＮＡＮＤ回路４３ａの一方の入力端子に接続される。ＮＡＮＤ回路４３ａの他方の入力端子（セット端子Ｓ）には、ＯＲ回路４１の出力端子が接続され、ＮＡＮＤ回路４３ｂの他方の入力端子（リセット端子Ｒ）には、ＮＡＮＤ回路４２の出力端子が接続される。 The RS latch circuit 43 includes two NAND circuits 43a and 43b. The output terminal of the NAND circuit 43a is connected to one input terminal of the NAND circuit 43b, and the output terminal of the NAND circuit 43b is connected to one input terminal of the NAND circuit 43a. The output terminal of the OR circuit 41 is connected to the other input terminal (set terminal S) of the NAND circuit 43a, and the output terminal of the NAND circuit 42 is connected to the other input terminal (reset terminal R) of the NAND circuit 43b. Is done.

ＲＳラッチ回路４３は、ＯＲ回路４１によってセット信号がローレベルにされたときにセットされて、出力ノードＱにおける出力信号をローレベルに活性化し、ＮＡＮＤ回路４２によってリセット信号がローレベルにされたときにリセットされて、出力ノードＱにおける出力信号をハイレベルに非活性化する。 The RS latch circuit 43 is set when the OR circuit 41 sets the set signal to the low level, activates the output signal at the output node Q to the low level, and the NAND circuit 42 sets the reset signal to the low level. To inactivate the output signal at the output node Q to high level.

そのような動作に際して、入力信号ＩＮがハイレベルである期間中に立下がり方向の複数のノイズパルスが混入し、入力信号ＩＮがローレベルである期間中に立上がり方向の複数のノイズパルスが混入したと仮定する（各々のパルス幅はα'以下）。ＯＲ回路４１において、入力信号ＩＮと遅延信号Ａ〜ＣとのＯＲ演算が行われると、ＯＲ出力には、立下がり方向のノイズパルスに対応するパルスは出現せず、立上がり方向のノイズパルスに対応するパルス及びその遅延パルスが出現する。しかし、それらのパルスは、ＲＳラッチ回路４３がセットされた期間中に出現するので、誤動作を招くことはない。 In such an operation, a plurality of noise pulses in the falling direction are mixed during a period in which the input signal IN is at a high level, and a plurality of noise pulses in the rising direction are mixed in a period in which the input signal IN is at a low level. (Each pulse width is α ′ or less). When the OR operation of the input signal IN and the delay signals A to C is performed in the OR circuit 41, the pulse corresponding to the noise pulse in the falling direction does not appear in the OR output, but corresponds to the noise pulse in the rising direction. And a delayed pulse appear. However, since these pulses appear during the period when the RS latch circuit 43 is set, no malfunction occurs.

また、ＮＡＮＤ回路４２において、入力信号ＩＮと遅延信号Ａ〜ＣとのＮＡＮＤ演算が行われると、ＮＡＮＤ出力には、立上がり方向のノイズパルスに対応するパルスは出現せず、立下がり方向のノイズパルスに対応するパルス及びその遅延パルスが出現する。しかし、それらのパルスは、ＲＳラッチ回路４３がリセットされた期間中に出現するので、誤動作を招くことはない。このようにして、ＲＳラッチ回路４３は、入力信号からパルス状のノイズが除去された出力信号を生成する。 When the NAND operation of the input signal IN and the delay signals A to C is performed in the NAND circuit 42, a pulse corresponding to the rising noise pulse does not appear in the NAND output, and the falling noise pulse is generated. And a delayed pulse appear. However, since these pulses appear during the period when the RS latch circuit 43 is reset, no malfunction occurs. In this way, the RS latch circuit 43 generates an output signal from which pulse noise has been removed from the input signal.

次に、本発明の第４の実施形態について説明する。
図７は、本発明の第４の実施形態に係る半導体集積回路に内蔵されているノイズ除去回路周辺の構成を示す回路図である。外部から入力端子（パッド）に入力される入力信号ＩＮは、入力バッファ回路１ａによってバッファされ、ノイズ除去回路２に供給される。本実施形態においては、入力信号が負論理（ローアクティブ）であるものとする。 Next, a fourth embodiment of the present invention will be described.
FIG. 7 is a circuit diagram showing a configuration around a noise removal circuit built in a semiconductor integrated circuit according to the fourth embodiment of the present invention. An input signal IN input from the outside to the input terminal (pad) is buffered by the input buffer circuit 1 a and supplied to the noise removal circuit 2. In this embodiment, it is assumed that the input signal is negative logic (low active).

ノイズ除去回路２は、入力信号を遅延して複数の遅延信号を生成する直列接続された複数の遅延回路２０と、入力信号及び複数の遅延信号に基づいてセット信号を生成する第１の論理回路５１と、入力信号及び複数の遅延信号に基づいてリセット信号を生成する第２の論理回路５２と、セット信号及びリセット信号に基づいて出力信号を生成するＲＳラッチ回路５３と、ＲＳラッチ回路５３の出力信号を反転するインバータ２４と、インバータ２４から出力される信号をバッファして内部回路３（図１）に供給する出力バッファ回路２５とを含んでいる。 The noise removal circuit 2 includes a plurality of delay circuits 20 connected in series for generating a plurality of delay signals by delaying an input signal, and a first logic circuit for generating a set signal based on the input signal and the plurality of delay signals. 51, a second logic circuit 52 that generates a reset signal based on the input signal and a plurality of delay signals, an RS latch circuit 53 that generates an output signal based on the set signal and the reset signal, An inverter 24 that inverts the output signal and an output buffer circuit 25 that buffers the signal output from the inverter 24 and supplies the signal to the internal circuit 3 (FIG. 1) are included.

本実施形態においては、第１の論理回路５１としてＮＯＲ回路が用いられており、ＮＯＲ回路５１は、複数の遅延回路２０によって互いに時間差が与えられた少なくとも３つの信号の論理和を求めることによって、正論理（ハイアクティブ）のセット信号を生成する。また、第２の論理回路５２としてＡＮＤ回路が用いられており、ＡＮＤ回路５２は、複数の遅延回路２０によって互いに時間差が与えられた少なくとも３つの信号の論理積を求めることによって、正論理のリセット信号を生成する。 In the present embodiment, a NOR circuit is used as the first logic circuit 51, and the NOR circuit 51 obtains a logical sum of at least three signals that are given a time difference by the plurality of delay circuits 20. A positive logic (high active) set signal is generated. Further, an AND circuit is used as the second logic circuit 52, and the AND circuit 52 obtains the logical product of at least three signals that are given time differences by the plurality of delay circuits 20, thereby resetting the positive logic. Generate a signal.

ＲＳラッチ回路５３は、２つのＮＯＲ回路５３ａ及び５３ｂによって構成される。ＮＯＲ回路５３ａの出力端子は、ＮＯＲ回路５３ｂの一方の入力端子に接続され、ＮＯＲ回路５３ｂの出力端子は、ＮＯＲ回路５３ａの一方の入力端子に接続される。ＮＯＲ回路５３ａの他方の入力端子（セット端子Ｓ）には、ＮＯＲ回路５１の出力端子が接続され、ＮＯＲ回路５３ｂの他方の入力端子（リセット端子Ｒ）には、ＡＮＤ回路５２の出力端子が接続される。 The RS latch circuit 53 includes two NOR circuits 53a and 53b. The output terminal of the NOR circuit 53a is connected to one input terminal of the NOR circuit 53b, and the output terminal of the NOR circuit 53b is connected to one input terminal of the NOR circuit 53a. The output terminal of the NOR circuit 51 is connected to the other input terminal (set terminal S) of the NOR circuit 53a, and the output terminal of the AND circuit 52 is connected to the other input terminal (reset terminal R) of the NOR circuit 53b. Is done.

ＲＳラッチ回路５３は、ＮＯＲ回路５１によってセット信号がハイレベルにされたときにセットされて、出力ノードＱにおける出力信号をハイレベルに活性化し、ＡＮＤ回路５２によってリセット信号がハイレベルにされたときにリセットされて、出力ノードＱにおける出力信号をローレベルに非活性化する。 The RS latch circuit 53 is set when the set signal is set to the high level by the NOR circuit 51, activates the output signal at the output node Q to the high level, and the reset signal is set to the high level by the AND circuit 52. To inactivate the output signal at the output node Q to low level.

そのような動作に際して、入力信号ＩＮがハイレベルである期間中に立下がり方向の複数のノイズパルスが混入し、入力信号ＩＮがローレベルである期間中に立上がり方向の複数のノイズパルスが混入したと仮定する（各々のパルス幅はα'以下）。ＮＯＲ回路５１において、入力信号ＩＮと遅延信号Ａ〜ＣとのＮＯＲ演算が行われると、ＮＯＲ出力には、立下がり方向のノイズパルスに対応するパルスは出現せず、立上がり方向のノイズパルスに対応するパルス及びその遅延パルスが出現する。しかし、それらのパルスは、ＲＳラッチ回路５３がセットされた期間中に出現するので、誤動作を招くことはない。 In such an operation, a plurality of noise pulses in the falling direction are mixed during a period in which the input signal IN is at a high level, and a plurality of noise pulses in the rising direction are mixed in a period in which the input signal IN is at a low level. (Each pulse width is α ′ or less). When the NOR operation of the input signal IN and the delay signals A to C is performed in the NOR circuit 51, the pulse corresponding to the noise pulse in the falling direction does not appear in the NOR output, and corresponds to the noise pulse in the rising direction. And a delayed pulse appear. However, since these pulses appear during the period when the RS latch circuit 53 is set, no malfunction occurs.

また、ＡＮＤ回路５２において、入力信号ＩＮと遅延信号Ａ〜ＣとのＡＮＤ演算が行われると、ＡＮＤ出力には、立上がり方向のノイズパルスに対応するパルスは出現せず、立下がり方向のノイズパルスに対応するパルス及びその遅延パルスが出現する。しかし、それらのパルスは、ＲＳラッチ回路５３がリセットされた期間中に出現するので、誤動作を招くことはない。このようにして、ＲＳラッチ回路５３は、入力信号からパルス状のノイズが除去された出力信号を生成する。 Further, when the AND circuit 52 performs an AND operation on the input signal IN and the delay signals A to C, a pulse corresponding to the noise pulse in the rising direction does not appear in the AND output, but the noise pulse in the falling direction. And a delayed pulse appear. However, since these pulses appear during the period when the RS latch circuit 53 is reset, no malfunction occurs. In this manner, the RS latch circuit 53 generates an output signal from which pulse noise has been removed from the input signal.

本発明の第１〜３の実施形態に係る半導体集積回路の構成を示すブロック図。1 is a block diagram showing a configuration of a semiconductor integrated circuit according to first to third embodiments of the present invention. 本発明の第１の実施形態におけるノイズ除去回路周辺の構成を示す回路図。1 is a circuit diagram showing a configuration around a noise removal circuit according to a first embodiment of the present invention. 図２に示す遅延回路の構成例を示す回路図。FIG. 3 is a circuit diagram illustrating a configuration example of a delay circuit illustrated in FIG. 2. 図２に示すノイズ除去回路の動作を示すタイミングチャート。3 is a timing chart showing the operation of the noise removal circuit shown in FIG. 本発明の第２の実施形態におけるノイズ除去回路周辺の構成を示す回路図。The circuit diagram which shows the structure of the noise removal circuit periphery in the 2nd Embodiment of this invention. 本発明の第３の実施形態におけるノイズ除去回路周辺の構成を示す回路図。The circuit diagram which shows the structure of the noise removal circuit periphery in the 3rd Embodiment of this invention. 本発明の第４の実施形態におけるノイズ除去回路周辺の構成を示す回路図。The circuit diagram which shows the structure of the noise removal circuit periphery in the 4th Embodiment of this invention. 特許文献１の非同期型ノイズフィルタ回路の構成を示す回路図。FIG. 3 is a circuit diagram showing a configuration of an asynchronous noise filter circuit of Patent Document 1. 図８に示す非同期型ノイズフィルタ回路の動作を示すタイミングチャート。9 is a timing chart showing the operation of the asynchronous noise filter circuit shown in FIG. 図８に示すノイズフィルタ回路の別の動作を示すタイミングチャート。9 is a timing chart showing another operation of the noise filter circuit shown in FIG.

符号の説明Explanation of symbols

１入出力セル領域、１ａ入力バッファ回路、２ノイズ除去回路、３内部回路、２０遅延回路、２１、３１、４１、５１第１の論理回路、２２、３２、４２、５２第２の論理回路、２３、３３、４３、５３ＲＳラッチ回路、２３ａ、２３ｂ、４３ａ、４３ｂＮＡＮＤ回路、３３ａ、３３ｂ、５３ａ、５３ｂＮＯＲ回路、１００半導体集積回路、ＱＰ１〜ＱＰ３ＰチャネルＭＯＳトランジスタ、ＱＮ１〜ＱＮ３ＮチャネルＭＯＳトランジスタ DESCRIPTION OF SYMBOLS 1 Input / output cell area | region, 1a Input buffer circuit, 2 Noise removal circuit, 3 Internal circuit, 20 Delay circuit, 21, 31, 41, 51 1st logic circuit, 22, 32, 42, 52 2nd logic circuit, 23, 33, 43, 53 RS latch circuit, 23a, 23b, 43a, 43b NAND circuit, 33a, 33b, 53a, 53b NOR circuit, 100 semiconductor integrated circuit, QP1 to QP3 P channel MOS transistor, QN1 to QN3 N channel MOS Transistor

Claims

入力信号を遅延する直列接続された複数の遅延回路と、
前記複数の遅延回路によって互いに時間差が与えられた少なくとも３つの信号の論理積を求めることによってセット信号を生成する第１の論理回路と、
前記複数の遅延回路によって互いに時間差が与えられた少なくとも３つの信号の論理和を求めることによってリセット信号を生成する第２の論理回路と、
前記第１の論理回路によって生成されるセット信号によってセットされ、前記第２の論理回路によって生成されるリセット信号によってリセットされることにより、正論理の入力信号からパルス状のノイズが除去された出力信号を生成するＲＳラッチ回路と、
を具備する半導体集積回路。 A plurality of delay circuits connected in series for delaying an input signal;
A first logic circuit that generates a set signal by obtaining a logical product of at least three signals that are given time differences by the plurality of delay circuits;
A second logic circuit that generates a reset signal by calculating a logical sum of at least three signals that are given time differences by the plurality of delay circuits;
An output in which pulse noise is removed from a positive logic input signal by being set by a set signal generated by the first logic circuit and reset by a reset signal generated by the second logic circuit An RS latch circuit for generating a signal;
A semiconductor integrated circuit comprising:

前記第１の論理回路がＮＡＮＤ回路であり、前記第２の論理回路がＯＲ回路であり、前記ＲＳラッチ回路が、２つのＮＡＮＤ回路によって構成され、前記第１の論理回路によってセット信号がローレベルにされたときにセットされて出力信号をローレベルに活性化し、前記第２の論理回路によってリセット信号がローレベルにされたときにリセットされて出力信号をハイレベルに非活性化する、請求項１記載の半導体集積回路。 The first logic circuit is a NAND circuit, the second logic circuit is an OR circuit, the RS latch circuit is composed of two NAND circuits, and the set signal is low level by the first logic circuit. The output signal is set to be activated at a low level and is reset when the reset signal is set to a low level by the second logic circuit to deactivate the output signal to a high level. 2. The semiconductor integrated circuit according to 1.

前記第１の論理回路がＡＮＤ回路であり、前記第２の論理回路がＮＯＲ回路であり、前記ＲＳラッチ回路が、２つのＮＯＲ回路によって構成され、前記第１の論理回路によってセット信号がハイレベルにされたときにセットされて出力信号をハイレベルに活性化し、前記第２の論理回路によってリセット信号がハイレベルにされたときにリセットされて出力信号をローレベルに非活性化する、請求項１記載の半導体集積回路。 The first logic circuit is an AND circuit, the second logic circuit is a NOR circuit, the RS latch circuit is composed of two NOR circuits, and the set signal is set to a high level by the first logic circuit. The output signal is set to be activated to a high level by being set to a high level, and is reset when the reset signal is set to a high level by the second logic circuit to deactivate the output signal to a low level. 2. The semiconductor integrated circuit according to 1.

入力信号を遅延する直列接続された複数の遅延回路と、
前記複数の遅延回路によって互いに時間差が与えられた少なくとも３つの信号の論理和を求めることによってセット信号を生成する第１の論理回路と、
前記複数の遅延回路によって互いに時間差が与えられた少なくとも３つの信号の論理積を求めることによってリセット信号を生成する第２の論理回路と、
前記第１の論理回路によって生成されるセット信号によってセットされ、前記第２の論理回路によって生成されるリセット信号によってリセットされることにより、負論理の入力信号からパルス状のノイズが除去された出力信号を生成するＲＳラッチ回路と、
を具備する半導体集積回路。 A plurality of delay circuits connected in series for delaying an input signal;
A first logic circuit that generates a set signal by obtaining a logical sum of at least three signals that are given time differences by the plurality of delay circuits;
A second logic circuit that generates a reset signal by obtaining a logical product of at least three signals that are given time differences by the plurality of delay circuits;
An output in which pulsed noise is removed from a negative logic input signal by being set by a set signal generated by the first logic circuit and reset by a reset signal generated by the second logic circuit An RS latch circuit for generating a signal;
A semiconductor integrated circuit comprising:

前記第１の論理回路がＯＲ回路であり、前記第２の論理回路がＮＡＮＤ回路であり、前記ＲＳラッチ回路が、２つのＮＡＮＤ回路によって構成され、前記第１の論理回路によってセット信号がローレベルにされたときにセットされて出力信号をローレベルに活性化し、前記第２の論理回路によってリセット信号がローレベルにされたときにリセットされて出力信号をハイレベルに非活性化する、請求項４記載の半導体集積回路。 The first logic circuit is an OR circuit, the second logic circuit is a NAND circuit, the RS latch circuit is composed of two NAND circuits, and the set signal is low level by the first logic circuit. The output signal is set to be activated at a low level and is reset when the reset signal is set to a low level by the second logic circuit to deactivate the output signal to a high level. 5. The semiconductor integrated circuit according to 4.

前記第１の論理回路がＮＯＲ回路であり、前記第２の論理回路がＡＮＤ回路であり、前記ＲＳラッチ回路が、２つのＮＯＲ回路によって構成され、前記第１の論理回路によってセット信号がハイレベルにされたときにセットされて出力信号をハイレベルに活性化し、前記第２の論理回路によってリセット信号がハイレベルにされたときにリセットされて出力信号をローレベルに非活性化する、請求項４記載の半導体集積回路。 The first logic circuit is a NOR circuit, the second logic circuit is an AND circuit, the RS latch circuit is constituted by two NOR circuits, and the set signal is set to a high level by the first logic circuit. The output signal is set to be activated to a high level by being set to a high level, and is reset when the reset signal is set to a high level by the second logic circuit to deactivate the output signal to a low level. 5. The semiconductor integrated circuit according to 4.