JP2008258986A - 高周波増幅回路 - Google Patents
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Abstract
【課題】入力電力の変化に対する利得変動を抑えて線形性を改善することができる高周波増幅回路を提供する。
【解決手段】増幅器24,26は、分配器12で2分配された広帯域変調信号を増幅する。バイアス回路34は、増幅器24の入力端子に一定のバイアス電圧を印加する。バイアス回路36は、増幅器26の出力端子におけるバイアス電流の変動に対して、このバイアス電流を所定の時定数で一定値に収束させるように増幅器26の入力端子に印加するバイアス電圧を調整する。ここでの時定数は、広帯域変調信号の帯域幅の逆数より十分大きい値に設定されている。
【選択図】図1
【解決手段】増幅器24,26は、分配器12で2分配された広帯域変調信号を増幅する。バイアス回路34は、増幅器24の入力端子に一定のバイアス電圧を印加する。バイアス回路36は、増幅器26の出力端子におけるバイアス電流の変動に対して、このバイアス電流を所定の時定数で一定値に収束させるように増幅器26の入力端子に印加するバイアス電圧を調整する。ここでの時定数は、広帯域変調信号の帯域幅の逆数より十分大きい値に設定されている。
【選択図】図1
Description
本発明は、高周波増幅回路、特に高効率増幅を図った高周波増幅回路に関する。
高効率な増幅器を実現する手段の1つとして、ドハティ増幅器が知られている(例えば下記特許文献1)。ドハティ増幅器は、入力信号を分配する分配器(例えばウィルキンソン分配器)と、例えばAB級にバイアスされ低入力電力から動作するキャリア増幅器と、例えばC級にバイアスされ入力電力が十分大きい場合に動作するピーク増幅器と、を含んで構成されており、出力回路はアイソレーションの無い合成回路で可変負荷を実現して高効率動作を可能としている。
ドハティ増幅器において、入力電力が小さい場合はピーク増幅器がオフ状態であり、その出力インピーダンスは開放状態であるため、分配器でピーク増幅器側へ分配された電力はすべて反射され、通常分配器に使用されるウィルキンソン分配器の抵抗(反射波吸収抵抗)で消費される。その結果、3dB程度の損失が発生してドハティ増幅器全体での利得が低下する。また、ピーク増幅器が動作し始める領域においても利得変動が大きくなる。その結果、図7に示すように、入力電力の変化に対してドハティ増幅器全体での利得が変動し、ドハティ増幅器の線形性が低下する。
本発明は、入力電力の変化に対する利得変動を抑えることができ、線形性を改善することができる高周波増幅回路を提供することを目的とする。
本発明に係る高周波増幅回路は、上述の目的を達成するために以下の手段を採った。
本発明に係る高周波増幅回路は、振幅変動を伴う高周波信号を2分配する分配器と、分配器で2分配された高周波信号の一方を増幅する第1増幅器と、分配器で2分配された高周波信号の他方を増幅する第2増幅器と、第1増幅器の入力端子に一定のバイアス電圧を印加する第1バイアス回路と、第2増幅器の入力端子にバイアス電圧を印加する第2バイアス回路と、を備え、第1増幅器で増幅された高周波信号と第2増幅器で増幅された高周波信号とを合成して出力する高周波増幅回路であって、第2バイアス回路は、第2増幅器の出力端子におけるバイアス電流の変化に対して、当該バイアス電流を一定値に収束させるように第2増幅器の入力端子に印加するバイアス電圧を調整する回路であることを要旨とする。
本発明の一態様では、前記高周波信号は、所定の帯域幅を有する広帯域変調信号であり、第2バイアス回路は、第2増幅器の出力端子におけるバイアス電流の変化に対して、当該バイアス電流を所定の時定数で前記一定値に収束させるための時定数回路を含み、
前記時定数は、前記広帯域変調信号の帯域幅の逆数より大きい値に設定されていることが好適である。
前記時定数は、前記広帯域変調信号の帯域幅の逆数より大きい値に設定されていることが好適である。
本発明の一態様では、第2バイアス回路は、第2増幅器の出力端子におけるバイアス電流を、高周波増幅回路から出力される平均電力が最大である場合に高周波増幅回路の効率が所定値となるバイアス電流値に収束させるように、第2増幅器の入力端子に印加するバイアス電圧を調整する回路であることが好適である。
本発明によれば、第2増幅器の出力端子におけるバイアス電流の変化に対してバイアス電流を一定値に収束させるように第2増幅器の入力端子に印加するバイアス電圧を調整することで、入力電力の変化に対する高周波増幅回路全体の利得変動を抑えることができ、高周波増幅回路の線形性を改善することができる。
以下、本発明を実施するための形態(以下実施形態という)を図面に従って説明する。
図1〜3は、本発明の実施形態に係る高周波増幅回路10の構成の概略を示す図であり、図1は全体構成の概略を示し、図2はバイアス回路34の構成の概略を示し、図3はバイアス回路36の構成の概略を示す。入力端子INには、振幅変動(包絡線変動)を伴う高周波信号が入力される。ここでの高周波信号は、所定の帯域幅を有する広帯域変調信号であり、変調方式としては、例えばWCDMAやOFDM等を用いることができる。分配器12は、入力端子INに入力された高周波信号を2分配する。ここでの分配器12としては、例えばウィルキンソン分配器を用いることができ、分配器12では高周波信号が等分配される。分配器12で2分配された高周波信号の一方は、増幅器(第1増幅器)24に入力され、分配器12で2分配された高周波信号の他方は、所定の特性インピーダンス(例えば50Ω)を有する1/4波長線路28によりπ/2位相差が付けられてから増幅器(第2増幅器)26に入力される。増幅器24は分配器12で2分配された高周波信号の一方を増幅し、増幅器26は分配器12で2分配された高周波信号の他方を増幅する。増幅器24で増幅された高周波信号は、所定の特性インピーダンス(例えばRout)を有する1/4波長線路30を通過した後に、増幅器26で増幅された高周波信号と合成される。合成された高周波信号は、出力端子OUTから出力され、例えばインピーダンスRout/2の負荷(図示せず)へ供給される。
バイアス回路(第1バイアス回路)34は、増幅器24の入力端子に一定のバイアス電圧を印加する。図2に、バイアス回路34の一例を示す。図2に示す例では、増幅器24にFET24−1が用いられており、FET24−1のゲート端子24gが増幅器24の入力端子に相当し、FET24−1のドレイン端子24dが増幅器24の出力端子に相当する。ゲートバイアス電源VGG1の電圧は、互いに直列接続された感温抵抗RTと可変抵抗RVと抵抗R1とにより分圧され、この分圧された電圧がバイアスチョークコイルL1を介してFET24−1のゲート端子24gに印加される。FET24−1のゲート端子24gは、互いに直列接続されたサーミスタTH及び抵抗R2ともバイアスチョークコイルL1を介して接続されている。そして、ドレインバイアス電源VDD1からバイアスチョークコイルL2を介してFET24−1のドレイン端子24dにバイアス電流(ドレイン電流)Idd1が供給される。また、FET24−1のゲート端子24g側及びドレイン端子24d側には、直流遮断用のコンデンサC1,C2がそれぞれ設けられている。ここでは増幅器24がAB級にバイアスされるように、増幅器24の入力端子(FET24−1のゲート端子24g)に印加されるバイアス電圧が一定の値に調整されている。そのため、図4に示すように、増幅器24(FET24−1)への入力電力Pinが小さいときから増幅器24の出力端子(FET24−1のドレイン端子24d)にバイアス電流(ドレイン電流)Idd1が流れ、増幅器24への入力電力Pinの増大(変化)に対して、増幅器24の出力端子におけるバイアス電流(ドレイン電流)Idd1が増大(変化)する。なお、バイアス回路34の構成については、図2に示す構成例以外にも、公知のバイアス回路を適用することもできる。
本実施形態では、分配器12、増幅器24、1/4波長線路28,30、及びバイアス回路34については、ドハティ増幅器の構成を適用することができる。ただし、増幅器26のバイアス回路36の構成がドハティ増幅器と異なる。以下、バイアス回路36の構成例について説明する。
バイアス回路(第2バイアス回路)36は、増幅器26の入力端子にバイアス電圧を印加する。図3に、バイアス回路36の一例を示す。図3に示す例では、増幅器26にFET26−1が用いられており、FET26−1のゲート端子26gが増幅器26の入力端子に相当し、FET26−1のドレイン端子26dが増幅器26の出力端子に相当する。ゲートバイアス電源VGG2の電圧は、抵抗R15及びコンデンサC13を含む時定数回路38とバイアスチョークコイルL11とを介してFET26−1のゲート端子26gに印加される。そして、ドレインバイアス電源VDD2は、抵抗R12及びバイアスチョークコイルL12を介してFET26−1のドレイン端子26dに接続されており、ドレインバイアス電源VDD2から抵抗R12及びバイアスチョークコイルL12を介してFET26−1のドレイン端子26dにバイアス電流(ドレイン電流)Idd2が供給される。また、ドレインバイアス電源VDD2の電圧は、互いに直列接続された抵抗R11とダイオードD1と抵抗R13とにより分圧され、この分圧された電圧VbがトランジスタTr1のベース端子に印加される。トランジスタTr1のエミッタ端子は、バイアスチョークコイルL12を介してFET26−1のドレイン端子26dに接続されており、トランジスタTr1のコレクタ端子は、抵抗R14及びバイアスチョークコイルL11を介してFET26−1のゲート端子26gに接続されている。また、FET26−1のゲート端子26g側及びドレイン端子26d側には、直流遮断用のコンデンサC11,C12がそれぞれ設けられている。
図3に示すバイアス回路36において、例えばFET26−1のドレイン電流Idd2が減少した場合は、トランジスタTr1のベース〜エミッタ間電圧Vbeが増大し、トランジスタTr1のベース電流Ibも増大する。その結果、トランジスタTr1のコレクタ電流Icも増大し、時定数回路38の抵抗R15の電圧降下が生じることで、FET26−1のゲート端子26gに供給されるバイアス電圧が浅くなる方向に動作し、ドレイン電流Idd2を増大させる。一方、FET26−1のドレイン電流Idd2が増大した場合は、ドレイン電流Idd2を減少させるようにFET26−1のゲート端子26gに供給されるバイアス電圧が調整される。そのため、ドレインバイアス電源VDD2の電圧値をVDD2、トランジスタTr1のベース電圧値をVb、トランジスタTr1のベース〜エミッタ間電圧値をVbe、抵抗R12の抵抗値をR12として、以下の(1)式が成立し、FET26−1のドレイン電流(増幅器26の出力端子におけるバイアス電流)Idd2の変化に対して、ドレイン電流Idd2が一定値Idd0=(VDD2−Vb−Vbe)/R12に収束するように、FET26−1のゲート端子26gに印加するバイアス電圧が調整される。
Idd2=(VDD2−Vb−Vbe)/R12 (1)
その結果、図4に示すように、増幅器26への入力電力Pinの変化に対して、増幅器26の出力端子におけるバイアス電流(ドレイン電流)Idd2が一定値Idd0に収束するようにバイアス電圧が調整される。ここでの一定値Idd0は、高周波増幅回路10から出力される平均電力が最大である場合(その場合の入力電力PinをP0とする)に高周波増幅回路10の効率が所定値の高効率となるバイアス電流値(ドレイン電流値)に設定される。高周波増幅回路10から出力される平均電力の最大値(最大平均電力)については、高周波増幅回路10から出力可能な最大瞬時電力を高周波信号のピーク電力と平均電力との比(Peak Average Ratio)で割った値で表すことができる。なお、トランジスタTr1のベース〜エミッタ間電圧Vbeの温度特性は、ダイオードD1の温度特性により補償される。
ただし、本実施形態では、バイアス回路36に時定数回路38が設けられているため、FET26−1のドレイン電流Idd2の変化に対して、ドレイン電流Idd2が時定数回路38の時定数τで一定値Idd0に収束するように、FET26−1のゲート端子26gに印加するバイアス電圧が調整される。そのため、時定数回路38の時定数τより十分長い周期のドレイン電流Idd2の変動に対して、ドレイン電流Idd2が一定値Idd0に収束するように動作する。一方、時定数τより十分短い周期のドレイン電流Idd2の変動に対しては、ドレイン電流Idd2が一定値Idd0に収束するように動作せず、ドレイン電流Idd2の変動が許容される。本実施形態では、時定数回路38の時定数τは、高周波信号(広帯域変調信号)の帯域幅の逆数より十分大きい値に設定されている。そのため、時定数τより十分長い周期の入力電力Pinの変動(平均入力電力の変動)に対して、ドレイン電流Idd2が一定値Idd0に収束するように動作する。一方、時定数τより十分短い周期の変調成分に対しては、ドレイン電流Idd2の変動が許容される。例えば、変調方式としてWCDMAを用いた場合は、3.84MHzの帯域幅を有する信号成分を図5に示す特性のルートナイキストフィルタを使って復調して変調精度を劣化させないようにするため、τ≧0.6ms(1/τ≦1666Hz)に設定することができる。なお、時定数回路38の時定数τは、(抵抗R15の抵抗値R15)×(コンデンサC13の容量C13)で表される。
前述のドハティ増幅器において、AB級にバイアスされたキャリア増幅器の出力端子におけるバイアス電流(ドレイン電流)、及びC級にバイアスされたピーク増幅器の出力端子におけるバイアス電流(ドレイン電流)は、入力電力Pinの変化に対して図6に示すように変化する。入力電力Pinが小さい場合はピーク増幅器がオフ状態であり、その出力インピーダンスは開放状態であるため、分配器でピーク増幅器側へ分配された電力はすべて反射され、通常分配器に使用されるウィルキンソン分配器の抵抗(反射波吸収抵抗)で消費される。その結果、3dB程度の損失が発生してドハティ増幅器全体での利得が低下する。また、図6に示すように、入力電力Pinの増大(変化)に対してピーク増幅器のバイアス電流(ドレイン電流)が増大(変化)するため、ドハティ増幅器全体での利得が変動し、特に、ピーク増幅器が動作し始める領域において利得変動が大きくなる。その結果、図7に示すように、入力電力Pinの変化に対してドハティ増幅器全体での利得Gainが変動し、ドハティ増幅器の線形性が低下する。なお、図7には、バランス型増幅器の入力電力Pinに対する利得特性もドハティ増幅器と比較して示してある。
これに対して本実施形態では、時定数τより十分長い周期の入力電力Pinの変動に対して、増幅器26のバイアス電流(ドレイン電流)Idd2が一定値Idd0に収束するように動作する。これによって、入力電力Pinが小さい場合は、増幅器26が見かけ上AB級にバイアスされて動作し、本実施形態に係る高周波増幅回路10がAB級のバランス型増幅器として機能する。そのため、分配器12で増幅器26側へ分配された電力の反射を抑えて、分配器12(ウィルキンソン分配器の反射波吸収抵抗)での電力消費を抑えることができるので、高周波増幅回路10全体での利得の低下を抑えることができる。一方、例えば増幅器26から出力される平均電力が最大である場合等、入力電力Pinが大きい場合は、増幅器26が見かけ上C級にバイアスされて動作し、本実施形態に係る高周波増幅回路10がドハティ増幅器として機能する。つまり、増幅器24がキャリア増幅器として機能し、増幅器26がピーク増幅器として機能する。ドハティ増幅器として機能する領域では、増幅器26のバイアス電流(ドレイン電流)Idd2は、高周波増幅回路10の効率が所定値の高効率となる電流値に設定されているため、ドハティ増幅器と同様に高効率増幅を行うことができる。このように、本実施形態では、入力電力Pinが増大するにつれてバランス型増幅器の動作からドハティ増幅器の動作へ徐々に移行するため、図8に示すように、入力電力Pinの変化に対して高周波増幅回路10全体での利得Gainの変動を抑えることができ、高周波増幅回路10の線形性を改善することができる。
また、ドハティ増幅器において、入力電力Pinが小さい場合は、ピーク増幅器のバイアス電流(ドレイン電流)がほぼ0であるため、FET等の半導体素子のばらつきを補正するためのバイアス調整が困難となる。また、キャリア増幅器の出力信号とピーク増幅器の出力信号とをアイソレーションの無い合成回路で合成しているため、温度による負荷変動が大きく特性劣化が生じ、量産性が低下する。
これに対して本実施形態では、入力電力Pinが小さい場合において増幅器26のバイアス電流Idd2が一定値Idd0に収束するように動作するため、増幅器26のバイアス調整を容易に行うことができる。さらに、温度による負荷変動も抑えることができる。
以上、本発明を実施するための形態について説明したが、本発明はこうした実施形態に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において、種々なる形態で実施し得ることは勿論である。
10 高周波増幅回路、12 分配器、24,26 増幅器、24−1,26−1 FET、28,30 1/4波長線路、34,36 バイアス回路、38 時定数回路。
Claims (3)
- 振幅変動を伴う高周波信号を2分配する分配器と、
分配器で2分配された高周波信号の一方を増幅する第1増幅器と、
分配器で2分配された高周波信号の他方を増幅する第2増幅器と、
第1増幅器の入力端子に一定のバイアス電圧を印加する第1バイアス回路と、
第2増幅器の入力端子にバイアス電圧を印加する第2バイアス回路と、
を備え、
第1増幅器で増幅された高周波信号と第2増幅器で増幅された高周波信号とを合成して出力する高周波増幅回路であって、
第2バイアス回路は、第2増幅器の出力端子におけるバイアス電流の変化に対して、当該バイアス電流を一定値に収束させるように第2増幅器の入力端子に印加するバイアス電圧を調整する回路である、高周波増幅回路。 - 請求項1に記載の高周波増幅回路であって、
前記高周波信号は、所定の帯域幅を有する広帯域変調信号であり、
第2バイアス回路は、第2増幅器の出力端子におけるバイアス電流の変化に対して、当該バイアス電流を所定の時定数で前記一定値に収束させるための時定数回路を含み、
前記時定数は、前記広帯域変調信号の帯域幅の逆数より大きい値に設定されている、高周波増幅回路。 - 請求項1または2に記載の高周波増幅回路であって、
第2バイアス回路は、第2増幅器の出力端子におけるバイアス電流を、高周波増幅回路から出力される平均電力が最大である場合に高周波増幅回路の効率が所定値となるバイアス電流値に収束させるように、第2増幅器の入力端子に印加するバイアス電圧を調整する回路である、高周波増幅回路。
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JP2007019631A (ja) * | 2005-07-05 | 2007-01-25 | Japan Radio Co Ltd | Fetバイアス回路 |
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- 2007-04-05 JP JP2007099773A patent/JP2008258986A/ja active Pending
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