JP2000223960A - 歪み補償器 - Google Patents
歪み補償器Info
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- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/32—Modifications of amplifiers to reduce non-linear distortion
- H03F1/3241—Modifications of amplifiers to reduce non-linear distortion using predistortion circuits
- H03F1/3276—Modifications of amplifiers to reduce non-linear distortion using predistortion circuits using the nonlinearity inherent to components, e.g. a diode
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Abstract
し、簡単な構成で且つ調整を容易にする。 【解決手段】 電界効果トランジスタ1のゲートGに入
力端子4を接続すると共に、バイアスライン3を介して
ゲート電圧Vg を印加し、且つ電源電圧VCCを抵抗
(R)2等の負荷回路を介してドレインDに接続し、そ
のドレインDを出力端子5に接続し、電界効果トランジ
スタ1のドレイン電流の非飽和領域にバイアス点を設定
した構成とし、出力端子5には後段の電力増幅器を接続
する。
Description
信等に於ける電力増幅器の歪みを補償する歪み補償器に
関する。電力増幅器は、線形動作する領域に於いて増幅
作用を行う場合、歪みの発生は少ないが、効率が低いも
のとなる。従って、電力増幅器の出力が飽和する近傍ま
で動作領域を広げることが一般的である。その場合、入
力電力が大きくなって、出力が飽和するようになると、
利得が低下することになり、このような状態に於いて
は、線形動作をしなくなることにより、歪みが発生す
る。この歪みを補償する歪み補償器を設けて、効率良く
電力増幅を行うことができる。
図13の(A)に示すように、入力電力に対する利得特
性を有するもので、入力電力が或る値までは平坦な利得
特性であるが、それ以上となると、利得が低下するもの
である。又同図の(B)に示すように、周波数f1 ,f
2 の2波の入力信号を電力増幅器に入力すると、電力増
幅器の非直線性によって相互変調され、例えば、2f1
−f2 ,3f1 −2f2,・・・,2f2 −f1 ,3f
2 −2f1 ,・・・,の高調波の信号が出力される。
ネルの送信信号を無線チャネル対応に増幅する電力増幅
器、即ち、1波の信号のみを増幅する電力増幅器を設け
た場合、入力電力に対する利得の平坦な領域は広くなる
が、無線チャネル数だけ電力増幅器を必要とすることか
ら、コストアップとなる。そこで、複数の無線チャネル
の送信信号を合波して、共通の電力増幅器により増幅す
る構成、即ち、1個の電力増幅器により多数波の信号を
増幅する構成を採用することになる。
力増幅器は、1波の送信信号を増幅する電力増幅器と比
較して、図13の(A)に示すように、利得が平坦な領
域が狭くなる。従って、1波の送信信号を増幅する出力
する場合に比較して、同一の入力電力であっても、相互
変調等による歪みが多くなる。
み補償器を設けた構成が知られている。例えば、図14
に示すように、プリディストーション型の歪み補償器が
知られており、101は歪み抽出部、102は歪み合成
部、111は分配器、112は線形増幅器、113は歪
み発生増幅器、121,122は移相器、123,12
4は減衰器、125は合成器を示す。
増幅器112と歪み発生増幅器113とを含む構成を有
し、又歪み合成部102は、移相器121,122と減
衰器123,124とを含む構成を有するもので、入力
端子に、例えば、2波f1 ,f2 の信号を入力して電力
増幅すると、前述のように、相互変調による高調波の信
号が発生する。例えば、図15の(A)に示すように、
基本波f1 ,f2 の信号と、相互変調による高調波信号
2f1 −f2 ,3f1 −2f2 ,2f2 −f1,3f2
−2f1 との増幅出力信号と、この高調波信号2f1 −
f2 ,3f1 −2f2 ,2f2 −f1 ,3f2 −2f1
の位相を反転した信号とを、歪み合成部102に入力す
る。
とができるから、図15の(B)に示す増幅出力信号が
得られる。即ち、多数波信号の入力時に於いて発生する
歪み成分を打ち消すことができる。
インに、入力端子からの信号を入力し、ゲートに一定の
バイアス電圧を印加すると共に、入力信号を抵抗を介し
て印加するように接続し、ソースから増幅出力信号を出
力する構成の歪み補償器が提案されている。その場合、
入力信号が分圧されてゲートに印加されるもので、入力
信号に応じてFETのバイアス点がシフトし、入力電力
が大きい時の利得の低下を補償し、歪み補償を行うもの
である(例えば、特開昭57−101404号公報参
照)。
に示す歪み補償器は、入力信号を2系統に分配して、歪
み成分の抽出及び各系統の位相と振幅との調整を行っ
て、歪み成分を打ち消すように合成するものであるが、
回路規模が大きくなると共に、消費電力も大きい欠点が
ある。更に、有効に歪み補償する為の位相調整及び振幅
値調整が煩雑化する問題があった。
入力信号を結合用の抵抗を介してゲートに印加して、バ
イアス点をシフトさせるものであり、この結合用の抵抗
の最適化を図る必要があるが、その調整は比較的複雑と
なる問題がある。又後段にローパスフィルタ等を接続す
る必要が生じる欠点があった。本発明は、簡単な構成が
且つ調整も容易とした歪み補償器を提供することを目的
とする。
(1)電力増幅器の歪みを補償する歪み補償器であっ
て、電界効果トランジスタ1のゲートGに入力端子4を
接続し、電源電圧VCCを負荷回路(抵抗2)を介してド
レインDに印加し、このドレインDに出力端子5を接続
し、バイアス点を電界効果トランジスタ1の非飽和領域
に設定した構成を有するものである。
ス点を、ゲートGに印加するゲート電圧又は電源電圧V
CC又はドレインDに接続した負荷回路の少なくとも何れ
か一つの調整により設定する構成を有するものである。
ンDに、負荷調整用電界効果トランジスタを接続し、こ
の負荷調整用電界効果トランジスタのゲート電圧を調整
可能に設けることができる。
子側と出力端子側の何れ一方又は両方に利得調整器を接
続することができる。
の説明図であり、1はゲートG,ソースS,ドレインD
を有する電界効果トランジスタ(FET)、2は負荷回
路を構成する抵抗(R)、3はバイアスライン、4は入
力端子、5は出力端子、6は電源端子、7はバイアス端
子、VCCは電源電圧、Vg はゲート電圧を示す。
する)1のゲートGを入力端子4に接続し、バイアスラ
イン3を介してバイアス端子7からゲート電圧Vg を印
加する。又ドレインDを出力端子5に接続し、抵抗2を
介して電源電圧VCCを印加する。又ソースSはアースに
接続する。又抵抗2及びバイアスライン3は、マイクロ
波に対しては高インピーダンスとなる構成を備えてい
る。又出力端子5には図示を省略している電力増幅器を
接続する。
電圧Vg によるドレイン電圧Vd とドレイン電流Id と
の関係特性を示し、VK はドレイン電流Id が飽和状態
に移行するニィー(knee)電圧を示す。又ゲート電
圧Vg を大きくすると、それに対応してドレイン電流I
d は増加する。
K 以上とし、ゲート電圧Vg1の時に流れるドレイン電流
をId1、ゲート電圧Vg2の時に流れるドレイン電流をI
d2とすると、FETの相互コンダクタンスgm は、 gm =(Id1−Id2)/(Vg1−Vg2) となる。又ドレイン電圧Vd をニィー電圧VK 以下とし
た時のドレイン電流を、Id1’,Id2’とすると、その
時のFETの相互コンダクタンスgm ’は、 gm ’=(Id1’−Id2’)/(Vg1’−Vg2’) となる。そして、gm >gm ’の関係となる。本発明に
於いては、FETのバイアス点を、ドレイン電流の非飽
和領域に設定するものである。なお、本発明に於ける非
飽和領域は、飽和領域に近い範囲の相互コンダクタンス
gm の比較的大きい点をバイアス点とすることも含むも
のである。
り、(A)は小電力入力時の場合を示し、ドレイン電流
の非飽和領域に設定したバイアス点は一定である。従っ
て、一定の利得で入力信号を増幅出力することになる。
又(B)は大電力入力時の場合を示し、入力信号をFE
T1のゲートGに入力するものであるから、入力電力が
大きくなることはゲート電圧が大きくなることであり、
ドレイン電流Id 及びドレイン電圧Vd はcpとして示
すようにクリップされる。それにより、ドレイン電流I
d 及びドレイン電圧Vd の平均値は点線のIav,Vavと
して示すように、鎖線の平均値からシフトすることにな
り、バイアス点が矢印で示すようにシフトする。このシ
フト方向は、利得が大きくなる方向である。
であり、ゲート電圧Vg とドレイン電圧Vd とドレイン
電流Id との関係曲線図に於いて、ΔVg を等しくした
ゲート電圧Vg1,Vg2,Vg3,Vg4,Vg5,Vg6とする
と、相互コンダクタンスgmは、 gm =ΔId /ΔVg で表されるから、飽和領域では、ゲート電圧の変化分Δ
Vg に対するドレイン電流の変化分ΔId は等しくな
る。即ち、gm 一定領域となる。
の変化分ΔVg に対するドレイン電流の変化分ΔI
d は、特性曲線の傾きが異なることにより、ゲート電圧
Vg1からゲート電圧Vg6方向に向かって大きくなる。即
ち、大電力入力時に於いて、図3の(B)に於けるバイ
アス点が矢印方向にシフトすることにより、相互コンダ
クタンスgm が大きくなる。
(A)に示すように、入力電力が設定値を超える状態に
於いて利得が増加する。この利得増加も入力電力が或る
程度以上、即ち、補償範囲を超えると減少する。又電力
増幅器は、歪み補償器の利得が増加しはじめる入力電力
の大きさから利得が低下する特性を有する場合、図5の
(B)に示すように、歪み補償なしの利得特性を、歪み
補償時の利得特性とすることができる。即ち、入力電力
が大きい場合に於いても、電力増幅器と組合せた利得特
性を平坦化し、歪み補償を行うことができる。
レイン電流の非飽和領域に設定したバイアス点B1,B
2,B3を示し、ゲート電圧Vg を大きくすると、ほぼ
バイアス点はB3→B1方向にシフトする。又抵抗R
(図1の抵抗2参照)を小さくするか電源電圧VCCを大
きくすると、バイアス点は、ゲート電圧Vg によるシフ
ト方向とは異なる上方の矢印方向にシフトする。
応して、利得特性は、図6の(B)に示すように変化す
る。この場合、バイアス点B1の時の利得に比較して、
バイアス点B3の時の利得が高くなる。又利得が増加す
る入力電力の値が、バイアス点B1,B2,B3によっ
て異なる。例えば、バイアス点B1の場合、入力電力が
バイアス点B3の場合に比較して小さい値の時に利得増
加が始まる。
あり、バイアス点B1の時、ゲート電圧Vg1であると、
ピーク点でクリップされることがないが、それ以上のゲ
ート電圧となると、図3の(B)に示す場合のようにピ
ーク点がクリップされる。又バイアス点B2の場合、ゲ
ート電圧Vg2(>Vg1)でもピーク点はクリップされな
い。従って、バイアス点B1,B2,B3によって、ド
レイン電流Id 及びドレイン電圧Vd の振幅波形の一方
のピーク点がクリップされる入力電力の値を容易に設定
することができる。
特性に対応して、バイアス点の設定を行って、歪み補償
器の最適化を図ることができる。その場合、ゲート電圧
Vg、又は抵抗R、又は電源電圧VCCの何れか又は複数
について調整すれば良いことなり、後段の電力増幅器の
特性に対応して歪み補償器の最適化を容易に調整するこ
とができる。
説明図であり、FETは、その種別,型等に従って各種
の特性を有するものである。このようなFETを用いた
歪み補償器の利得特性が、FETa,FETb,FET
cとして示すようにそれぞれ異なる場合、後段に接続す
る電力増幅器の利得特性を補償する特性のFETを選択
することにより、最適化を図ることができる。
り、(A)は歪み補償器20と電力増幅器21とを入力
端子25と出力端子26との間に接続した構成を示し、
歪み補償器20は、利得調整器22とFET歪み補償器
23と利得調整器24とを含む構成を有し、その利得調
整器22,24による利得調整によって最適化するもの
である。又FET歪み補償器23は、例えば、図1に示
す構成を有するものである。
による利得特性を示し、FET歪み補償器23の前段の
利得調整器22による利得の大小の調整により、歪み補
償器20としての利得特性は、矢印方向に変化する。即
ち、利得調整器22による利得を大きくすると、利得特
性曲線は、斜め上方向にシフトする。従って、利得が増
加しはじめる入力電力は値が小さい方向にシフトする。
又利得調整器24による利得の大小の調整により、歪み
補償器20としての利得特性は、上下方向にシフトす
る。従って、電力増幅器21の特性に対応して、利得調
整器22,24の利得を調整することにより、最適化を
図ることができる。
図であり、31はゲートG,ソースS,ドレインDを有
する電界効果トランジスタ(FET)、32はFET3
1の負荷回路としてのFET、33はバイアスライン、
34は入力端子、35は出力端子、36は電源端子、3
7はバイアス端子、VCCは電源電圧、Vg はゲート電圧
を示す。
(R)2の代わりに、ゲートとソースとを接続したFE
T32を、FET31の負荷回路として接続した場合を
示し、このFET31のバイアス点の設定や最適化調整
等については、前述のバイアス点設定,最適化調整を適
用することができるものである。
図であり、41はゲートG,ソースS,ドレインDを有
する電界効果トランジスタ(FET)、42はFET4
1の負荷回路としての負荷調整用FET、43はバイア
スライン、44は入力端子、45は出力端子、46は電
源端子、47はバイアス端子、48はバイアスライン、
VCCは電源電圧、Vg ,VG はゲート電圧を示す。
32に対応するFET42のゲートに、バイアスライン
48を介してゲート電圧VG を印加して、負荷インピー
ダンスを調整可能とした負荷調整用FETを設けた場合
を示す。従って、このバイアス電圧VG を調整すること
により、図1に於ける抵抗2の値を調整する場合と等価
な負荷インピーダンス調整が可能となる。従って、最適
化の調整が容易となる。
あり、(A)は電力増幅器51の前段に前述の歪み補償
器50を接続し、電力増幅器51の歪み特性を歪み補償
器50によって補償する構成を示す。又(B)は、電力
増幅器61の前段に歪み補償器60を接続し、この歪み
補償器60は、整合回路62とFET歪み補償器63と
整合回路64とを含む構成とした場合を示す。
於いて既に知られている各種の構成を適用することがで
きるものであり、FET歪み補償器63は、例えば、図
1に示す構成を適用することができる。従って、多数波
のマイクロ波信号を増幅する場合の広帯域特性を得るこ
とができ、且つ電力増幅器61の歪み補償を行うことが
できる。
1のゲートGに入力信号を加え、ドレインDを出力端子
5に接続すると共に、抵抗2やFET等による負荷回路
を接続して電源電圧VCCを印加し、ゲートGにはバイア
スライン3を介してゲート電圧Vg を印加するもので、
所定値以下の入力電力の場合は利得が一定であるが、所
定値を超えた入力電力の時に利得が増加する特性を得る
ことができ、電力増幅器の利得低下を補償し、利得低下
による歪みを補償することができる。そして、簡単な構
成であると共に、電力増幅器の利得特性に対応して最適
化を図ることが容易である利点がある。
る。
Claims (4)
- 【請求項1】 電力増幅器の歪みを補償する歪み補償器
に於いて、 電界効果トランジスタのゲートに入力端子を接続し、電
源電圧を負荷回路を介してドレインに印加し、該ドレイ
ンに出力端子を接続し、バイアス点を該電界効果トラン
ジスタのドレイン電流の非飽和領域に設定した構成を有
することを特徴とする歪み補償器。 - 【請求項2】 前記電界効果トランジスタのバイアス点
を、前記ゲートに印加するゲート電圧又は前記電源電圧
又は前記ドレインに接続した負荷回路の少なくとも何れ
か一つの調整により設定する構成を有することを特徴と
する請求項1記載の歪み補償器。 - 【請求項3】 前記電界効果トランジスタのドレイン
に、負荷調整用電界効果トランジスタを接続し、該負荷
調整用電界効果トランジスタのゲート電圧を調整可能に
設けたことを特徴とする請求項1記載の歪み補償器。 - 【請求項4】 前記電界効果トランジスタの入力端子側
と出力端子側の何れ一方又は両方に利得調整器を接続し
たことを特徴とする請求項1乃至3の何れか1項記載の
歪み補償器。
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Publication Number | Publication Date |
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Family Applications (1)
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JP11023405A Pending JP2000223960A (ja) | 1999-02-01 | 1999-02-01 | 歪み補償器 |
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1999
- 1999-02-01 JP JP11023405A patent/JP2000223960A/ja active Pending
- 1999-08-30 US US09/385,721 patent/US6377118B1/en not_active Expired - Lifetime
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