JP2008258656A

JP2008258656A - 半導体装置の製造方法

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Publication number: JP2008258656A
Application number: JP2008184624A
Authority: JP
Inventors: Natsuki Yokoyama; 夏樹横山; Masakazu Kono; 正和河野
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2008-07-16
Filing date: 2008-07-16
Publication date: 2008-10-23

Abstract

【課題】プラグまたは局所配線による接続で低い接続抵抗と十分に小さい拡散層リーク電流を実現し、更に深さが異なる接続孔や開口断面の断面の形状や大きさが異なる接続孔または局所配線穴を用いる場合でも、十分に小さい拡散層リーク電流と低い接続抵抗を実現する製造方法を提供する。
【解決手段】基体上の絶縁膜に開口した、表面がシリコンを主成分とする層が底部に露出している第１の開口部（接続孔または局所配線穴）の群と、表面が第１の金属珪化物を主成分とする層が底部に露出している第２の開口部の群と、表面が第１の金属を主成分とする層が底部に露出している第３の開口部の群のうちの、少なくとも２群の各開口部の底部に、第２の金属珪化物を主成分とする層また第２の金属を主成分とする層を、化学気相成長法によって同時に形成する。
【効果】従来以上に高集積、高性能の半導体装置が実現される。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関し、詳しくは、微細な接続プラグを有するメモリ半導体装置や、微細な接続プラグや局所配線を有する高性能ロジック半導体装置や、メモリ回路とロジック回路を共に有するメモリ・ロジック混載半導体装置の製造方法に関する。

高集積化が進む半導体装置においては、従来のシリコン単層に代えて、金属珪化物層／シリコン層や、金属層／金属窒化物層／シリコン層等の、低抵抗材料層とシリコン層とを積層した導電層の適用が始まっている（Ａ／ＢはＡが上層、Ｂが下層であることを示す）。これは、積層導電層が導電層自体のシート抵抗の低減や、導電層とその上方に配置する配線層との接続抵抗の低減に有効なためである。

積層導電層の第１の適用例は、ＭＯＳ（Metal Oxide Semiconductor）型トランジスタのソース、ドレイン領域である。不純物を添加したシリコン単層の拡散層に代えて、シリコンからなる拡散層の表面全面にチタンやコバルト等の金属の珪化物層を重ねて形成した構造が、高速動作を目指したプロセッサ等のロジック半導体装置で用いられている。また、ニッケルの珪化物層ついても検討されている。このように拡散層表面全面に金属珪化物層を形成すると、拡散層抵抗を低減する効果と上層配線層との間の接続抵抗を低減する効果が同時に得られる。さらに、ソース、ドレイン領域と同時にゲート層の多結晶シリコン上にも、チタンやコバルト、ニッケル等の金属の珪化物層を形成してゲート層を金属珪化物層／多結晶シリコン層の積層とする技術もあり、それを適用した場合にはゲート層の層抵抗が低減する効果も得られる。

拡散層上に金属珪化物層を形成する方法としては、上記のような拡散層領域上全面に金属珪化物層を形成する方法の他に、拡散層に対する接続孔の開口後に、接続孔底部の拡散層上にのみチタン等の金属の珪化物層を形成する方法がある。これは、金属配線層と拡散層との間の接続抵抗を低減することを目的としており、金属配線層と拡散層との間の接続孔の底部にのみ金属珪化物層を形成する。その後、接続孔を埋める接続プラグ（以下、単に「プラグ」という）を形成する。この方法はメモリ半導体装置の他、種々の半導体装置で広く用いられている。

積層導電層の第２の適用例は、ＭＯＳ型トランジスタのゲート層である。多結晶シリコン単層ゲート層から、金属珪化物層／多結晶シリコン層の積層ゲート層へ、さらには、金属層／金属窒化物層／多結晶シリコン層の積層ゲートへ層とより低抵抗の層が用いられてきている。さらに一部では、多結晶シリコン層を除いた、金属層／金属窒化物層の積層ゲートの検討も開始されている。

上記のような積層導電層が適用されることにより、拡散層と配線層との間やゲート層と配線層との間を接続するプラグを形成するための接続孔が開口された後に、或いはプラグ同士を接続するために新たに接続孔が開口された後に、これらの接続孔の底部の異なる材料からなる下層表面に対して、全て良好な電気的接続を実現する導電層の形成が必要となってきている。

例えば、金属珪化物層／多結晶シリコン層や、金属層／金属窒化物層／多結晶シリコン層からなるゲート層上に開口された接続孔の底部の金属珪化物層や金属層と、シリコン層上に開口された接続孔の底部のシリコン層とに対して、共に良好な電気的接続を実現する導電層を形成する必要が生じている。また、拡散層の表面全面に金属珪化物が形成されている場合には、拡散層の金属珪化物層／シリコン層上に開口された接続孔の底部の金属珪化物層と、金属層／金属窒化物層／多結晶シリコン層からなるゲート層上に開口された接続孔の底部の金属層とに対して、共に良好な電気的接続を実現する導電層を形成する必要が生じている。

例えば、ロジック回路とＤＲＡＭ（Dynamic Random Access Memory）回路を単一の半導体装置に集積した混載半導体装置や、高速化のためメモリの周辺回路領域の拡散層にロジック半導体装置と同様の金属珪化物層が形成されたＤＲＡＭでは、ロジック回路やメモリの周辺回路領域の表面に金属珪化物層が形成された拡散層と、メモリ・アレイ領域内の不純物を添加した多結晶シリコンからなるプラグ層に対して開口された接続孔の底部のプラグ層とに、共に良好な電気的接続を実現する導電層を形成する必要が生じている。

半導体装置の微細化を妨げたり、製造工程を複雑化しないためには、上記のような異なる材料からなる下層表面を有する接続孔群のそれぞれの孔の底部に同一工程で導電層を形成することが必要である。

さらに、深さが異なる接続孔群、開口断面の断面の形状や大きさが異なる接続孔や局所配線用の開口の底部に同一の工程で導電層膜を形成することも必要となってきている。より微細で、複雑化した高性能半導体装置を製造することが目的である。特に局所配線は、ロジック半導体装置の微細化、高性能化のために不可欠となりつつある技術であるが、局所配線用の開口（以下単に「局所配線穴」という）の断面形状は接続孔とは異なり、長辺の短辺に対する比が２以上の長方形または上記長方形を含む形状（例えば、形状がＬ字形で、その縦長の部分が上記長方形である形状）となるのが一般的である。局所配線は、この局所配線穴を金属層で埋めて形成される。

従来は、上述のように異なる材料からなる下層表面を有する接続孔や局所配線穴の群のそれぞれの底部に導電層を形成する必要が生じる場合や、深さが異なる接続孔群、開口断面の断面の形状や大きさが異なる接続孔や局所配線穴の群のそれぞれの底部に同一の工程で導電層膜を形成する必要が生じる場合には、主としてシリコンに対する接続抵抗を低減する目的で、チタン等の金属膜をスパッタ法で形成し、接続孔や局所配線穴の底部でシリコン層や金属珪化物層に接する金属膜の少なくとも一部を、７００℃程度の熱処理によってシリコン層や金属珪化物中のシリコンと反応させて、新たに金属珪化物層を形成する製造方法が用いられてきた。熱処理は、スパッタ法による金属膜形成の直後に行う場合や、後に続く工程中で行う場合があった。

この方法で、従来に主に用いられている金属珪化物層は、チタンの珪化物層である。この金属珪化物層は、シリコン層やシリコンを含む金属珪化物層と上層の金属配線層との接続抵抗の低減に必要である。特にシリコンに対するプラグや局所配線では、プラグや局所配線を窒化チタン等で形成すると、その窒化チタン等からなる反応バリア層とシリコンとを直接接触させると接触抵抗が高くなるため、上記の金属珪化物層は不可欠となっている。

また、表面全面に金属珪化物層が形成されている拡散層に対するプラグや局所配線の形成でも、接続孔や局所配線穴の開口時の過剰なドライエッチングによって、金属珪化物層を突き抜けてシリコン層が下部に露出している接続孔や局所配線穴が含まれる場合があるために、開口後の接続孔や局所配線穴の底部に金属珪化物層を改めて形成することが必要となる場合が多かった。特許文献１には、接続孔の開口後に改めてチタン等の金属膜をスパッタ法で形成し、接続孔の底部でシリコン層や金属珪化物層に接する金属膜を熱処理によってシリコン層や金属珪化物層中のシリコンと反応させることにより、金属珪化物層を形成する製造方法が開示されている。

特開平６−１１２１５７号公報米国特許第５，７０２，９７２号明細書テクニカルダイジェスト、アイ・イー・ディー・エム(Technical Digest, ＩＥＤＭ)（１９９６年１２月発行）第３６１頁〜第３６４頁

ところが、上記従来の技術で形成した接続孔や局所配線穴の底部には、高い接続抵抗を呈する層やリーク電流が大きい拡散層が含まれることが分かった。

上記の問題が最も顕著に現れるのは、金属珪化物層形成のために必要な最小限の熱処理に加えて、後の工程で更なる熱処理が施される場合である。特に、金属珪化物層が拡散層表面全面に形成されている場合には、金属珪化物層とした拡散層表面や拡散層の接合部の耐熱性が低く、熱処理によってプラグと拡散層表面との接続抵抗が増加したり、拡散層リーク電流が増加することが多い。

このような耐熱性不足の顕在化は、スパッタ法によって形成する金属膜の厚さに依存し、接続孔の底部に露出する下層の材料にも依存することが分かった。このような従来の技術で形成した拡散層の表面や接合部の耐熱性の不足は、特に、プラグを形成した後に、メモリ回路に必要なキャパシタを形成する半導体装置において、キャパシタ工程で６００℃以上の高温の熱処理が必要となる場合に、大きな問題となる。すなわち、キャパシタ形成の過程で熱処理工程を経ることにより、プラグと拡散層表面との接続抵抗が大幅に増加したり、接合が損傷を受けて拡散層リーク電流が増加する現象が生じる。

メモリ回路のキャパシタ容量絶縁膜の材料としては、従来から広く用いられているシリコンの酸窒化膜の他、五酸化タンタル膜やＢＳＴ（バリウム・ストロンチウム・チタン酸化物）膜等の新しい材料もあるが、いずれの場合にも、リーク電流の小さなキャパシタを得るために、６００℃以上の高温の膜形成や熱処理を必要とする。

さらに、ＰＺＴ（鉛・ジルコニウム・チタン酸化物）膜、ＳＢＴ（ストロンチウム・ビスマス・タンタル酸化物）膜等の強誘電体膜を用いたメモリ回路を製造する場合にも、同様に６００℃以上の高温の膜形成や熱処理を必要である。

従来の技術では、層抵抗や接続抵抗を低減するために行う接続孔の底部や拡散層表面への金属珪化物層の形成と、この熱処理の併用は極めて困難であった。キャパシタ工程の熱処理を優先する場合には、単位面積当たりの接続抵抗の増加の影響をキャンセルするために接続孔の開口断面断面積を増やす必要が生じ、微細化の障害となった。また、キャパシタ工程の熱処理温度を低減して、接続抵抗の増加や拡散層リーク電流の増加を防止する場合には、キャパシタ絶縁膜を厚くして、熱処理の低温化によってもたらされるリーク電流の増加を抑制する必要が生じるが、キャパシタ面積の増加を伴うため、これも微細化の障害となった。いずれにしても、上記の問題は、新しい高性能半導体装置を製造する上で大きな障害となっていた。

深さが異なる接続孔群のそれぞれの底部や、開口断面の断面の形状や大きさが異なる接続孔または局所配線穴の群のそれぞれの底部に同一工程で導電層を形成する必要が生じる場合にも、上記従来の技術で形成した接続孔や局所配線穴の底部の層には、プラグや局所配線との間で高い接続抵抗を呈する層が含まれる場合や、接続している拡散層のリーク電流が大きくなる層が含まれる場合が多かった。この場合には、底部の層の形成後の工程で特に高温の熱処理が施されない場合でも問題となることが多かった。

また、微細化の進展によって、より低い単位面積当たりの接続抵抗が求められ、浅い接合でもより小さな拡散層リーク電流が求められてきていることも上記従来技術の問題を深刻化させている。

上記従来の技術によって形成した底部層の接続抵抗が高かったり、接続している拡散層のリーク電流が大きい原因、さらには、底部層や拡散層の耐熱性が不足する原因は、接続孔や局所配線穴の底部に露出している層の上に、適正な膜厚範囲よりも厚い金属珪化物層が形成されたり、適正な膜厚範囲よりも厚い金属混合層または合金層が形成されたり、逆に適正な膜厚範囲よりも薄い金属珪化物層が形成されることにあることが本発明者の調査によって判明した。特に、接続孔底部層や局所配線の形成後に高温の熱処理が施される場合には、適正な膜厚範囲が狭くなることが明らかとなった。

一般に形成される金属珪化物層が適正な膜厚範囲よりも厚いと、接続している拡散層のリーク電流が大きくなる。特に、後の熱処理工程を経ると接合に損傷が生じ、それによって拡散層リーク電流はさらに増加する。形成される金属混合層または合金層の厚さが適正な膜厚範囲よりも厚いと、接続抵抗が高くなる。追加される熱処理によって金属混合層または合金層の厚さは増し、接続抵抗はさらに高くなる。金属珪化物層が適正な膜厚範囲よりも薄くても、接続抵抗は高くなる。薄すぎると金属珪化物層の膜質が低下するためと考えられる。また、熱処理によって接続抵抗はさらに増加する。これは、熱処理によって薄い金属珪化物層が凝集し、局所的な膜厚分布が生じることが原因と考えられる。

接続孔や局所配線穴の底部が露出している場合、スパッタ法を用いてその底部に金属層を形成すると、同一寸法の接続孔であれば、接続孔の底部の露出する材料に依らず同じ厚さの金属が形成される。すなわち、シリコンが露出している接続孔の底部、金属が露出している接続孔の底部、金属珪化物が露出している接続孔の底部に、同一の厚さの金属膜が形成される。

スパッタ法による金属膜の被覆形状は、孔の底部で中央が厚く、周辺が薄くなるが、各部の膜厚をそれぞれ比較すれば、同一の厚さである。しかる後、熱処理を施すと、シリコンが露出している孔の底部では、スパッタ法によって形成した金属が全てシリコンと反応して金属珪化物層が形成される。金属珪化物が露出している孔の底部でも、スパッタ法によって形成した金属は全て金属珪化物層となる。金属が露出している接続孔の底部では、その金属と、スパッタ法によって新たに形成した金属の反応が生じ、金属混合層または合金層が形成される。

シリコンが露出している孔の底部の、シリコンとの反応によって形成される金属珪化物層を適正な厚さにしようとすると、金属珪化物が露出している孔の底部に形成される金属珪化物層は適正な膜厚よりも厚くなる場合が多い。同様に、金属が露出している孔の底部には、過剰な厚さの金属混合層または合金層が形成されることとなる。

金属珪化物が露出している孔の底部に形成される金属珪化物層を適正な厚さにしようとすると、シリコンが露出している孔の底部に形成される金属珪化物層は適正な膜厚よりも薄くなることが多い。また、金属が露出している孔の底部には、やや過剰な厚さの金属混合層または合金層が形成されることとなる。

金属が露出している孔の底部に形成される金属混合層または合金層を適正な厚さにしようとすると、シリコンが露出している孔の底部に形成される金属珪化物層は適正な膜厚よりも薄くなる場合が多い。また、金属珪化物が露出している孔の底部には、やや不足する厚さの金属珪化物層が形成されることとなる。

半導体装置の微細化によって深さが浅くなりつつある接合に損傷を与えないために、拡散層に接する金属珪化物層に許容される厚さの上限は小さくなりつつある。従って、金属珪化物層の適正な膜厚の範囲も小さくなりつつあり、上記従来の方法で適正な膜厚範囲範囲内の金属珪化物層を形成することは極めて困難となる。

それぞれの接続孔の底部に対して別々の工程でスパッタ法で金属膜を形成し、それぞれに最適な厚さの金属珪化物層を形成する製造方法も理論的には考えられなくはないが、もともと同一の層として形成していた層を分離して形成することになり、工程数が大幅に増加し工程が複雑化するため、実際の製造への適用は殆ど不可能である。また、このような方法によれば、接続孔または局所配線穴の底部の本来同層である層の間に合せ余裕を確保する必要が生じるので、特に微細な半導体装置に利用することはできない。

特に、深さや開口断面の断面の形状や大きさが異なる局所配線穴の底部に同一工程で導電層を形成する場合には、スパッタ法による段差被覆性が、局所配線穴のアスペクト比（深さの直径に対する比）に大きく依存するため、スパッタ法による従来の技術で形成した局所配線穴の底部の層には、抵抗の高い層や接続している拡散層のリーク電流が大きい層が含まれる場合が多い。

局所配線穴を大きさ、形状でいくつかの群に分割して、それぞれの群の局所配線穴に対して別々の工程でスパッタ法で金属膜を形成し、それぞれに最適な厚さの金属珪化物層を形成する製造方法の実施は事実上不可能である。

以上説明したように、従来の技術によっては、表面がシリコンを主成分とする層が底部に露出している第１の接続孔または局所配線穴の群と、表面が第１の金属珪化物を主成分とする層が底部に露出している第２の接続孔または局所配線穴の群と、表面が第１の金属を主成分とする層が底部に露出している第３の接続孔または局所配線穴群のうちの、少なくとも２群の接続孔または局所配線穴が絶縁膜に開口されている場合、その全ての底部に、接続抵抗が低くかつ拡散層のリーク電流が小さい層で、しかも耐熱性の高い層を同時に形成することはできなかった。

本発明の主たる目的は、従来技術の前記課題を解決し、プラグまたは局所配線による接続で低い接続抵抗と十分に小さい拡散層リーク電流を実現することができる半導体装置の製造方法を提供することにある。それによって、従来以上に高集積、高性能の半導体装置が実現可能になる。上記製造方法は、拡散層とそれに接続するやプラグを形成した後に高温の熱処理工程を経ても、十分に小さい拡散層リーク電流と低い接続抵抗が維持されるように実現され、それによって、微細なプラグを有する高集積メモリ半導体装置や高性能メモリ・ロジック混載半導体装置を実現することできる。

本発明の付帯的な目的は、深さが異なる接続孔や、開口断面の断面の形状や大きさが異なる接続孔または局所配線穴を用いる場合でも、十分に小さい拡散層リーク電流と低い接続抵抗を実現することができる半導体装置の製造方法を提供することにある。それによって、微細なプラグや局所配線を有する高性能ロジック半導体装置や高性能メモリ・ロジック混載半導体装置を実現することが可能になる。

上記の主たる目的を達成するための本発明の半導体装置の製造方法は、基体上の絶縁膜に開口した、表面がシリコンを主成分とする層が底部に露出している第１の接続孔または局所配線穴（以下および請求項では、「接続孔または局所配線穴」を総称して「開口部」ということとする）の群と、表面が第１の金属珪化物を主成分とする層が底部に露出している第２の開口部の群と、表面が第１の金属を主成分とする層が底部に露出している第３の開口部の群のうちの、少なくとも２群の各開口部の底部に、表面がシリコンまたは第１の金属珪化物を主成分とする層の上には第２の金属珪化物を主成分とする層を、表面が第１の金属を主成分とする層の上には第２の金属を主成分とする層を、化学気相成長法によって同時に形成する工程を有することを特徴とする。

上記の付帯的な目的を達成するための本発明の半導体装置の製造方法は、基体上の絶縁膜に開口された、絶縁膜表面の開口断面の形状がほぼ円形または正方形である、即ち中点に対してほぼ対称の形状である接続孔の群の各接続孔の底部と、絶縁膜表面の開口断面の形状が、長辺に対する短辺の比が２以上の長方形または当該長方形を含む形状、即ち当該長方形を少なくとも含む形状である開口部の群の各開口部の底部とに、表面がシリコンまたは第１の金属珪化物を主成分とする層の上には第２の金属珪化物を主成分とする層を、表面が第１の金属を主成分とする層の上には第２の金属を主成分とする層を、化学気相成長法によって同時に形成する工程を有することを特徴とする。

上記の付帯的な目的を達成するための本発明の別の半導体装置の製造方法は、基体上の絶縁膜に開口された、表面がシリコンまたは第１の金属珪化物を主成分とする層が底部に露出している第１の接続孔群の各接続孔の底部と、表面がシリコンまたは第１の金属珪化物を主成分とする層が底部に露出している、第１の接続孔群とは深さが２倍以上異なる第２の接続孔群の各接続孔の底部とに、表面がシリコンまたは第１の金属珪化物を主成分とする層の上に第２の金属珪化物を主成分とする層を化学気相成長法によって同時に形成するステップを有することを特徴とする。

以下、上記の本発明の半導体装置の製造方法をさらに具体的に説明する。例えば、四塩化チタンと水素の混合ガスのプラズマを用いて実施するプラズマ化学気相成長法では、基体の温度が十分に高い場合には、シリコン上にチタンの珪化物層が形成される。

これは、プラズマ化学気相成長法によるチタン層の形成と同時に、シリコン上ではチタンとシリコンとの反応が進行し、反応層がチタン珪化物層となるためである。これについては、例えば、非特許文献１に記載がある。基体の温度が５７０℃以上で、シリコン上でのチタンとシリコンの反応が進行することが記載されている。また、シリコン上でのチタン珪化物層の形成速度は、基体の温度を上げると増加するのに対して、二酸化シリコン上のチタン層の形成速度は、ほぼ飽和して一定であることも述べられている。

この技術を応用して、ＭＯＳ型トランジスタのソース、ドレイン領域とゲート層の多結晶シリコン上に、同時にチタンの金属珪化物層を形成する方法が、例えば特許文献２に記載されている。

なお、上記の引用文献には述べられていないが、化学気相成長法の条件を選ぶことにより、二酸化シリコン上に殆どチタン層を形成しないようにすることも可能であることが従来から知られている。

一方、本発明者の実験結果から、シリコン上と同時にタングステン等の金属上に同じ処理（プラズマ化学気相成長法）を施した場合、タングステン等の金属上では、チタン層が形成されても、反応するシリコンが存在しないため、チタン層のまま存在することが分かった。このことは、上記の二酸化シリコン上の結果から予想されるが、実験によって明らかになった。

上記実験から、金属上のチタン層の形成速度は、二酸化シリコン上と同様に、チタン珪化物層が形成される温度領域でほぼ一定であることを見出した。また、二酸化シリコン以外の絶縁膜、例えば窒化シリコン上でも同様であることも見出した。

さらに、本発明者は、シリコン上と同時にチタン等の金属の珪化物層上に同じ膜形成処理を施した場合、金属珪化物層上では、シリコン上に比べて、厚さの薄い金属珪化物層が形成されることを明らかにした。これは、金属がチタンの場合、シリコン上でのチタン珪化物層の形成と同じように、チタン層の形成と同時に、珪化物上ではチタンとシリコンとの反応が進行し、チタン珪化物層となるが、表面近傍のシリコンの量がシリコン上の場合よりも少ないため、結果的に形成されるチタン珪化物層の厚さは薄くなるためである。

上記の実験では、四塩化チタンと水素によるプラズマ化学気相成長法を用いたが、広く用いられている、熱化学反応を利用する化学気相成長法により、基体表面のシリコンとの反応を利用して珪化物層を形成する場合も、一般に、基体表面の材質によって、形成される層の種類や厚さに違いが生じることが分かった。

また、タンタル、タングステンまたはモリブデン等の金属のハロゲン化物や、カルボニル基を有するコバルトの化合物（ジコバルトオクタカルボニルＣＯ_２(ＣＯ)_８、コバルトトリカルボニルニトロシルＣＯ(ＣＯ)_３ＮＯ等）、又はこれらの金属を含む有機材料を原料の１つとして用いたプラズマ化学気相成長法でも、同様の結果が得られた。また、四塩化チタン等を用いた減圧化学気相成長法においても同様であった。

上記のいずれの化学気相成長法の場合も、深さが異なる接続孔群や、開口断面の断面の形状や大きさが異なる開口部の内部に同一の工程で導電層膜を形成する場合に、スパッタ法のようには被覆形状が深さや断面の形状、大きさに依存しないことが判明した。

本発明によれば、上記従来の技術とは異なり、基体上に、シリコンを主成分とする層が底部に露出している第１の開口部の群、金属珪化物を主成分とする層が底部に露出している第２の開口部の群、金属を主成分とする層が底部に露出している第３の開口部の群のうちの少なくとも２群が存在する場合、それらの開口部の群の上に同時に上記の化学気相成長法による処理を行うと、それぞれの開口部の底部には異なる材質の層、または異なる厚さの層が形成される。

また、深さや大きさが異なる接続孔の群や、開口断面断面の形状や大きさが異なる開口部の群の各開口部の内部に同一の工程で導電層膜を形成する場合にも、スパッタ法のようには被覆形状が深さや断面の形状、大きさに依存しない。

以上により、接続抵抗が低く、接続する拡散層のリーク電流が小さい接続孔を同時に形成することできる。また、拡散層や接続孔を形成した後に、高温の熱処理工程を経ても、小さい拡散層リーク電流及び低い接続抵抗を実現可能であり、微細な接続孔とキャパシタ素子を有するメモリ半導体装置や、メモリ回路とロジック回路を混載した高性能半導体装置を実現することができる。

なお、本発明は、メモリ半導体装置や、メモリ・ロジック混載半導体装置の製造において最も有効であるが、ロジック半導体装置等、他の半導体装置の製造にも、もちろん適用可能である。

本発明によれば、プラグや局所配線とその下部の層との接続で低い接続抵抗を実現し、下部の層が拡散層である場合に十分に小さい拡散層リーク電流を実現する製造方法を提供することができ、それにより、高集積、高性能の半導体装置を実現することが可能となる。特に、拡散層やプラグの形成の後に高温の熱処理工程を経ても、十分に小さい拡散層リーク電流と低い接続抵抗を維持することができ、微細なプラグを有する高集積メモリ半導体装置や高性能メモリ・ロジック混載半導体装置が実現可能となる。また、深さが異なる接続孔や、開口断面の断面の形状や大きさが異なる接続孔または局所配線穴を用いたプラグまたは局所配線の形成でも、十分に小さい拡散層リーク電流と低い接続抵抗を実現可能であり、微細なプラグや局所配線を有する高性能ロジック半導体装置や高性能メモリ・ロジック混載半導体装置を実現することができる。

以下、本発明に係る半導体装置の製造方法を図面に示した幾つかの実施例による発明の実施の形態を参照して更に詳細に説明する。

＜実施例１＞
本発明をメモリ・ロジック混載半導体装置の製造に適用した第１の実施例を図１乃至図６を用いて説明する。具体的には、第１層配線を複数の材料からなる層と結ぶプラグの製造工程に本発明が適用される。

図１は、本発明を適用したメモリ・ロジック混載半導体装置の断面を示す図である。シリコン基板１００の主表面のメモリ・アレイ領域１０１内には、五酸化タンタルを主要な誘電体層１０２として用いた立体キャパシタ１０３が形成されている。下部電極層１０４は多結晶シリコン、上部電極層１０５は窒化チタンで形成されている。

メモリ・アレイ領域１０１内の拡散層１０６はシリコンのままであるが、メモリの周辺回路を含むロジック回路領域１０７内の拡散層１０８の表面にはコバルト珪化物層１０９が形成されている。第１層配線（メモリ回路内ではビット線）１１０はタングステン層と窒化チタン層の積層配線、第２層配線１１１、第３層配線１１２は上下を窒化チタン層で挟んだアルミニウム合金層からなる積層配線であり、第1層配線１１０と第２層配線１１１の間、第２層配線１１１と第３層配線１１２の間は、タングステン層と窒化チタン層のプラグ（積層プラグ）１１３，１１４が接続されている。第１層配線１１１とキャパシタの上部電極層１０４との間も、同様の積層プラグ１１５で接続されている。

第１層配線１１０の積層膜は、第１層配線１１０と下層とを接続する接続孔１１６，１１７内への積層膜の埋込みと同時に形成した。埋込みによってプラグ１２１、１２２が形成される。接続孔１１６は、ロジック回路領域内の接続孔で、開口時に孔の底部にコバルト珪化物層１０９が露出した。接続孔１１７は、メモリ・アレイ領域１０１内の接続孔で、開口時に孔の底部に拡散層１０６のシリコンが露出した。

接続孔１１６，１１７開口後に、本発明の製造方法を適用して、化学気相成長法によって、ロジック回路領域１０７内に開口された、第１層配線１１０と表面にコバルト珪化物層１０９が形成されている拡散層１０８とを接続するための接続孔１１６の底部と、ロジック回路領域内１０７に開口された、第１層配線１１０と積層ゲート層１１８（メモリ回路内ではワード線）のタングステン層とを接続するための接続孔（図示せず）の底部と、メモリ・アレイ領域内に開口された、第１層配線１１０と拡散層１０６とを接続するための接続孔１１７の底部に、それぞれ厚さ約７ｎｍのチタン珪化物層１１９、厚さ約３ｎｍのチタン層（図示せず）、厚さ約１５ｎｍのチタン珪化物層１２０を同時に形成した。以下、図１に示した半導体装置の製造方法を詳細に説明する。

図２（ａ）は、図１に示したメモリ・ロジック混載半導体装置の製造工程の中間段階にあるシリコン基板２００の断面を示す図である。浅溝素子分離領域２０１を作製した後、ＭＯＳ型トランジスタ２０２を形成した。

ゲート層２０３は、タングステン／窒化タングステン／不純物を添加した多結晶シリコンの積層導電層であり、ゲート層２０３上には二酸化シリコンからなるキャップ層がある。メモリの周辺回路を含むロジック回路領域２０４内のゲート層２０３には二酸化シリコンからなるサイドウォール２０５が形成されている。

種々の不純物を導入して作製した不純物領域が拡散層となる。ロジック回路領域２０４の拡散層２０６の深さはｎ＋、ｐ＋拡散層共に、シリコン基板の表面から約９０ｎｍである。拡散層２０６の深さは1立方センチメートル当たり１×１０^１８個以上の濃度の深さで定めた。ロジック回路領域２０４の拡散層２０６の表面には、選択的に厚さは約１５ｎｍのコバルト珪化物層２０７が形成されている。メモリ・アレイ領域２０８内の拡散層２０９の表面にはコバルト珪化物層は形成されていない。

上記のコバルト珪化物層２０７の形成は以下の方法で行った。まず二酸化シリコン膜で基板２００の主表面全面を覆った後、周知のフォトリソグラフィー技術とウェット・エッチング技術によって、ロジック回路領域２０４の二酸化シリコン膜を除去した。フッ酸水溶液による洗浄の後に、厚さ８ｎｍのコバルト膜をスパッタ法で形成し、６７０℃１分間の窒素中瞬間熱処理によって、シリコン基板２００が露出した拡散層領域２０６のみに選択的にコバルト珪化物層２０７を形成した。この段階では、コバルト珪化物層２０７は、最も低抵抗な相とはなっていない。

二酸化シリコン膜上の未反応のコバルト膜やコバルトと二酸化シリコンとの反応生成物層を硫酸／過酸化水素混合溶液を用いたウェット・エッチングにより除去した後、さらに８００℃１分間のアルゴン中瞬間熱処理を施した。これにより、最も低抵抗な相からなるコバルト珪化物層２０７が拡散層２０６の表面に形成された。このコバルト珪化物層２０７の厚さは約１５ｎｍである。

次に、図２（ｂ）に断面を示すように、ＭＯＳ型トランジスタ２０２や拡散層２０９、拡散層２０６上のコバルト珪化物層２０７を覆うように、層間絶縁膜２１０を形成し、ＣＭＰ(Chemical Mechanical Polishing)法によって表面を平坦化した。本実施例で用いた層間絶縁膜２１０は、シランと亜酸化窒素を原料として、高密度プラズマを用いたプラズマ化学気相成長法によって形成した二酸化シリコン膜である。ＣＭＰ後のシリコン基板２００の元々の表面から測った層間絶縁膜２１０の厚さは約０．３５μｍであった。

その後、図２（ｃ）に示すように、メモリ・アレイ領域２０８内のキャパシタの下部電極と拡散層２０９とを接続するための接続孔２１１を開口した。周知の電子線リソグラフィー技術とドライ・エッチング技術を用いて開口した接続孔２１１の直径は約０．１２μｍであり、開口後、減圧化学気相成長法によってリンを添加したシリコン膜を形成し、ＣＭＰ法によって層間絶縁膜２１０上のシリコン膜を除去して、図３（ａ）に示す多結晶シリコン・プラグ２１２とした。

次に、図３（ｂ）に示すように、シリコン基板２００の主表面全面に二酸化シリコン膜２１３を形成した後、図３（ｃ）に示すように、第１層配線とメモリ・アレイ領域２０８内の拡散層２０９とを接続するための接続孔２１４と、第１層配線とロジック回路領域２０４内の拡散層２０６とを接続するための接続孔２１５と、図３（ｄ）に示した第１層配線とロジック回路領域２０４内のゲート層２０３とを接続するための接続孔２１６を同時に開口した。

図３（ｄ）は、シリコン基板２００の別の断面の一部を示す図である。周知の電子線リソグラフィー技術とドライ・エッチング技術によって開口した上記の接続孔２１４，２１５，２１６の直径は約０．１２μｍである。ここでは、上記３群の接続孔２１４，２１５，２１６を同時に開口したが、特に第１層配線とロジック領域２０４内のゲート層２０３とを接続するための接続孔２１６は他の接続孔２１４，２１５と深さが異なるため、これを別工程で開口してもよい。

メモリ・アレイ領域２０８内の拡散層２０９の表面はシリコンであり、ロジック回路領域２０４内の拡散層２０５の上にはコバルト珪化物層２０７があり、ロジック回路領域２０４内のゲート層２０３の表面はタングステンである。３群の接続孔２１４、２１５、２１６の開口によって、これら３つの材料がそれぞれの接続孔の下部に露出した。

図４は、本実施例に用いたプラズマ化学気相成長装置を示す図である。上記のメモリ・ロジック混載半導体装置の製造中間段階にあるシリコン基板３００をフッ酸水溶液で洗浄した後、図４に示したプラズマ化学気相成長装置の減圧された反応室３０１内の試料台３０２に設置した。試料台３０２のシリコン基板３００と接する面は、予め６６０℃に加熱されている。四塩化チタン１０ｓｃｃｍと水素７００ｓｃｃｍをシャワーヘッド３０３から導入後、高周波電源３０４によって４５０ｋＨｚ、８００Ｗの高周波電力を印加した。シャワーヘッド３０３は絶縁材３０５によって反応室３０１とは絶縁されている。高周波電力の印加によって、シャワーヘッド３０３と対抗するシリコン基板３００、試料台３０２との間にプラズマ放電が発生する。放電中、真空排気ポンプ３０６を用いて反応室３０１内の圧力を７０Ｐａとした。

２分間の放電によって、図５（ａ）に示すように、メモリ・アレイ領域２０８内の接続孔２１４底部のシリコンからなる拡散層２０９上には、厚さ約１５ｎｍのチタン珪化物層２１７が形成された。

ロジック回路領域２０４内の接続孔２１５底部の拡散層２０６表面のコバルト珪化物層２０７上には、さらに厚さ約７ｎｍのチタン珪化物を主成分とする層２１８が形成された。本実施例のチタン珪化物を主成分とする層２１８は、コバルトを含有している。コバルトの含有量は、図４の装置による処理の条件などにより変化する。全くコバルトを含有させないことも可能である。チタン珪化物層２１８の形成により、コバルト珪化物層２０７の一部はより基板２００の深い側に移動する。

平坦部の二酸化シリコン膜２１３上には厚さ約３ｎｍのチタン膜２１９が形成された。接続孔２１４，２１５内部の側壁の二酸化シリコン２１３膜上には、ほとんど膜は形成されなかった。

図５（ｂ）は、シリコン基板２００の別の断面の一部を示す図である。ロジック回路領域２０４内の接続孔２１６の底部の積層ゲート層２０３のタングステン層上には厚さ約２ｎｍのチタン膜２２０が形成された。接続孔２１６内部の側壁の二酸化シリコン膜２１３上には、ほとんど膜は形成されなかった。

以上のように本実施例において、化学気相成長により、チタン珪化物層２１７、チタン珪化物を主成分とする層２１８及びチタン膜２２０が同時に形成される。

かかる基板２００に対して、次に図４に示した装置の前述の処理に用いたのと同一の反応室３０１で、シャワーヘッド３０３から窒素７００ｓｃｃｍを導入後、高周波電源３０４によって４５０ｋHｚ、５００Ｗの高周波電力を１分間印加して、図５（ａ），（ｂ）に示した平坦部の二酸化シリコン膜２１３上のチタン膜２１９を窒化してほぼ完全な窒化チタン膜２１９とした。この窒化処理は、二酸化シリコン膜２１３との接着性を向上させるための処理である。この処理によって、ゲート層２０３上のチタン層２２０も窒化する。

次に、シリコン基板２００を図４に示した装置の、真空搬送室（図示せず）を介して結ばれた別の反応室（図示せず）に転送して、図５（ｃ），（ｄ）に示したように、厚さ２０ｎｍの窒化チタン膜２２１を四塩化チタンとアンモニアを原料とする化学気相成長法で形成した。窒化チタン膜２２１の形成温度は５８０℃である。

さらに、図４に示した装置のもう一つの反応室（図示せず）で、図６（ａ），（ｂ）に示したように、厚さ７０ｎｍのタングステン膜２２２を六弗化タングステンと水素を用いた化学気相成長法で形成した。タングステン膜２２２の形成温度は４３０℃である。

以上の窒化チタン膜２２１及びタングステン膜２２２の形成により、接続孔２１４，２１５にプラグ２４１が形成され、接続孔２１６にプラグ２４２が形成される。

続いて、図６（ｃ），（ｄ）に示すように、フッ素クリプトン・レーザーを光源とする露光装置を用いた周知の光リソグラフィー技術とドライエッチング技術によってタングステン膜２２２、窒化チタン膜２１９，２２１の積層導電膜にパターニングを施して第1層配線２２３を形成した。さらに、二酸化シリコン膜２２４を形成し、ＣＭＰ法によってその表面を平坦化した。二酸化シリコン膜２２４の形成方法は、二酸化シリコン膜２１０と同じで高密度プラズマを用いたプラズマ化学気相成長法である。

本実施例では上記のように、第1層配線２２３の形成には３群の接続孔２１４，２１５，２１６の内部に形成したのと同じ窒化チタン膜２２１、タングステン膜２２２を用いたが、これらの膜２２１，２２２の形成後に、接続孔２１４，２１５，２１６の内部に形成された窒化チタン膜２２１とタングステン膜２２２以外の二酸化シリコン膜２１３上の膜をＣＭＰ法によって一旦除去して、改めて第1層配線となる膜の形成を行って第1層配線２２３としてもよい。なお、本実施例の方法による場合も、ここで述べたＣＭＰ法の後で改めて第1層配線を形成する場合も、前述の二酸化シリコン膜２１３上のチタン膜２１９を窒化してほぼ完全な窒化チタン膜２１９とする処理は省略することも可能である。

図７（ａ）に示すように、かかる基板３００にさらに後続の処理を行って、メモリ・アレイ内に多結晶シリコンからなる下部電極層２２５を形成した。

このような基板２００に対してアンモニア中８００℃１分間の瞬間熱処理を施して、下部電極層２２５の多結晶シリコン表面を窒化した後、図７（ｂ）に示すように、ペンタ・エトキシ・タンタルと酸素を原料とする減圧化学気相成長法によって厚さ９ｎｍの五酸化タンタル膜２２６を形成した。化学気相成長法による五酸化タンタル膜２２６の形成温度は４８０℃である。五酸化タンタル膜２２６の形成後に、８００℃７分間の酸素中熱処理を行い、下部電極２２５表面を酸化すると共に五酸化タンタル膜２２６を結晶化させた。

周知のように、化学気相成長法によって形成した直後の五酸化タンタル膜はリーク電流が大きく、これを誘電体膜に用いたキャパシタは耐圧が低い。さらに、誘電率も小さいため、本実施例で採用した膜形成後の熱処理は、五酸化タンタル膜を誘電体としたキャパシタを用いる場合には不可欠となっている。この熱処理によって、五酸化タンタル膜２２６を主要な誘電体膜とするキャパシタは、必要十分な耐圧と必要十分な容量を有することになる。

なお、五酸化タンタル以外の誘電体膜膜でも、多くの場合、化学気相成長法やスパッタ法による膜形成直後のリーク電流は大きい。例えば、化学気相成長法やスパッタ法で形成したＢＳＴ膜の場合にも、キャパシタ耐圧を得るためには、膜形成後に、６００℃以上の高温の酸素中熱処理が必要である。上記の熱処理は第１層配線２２２形成後の製造工程中で最も高温の熱工程である。熱処理の際に、チタン珪化物層２１７，２１８は低抵抗化するが、厚さに大きな変化はない。すなわち、チタン珪化物層２１７は約１５ｎｍ、チタン珪化物層２１８は約７ｎｍのままである。

次に、図７（ｃ）に示すように、化学気相成長法で上部電極となる窒化チタン膜２２７を形成した。窒化チタン膜の形成温度は５２０℃である。さらに工程を進め、上部電極の窒化チタン膜２２７と五酸化タンタル膜２２６にパターニングを施し、図８（ａ）に示すように、キャパシタ上に二酸化シリコン膜２２８を形成し、再び表面をＣＭＰ法によって平坦化した。二酸化シリコン膜２２８の形成方法は、二酸化シリコン膜２１０と同じで高密度プラズマを用いたプラズマ化学気相成長法である。

続いて、第２層配線とキャパシタの上部電極層２２９、第２層配線と第１層配線２２３とを接続する接続孔２３０，２３１を周知の電子線リソグラフィー技術とドライエッチング技術を用いて開口し、前述と同様の方法で、窒化チタン膜、タングステン膜を順次形成し、さらに、ＣＭＰ法によって二酸化シリコン膜２２８の平坦部上のタングステン膜、窒化チタン膜を順次研磨除去して、図８（ｂ）に示すように、タングステン、窒化チタンの積層導電膜からなるプラグ２３２、２３３を形成した。

次に、図９（ａ）に示したように、上下を窒化チタン層２３４，３５で挟まれた、銅を０．５重量％含むアルミニウム合金層２３６からなる第２層配線２３７を形成した。窒化チタン層２３４，２３５及びアルミニウム合金層２３６の膜形成は全てスパッタ法によった。パターニングは、フッ素クリプトンレーザーを光源とする露光装置を用いたリソグラフィー技術と、ドライエッチング技術によった。

その後、図９（ｂ）に示すように、二酸化シリコン膜２３８を二酸化シリコン膜２２８と同様の方法で形成し、続いて平坦化してから、上層の配線と第２層配線２３７とをつなぐタングステン、窒化チタンの積層導電膜からなるプラグ２３９を二酸化シリコン膜２３８の開口断面に形成し、次に第３層配線２４０を形成した。第３層配線２４０も、上下を窒化チタン層で挟んだアルミニウム合金層であり、その形成方法は第２層配線２３７と同様である。

かかる基板２００の主表面に半導体装置の保護のための二酸化シリコン膜、窒化シリコン膜を順次形成し、外部との接続のための開口断面を形成すると、図１に示した、シリコン基板１００上に形成したメモリ・ロジック混載半導体装置となる。

比較のために、従来の方法によるメモリ・ロジック混載半導体装置も製造した。図３（ｃ），（ｄ）に示したメモリ・ロジック混載半導体装置の製造中間段階にあるシリコン基板２００をスパッタ装置の試料台に設置し、スパッタ法によって主表面全面上に平坦部の二酸化シリコン膜２１３上の厚さが５０ｎｍのチタン膜４００を形成すると図１０（ａ），（ｂ）のようになった。

スパッタ法によって形成されたチタン膜４００は、接続孔２１４，２１５の内部では周囲の二酸化シリコン膜２１３のシャドーイング効果によって、スパッタ法に特有な被覆形状（オーバー・ハング形状）となり、接続孔２１４，２１５の底部にでは、中央部が厚く、周辺部が薄くなる。中央部のチタン膜４００の膜厚は、約７ｎｍであった。接続孔２１６の底部の中央部のチタン膜４００の膜厚は、約１０ｎｍであった。

しかる後、７００℃１分間のアルゴン中の瞬間熱処理によってシリコン拡散層２０９やコバルト珪化物層２０７と接触しているチタン膜をシリコンと反応させてチタン珪化物層を形成した。この際、積層ゲート層２０３のタングステンと接しているチタン膜４００の一部はタングステンと反応する。

続いて、二酸化シリコン膜２１３上の未反応のチタン膜、チタンと二酸化シリコンとの反応生成物層、積層ゲート層２０３のタングステン上の未反応のチタン膜を過酸化水素／アンモニア混合溶液を用いたウェット・エッチングにより除去すると、図１０（ｃ），（ｄ）のようになった。この除去工程を採用した理由は、除去工程を省略すると、オーバー・ハング形状となったチタン膜４００が接続孔２１４，２１５，２１６への窒化チタン膜、タングステン膜の埋め込みを阻害するからである。メモリ・アレイ領域２０８内の接続孔２１４底部のシリコンからなる拡散層２０９上には、最も厚い中央部の厚さが約１５ｎｍのチタン珪化物層４０１が形成された。

ロジック回路領域２０４内の接続孔２１５底部の拡散層２０６表面のコバルト珪化物層２０７上にはさらに最も厚い中央部の厚さが約１５ｎｍのチタン珪化物層４０２が形成された。接続孔２１４，２１５内部の側壁の二酸化シリコン膜２１３上のチタン膜はウェット・エッチングにより除去された。ロジック回路領域２０４内の接続孔２１６の底部の積層ゲート層２０３のタングステン層上には最も厚い中央部の厚さが約２ｎｍのチタンとタングステンの合金もしくは混合物からなる膜４０３が形成された。接続孔２１６内部の側壁の二酸化シリコン膜２１３上や、ゲート層２０３上のタングステンと反応しなかったチタン膜はウェット・エッチングにより除去された。

このような従来技術を用いた基板２００にも、窒化チタン膜の形成以降は上記本発明の実施例１と同様の処理を行い、上述の部分を除いては図１のメモリ・ロジック混載半導体装置に類似した半導体装置を作製した。

図１の本発明によるメモリ・ロジック混載半導体装置の試験用のパターンを用いて特性を測定した。上記の実施例の中では説明を省略したが、特性測定のためにロジック回路領域のコバルト珪化物層の一部を選択的に除去する工程を加えて、ロジック領域内の拡散層と第１層配線との間の接続抵抗（第１層配線配線からチタン珪化物層を経て拡散層に至る抵抗）も測定可能としてある。従来の方法による半導体装置についても同様に特性を測定した。

第１層配線とメモリ・アレイ領域内の表面がシリコンの拡散層との間の直径０．１２μｍの接続抵抗は、本発明による半導体装置と従来の方法による半導体装置とに有意差はなかった。第１層配線とロジック回路領域内の表面全面にコバルト珪化物層が形成されている拡散層との間の接続抵抗は、第１層配線とコバルト珪化物層の間は直径０．１２μｍ、コバルト珪化物層と拡散層との間は０．３μｍ×０．３μｍで接続されている評価パターンで測定した。

ケルビン法によって、１つ１つの接続孔の抵抗を測定すると、本発明による半導体装置では、ｐ＋拡散層に対しては平均１．１ｋΩ、ｎ＋拡散層に対しては平均７００Ωであった。一方、従来の方法による半導体装置では、ｐ＋拡散層に対しては平均１．６ｋΩ、ｎ＋拡散層に対しては平均１．１ｋΩであり、本発明による半導体装置の方の約１．５倍であった。また、ｎ＋，ｐ＋いずれの接続孔についても、本発明による半導体装置の方が抵抗のばらつきを示す標準偏差の値が約５０％小さかった。

第１層配線とロジック回路領域内の表面がタングステンであるゲート層との間の直径０．１２μｍの接続孔では、ケルビン法によって、１つ１つの接続孔の抵抗を測定すると、本発明による半導体装置では、平均５２．３Ω、従来の方法による半導体装置では、平均８３．５Ωであり、本発明による半導体装置の方が約４０％抵抗が低かった。また、本発明による半導体装置の方が抵抗のばらつきを示す標準偏差の値が約４０％小さかった。

さらに、拡散層リーク電流の測定を、拡散層上に直径０．１２μｍの接続孔を１００００個形成したパターンを用いて行った。第１層配線とメモリ・アレイ領域内の拡散層との間の接続孔については、ｎ＋拡散層についても、ｐ＋拡散層についても、本発明による半導体装置と従来の方法による半導体装置に有意差はなかった。第１層配線とロジック回路領域内の表面全面にコバルト珪化物が形成されている拡散層との間の接続孔については、拡散層リーク電流はｎ＋，ｐ＋拡散層共に、本発明による半導体装置の方が約１桁、従来の方法による半導体装置よりも小さかった。

接続孔底部の断面を走査型電子顕微鏡や透過型電子顕微鏡で観察した結果、以下のことが明らかとなった。本発明による半導体装置では、メモリ・アレイ領域内の接続孔底部のシリコン拡散層上には厚さが約１５ｎｍのチタン珪化物が形成されていた。従来の方法による半導体装置の同一の個所にも、厚さ約１５ｎｍのチタン珪化物が形成されていた。本発明の製造方法による方が、形成されたチタン珪化物層の方が、厚さが均一である点を除けば、両方のチタン珪化物層に大きな違いはなかった。

図１１（ａ），（ｂ）は、それぞれ本発明と従来の半導体装置によるロジック回路領域の接続孔の底部を示す図である。走査型電子顕微鏡による観察結果を模式図とした。ロジック回路領域内のコバルト珪化物２０７が表面に形成された拡散層２０９に対する接続孔の底部には、図１１（ａ）に示した本発明の製造方法による半導体装置では、厚さ約７ｎｍのチタン珪化物を主成分とする層２１８が、拡散層表面の厚さ約１５ｎｍのコバルト珪化物層２０７上に形成されていた。チタン珪化物を主成分とする層２１８はコバルトを含有している。二酸化シリコン膜２１０に開口された接続孔の底部のコバルト珪化物層２０７は、より基板２００の深い側に移動している。チタン珪化物層２１８上には窒化チタン膜２２１とタングステン膜２２２が形成されている。

これに対して、図１１（ｂ）に示した従来の方法による半導体装置では、拡散層２０９表面の厚さ約１５ｎｍのコバルト珪化物層２０７上には最も厚い部分の厚さが約１５ｎｍのチタン珪化物層４０２が形成されていた。このチタン珪化物層４０２にもコバルトが含有されていた。接続孔の底部のコバルト珪化物層２０７は、より基板２００の深い側に移動していて、さらに膜厚が均一ではなくなって部分的には元々の厚さ約１５ｎｍを超えていた。いくつかの接続孔を観察すると、厚さが約２５ｎｍとなっている接続孔もあった。キャパシタ作製のための熱処理工程中に周囲のコバルト珪化物層から凝集したものと推定される。

上記の走査型電子顕微鏡による観察の結果、従来の方法による半導体装置で第１層配線とロジック回路領域内の表面全面にコバルト珪化物層が形成されている拡散層との間の接続抵抗が上昇したのは、接続孔の底部のチタン珪化物層、コバルト珪化物層が厚過ぎるため、不純物濃度が低い領域でコバルト珪化物層とシリコン拡散層が接していることが原因と考えられる。さらに、凝集によって厚く形成されたコバルト珪化物層は、密度が小さく、膜質が劣るため、接続抵抗が高くくなっている可能性もある。

これに対して、本発明による半導体装置では、接続孔の底部のチタン珪化物層、コバルト珪化物層の厚さが適切な範囲にあるため、接続抵抗は従来の方法による半導体装置よりも低くなる。

さらに、拡散層リーク電流の違いも同様に接続孔底部のチタン珪化物層、コバルト珪化物層の厚さの違いで説明することができる。すなわち、従来の方法による半導体装置では、部分的に厚くなったチタン珪化物層、コバルト珪化物層が、基板表面からの深さが約３０ｎｍである接合を突き破ってしまったためと考えられる。

図１１（ｃ），（ｄ）は、それぞれ本発明と従来の方法による半導体装置の、ゲート層に対する接続孔の底部を示す図である。透過型電子顕微鏡による観察結果を模式図とした。図１１（ｃ）に示した本発明による半導体装置の積層ゲート層２０３の最上層のタングステン上には、窒化チタン膜２２０が形成されている。これは、化学気相成長法で形成された厚さ約３ｎｍのチタン膜を窒化して形成されたもので、厚さは約４ｎｍである。さらにその上層には、化学気相成長法で形成された窒化チタン膜２２１の一部が観察された。

これに対して従来の方法による半導体装置では、積層ゲート層２０３の最上層のタングステンの上に、厚さ約２ｎｍのチタンとタングステンの合金もしくは混合物からなる膜４０３がある。その上層には化学気相成長法で形成された窒化チタン膜２２１の一部が観察された。チタンとタングステンの合金もしくは混合物からなる膜４０３は、スパッタ法によるチタン膜の形成後の熱処理時に形成されたものと考えられる。チタンとタングステンの合金もしくは混合物からなる膜４０３は抵抗率が大きく、上下の膜、すなわち積層ゲート層２０３の最上層のタングステンや窒化チタン膜２２１との接続抵抗も高い。チタンとタングステンの合金もしくは混合物からなる膜４０３の存在が従来の方法による半導体装置の方が本発明の半導体装置よりも第１層配線とロジック回路領域内の表面がタングステンであるゲート層との間の接続孔の抵抗が高くなった原因である。

本発明による上記の抵抗低減は半導体装置の高性能化を可能とし、リーク電流の低減は低消費電力化をもたらす。すなわち、本発明によって、低消費電力で高性能、高集積のメモリ・ロジック混載半導体装置の製造が可能となった。

なお、本実施例では、ロジック回路領域の拡散層の表面にコバルト珪化物層を形成したが、チタン珪化物層、ニッケル珪化物層、タングステン珪化物層、モリブデン珪化物層等、他の金属の珪化物層を用いた場合にも、本発明の効果は本実施例のコバルト珪化物層の場合と同様に得られる。効果は単一金属の珪化物に限定されず、チタンとコバルトの珪化物の混合層、コバルトとニッケルの珪化物の混合層、チタンとニッケルの珪化物の混合層、チタンとタンタルの珪化物層、もしくはチタン、コバルト、シリコンからなる化合物層、チタン、タンタル、シリコンからなる化合物等の、複数の金属の珪化物層、もしくは複数の金属とシリコンの化合物層が拡散層の表面に形成されている場合にも、本発明の効果は本実施例の場合と同様である。

接続孔の開口後に形成する金属珪化物層は、本実施例ではチタン珪化物層であるが、コバルト珪化物層、ニッケル珪化物層、タングステン珪化物層、モリブデン珪化物層等の、他の金属の珪化物層や、チタンとタングステンの珪化物の混合層、コバルトとニッケルの珪化物の混合層、チタンとコバルトの珪化物の混合層、チタンとタンタルの珪化物の混合層もしくはチタン、タングステン、シリコンからなる化合物層、チタン、タンタル、シリコンからなる化合物層等の、複数の金属の珪化物層、もしくは複数の金属とシリコンの化合物層を化学気相成長法で形成した場合にも同様の効果が得られる。

また、本実施例では、主要なキャパシタ誘電体膜として五酸化タンタル膜を用いたが、実施例中で説明したように、シリコンやチタン等の不純物を添加した五酸化タンタル膜や、五酸化タンタル膜以外のＢＳＴ膜等の誘電体膜を用いた場合にも、一般に接続孔形成後に６００℃以上の熱処理が必要となるため、本実施例と同様の効果が得られる。さらにＰＺＴ膜、ＳＢＴ膜等の強誘電体膜を用いた不揮発メモリ半導体装置の製造に適用した場合にも本発明と同様の効果が得られる。
＜実施例２＞
本発明をメモリ半導体装置の製造に適用した第２の実施例を図１２に示す。具体的には、ゲート層の製造工程と、第１層配線を複数の材料からなる層と結ぶ接続孔、第１層配線をシリコン層と結ぶ深さが異なる接続孔の製造工程に本発明を適用した。

図１２（ａ）は、メモリ半導体装置の製造工程の中間段階にあるシリコン基板５００の断面を示す図である。シリコン基板５００の主表面には浅溝素子分離領域５０１が形成されている。

メモリ・アレイ領域５０２内には、ＭＯＳ型トランジスタ５０３や、第１層配線（メモリ回路内ではビット線）と拡散層とを接続する多結晶シリコン・プラグ５０４、キャパシタの一方の電極と拡散層とを接続する多結晶シリコン・プラグ５０５等が形成されている。

周辺回路領域５０６内には、ＭＯＳ型トランジスタ５０７が形成されている。ＭＯＳ型トランジスタ５０３，５０７のゲート層５０８は、高融点金属／窒化チタン／チタン珪化物／不純物を添加した多結晶シリコンの積層導電層である。高融点金属は、本実施例ではタングステンとした。化学気相成長法によって厚さ約３ｎｍという極めて薄いチタン珪化物層を窒化チタン層と不純物を添加した多結晶シリコン層の間に挿入することができたため、タングステン／窒化チタン／不純物を添加した多結晶シリコン層の積層ゲート層を用いた従来の半導体装置で問題となりつつあった多結晶シリコンと窒化チタンとの間の接続抵抗を低減することができた。

本実施例で用いた窒化チタンの代りに、窒化タングステン等の他の金属の窒化物を用いる場合にも、金属窒化物と多結晶シリコンの間に化学気相成長法によって形成した薄いチタン珪化物層を挿入することは、同様の効果がある。また、多結晶シリコン層の代りに、シリコン・ゲルマニウム層を用いる場合にも本発明は適用可能である。

浅溝素子分離領域５０１を作製し、ゲート層の一部となる不純物を添加した多結晶シリコン膜を形成したシリコン基板５００をフッ酸水溶液による洗浄後に、実施例１と同様のプラズマ化学気相成長装置の減圧された反応室内の試料台に設置した。シリコン基板を設置する試料台は、予め５８０℃に加熱されている。四塩化チタン７ｓｃｃｍと水素４００ｓｃｃｍを導入後、３５０ｋＨｚ、３００Ｗの高周波を印加してプラズマを発生させた。４０秒間の放電によって、多結晶シリコン膜上には、厚さ約３ｎｍのチタン珪化物層が形成された。

次に、シリコン基板５００を真空搬送室で結ばれた同一装置の別反応室に転送して、厚さ１０ｎｍの窒化チタン膜を四塩化チタンとアンモニアを原料とする化学気相成長法で形成し、さらにもう一つの反応室で厚さ５０ｎｍのタングステン膜を六弗化タングステンと水素を用いた化学気相成長法で形成した。しかる後、周知の電子線リソグラフィー技術とドライエッチング技術により積層ゲート層５０８のパターニングを行った。

従来の方法、すなわちスパッタ法でチタン膜を形成して熱処理によってチタン珪化物層を形成しても、上記の接続抵抗は低減できるが、従来の方法では実施例のような薄いチタン珪化物層を作ることはほとんど不可能であるため、ドライエッチングによる積層ゲート層の加工が著しく困難となり、微細なＭＯＳトランジスタの製造ができなかった。チタン珪化物層の厚さが５ｎｍ未満であればドライエッチングへの影響は殆どなく、積層ゲート層の一部にチタン珪化物層を挿入しても、微細なＭＯＳトランジスタが製造可能である。

上記のＭＯＳトランジスタ５０３，５０７上に二酸化シリコン膜５０９を形成し、実施例１と同様にＣＭＰ法によって平坦化した。多結晶シリコン・プラグ５０４，５０５は、二酸化シリコン膜５０９に開口された接続孔に化学気相成長法によって多結晶シリコン膜を埋め込んだ後、周知のエッチバック法によって二酸化シリコン５０９上の多結晶シリコン膜を除去して形成した。エッチバック法による拡散層５２０への多結晶シリコン・プラグ５０４，５０５の形成後に、シリコン基板５００の主表面に厚さ約０．２μｍの二酸化シリコン膜５１０を形成した。

しかる後、周知のフォトリソグラフィー技術とドライエッチング技術によって、まず多結晶シリコン・プラグ５０４上の二酸化シリコン膜５１０に深さの浅い直径０．１４μｍの接続孔５１１を開口した。接続孔５１１の深さは０．２μｍである。接続孔５１１の底部には、プラグ５０４の多結晶シリコンが露出した。

次に、シリコン基板５００に至る直径０．１４μｍの深い接続孔５１２を再度フォトリソグラフィー技術とドライエッチング技術を用いて、二酸化シリコン膜５０９，５１０に開口した。接続孔５１２の底部にはシリコン基板５００表面のシリコン拡散層５３０が露出した。接続孔５１２の深さは０．７５μｍである。

図１２（ｂ）は、シリコン基板５００の別の断面の一部を示す図である。接続孔５１２の開口時には、同時に第１層配線を積層ゲート層５０８に接続するための接続孔５１３を二酸化シリコン膜５０９、５１０と二酸化シリコンからなるゲート層上のキャップ層に開口した。接続孔５１３の直径は０．１４μｍである。接続孔５１３の底部には積層ゲート層５０８の最上層のタングステンが露出した。

上記のように深さや底面に露出する材料が異なる接続孔５１１，５１２，５１３を開口した後に、本発明の製造方法を適用して、図１２（ｃ），（ｄ）に示すように、化学気相成長法によって、メモリ・アレイ領域５０２内に開口された第１層配線と多結晶シリコン・プラグ５０３とを接続するための接続孔５１１の底部と、周辺回路領域内５０６に開口された第１層配線とシリコン基板５００表面の拡散層とを接続するための接続孔５１２の底部と、積層ゲート層（メモリ回路内ではワード線）５０８のタングステンとを接続するための接続孔５１３の底部に、それぞれ厚さ約５ｎｍのチタン珪化物層５１４、厚さ約５ｎｍのチタン珪化物層５１５、厚さ約１ｎｍのチタン層５１６を同時に形成した。二酸化シリコン膜５１０上に形成されたチタン層５１７の厚さは約１ｎｍであった。

このような基板５００に対して、チタン層５１７の窒化処理を実施例１の本発明の半導体装置に対するのと同様に行った後、８２０℃１分間のアルゴン中瞬間熱処理を施した。この後の処理、すなわち窒化チタン膜の形成処理以降は実施例１の本発明の半導体装置に対するのと同様の処理を基板５００に施した。ただし、キャパシタ絶縁膜として用いたのは、窒化した二酸化シリコン膜である。キャパシタ工程中の最も高い熱処理温度は８２０℃であった。

積層ゲート層のタングステンと多結晶シリコン層との間の接続抵抗は、本発明のチタン珪化物層を窒化チタン層と不純物を添加した多結晶シリコン層の間に挿入した半導体装置では、従来の方法でチタン珪化物層がない半導体装置の約５０％であった。

第１層配線とメモリ・アレイ領域内のシリコン拡散層との間の直径０．１４μｍの接続抵抗は、本発明による半導体装置とスパッタ法によるチタン膜の形成と熱処理によってチタン珪化物層を形成した従来の方法による半導体装置とに有意差はなかった。

第１層配線と周辺回路領域内のシリコン拡散層との間の直径０．１４μｍの接続抵抗をケルビン法によって測定すると、本発明による半導体装置では、ｐ＋拡散層に対しては平均１．４ｋΩ、ｎ＋拡散層に対しては平均９００Ωであった。一方、従来の方法による半導体装置では、ｐ＋拡散層に対しては平均２．８ｋΩ、ｎ＋拡散層に対しては平均１．７ｋΩであり、本発明による半導体装置の約２倍であった。また、ｎ＋，ｐ＋いずれの接続孔についても、本発明による半導体装置の方が抵抗のばらつきを示す標準偏差の値が約６０％小さかった。

第１層配線と周辺回路領域内の表面がタングステンであるゲート層との間の直径０．１４μｍの接続孔では、ケルビン法によって、１つ１つの接続孔の抵抗を測定すると、本発明による半導体装置では、平均２５．１Ω、従来の方法による半導体装置では、平均３７．５Ωであり、本発明による半導体装置の方が約５０％抵抗が低かった。また、本発明による半導体装置の方が抵抗のばらつきを示す標準偏差の値が約３０％小さかった。

さらに、拡散層リーク電流の測定を、拡散層上に直径０．１４μｍの接続孔を５０００個形成したパターンを用いて行った。第１層配線と周辺回路領域内の拡散層との間の接続孔については、ｎ＋，ｐ＋拡散層共に、本発明による半導体装置の方が約２０％、従来の方法による半導体装置よりも小さかった。

本発明による上記の抵抗低減は半導体装置の高性能化を可能とし、リーク電流の低減は低消費電力化をもたらす。すなわち、本発明によって、低消費電力で高性能、高集積のメモリ半導体装置の製造が可能となった。

本実施例は、本発明を、第１層配線を複数の材料からなる層と結ぶプラグ、第１層配線をシリコン層と結ぶ深さが異なるプラグの製造工程に本発明を適用した。このうち、深さの違いについては、直径の違いが２倍以下の接続孔では、深さが１．５倍以上異なる場合に本発明の効果があり、特に深さが２倍以上異なる場合に本実施例のように顕著な効果が得られることが分かった。

接続孔の開口後に形成する金属珪化物層は、本実施例ではチタン珪化物層であるが、コバルト珪化物層、ニッケル珪化物層、タングステン珪化物層、モリブデン珪化物層等の、他の金属の珪化物層や、チタンとタングステンの珪化物の混合層、チタンとコバルトの珪化物の混合層、もしくはチタン、タングステン、シリコンからなる化合物層等の、複数の金属の珪化物層、もしくは複数の金属とシリコンの化合物層を化学気相成長法で形成した場合にも同様の効果が得られる。

また、本実施例では、主要なキャパシタ誘電体膜として窒化した二酸化シリコン膜を用いたが、五酸化タンタル膜、シリコンやチタン等の不純物を添加した五酸化タンタル膜や、ＢＳＴ膜等の誘電体膜を用いた場合にも、一般に接続孔形成後に６００℃以上の熱処理が必要となるため、本実施例と同様の効果が得られる。さらに、ＰＺＴ（鉛・ジルコニウム・チタン酸化物）等の強誘電体膜を用いた強誘電体メモリを製造する場合にも、本発明を適用すれば、本実施例と同様の効果が得られる。
＜実施例３＞
本発明を相補型ＭＯＳを用いたロジック半導体装置の製造に適用した第３の実施例を図１３乃至１７に示す。具体的には、絶縁膜に開口された、絶縁膜表面の開口断面の形状が長方形または長方形を含む形状である局所配線等の製造工程に本発明を適用した。

図１３は、本実施例のロジック半導体装置のレイアウト図の一部である。図１３には本実施例の説明に必要な層のみが描かれている。枠６００は、図１３に記載したレイアウト図の一部の範囲を示す境界線である。活性領域６０１、６０２が浅溝素子分離領域６０３で分離されている。ゲート層６０４，６０５の幅は、０．１３μｍである。

局所配線層６０６，６０７，６０８，６０９は、活性領域間（局所配線層６０６，６０７，６０９については活性領域１つのみを図示）を接続していて、第1層配線層６１０，６１１は、ゲート層６０４，６０５と直交する方向に延在している。局所配線層６０６，６０７，６０９は、開口断面の形状が長辺の短辺に対する比が２以上の長方形であり、局所配線層６０８は、上記長方形を含む形状となっている。局所配線層６０６，６０７，６０８，６０９の一部は、浅溝素子分離領域の二酸化シリコン膜上にある。拡散層と第1層配線とを接続するための接続孔層（図示せず）と局所配線層６０６，６０７，６０８，６０９は、同一の層で形成される。

図１４（ａ）は、本実施例のロジック半導体装置の製造中間段階にあるシリコン基板７００の断面を示した図である。図１３のレイアウト図に基づいたパターンが配置されている。図１４（ａ）は図１３中に示したＡ・Ａ線６１２における断面に相当する図である。

ＭＯＳ型トランジスタ７０１の積層ゲート層の一部は、多結晶シリコン層７０２で形成されている。周知のイオン注入技術等を用いて、ｎ＋は基板７００表面から深さ約３０ｎｍ、ｐ＋は基板７００表面から深さ約３５ｎｍの拡散層７０３，７０４を形成した後、多結晶シリコン層７０２と拡散層７０３，７０４の表面全面に、選択的にコバルト珪化物層７０５，７０６，７０７を形成した。このコバルト珪化物層７０５，７０６，７０７の形成は以下の工程で行った。

厚さ約７ｎｍのコバルト膜をスパッタ法で形成し、６００℃１分間の窒素中瞬間熱処理によって、多結晶シリコン層７０２とシリコン基板が露出した拡散層領域７０３，７０４上のみに選択的にコバルト珪化物層７０５，７０６，７０７を形成した。浅溝素子分離領域７０８や側壁７０９の二酸化シリコン膜上の未反応のコバルト膜やコバルトと二酸化シリコンとの反応生成物層を硫酸／過酸化水素混合溶液を用いたウェット・エッチングにより除去した後、さらに８００℃１分間のアルゴン中瞬間熱処理を施した。コバルト珪化物層７０５，７０６，７０７の厚さは約１５ｎｍである。

次に、実施例１と同様の方法でＭＯＳ型トランジスタ７０１等を覆うように、層間絶縁膜７１０を形成し、ＣＭＰ法によって表面を平坦化した。ＣＭＰ後の拡散層表面からの厚さは約０．４μｍである。

しかる後、周知の電子線リソグラフィー技術とドライ・エッチング技術を用いて、活性領域間を接続するための局所配線穴７１１，７１２を開口した。局所配線穴７１１は図１３のレイアウト図の局所配線層６０６に、局所配線穴７１２は図１３の局所配線層６０７に対応する。局所配線穴７１１，７１２の底部のコバルト珪化物層７０６は、開口時のドライエッチングの過剰エッチングによって厚さが約１０ｎｍになった。

続いて、図１３中に示したＢ・Ｂ線６１３による断面を図１４（ｂ）に示す。局所配線穴７１３は図１３のレイアウト図の局所配線層６０６に、局所配線穴７１４は図１３の局所配線層６０７に対応する。局所配線穴７１３，７１４の底部の拡散層７０３上のコバルト珪化物層７０６は、開口時のドライエッチングの過剰エッチングによって厚さが約３ｎｍになった。

また、図１３中に示したＣ・Ｃ線６１４による断面を図１４（ｃ）に示す。局所配線７１５は、図１３のレイアウト図の局所配線層６０６に対応する。局所配線７１５穴の底部の拡散層７０３上に形成されたコバルト珪化物層７０６は、開口時のドライエッチングの過剰エッチングによって厚さが約２ｎｍ乃至約１１ｎｍになった。

図１４（ｄ）にさらに別の断面を示す。これは、図１３中のレイアウト図には対応部分が含まれない断面である。接続孔７１６は、直径が０．１３μｍの開口断面断面の形状が円形の接続孔であり、接続孔７１６の底部の拡散層７０３上のコバルト珪化物層７０６は、開口時のドライエッチングの過剰エッチングによって厚さが約１５ｎｍになった。接続孔７１６も、図１４（ａ），（ｂ），（ｃ）に示した開口断面断面の形状が長方形の局所配線穴７１１、７１２等と同時に開口される。

さらに、図１３のレイアウト図に示した局所配線層６０８に対応する局所配線（図示せず）も同時に開口される。この局所配線の下部にもコバルト珪化物層の他、一部、浅溝素子分離領域の二酸化シリコンも露出する。

シリコン基板７００に対して図１４（ｄ）の微細な接続孔７１６を開口するためのエッチングを施すと、断面の形状が長方形の局所配線７１１、７１２等や長方形を組合わせた断面形状を有する局所配線のエッチングは過剰となり、図１４（c）に示したように、特に長方形の長辺方向の中央部でコバルト珪化物層７０６が過剰エッチングによって削られる。

本実施例では、上記の開口断面形状の異なる開口部（接続孔または局所配線穴）の群を同時に開口したが、上述のようにドライエッチングの最適条件が開口断面形状によって異なるため、開口断面が長方形の接続孔または局所配線を別工程で開口した方がより高精度な開口が可能であり、孔の底部のコバルト珪化物層７０６のエッチングはこのような工夫によって防止することも可能であるが、工程が複雑化する欠点がある。また、リソグラフィー工程も別々に行えば、本来同層である接続孔の底部の層または局所配線穴の底部の層の間に合せ余裕を確保する必要も生じるので、微細化の障害となる。

このようなロジック半導体装置の製造中間段階にあるシリコン基板７００を実施例１と同様のプラズマ化学気相成長装置の減圧された反応室内の試料台に設置した。試料台に内蔵された加熱機構によってシリコン基板７００は５８０℃に加熱される。四塩化チタン５ｓｃｃｍ、五塩化モリブデン０．５ｓｃｃｍと水素４００ｓｃｃｍを導入後、３５０ｋＨｚ、５００Ｗの高周波を印加して、プラズマを発生させた。五塩化モリブデンは常温では固体なので、容器を加熱して昇華させて導入した。

図１５（ａ）は、図１４（ａ）に対応する断面図である。４０秒間の放電によって、図１５（ａ）に示すように、拡散層７０３の表面のコバルト珪化物層７０６の上にはさらに厚さが約４ｎｍのモリブデンを含むチタン珪化物を主成分とする層７１７が形成された。チタン珪化物を主成分とする層７１７の一部は、下層のコバルト珪化物層７０６と混合している。表面や断面の形状が長方形の局所配線穴７１１，７１２の間に形成されている二酸化シリコン膜７１０の上に形成されたモリブデンを含むチタン膜７１８の厚さは２ｎｍ未満である。

図１５（ｂ）は、図１４（ｂ）に対応する断面図である。拡散層７０３の表面のコバルト珪化物層７０６の上にはさらに厚さが約６ｎｍのモリブデンを含むチタン珪化物を主成分とする層７１７が形成された。二酸化シリコン膜７１０上に形成されたモリブデンを含むチタン膜７１８の厚さは２ｎｍ未満である。

図１５（ｃ）は、図１４（ｃ）に対応する断面図である。拡散層７０３の表面のコバルト珪化物層７０６の上にはさらに厚さが約３ｎｍ乃至約６ｎｍのモリブデンを含むチタン珪化物を主成分とする層７１７が形成された。コバルト珪化物層７０６の厚い部分には薄いモリブデンを含むチタン珪化物を主成分とする層７１７が形成された。二酸化シリコン膜７１０や二酸化シリコンからなる浅溝素子分離領域７０８上に形成されたモリブデンを含むチタン膜７１８の厚さは２ｎｍ未満である。

図１５（ｄ）は、図１４（ｄ）に対応する断面図である。拡散層７０３の表面のコバルト珪化物層７０６の上にはさらに厚さが約２ｎｍのモリブデンを含むチタン珪化物を主成分とする層７１７が形成された。二酸化シリコン膜７１０上に形成されたモリブデンを含むチタン膜７１８の厚さは２ｎｍ未満である。

このように各層７１７を同時に形成した基板７００に対して、実施例１と同様の処理を行い、厚さ２０ｎｍの窒化チタン膜を四塩化チタンとアンモニアを原料とする化学気相成長法で形成し、さらに、厚さ６０ｎｍのタングステン膜を六弗化タングステンと水素を用いた化学気相成長法で形成した。この窒化チタン膜とタングステン膜の形成により、局所配線穴７１１，７１３，７１５の内部に局所配線６０６が、局所配線穴７１２，７１４に局所配線６０７が、接続孔７１６の内部にプラグ（図示せず）が形成される。

窒化チタン膜とタングステン膜の形成後に、局所配線穴７１１，７１２，７１３，７１４，７１５や接続孔７１６の内部に形成された窒化チタン膜７１９とタングステン膜７２０以外の二酸化シリコン膜７１０上の膜をＣＭＰ法によって一旦除去すると、図１６（ａ），（ｂ），（ｃ），（ｄ）のようになった。図１６（ａ），（ｂ），（ｃ），（ｄ）は図１５（ａ），（ｂ），（ｃ），（ｄ）にそれぞれ対応する断面図である。ＣＭＰ法による膜の除去の際に、二酸化シリコン７１０上に形成されていたモリブデンを含むチタン膜７１８も除去された。

次に、基板７００の主表面上に二酸化シリコン膜７２１を再度形成し、第1層配線のための溝と、第1層配線と拡散層とを接続するための接続孔を加工した後、
図１７（ａ），（ｂ），（ｃ）に示すように、化学気相成長法によって、窒化タンタル膜７２２と銅膜７２３とを形成し、続いて、溝と孔の内部の窒化タンタル膜７２２、銅膜７２３以外の二酸化シリコン膜７２３上の膜をＣＭＰ法によって除去した。図１７（ａ），（ｂ），（ｃ）はそれぞれ図１６（ｂ），（ｃ），（ｄ）に対応する断面図である。第1層配線７２４，７２５は、共に図１３の第1層配線層６１０に相当する配線である。さらに基板７００に後続の処理を行ってさらに工程を進め、最上層の第５層配線までを形成した。

本実施例の本発明による半導体装置では、第１層配線と拡散層やゲート層との接続抵抗や、局所配線による拡散層間の接続抵抗が従来の方法による半導体装置と比べて約２０％低かった。局所配線下部の拡散層のリーク電流は従来の方法による場合よりも約２桁に小さかった。従来の方法では、開口後に実施例１，２の中で説明したのと同様のスパッタ法による膜形成を用いて珪化物層を形成していた。スパッタで用いたターゲットは、モリブデン１０％を含むチタンターゲットである。

本発明による上記の抵抗低減は半導体装置の高性能化を可能とし、リーク電流の低減は低消費電力化をもたらす。すなわち、本発明によって、低消費電力で高性能、高集積のロジック半導体装置の製造が可能となった。

なお、本実施例では、拡散層の表面にコバルト珪化物層を形成したが、チタン珪化物層、ニッケル珪化物層、タングステン珪化物層、モリブデン珪化物層等、他の金属の珪化物層を用いた場合にも、本発明の効果は本実施例のコバルト珪化物層の場合と同様に得られる。効果は単一金属の珪化物に限定されず、チタンとコバルトの珪化物の混合層、コバルトとニッケルの珪化物の混合層、チタンとニッケルの珪化物の混合層、チタンとタンタルの珪化物層、もしくはチタン、コバルト、シリコンからなる化合物層、チタン、タンタル、シリコンからなる化合物等の、複数の金属の珪化物層、もしくは複数の金属とシリコンの化合物層が拡散層の表面に形成されている場合にも、本発明の効果は本実施例の場合と同様である。

接続孔の開口後に形成する金属珪化物層は、本実施例ではモリブデン珪化物を含むチタン珪化物を主成分とする層であるが、コバルト珪化物層、ニッケル珪化物層、タングステン珪化物層、モリブデン珪化物層等の、他の金属の珪化物層や、チタンとタングステンの珪化物の混合層、コバルトとニッケルの珪化物の混合層、チタンとコバルトの珪化物の混合層、もしくはチタン、タングステン、シリコンからなる化合物層等の、複数の金属の珪化物層、もしくは複数の金属とシリコンの化合物層を化学気相成長法で形成した場合にも同様の効果が得られる。
＜実施例４＞
本発明を相補型ＭＯＳを用いたロジック半導体装置の製造に適用した第４の実施例を図１８に示す。具体的には、絶縁膜に開口された、複数の断面形状を有する接続孔の製造工程に本発明を適用した。

図１８（ａ）は、本実施例のロジック半導体装置の製造中間段階にあるシリコン基板８００の断面を示した図である。周知のイオン注入技術等を用いて、ｎ＋，ｐ＋共に基板８００表面深さ約３０ｎｍの拡散層８０１を形成した後、拡散層８０１の表面全面に、選択的にコバルト珪化物層８０２を形成した。このコバルト珪化物層８０２の形成は実施例３と同様の方法で行った。コバルト珪化物層８０２の厚さは約７ｎｍである。浅溝素子分離領域８０３上にはコバルト珪化物層は形成されない。

次に、実施例１と同様の方法でＭＯＳ型トランジスタ（図示せず）等を覆うように、層間絶縁膜８０４を形成し、ＣＭＰ法によって表面を平坦化した。ＣＭＰ後の拡散層表面からの厚さは約０．４μｍである。しかる後、周知の電子線リソグラフィー技術とドライ・エッチング技術を用いて、拡散層と第1層配線を接続するための接続孔８０５、８０６を開口した。接続孔８０５は直径が約０．１３μｍ、接続孔８０６は直径が約０．３５μｍである。接続孔のアスペクト比（深さの直径に対する比）の違いは、２．７倍異なる。

このようなロジック半導体装置の製造中間段階にあるシリコン基板８００を実施例１と同様のプラズマ化学気相成長装置の減圧された反応室内の試料台に設置した。試料台に内蔵された加熱機構によってシリコン基板７００は５８０℃に加熱される。四塩化チタン５ｓｃｃｍと水素４００ｓｃｃｍを導入後、４５０ｋＨｚ、７００Ｗの高周波を印加して、プラズマを発生させた。

４０秒間の放電によって、図１８（ｂ）に示すように、拡散層８０１の表面のコバルト珪化物層８０２の上にはさらに厚さが約１０ｎｍのチタン珪化物を主成分とする層８０７が形成された。チタン珪化物を主成分とする層８０７にはコバルトが含まれ、チタン珪化物を主成分とする層８０７の一部は下層のコバルト珪化物層８０２と混合している。表面や接続孔８０５、８０６の間に形成されている二酸化シリコン膜８０４の上に形成されたチタン膜８０８の厚さは２ｎｍ未満である。

このようのにアスペクト比の異なる接続孔８０５、８０６の底部に同時に層８０７を形成した基板８００に対して、実施例１と同様の処理を行い、厚さ５０ｎｍの窒化チタン膜を四塩化チタンとアンモニアを原料とする化学気相成長法で形成し、さらに、厚さ１５０ｎｍのタングステン膜を六弗化タングステンと水素を用いた化学気相成長法で形成した。以後、他の実施例３と同様に配線層を形成した。

比較のために、従来の方法によるロジック半導体装置も製造した。図１８（ａ）に示したロジック半導体装置の製造中間段階にあるシリコン基板８００をスパッタ装置の試料台に設置し、スパッタ法によって主表面全面上に平坦部の二酸化シリコン膜８０４上の厚さが５０ｎｍのチタン膜８０９を形成すると図１９（ａ）のようになった。

スパッタ法によって形成されたチタン膜８０９は、接続孔８０５、８０６の内部では周囲の二酸化シリコン膜８０４のシャドーイング効果によって、スパッタ法に特有な被覆形状（オーバー・ハング形状）となり、接続孔８０５，８０６の底部にでは、中央部が厚く、周辺部が薄くなる。中央部のチタン膜８０９の膜厚は、接続孔８０５では約３ｎｍ、接続孔８０６では約５ｎｍであった。

しかる後、７００℃１分間のアルゴン中瞬間熱処理によってコバルト珪化物層８０２と接触しているチタン膜をシリコンと反応させてチタン珪化物層８１０を形成した。二酸化シリコン膜８０４上の未反応のチタン膜、チタンと二酸化シリコンとの反応生成物層を過酸化水素／アンモニア混合溶液を用いたウェット・エッチングにより除去すると、図１９（ｂ）のようになった。

このような従来技術を用いた基板８００にも、窒化チタン膜の形成以降は上記本実施例と同様の処理を行い、本実施例のロジック半導体装置に類似した半導体装置を作製した。

本実施例の本発明による半導体装置では、直径０．１３μｍの接続孔の第１層配線と拡散層との接続抵抗が従来の方法による半導体装置と比べて約２０％低かった。直径０．３μｍの接続孔が１００００個密集するテストパターンでの拡散層のリーク電流は従来の方法による場合よりも約２桁に小さかった。

従来の方法で接続抵抗が高く、リーク電流が大きいのは、図１９（ｂ）のように、アスペクト比が２以上異なる２つの接続孔の下部に適正な膜厚範囲のチタン珪化物層を形成することが、従来の方法では不可能だからである。アスペクト比が大きな孔の底部には、十分な厚さのチタン珪化物層が形成されないので、接続抵抗が高くなる。アスペクト比の小さな孔の底部には、必要以上の膜厚のチタン珪化物層が形成されてしまい、コバルト珪化物層が、接合を突き抜ける部分が生じ、接合リーク電流が増加してしまう。

接続孔の開口後に形成する金属珪化物層は、本実施例ではチタン珪化物を主成分とする層であるが、コバルト珪化物層、ニッケル珪化物層、タングステン珪化物層、モリブデン珪化物層等の、他の金属の珪化物層や、チタンとタングステンの珪化物の混合層、コバルトとニッケルの珪化物の混合層、チタンとコバルトの珪化物の混合層、もしくはチタン、タングステン、シリコンからなる化合物層等の、複数の金属の珪化物層、もしくは複数の金属とシリコンの化合物層を化学気相成長法で形成した場合にも同様の効果が得られる。

本発明に係る半導体装置の製造法の第１の実施例によって製造した半導体装置を説明するための断面図。本発明に係る半導体装置の製造法の第１の実施例を説明するための工程図。第１の実施例を説明するための別の工程図。第１の実施例において用いる装置を説明するための断面図。第１の実施例を説明するための別の工程図。第１の実施例を説明するための別の工程図。第１の実施例を説明するための別の工程図。第１の実施例を説明するための別の工程図。第１の実施例を説明するための別の工程図。第１の実施例に対する従来技術による比較例を説明するための図。第１の実施例の効果を説明するための断面図。本発明の第２の実施例を説明するための工程図。本発明の第３の実施例を説明するための平面図。第３の実施例を説明するための工程図。第３の実施例を説明するための別の工程図。第３の実施例を説明するための別の工程図。第３の実施例を説明するための別の工程図。第３の実施例を説明するための別の工程図。第３の実施例に対する従来技術による比較例を説明するための図。

符号の説明

１００…シリコン基板、１０１…メモリ・アレイ領域、１０２…誘電体層、１０３…立体キャパシタ、１０４…下部電極層、１０５…上部電極層、１０６…拡散層、１０７…ロジック回路領域、１０８…拡散層、１０９…コバルト珪化物層、１１０…第１層配線、１１１…第２層配線、１１２…第３層配線、１１３，１１４，１１５…積層プラグ、１１６，１１７…接続孔、１１８…積層ゲート層、１１９，１２０…チタン珪化物層、１２１，１２２…積層プラグ、２００…シリコン基板、２０１…浅溝素子分離領域、２０２…ＭＯＳ型トランジスタ、２０３…ゲート層、２０４…ロジック回路領域、２０５…サイドウォール、２０６…拡散層、２０７…コバルト珪化物層、２０８…メモリ・アレイ領域、２０９…拡散層、２１０…層間絶縁膜、２１１…接続孔、２１２…多結晶シリコン・プラグ、２１３…二酸化シリコン膜、２１４，２１５，２１６…接続孔、２１７，２１８…チタン珪化物層、２１９，２２０…チタン膜、２２１…窒化チタン膜、２２２…タングステン膜、２２３…第１層配線、２２４…二酸化シリコン膜、２２５…下部電極層、２２６…五酸化タンタル膜、２２７…窒化チタン膜、２２８…二酸化シリコン膜、２２９…上部電極層、２３０，２３１…接続孔、２３２，２３３…プラグ、２３４，２３５…窒化チタン層、２３６…アルミニウム合金層、２３７…第２層配線、２３８…二酸化シリコン膜、２３９…プラグ、２４０…第３層配線、２４１，２４２…プラグ。

Claims

基体上の絶縁膜を形成する工程と、
当該絶縁膜に、絶縁膜表面の開口断面の形状が中点に対してほぼ対称の形状である接続孔の群と、絶縁膜表面の開口断面の形状が長辺の短辺に対する比が２以上の長方形を少なくとも含む形状である開口部の群とを開口する工程と、
上記接続孔の群の各接続孔の底部及び開口部の群の各開口部の底部に、底部に露出している層が表面がシリコンを主成分とする層である場合にはその上に第２の金属珪化物を主成分とする層を、底部に露出している層が表面が第１の金属珪化物を主成分とする層である場合にはその上に第２の金属珪化物を主成分とする層を、底部に露出している層が表面が第１の金属を主成分とする層である場合にはその上に第２の金属を主成分とする層を、化学気相成長法によって同時に形成する工程とを有することを特徴とする半導体装置の製造方法。
基体上に絶縁膜を形成する工程と、
当該絶縁膜に、表面がシリコンを主成分とする層が底部に露出している接続孔の群及び表面が第１の金属珪化物を主成分とする層が底部に露出している接続孔の群のうちの少なくとも一方の第１の群と、表面がシリコンを主成分とする層が底部に露出している、第１の群の接続孔とは直径の違いが２倍以下で深さの違いが２倍以上である接続孔の群及び表面が第１の金属珪化物を主成分とする層が底部に露出している、第１の群の接続孔とは直径の違いが２倍以下で深さの違いが２倍以上である接続孔の群のうちの少なくとも一方の第２の群とを開口する工程と、
第１の群及び第２の群の各接続孔の底部に、底部に露出している層が表面がシリコンを主成分とする層である場合にはその上に第２の金属珪化物を主成分とする層を、底部に露出している層が表面が第１の金属珪化物を主成分とする層である場合にはその上に第２の金属珪化物を主成分とする層を、化学気相成長法によって同時に形成する工程とを有することを特徴とする半導体装置の製造方法。
基体上に絶縁膜を形成する工程と、
当該絶縁膜に、表面がシリコンを主成分とする層が底部に露出している接続孔の群及び表面が第１の金属珪化物を主成分とする層が底部に露出している接続孔の群のうちの少なくとも一方の第１の群と、表面がシリコンを主成分とする層が底部に露出している、第１の群の接続孔とは深さの違いが２倍以下で直径の違いが２倍以上である接続孔の群及び表面が第１の金属珪化物を主成分とする層が底部に露出している第１の群の接続孔とは深さの違いが２倍以下で直径の違いが２倍以上である接続孔の群のうちの少なくとも一方の第２の群とを開口する工程と、
第１の群及び第２の群の各接続孔の底部に、底部に露出している層が表面がシリコンを主成分とする層である場合にはその上に第２の金属珪化物を主成分とする層を、底部に露出している層が表面が第１の金属珪化物を主成分とする層である場合にはその上に第２の金属珪化物を主成分とする層を、化学気相成長法によって同時に形成する工程とを有することを特徴とする半導体装置の製造方法。
基体上に形成された、シリコンを主成分とする層の上に、金属珪化物を主成分とする層を化学気相成長法によって形成する工程と、形成した上記金属珪化物を主成分とする層の上に、金属窒化物を主成分とする層を形成する工程と、形成した記金属窒化物を主成分とする層の上に、高融点金属を主成分とする層を形成する工程とを有し、上記の各工程によって形成した高融点金属層／金属窒化物層／金属珪化物層／シリコンを主成分とする層からなる積層導電層をＭＯＳ（Metal Oxide Semiconductor）型トランジスタのゲート層とすることを特徴とする半導体装置の製造方法。
金属珪化物層の厚さが５ｎｍ未満であることを特徴とする請求項２４に記載の半導体装置の製造方法。