JP2008258499A - 電極構造及び半導体装置 - Google Patents
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- H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
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- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
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- H01L2224/838—Bonding techniques
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- H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
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Abstract
【課題】パワーMOSトランジスタでは、主表面に形成された複数のソース領域に共通して接続されるようにソース電極が形成されている。ソース電極の面内方向の抵抗を減らすことにより、電流密度を均一にし、ソースとリードとを接続するワイヤの本数と電極接合部の位置とを自由に設計できる半導体素子の製造方法を提供する。
【解決手段】電極を、パッド電極10a上に形成された電解めっき法による銅めっき層10eと、無電解めっき法により形成され、銅めっき層10eの上面及び側面を覆うように形成された、ニッケルめっき層10f,金めっき層10g、とから構成する。
【選択図】図2
【解決手段】電極を、パッド電極10a上に形成された電解めっき法による銅めっき層10eと、無電解めっき法により形成され、銅めっき層10eの上面及び側面を覆うように形成された、ニッケルめっき層10f,金めっき層10g、とから構成する。
【選択図】図2
Description
本発明は電極構造及び半導体装置に関し、オン抵抗の抑制に関する。
近年、携帯端末などの普及により、スイッチング素子は、小型で、且つ低オン抵抗であることが求められている。このため、例えばパワーMOSトランジスタは、1つの半導体チップにはMOSトランジスタの動作セルが並列接続するように集積化され、半導体チップの縦方向に大電流が流れる。例えば、チャネルがトレンチの側面に形成されるトレンチ構造の縦型MOSトランジスタでは、動作セルが、7200万個/平方インチという高密度で形成されると、オン抵抗が12mΩまで低減される。
図11は従来技術に係る半導体装置を示し、(a)は平面図、(b)はそのx−xにおける断面図を示す。
半導体チップ101は、表面側に複数の動作セル(図示せず)を備えており、表面と裏面との間で電流が流れる縦型MOSトランジスタを示す。具体的には、半導体チップ101の表面上には、ソース電極110およびゲートパッド電極112が形成される。なお、動作セルは、ゲート電極、ゲート酸化膜、およびソース領域を備える。そして、ソース電極110は、全ての動作セルを覆い、各ソース領域と接続される。また、各ゲート電極は、ゲートパッド電極112と電気的に接続される。かかる構成において、ソース電極110およびゲートパッド電極112は、ワイヤ117a、117bにより、リード116a、116bと電気的に接続される。一方、半導体基板1の裏面には、コレクタ電極113が形成される。そして、コレクタ電極113は、半田等の導電ペースト115によりアイランド114に固着される。
関連した技術文献としては、例えば以下の特許文献が挙げられる。
特開2001−250946号公報
前述したように、ソース電極110は、複数の動作セルを全て覆うように形成されている。ところが、ワイヤ117aは、ソース電極110の一部にのみ接合されているため、ワイヤ117aの接合部119と各動作セルとの距離に差が生じる。この結果、ソース電極110の持つ抵抗に基づいて各動作セルが不均一に動作してしまい、電流集中によるチップ破壊が生じる可能性がある。
このため、従来においても、各動作セルの不均一動作を抑制するために、多くの試みがなされてきた。
例えば、図12に示すように、ソース電極110とリード116aとは、複数のワイヤ117aにより接続される。このとき、各ワイヤ117aは、ソース電極110と広範にわたって接合される。このため、ワイヤ117aの接合部119と各動作セルとの距離の差が減少し、電流密度が均一化される。
しかしながら、半導体装置は、年々微細化が進展しており、ワイヤ117aの本数を増やすと、微細化の妨げとなってしまう。また、ワイヤ117aをソース電極110にボンディングする際には、そのストレスでゲート電極とソース電極110とを絶縁分離する層間絶縁膜が短絡してしまわないように注意が必要であるが、ワイヤ117aの本数を増やすと、それだけ不良が発生する可能性が高まってしまう。また、ワイヤ117aの本数に応じて、コストがそれだけ上昇してしまう。
また、図13に示すように、ソース電極110とリード120aとは、ワイヤが用いられず、リード120aと一体化した金属フレーム120bにより接続される。このとき、金属フレーム120bは、ソース電極110と広範にわたって接合されるため、各動作セルは、ソース電極110の面内方向の抵抗の影響を殆ど受けなくなる。さらには、金属フレーム120bは、ワイヤよりも大幅に抵抗が低いため、低オン抵抗の半導体装置が実現される。
しかしながら、ソース電極110の面積に対応すべく金属フレーム120bの面積を大きくすると、ソース電極110と金属フレーム120bとを固着する導電性ペースト122が不均一になりやすく、これに伴い、電流密度にも差が生じてしまう。さらには、ソース電極110と金属フレーム120bとを貼り合わせるときの位置合わせも難しくなる。また、金属フレーム120bの面積に応じて、コストがそれだけ上昇してしまう。
上記に鑑み、本発明に係る電極構造は、パッド電極と、前記パッド電極を一部露出して覆うように形成された保護膜と、前記パッド電極上に形成された銅めっき層と、前記銅めっき層上に形成されたキャップ層と、を備え、前記銅めっき層及び前記キャップ層は、電解めっき法により連続して形成されており、前記銅めっき層は、側面がパッシベーション膜で覆われていることを特徴とする。
または、本発明に係る電極構造は、パッド電極と、前記パッド電極を一部露出して覆うように形成された保護膜と、前記パッド電極上に形成された銅めっき層と、前記銅めっき層上に形成されたキャップ層と、を備え、前記銅めっき層は電解めっき法により形成されており、前記キャップ層は、無電解めっき法により、前記銅めっき層の上面及び側面を覆うように形成されていることを特徴とする。
また、本発明に係る半導体装置は、半導体基板の表面に複数の動作セルと、前記動作セルと全て接続された第1の電極とを有し、前記動作セルの動作に応じて前記半導体基板の縦方向に電流が流れる半導体装置であって、前記第1の電極は、第1の外部接続端子と接合部を介して電気的に接続されており、前記第1の電極は、前記動作セルと前記接合部との距離に基づく不均一動作を抑制するための銅めっき層を備えることを特徴とする。
本発明では、半導体装置は、電解めっき法により形成された厚い銅めっき層を有した電極構造を有する。このため、電極の接合部の位置及び本数を自由に設計できる。
また、銅めっき層は、側面部がパッシベーション膜又はめっき膜で覆われるため、銅めっき層の厚さによらず、側面部の酸化を防止できる。
以下、本発明の実施形態に係る半導体装置について、図面を参照して詳細に説明する。以下は、先ず電極構造について説明し、次にその電極構造を有する半導体チップについて説明し、最後にその半導体チップを有する半導体装置について説明する。
<電極構造>
はじめに、半導体装置の電極構造について具体的に説明する。以下において、2は半導体基板を示しており、例えばMOSトランジスタの場合、その主表面にソース領域等の素子領域が形成されるが、ここではその詳細を省略する。また、10aはパッド層を示しており、素子領域と電気的に接続されるように、例えばスパッタ法によりAlが堆積されて形成されたものである。
はじめに、半導体装置の電極構造について具体的に説明する。以下において、2は半導体基板を示しており、例えばMOSトランジスタの場合、その主表面にソース領域等の素子領域が形成されるが、ここではその詳細を省略する。また、10aはパッド層を示しており、素子領域と電気的に接続されるように、例えばスパッタ法によりAlが堆積されて形成されたものである。
―第1の電極構造10A―
図1は、第1の電極構造10A及びその製造方法の断面図を示す。
図1は、第1の電極構造10A及びその製造方法の断面図を示す。
まず、図1(a)に示すように、パッド層10aが露出するように、窒化膜10bを形成する。そして、窒化膜10b上には、パッド層10aと電気的に接続するように、チタンバリア層10c及び銅シード層10dを、スパッタ法や蒸着法により連続して形成する。
次に、図1(b)に示すように、パッド層10a上を開口するように、レジスト膜33aをパターニングする。そして、銅めっき層10e,ニッケルめっき層10f及び金めっき層10gを、電解めっき法により連続して堆積する。
次に、図1(c)に示すように、レジスト膜33aを除去し、チタンバリア層10c及び銅シード層10dの露出する部分を部分的に除去する。
次に、図1(d)に示すように、銅めっき層10eの側面を覆うように、ソルダーレジスト等のパッシベーション膜26aをパターニングして、第1の電極構造10Aが完成する。
以上、第1の電極構造10Aにおいて、銅めっき層10eは電解めっき法により形成されている。このため、銅めっき層10eは、10μmを超える厚さであっても、低コスト・短時間で形成できる。
また、銅めっき層10eは、厚く形成されると、その側面が酸化されやすくなる。しかし、第1の電極構造10Aでは、銅めっき層10eの側面にパッシベーション膜26aを形成して、この酸化を防止する。
―第2の電極構造10B―
図2は、第2の電極構造10B及びその製造方法の断面図を示す。
図2は、第2の電極構造10B及びその製造方法の断面図を示す。
まず、図2(a)に示すように、第1の電極構造10Aと同様に、パッド層10a上に、窒化膜10b,チタンバリア層10c及び銅シード層10dを形成する。
次に、図2(b)に示すように、パッド層10a上を開口するように、レジスト膜33bをパターニングする。そして、銅めっき層10eを電解めっき法により形成する。
次に、図2(c)に示すように、レジスト膜33bを除去し、チタンバリア層10c及び銅シード層10dの露出部分を部分的に除去する。
次に、図2(d)に示すように、銅めっき層10eを全て覆うように、ニッケルめっき層10f,金めっき層10gを無電解めっき法により形成する。
以上、第2の電極構造10Bでは、ニッケルめっき層10f及び金めっき層10gは無電解めっき法により銅めっき層10eの側面も含んで覆うように形成される。これにより、第1の電極構造10Aの如く酸化防止のためのパッシベーション膜26aを形成する必要がない。
<第1又は第2の電極構造を有する半導体チップの構造>
続いて、前記第1又は第2の電極構造を有した半導体チップの構造について具体的に説明する。以下において、ソース電極10は、前記第1又は第2の電極構造により形成されている。
続いて、前記第1又は第2の電極構造を有した半導体チップの構造について具体的に説明する。以下において、ソース電極10は、前記第1又は第2の電極構造により形成されている。
なお、以下においては、縦型MOSトランジスタを半導体チップ1の例として説明する。しかし、本発明はこれに限定されず、半導体チップの縦方向に電流が流れるものであれば、IGBT(絶縁ゲート型バイポーラトランジスタ)等、他のデバイスにも同様に適用される。
―第1の半導体チップ1A―
図3は第1の半導体チップ1Aを示し、(a)は平面図、(b)はそのx-x線における断面図である。
図3は第1の半導体チップ1Aを示し、(a)は平面図、(b)はそのx-x線における断面図である。
まず、半導体チップ1Aの構成について説明する。半導体チップ1Aは、ドレイン領域となるN+型の半導体基板2及びN−型のエピタキシャル層3と、エピタキシャル層3の主表面に形成されたP型のチャネル層4と、チャネル層4に形成されたエピタキシャル層3まで達するトレンチ5と、トレンチ5にゲート絶縁膜6を介して埋め込まれたポリシリコンからなるゲート電極7と、トレンチ5に隣接して設けられたN+型のソース領域8と、隣接するソース領域8間に形成されたP+型のボディ領域9と、各ソース領域8を被覆するように形成されたソース電極10と、ゲート電極7とソース電極10との間を絶縁する層間絶縁膜11と、ゲート電極7と不図示の連結配線により電気的に接続されたゲートパッド電極12と、を表面側に備える。また、半導体チップ1Aは、裏面の全面にドレイン電極13を備える。
つづいて、半導体チップ1Aの動作について説明する。ゲートパッド電極12を介してゲート電極7に電圧が印加されると、各ゲート電極7に隣接してチャネル層4にチャネルが形成される。このとき、ソース電極10とドレイン電極13との間に電圧が印加されると、電流が、ドレイン電極13から半導体基板2及びエピタキシャル層3を通り、チャネル層4に形成された各チャネルを介して各ソース領域8を経て、ソース電極10へと流れる。つまり、ソース領域8、ゲート電極7、およびゲート酸化膜6からなる動作セルが1チップに複数形成されており、各動作セルが並列接続されている。
ここで、第1の半導体チップ1Aでは、ソース電極10は、前記第1又は第2の電極構造により形成されているため、面内方向における抵抗が小さい。このため、各ソース領域8に印加される電圧に差が生じにくく、したがって、面内方向における電流分布に偏りが少なく、特定の動作セルに電流集中が起こるといったことが抑制されている。
―第2の半導体チップ1B―
図4は第2の半導体チップ1Bを示し、(a)は平面図、(b)はそのx-x線における断面図である。
図4は第2の半導体チップ1Bを示し、(a)は平面図、(b)はそのx-x線における断面図である。
第2の半導体チップ1Bでは、表面側に、ソース電極10及びゲートパッド電極12のみならず、ドレイン電極29も同一面に形成される。そして、ドレイン電極29から、少なくとも半導体基板2まで到達するように、低抵抗のドレイン電流導出手段30が設けられている。
かかる構成により、ドレイン電流は、導電層31aを介してドレイン電極29の下部まで導出され、さらにドレイン電流導出手段30を介して、ドレイン電極29まで導出される。
ちなみに、ドレイン電流導出手段30は、エピタキシャル層3よりも抵抗が低くなる必要があり、例えばN+型のイオン注入層,金属等の埋め込み電極等がよい。
なお、ドレイン電流を表面側に形成されたドレイン電極29に導出するには、以下のように他の様々な方法が適用可能である。
例えば、図5に示すように、ドレイン電流導出手段30bが、半導体基板2の裏面からドレイン電極29に向かって形成されてもよい。この場合においても、ドレイン電流は、表面側に形成されたドレイン電極29まで導出される。本形態では、ドレイン電流導出手段30bを形成する位置にあらかじめ開口部32bを形成しておけば、導電層31bとドレイン電流導出手段30bとを同一工程で形成できる。
また、図6に示すように、半導体基板2の裏面からエピタキシャル層3に到達する複数の開口部32cが形成され、導電層31cが開口部32cに埋め込まれるように形成されてもよい。かかる構成により、ドレイン電流は、導電層31cの開口部32c内に形成された部分を経由することにより、高抵抗の半導体基板2を介さないでドレイン電極29まで導出される。
<第1の半導体チップ1Aを有する半導体装置>
つづいて、前記第1の半導体チップ1Aを有する半導体装置について具体的に説明する。以下においては、1Aは、前記第1の半導体チップ1Aを示すが、その詳細は省略する。また、10は、前記第1又は第2の電極構造からなるが、その詳細は省略する。
つづいて、前記第1の半導体チップ1Aを有する半導体装置について具体的に説明する。以下においては、1Aは、前記第1の半導体チップ1Aを示すが、その詳細は省略する。また、10は、前記第1又は第2の電極構造からなるが、その詳細は省略する。
―第1の半導体装置50A―
図7は、第1の半導体装置50Aを示し、(a)は平面図、(b)はそのx−xにおける断面図である。
図7は、第1の半導体装置50Aを示し、(a)は平面図、(b)はそのx−xにおける断面図である。
アイランド14は、半導体チップ1Aのドレイン電極13と電気的に接続される外部接続端子であり、例えば銅が打ち抜かれて形成される。そして、このアイランド14上に、半田や銀等の導電性ペースト15により半導体チップ1Aが固着され、アイランド14とドレイン電極13とが電気的に接続される。
一方、リード16aは半導体チップ1Aのソース電極10とワイヤ17aにより、半田等の導電性ペースト18が塗布された接合部19において電気的に接続される外部接続端子であり、リード16bは半導体チップ1のゲートパッド電極12とワイヤ17bにより電気的に接続される外部接続端子である。
ここで、ソース電極10は、前記第1又は第2の電極構造からなるため、面内方向における電気抵抗が小さい。したがって、接合部19の直下に形成された動作セルと、接合部19から離れて形成された動作セルとでは、電流が同程度となるように動作する。
なお、銅めっき層10eと半導体チップ1Aとでは熱膨張係数が大きく異なるため、銅めっき層10eを厚くしすぎると、ソース電極10と半導体チップ1Aとが剥離してしまう可能性がある。そこで、好ましくは、接合部19がソース電極10の中心に形成されると、接合部19と動作セルとの最大距離が小さくなるため、銅めっき層10eの厚さを最小限に抑え、剥がれを防止できる。
以上、第1の半導体装置50Aでは、ワイヤ17aの本数を減らすことができるため、ワイヤボンディングにおける層間絶縁膜11の損傷が抑制され、ゲート電極7とソース電極10とのショートを防止できる。
―第2の半導体装置50B―
図8は、第2の半導体装置50Bを示し、(a)は平面図、(b)はそのx−xにおける断面図である。
図8は、第2の半導体装置50Bを示し、(a)は平面図、(b)はそのx−xにおける断面図である。
第2の半導体装置50Bでは、リード20aは、金属フレーム20bと一体となって形成されており、この金属フレーム20bが、半田等の導電性ペースト21が塗布された接合部22において、ソース電極10と電気的に接続されている。
ここで、ソース電極10は、前記第1又は第2の電極構造からなるため、面内方向における電気抵抗が小さい。このため、金属フレーム20bは、導電性ペースト21がソース電極10と金属フレーム20bとの間に均一に広がる程度に小さい面積で形成され、オン抵抗のばらつきを抑制される。そして、好ましくは、金属フレーム20bは、ソース電極10の端から離間して中心部分に形成される。したがって、接合部22と動作セルとの最大距離を小さくすることができ、さらには、導電性ペースト21がゲートパッド電極12にまで延びてショートが発生することを防止できる。
―第3の半導体装置50C―
図9は、第3の半導体装置50Cを示し、(a)は平面図、(b)はそのx−xにおける断面図である。
図9は、第3の半導体装置50Cを示し、(a)は平面図、(b)はそのx−xにおける断面図である。
第3の半導体装置50Cでは、ソース電極10,ゲートパッド電極12及びドレイン電極13の外部端子は、それぞれソースバンプ電極23a,ゲートバンプ電極23b及びドレインバンプ電極23cから構成される。そして、実装基板24の導電パターン25上に半導体チップ1Aをフェイスダウンで実装し、各バンプ電極23と導電パターン25の位置あわせを行い、熱による半田リフローや、加圧状態での超音波振動を用いて接着・接続する。
具体的には、ソース電極10及びゲートパッド電極12上には、それぞれ電気的に接続されたソースバンプ電極23a,ゲートバンプ電極23bが、例えばソルダーレジストからなる保護膜26のコンタクト孔から露出するように形成される。また、ドレイン電極13は、半導体チップ1Aの裏面から表面まで延在した導出フレーム27により、半導体チップ1Aの表面側にまで電気的に導出され、ドレインバンプ電極23cを介して、導電パターン25cと電気的に接続される。
ここで、ソース電極10は、前記第1又は第2の電極構造からなるため、面内方向における電気抵抗が小さい。このため、ソースバンプ電極23aは、実装基板24の導電パターン25aに対応するように、位置および数を自由に設計することができる。
<第2の半導体チップ1Bを有する半導体装置>
つづいて、前記第2の半導体チップ1Bを有する半導体装置について具体的に説明する。以下においては、1Bは、前記第2の半導体チップ1Bを示すが、その詳細は省略する。また、10は、前記第1又は第2の電極構造からなるが、その詳細は省略する。
つづいて、前記第2の半導体チップ1Bを有する半導体装置について具体的に説明する。以下においては、1Bは、前記第2の半導体チップ1Bを示すが、その詳細は省略する。また、10は、前記第1又は第2の電極構造からなるが、その詳細は省略する。
―第4の半導体装置50D―
図10は、第4の半導体装置50Dを示し、(a)は平面図、(b)はそのx−xにおける断面図である。
図10は、第4の半導体装置50Dを示し、(a)は平面図、(b)はそのx−xにおける断面図である。
半導体チップ1Bは、ソース電極10上にソースバンプ電極23a,ゲートパッド電極12上にゲートバンプ電極23b,ドレイン電極29上にドレインバンプ電極23dがそれぞれ形成され、実装基板24上の導電パターン25a,25b及び25dにそれぞれフェイスダウンされて実装される。
ここで、ソース電極10は、前記第1又は第2の電極構造からなるため、面内方向における電気抵抗が小さい。このため、ソースバンプ電極23aの数及び位置は、導電パターン25aに応じて自由に設計されうる。
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
例えば、上記実施形態では、ゲート電極、ドレイン電極については詳述しなかったが、これらについても、ソース電極と同じ工程で同構造となるように形成されてもよい。
また、本発明は、ソース電極10の面内方向の抵抗が低いために、外部接続端子との接合部の位置および本数が自由に設定されるところにその特徴があり、実施形態で示された接合部の位置および本数は一例にすぎない。
また、ドレイン電極の形成方法については具体的に説明していないが、表面電極の形成工程と同工程で形成してもよい。
また、銅めっき層10eは、純銅である必要はなく、構成物質の大部分が銅からなればよい。
また、第2〜第4の半導体チップ1B〜1Dでは、開口部32b〜32は、エピタキシャル層3及び半導体基板2を完全に貫通して、ドレイン電極29と導電層31b〜31とを接続されるように形成されると、より低抵抗化が実現される。
1A 第1の半導体チップ
1B 第2の半導体チップ
2 半導体基板
3 エピタキシャル層
4 チャネル層
5 トレンチ
6 ゲート酸化膜
7 ゲート電極
8 ソース領域
9 ボディ領域
10 ソース電極
10A 第1の電極構造
10B 第2の電極構造
10a アルミパッド層
10b チタン接着層
10c 銅シード層
10d 銅めっき層
10e ニッケルめっき層
10f 金めっき層
11 層間絶縁膜
12 ゲートパッド電極
13 ドレイン電極
14 アイランド
15 導電ペースト
16 リード
17 ワイヤ
18 導電ペースト
19 接合部
20a リード
20b 金属フレーム
21 導電ペースト
22 接合部
23a ソースバンプ電極
23b ゲートバンプ電極
23c ドレインバンプ電極
23d ドレインバンプ電極
24 実装基板
25 導電パターン
26 窒化膜
27 導出フレーム
28 半導体チップ
29 ドレイン電極
30 ドレイン電流導出手段
50A 第1の半導体装置
50B 第2の半導体装置
50C 第3の半導体装置
50D 第4の半導体装置
101 半導体チップ
110 ソース電極
112 ゲートパッド電極
113 ドレイン電極
114 アイランド
115 導電ペースト
116 リード
117 ワイヤ
118 導電ペースト
119 接合部
120a リード
120b 金属フレーム
122 導電性ペースト
1B 第2の半導体チップ
2 半導体基板
3 エピタキシャル層
4 チャネル層
5 トレンチ
6 ゲート酸化膜
7 ゲート電極
8 ソース領域
9 ボディ領域
10 ソース電極
10A 第1の電極構造
10B 第2の電極構造
10a アルミパッド層
10b チタン接着層
10c 銅シード層
10d 銅めっき層
10e ニッケルめっき層
10f 金めっき層
11 層間絶縁膜
12 ゲートパッド電極
13 ドレイン電極
14 アイランド
15 導電ペースト
16 リード
17 ワイヤ
18 導電ペースト
19 接合部
20a リード
20b 金属フレーム
21 導電ペースト
22 接合部
23a ソースバンプ電極
23b ゲートバンプ電極
23c ドレインバンプ電極
23d ドレインバンプ電極
24 実装基板
25 導電パターン
26 窒化膜
27 導出フレーム
28 半導体チップ
29 ドレイン電極
30 ドレイン電流導出手段
50A 第1の半導体装置
50B 第2の半導体装置
50C 第3の半導体装置
50D 第4の半導体装置
101 半導体チップ
110 ソース電極
112 ゲートパッド電極
113 ドレイン電極
114 アイランド
115 導電ペースト
116 リード
117 ワイヤ
118 導電ペースト
119 接合部
120a リード
120b 金属フレーム
122 導電性ペースト
Claims (11)
- パッド電極と、
前記パッド電極を一部露出して覆うように形成された保護膜と、
前記パッド電極上に形成された銅めっき層と、
前記銅めっき層上に形成されたキャップ層と、を備え、
前記銅めっき層及び前記キャップ層は、電解めっき法により連続して形成されており、
前記銅めっき層は、側面がパッシベーション膜で覆われていることを特徴とする電極構造。 - パッド電極と、
前記パッド電極を一部露出して覆うように形成された保護膜と、
前記パッド電極上に形成された銅めっき層と、
前記銅めっき層上に形成されたキャップ層と、を備え、
前記銅めっき層は電解めっき法により形成されており、
前記キャップ層は、無電解めっき法により、前記銅めっき層の上面及び側面を覆うように形成されていることを特徴とする電極構造。 - 半導体基板の表面に複数の動作セルと、前記動作セルと全て接続された第1の電極とを有し、
前記動作セルの動作に応じて前記半導体基板の縦方向に電流が流れる半導体装置であって、
前記第1の電極は、第1の外部接続端子と接合部を介して電気的に接続されており、
前記第1の電極は、電解めっき法により形成された銅めっき層を備えることを特徴とする半導体装置。 - 前記第1の電極は、前記銅めっき層の酸化を防止するためのキャップ層を有し、
前記キャップ層は、前記銅めっき層と連続して電解めっき法により形成されていることを特徴とする請求項3に記載の半導体装置。 - 前記銅めっき層は、側面がパッシベーション膜により覆われていることを特徴とする請求項4に記載の半導体装置。
- 前記第1の電極は、前記銅めっき層の酸化を防止するためのキャップ層を有し、
前記キャップ層は、無電解めっき法により、前記銅めっき層の上面及び側面を覆うように形成されていることを特徴とする請求項3に記載の半導体装置。 - 前記第1の電極は、前記第1の外部接続端子と接続されたワイヤと、前記接合部において導電性ペーストにより接合されていることを特徴とする請求項3〜6のいずれかに記載の半導体装置。
- 前記第1の電極は、前記第1の外部接続端子と接続された金属フレームと、前記接合部において導電性ペーストにより接合されており、
前記金属フレームは、前記第1の電極よりも表面積が小さいことを特徴とする請求項3〜6のいずれかに記載の半導体装置。 - 前記第1の外部端子は、第1のバンプ電極により構成されており、
前記半導体基板は、実装基板の導電パターンにフェイスダウンして実装されるために形成されており、
前記第1のバンプ電極は、前記導電パターンに対応して形成されていることを特徴とする請求項3〜6のいずれかに記載の半導体装置。 - 前記半導体基板は、裏面に第2の電極を有し、
前記第2の電極は、裏面側から前記表面側まで延在した導出フレームにより、前記半導体基板の表面側に電気的に導出されていることを特徴とする請求項9に記載の半導体装置。 - 前記半導体基板は、前記動作セルが形成されていない領域に、前記半導体基板の縦方向に伸びた低抵抗領域を有し、
前記低抵抗領域を介して、前記半導体基板の裏面から電流が導出されることを特徴とする請求項9に記載の半導体装置。
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