JP2008256915A - Drive circuit of display panel and image display device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a technique for solving nonconformities of voltage drop correction due to multi-line driving. <P>SOLUTION: A drive circuit has a plurality of output terminals electrically connected to scan wiring lines respectively; a scan control section which selects one or a plurality of output terminals for outputting a drive signal to scan wiring lines from among the plurality of output terminals; a potential correction section which controls the potential of the drive signal, based on the difference voltage between the potential at the selected output terminal and a reference potential; and a reference potential adjustment section which adjusts the reference potential according to a current flowing to the selected output terminal, in order to correct a voltage drop caused by a member connected to the selected output terminal. The reference potential adjustment section changes the adjustment of the reference potential, according to the number of selected output terminals. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、表示パネルの駆動回路及び画像表示装置に関する。   The present invention relates to a display panel drive circuit and an image display device.

平面型画像表示装置として、プラズマ表示装置（ＰＤＰ）や、電子放出素子を利用した電子線表示装置などが知られている。この種の画像表示装置は、多数の表示素子がマトリクス状に配列された表示パネル（以下、「マトリクスパネル」ともよぶ。）と、表示素子を駆動するための駆動回路と、を備えている。通常、表示パネルの走査配線と駆動回路との間は、フレキシブルプリント配線板（ＦＰＣ）により電気的に接続されている。このような構成では、ＦＰＣのインピーダンス、配線抵抗、駆動回路のスイッチのオン抵抗などに起因する走査配線の電圧降下が問題となることがある。そこで、特許文献１に開示された駆動回路では、ＦＰＣに流れる電流に基づいて出力電位を調整する（電圧降下を補正する）ための補正回路が設けられている。
特開２００４−２３３６２０号公報 As a flat image display device, a plasma display device (PDP), an electron beam display device using an electron-emitting device, and the like are known. This type of image display device includes a display panel in which a large number of display elements are arranged in a matrix (hereinafter also referred to as “matrix panel”), and a drive circuit for driving the display elements. Usually, the scanning wiring of the display panel and the drive circuit are electrically connected by a flexible printed wiring board (FPC). In such a configuration, the voltage drop of the scanning wiring due to the impedance of the FPC, the wiring resistance, the on-resistance of the switch of the driving circuit, or the like may be a problem. Therefore, the drive circuit disclosed in Patent Document 1 is provided with a correction circuit for adjusting the output potential (correcting the voltage drop) based on the current flowing through the FPC.
JP 2004-233620 A

ところで、マトリクスパネルの駆動方式として、複数の走査配線を同時に駆動する方式が知られている（この駆動方式を、以下、「マルチライン駆動」とよぶ。）。マルチライン駆動は、画面輝度の向上や、インターレース表示におけるフリッカ低減などの利点をもつ。   By the way, as a driving method of the matrix panel, a method of simultaneously driving a plurality of scanning wirings is known (this driving method is hereinafter referred to as “multiline driving”). Multi-line driving has advantages such as improved screen brightness and reduced flicker in interlaced display.

本発明者らが、特許文献１の回路構成において、マルチライン駆動を行ったところ、電圧降下補正が正常に行われないことを見出した。マルチライン駆動の場合、複数のライン分の電流が補正回路に流れ込み、その値に基づいて各ラインへの出力電位が調整されるため、過補正が生じてしまうのである。   When the present inventors performed multiline driving in the circuit configuration of Patent Document 1, it was found that voltage drop correction was not normally performed. In the case of multi-line driving, current for a plurality of lines flows into the correction circuit, and the output potential to each line is adjusted based on the value, so that overcorrection occurs.

本発明は上記実情に鑑みてなされたものであって、その目的とするところは、マルチライン駆動に起因する電圧降下補正の不具合を解決するための技術を提供することにある。   The present invention has been made in view of the above circumstances, and an object thereof is to provide a technique for solving the problem of voltage drop correction caused by multiline driving.

本発明の第１態様は、
複数の走査配線を有する表示パネルを駆動するための駆動回路であって、
前記走査配線のそれぞれに電気的に接続される複数の出力端子と、
前記複数の出力端子の中から、前記走査配線に対して駆動信号を出力する１又は複数の出力端子を選択する走査制御部と、
前記選択された出力端子の電位と基準電位との差電圧に基づいて、前記駆動信号の電位を制御する電位補正部と、
前記選択された出力端子に接続されている部材に起因する電圧降下を補正するために、前記選択された出力端子に流れる電流に応じて前記基準電位を調整する基準電位調整部と、を備え、
前記基準電位調整部は、前記選択された出力端子の数に応じて前記基準電位の調整を変更する
ことを特徴とする表示パネルの駆動回路である。 The first aspect of the present invention is:
A driving circuit for driving a display panel having a plurality of scanning lines,
A plurality of output terminals electrically connected to each of the scanning lines;
A scanning control unit for selecting one or a plurality of output terminals for outputting a drive signal to the scanning wiring from the plurality of output terminals;
A potential correction unit that controls the potential of the drive signal based on a voltage difference between the potential of the selected output terminal and a reference potential;
A reference potential adjusting unit that adjusts the reference potential in accordance with a current flowing through the selected output terminal in order to correct a voltage drop caused by a member connected to the selected output terminal;
The reference potential adjustment unit is a display panel drive circuit that changes the adjustment of the reference potential according to the number of the selected output terminals.

本発明の第２態様は、
複数の走査配線を有する表示パネルと、前記表示パネルを駆動するための前記駆動回路
と、を備えることを特徴とする画像表示装置である。 The second aspect of the present invention is:
An image display device comprising: a display panel having a plurality of scanning wirings; and the driving circuit for driving the display panel.

本発明によれば、マルチライン駆動に起因する電圧降下補正の不具合を解決することができる。   According to the present invention, it is possible to solve the problem of voltage drop correction caused by multiline driving.

以下に図面を参照して、この発明の好適な実施の形態を例示的に詳しく説明する。   Exemplary embodiments of the present invention will be described in detail below with reference to the drawings.

本発明は、多数の表示素子がマトリクス状に配列された表示パネル（マトリクスパネル）を有する画像表示装置に好ましく適用できる。この種の画像表示装置としては、プラズマ表示装置（ＰＤＰ）、電子線表示装置などがある。電子線表示装置では、表示素子として、ＦＥ型電子放出素子、ＭＩＭ型電子放出素子、表面伝導型放出素子などの冷陰極素子が好ましく用いられる。以下に述べる実施形態では、表面伝導型放出素子を用いた画像表示装置を例に挙げる。   The present invention can be preferably applied to an image display apparatus having a display panel (matrix panel) in which a large number of display elements are arranged in a matrix. Examples of this type of image display device include a plasma display device (PDP) and an electron beam display device. In the electron beam display device, as the display element, a cold cathode element such as an FE type electron emitting element, an MIM type electron emitting element, a surface conduction type emitting element or the like is preferably used. In the embodiments described below, an image display device using a surface conduction electron-emitting device is taken as an example.

＜画像表示装置の構成＞
図９Ａ及び図９Ｂは、画像表示装置の構成を示す図であり、図９Ａは平面図、図９Ｂは断面図である。画像表示装置は、マトリクスパネル（表示パネル）１、制御部８、走査駆動回路９、変調駆動回路１０を備えている。走査駆動回路９と変調駆動回路１０はそれぞれＩＣ（集積回路）で構成されている。マトリクスパネル１は、多数の電子放出素子５（「電子源」ともよばれる。）が配置されたリアパネル２と、蛍光体７が配置されたフェースプレート６とを備える。リアパネル２上の電子放出素子は、走査配線３と変調配線４によって単純マトリクス配線されている。各走査配線３は、フレキシブルプリント配線板（ＦＰＣ）等を介して走査駆動回路９の出力端子に接続される。また各変調配線４は、ＦＰＣ等を介して変調駆動回路１０の出力端子に接続される。 <Configuration of image display device>
9A and 9B are diagrams illustrating the configuration of the image display device, in which FIG. 9A is a plan view and FIG. 9B is a cross-sectional view. The image display device includes a matrix panel (display panel) 1, a control unit 8, a scanning drive circuit 9, and a modulation drive circuit 10. Each of the scanning drive circuit 9 and the modulation drive circuit 10 is composed of an IC (integrated circuit). The matrix panel 1 includes a rear panel 2 on which a large number of electron-emitting devices 5 (also referred to as “electron sources”) are disposed, and a face plate 6 on which a phosphor 7 is disposed. The electron-emitting devices on the rear panel 2 are simply matrix-wired by the scanning wiring 3 and the modulation wiring 4. Each scanning wiring 3 is connected to the output terminal of the scanning drive circuit 9 via a flexible printed wiring board (FPC) or the like. Each modulation wiring 4 is connected to an output terminal of the modulation driving circuit 10 via an FPC or the like.

制御部８が走査駆動回路９と変調駆動回路１０を制御し、走査配線３と変調配線４の間に例えば数十ボルトの電圧を印加することにより、電子放出素子５から電子が放出される。電子放出素子５から放出された電子は、数ｋＶから数１０ｋＶの高圧が印加されたフェースプレート６に引き寄せられ、蛍光体７に衝突する。これにより発光が得られる。走査配線３と変調配線４の間に印加する電圧を制御部８により制御することにより、さまざまな映像の表示が可能となる。   The control unit 8 controls the scanning drive circuit 9 and the modulation driving circuit 10 to apply a voltage of, for example, several tens of volts between the scanning wiring 3 and the modulation wiring 4, whereby electrons are emitted from the electron-emitting device 5. Electrons emitted from the electron-emitting device 5 are attracted to the face plate 6 to which a high voltage of several kV to several tens kV is applied, and collide with the phosphor 7. Thereby, light emission is obtained. Various voltages can be displayed by controlling the voltage applied between the scanning wiring 3 and the modulation wiring 4 by the control unit 8.

＜走査駆動回路＞
図２は、走査駆動回路９の概略構成を示している。走査駆動回路９は、概略、出力バッファ１２、シフトレジスタ１３Ａ、駆動制御部１３Ｂから構成される。出力バッファ１２は走査配線３に駆動信号（走査信号）を出力するための回路である。出力バッファ１２の出力端子（出力パッド）はＦＰＣ等を介して走査配線３に電気的に接続されている。シフトレジスタ１３Ａは、複数の出力端子の中から、走査配線３に対して駆動信号を出力する出力端子を選択するための回路である。駆動制御部１３Ｂは、シフトレジスタ１３Ａの出力を出力バッファ１２を駆動するための電位へ変換するための回路である。 <Scanning drive circuit>
FIG. 2 shows a schematic configuration of the scan driving circuit 9. The scanning drive circuit 9 is roughly composed of an output buffer 12, a shift register 13A, and a drive control unit 13B. The output buffer 12 is a circuit for outputting a drive signal (scanning signal) to the scanning wiring 3. An output terminal (output pad) of the output buffer 12 is electrically connected to the scanning wiring 3 via an FPC or the like. The shift register 13A is a circuit for selecting an output terminal that outputs a drive signal to the scanning wiring 3 from a plurality of output terminals. The drive control unit 13B is a circuit for converting the output of the shift register 13A into a potential for driving the output buffer 12.

本実施形態では、走査駆動回路９が本発明の駆動回路に対応し、シフトレジスタ１３Ａが本発明の走査制御部に対応している。   In this embodiment, the scan drive circuit 9 corresponds to the drive circuit of the present invention, and the shift register 13A corresponds to the scan control unit of the present invention.

制御部８がシフトレジスタ１３Ａに与えるシフトデータ１１及びシフトクロック１４を適宜制御することで、様々な種類の走査方式（駆動方式）が実現可能である。例えば、シフトデータを１ラインずつシフトさせればプログレッシブ駆動となり、２ラインずつシフトさせればインターレース駆動となる。また、シフトデータの幅や入力タイミングを工夫
することで、複数の走査配線３を同時に駆動することができる（マルチライン駆動）。以下、走査駆動回路９の動作例を示す。 Various types of scanning methods (driving methods) can be realized by appropriately controlling the shift data 11 and the shift clock 14 supplied to the shift register 13A by the control unit 8. For example, when the shift data is shifted line by line, progressive driving is performed, and when the shift data is shifted line by line, interlace driving is performed. In addition, by devising the width of the shift data and the input timing, the plurality of scanning wirings 3 can be driven simultaneously (multi-line driving). Hereinafter, an operation example of the scan driving circuit 9 will be described.

（１）プログレッシブ駆動
図３は、プログレッシブ駆動の例を示している。 (1) Progressive Drive FIG. 3 shows an example of progressive drive.

一水平期間の幅をもつシフトデータが制御部８からシフトレジスタに入力される。そして、一水平期間の周期でシフトクロックがシフトレジスタに入力されることで、一水平期間毎に順次シフトデータがシフトされていく。シフトデータを保持するシフトレジスタからは一水平期間のあいだシフトデータが出力される。ｎラインのシフトレジスタからシフトデータが出力されると、駆動制御部を介してｎラインの出力バッファ１２が駆動され、ｎラインの駆動信号が出力される。次の水平期間ではｎ＋１ラインの駆動信号が出力され、さらに次の水平期間ではｎ＋２ラインの駆動信号が出力される。ここでは、選択された走査配線３に対し、マイナス数十Ｖの電位の駆動信号が出力される。   Shift data having a width of one horizontal period is input from the control unit 8 to the shift register. Then, when the shift clock is input to the shift register at a period of one horizontal period, the shift data is sequentially shifted every horizontal period. Shift data is output from the shift register that holds the shift data for one horizontal period. When shift data is output from the n-line shift register, the n-line output buffer 12 is driven via the drive control unit, and an n-line drive signal is output. In the next horizontal period, the driving signal of n + 1 line is output, and in the next horizontal period, the driving signal of n + 2 line is output. Here, a drive signal having a potential of minus several tens of volts is output to the selected scanning wiring 3.

一方、変調配線４に対しては、変調駆動回路１０によりプラス数十Ｖの変調信号が与えられる。駆動信号が与えられた走査配線３と変調信号が与えられた変調配線４に接続されている電子放出素子５には、駆動信号と変調信号の差電圧が印加される。これにより、電子放出素子５から電子が放出される。   On the other hand, a modulation signal of plus several tens of volts is given to the modulation wiring 4 by the modulation drive circuit 10. A voltage difference between the drive signal and the modulation signal is applied to the scanning line 3 to which the drive signal is applied and the electron emitter 5 connected to the modulation line 4 to which the modulation signal is applied. Thereby, electrons are emitted from the electron-emitting device 5.

（２）インターレース駆動
図４は、インターレース駆動の例を示している。 (2) Interlaced driving FIG. 4 shows an example of interlaced driving.

シフトレジスタを用いた駆動回路では、シフトデータを１ラインずつ送らざるを得ない。そこで、このような駆動回路にてインターレース駆動を行う場合は、２パルス波形のシフトクロックを用い、２ラインずつシフトデータをシフトさせる手法が採られる（米国特許第６４２９８３６号明細書参照）。図４の例では、ｎ＋１ラインの次に、ｎ＋３ラインが駆動されている。   In a drive circuit using a shift register, shift data must be sent line by line. Therefore, when interlace driving is performed by such a drive circuit, a method of shifting shift data by two lines using a shift clock having a two-pulse waveform is employed (see US Pat. No. 6,498,836). In the example of FIG. 4, the n + 3 line is driven next to the n + 1 line.

（３）マルチライン駆動
図５は、２ライン駆動の例を示している。 (3) Multi-line driving FIG. 5 shows an example of two-line driving.

２ライン駆動の場合、二水平期間の幅のシフトデータがシフトレジスタに与えられる。このシフトデータを一水平期間毎に順次シフトさせれば、２ライン・プログレッシブ駆動が実現される。   In the case of two-line driving, shift data having a width of two horizontal periods is supplied to the shift register. If this shift data is sequentially shifted every horizontal period, two-line progressive driving is realized.

シフトデータの幅をより大きくすれば、より多くの隣接ラインを同時に駆動することができる。あるいは、１垂直期間の中で複数のシフトデータが存在するように、シフトデータの入力タイミングを制御すれば、隣接していない複数のラインを同時に駆動することも可能である。また、シフトクロックの波形を工夫することで、マルチライン・インターレース駆動も可能である。   If the width of the shift data is made larger, more adjacent lines can be driven simultaneously. Alternatively, if the input timing of shift data is controlled so that there are a plurality of shift data in one vertical period, it is also possible to drive a plurality of non-adjacent lines simultaneously. In addition, by devising the waveform of the shift clock, multi-line interlace drive is also possible.

＜走査駆動回路の構成例１＞
図６は、走査駆動回路９の構成例１を示している。 <Configuration Example 1 of Scan Driver Circuit>
FIG. 6 shows a configuration example 1 of the scan driving circuit 9.

出力バッファ１２は、ライン毎に、非選択用スイッチ４４と、選択用スイッチ４５と、を有している。非選択用スイッチ４４は、ＰチャネルＭＯＳ−ＦＥＴで構成され、そのソースは非選択電位ＶＤＤの電源に接続されている。選択用スイッチ４５は、ＮチャネルＭＯＳ−ＦＥＴで構成され、そのソースは選択電位ＶＥＥの電源に接続されている。非選択用スイッチ４４及び選択用スイッチ４５のゲートは駆動制御部１３Ｂに接続され、それら
のドレインは出力パッド（出力端子）４８に接続されている。 The output buffer 12 has a non-selection switch 44 and a selection switch 45 for each line. The non-selection switch 44 is composed of a P-channel MOS-FET, and its source is connected to the power supply of the non-selection potential VDD. The selection switch 45 is composed of an N-channel MOS-FET, and its source is connected to the power source of the selection potential VEE. The gates of the non-selection switch 44 and the selection switch 45 are connected to the drive control unit 13B, and their drains are connected to an output pad (output terminal) 48.

選択ライン（駆動ライン）に関しては、駆動制御部１３Ｂが、シフトレジスタ１３Ａの出力を基に選択用スイッチ４５を駆動するための電位（選択電位ＶＥＥ＋数Ｖ（例えば３Ｖ））を生成し、選択用スイッチ４５に出力する。これにより、選択用スイッチ４５がオンになり、ＩＣ内部抵抗４７、出力パッド４８等を介して、走査配線３に選択電位ＶＥＥが出力される（この出力信号を駆動信号あるいは走査信号とよぶ。）。   For the selection line (drive line), the drive control unit 13B generates a potential (selection potential VEE + number V (for example, 3V)) for driving the selection switch 45 based on the output of the shift register 13A for selection. Output to the switch 45. As a result, the selection switch 45 is turned on, and the selection potential VEE is output to the scanning wiring 3 via the IC internal resistor 47, the output pad 48, and the like (this output signal is called a drive signal or a scanning signal). .

非選択ライン（非駆動ライン）に関しては、駆動制御部１３Ｂが、非選択用スイッチ４４を駆動するための電位（非選択電位ＶＤＤ−数Ｖ（例えば３Ｖ））を生成し、非選択用スイッチ４４に出力する。これにより、非選択用スイッチ４４がオンになり、ＩＣ内部抵抗４７、出力パッド４８等を介して、走査配線３に非選択電位ＶＤＤが出力される（この出力信号を非選択信号あるいは非走査信号ともよぶ。）。   For the non-selection line (non-drive line), the drive control unit 13B generates a potential (non-selection potential VDD−number V (eg, 3V)) for driving the non-selection switch 44, and the non-selection switch 44 Output to. As a result, the non-selection switch 44 is turned on, and the non-selection potential VDD is output to the scanning wiring 3 via the IC internal resistor 47, the output pad 48, and the like (this output signal is output as the non-selection signal or the non-scanning signal). Also called.)

出力バッファとしては、上述したようなスイッチだけの単純な構成でも構わない。しかしながら、選択用スイッチ４５のオン抵抗およびＩＣ内部抵抗（ＩＣ内のＡｌ配線等の抵抗）４７によって電圧降下が生じるため、駆動信号の電位（選択ラインの出力パッド４８の電位）が選択電位ＶＥＥからずれてしまう。そこで、構成例１では、駆動信号の電位を制御（補正）するための電位補正回路（電位補正部）が設けられている。   The output buffer may have a simple configuration including only the switches as described above. However, a voltage drop occurs due to the ON resistance of the selection switch 45 and the IC internal resistance (resistance such as Al wiring in the IC) 47, so that the potential of the drive signal (the potential of the output pad 48 of the selection line) is changed from the selection potential VEE. It will shift. Therefore, in the configuration example 1, a potential correction circuit (potential correction unit) for controlling (correcting) the potential of the drive signal is provided.

電位補正回路は、オペアンプ４２、スイッチ４３、及び、選択電位調整用トランジスタ４６から構成される。スイッチ４３はデコーダ等で構成される回路であり、駆動制御部１３Ｂからの信号に基づいて入力を切り替え、選択ラインの出力パッド４８の電位がオペアンプ４２に供給されるようにする。オペアンプ４２の入力は、選択ラインの出力パッド４８の電位と基準電位ＲＥＦとの差電圧であり、その出力は、選択電位調整用トランジスタ４６のゲートに入力される。選択電位調整用トランジスタ４６は、ＮチャネルＭＯＳ−ＦＥＴで構成され、そのソースは選択電位ＶＥＥの電源に接続され、ドレインは選択用スイッチ４５のソースに接続されている。   The potential correction circuit includes an operational amplifier 42, a switch 43, and a selection potential adjustment transistor 46. The switch 43 is a circuit composed of a decoder or the like, and switches the input based on a signal from the drive control unit 13B so that the potential of the output pad 48 of the selected line is supplied to the operational amplifier 42. The input of the operational amplifier 42 is a difference voltage between the potential of the output pad 48 of the selection line and the reference potential REF, and the output is input to the gate of the selection potential adjusting transistor 46. The selection potential adjusting transistor 46 is composed of an N-channel MOS-FET, its source is connected to the power source of the selection potential VEE, and its drain is connected to the source of the selection switch 45.

かかる構成の電位補正回路によれば、選択ラインの出力パッド４８の電位（駆動信号の電位）が基準電位ＲＥＦに近づくようにフィードバック制御され、ＩＣ内部での電圧降下が好適に補償される。   According to the potential correction circuit having such a configuration, feedback control is performed so that the potential of the output pad 48 of the selected line (the potential of the drive signal) approaches the reference potential REF, and the voltage drop inside the IC is preferably compensated.

＜走査駆動回路の構成例２＞
図４のように、シフトクロックを工夫することでインターレース駆動を実現した場合、飛び越されるライン（図４の例では、ｎライン、ｎ＋２ライン等）にも瞬間的に駆動信号が出力されてしまう。このように極めて短時間のうちにオン／オフを行うと、波形暴れが発生し、表示品質に影響がでるおそれがある。 <Configuration Example 2 of Scan Driving Circuit>
As shown in FIG. 4, when the interlace drive is realized by devising the shift clock, the drive signal is instantaneously output to the skipped lines (in the example of FIG. 4, n line, n + 2 line, etc.). End up. If the on / off operation is performed in a very short time as described above, waveform fluctuation may occur and display quality may be affected.

図７の構成例２は、上記問題を解決するための一構成例である。この構成例２では、各ラインのシフトレジスタ１３Ａと駆動制御部１３Ｂとの間にシフトレジスタ出力をマスクするためのＡＮＤゲート３４が設けられている。偶数ライン用のＡＮＤゲート３４の一方の入力は偶数ライン用のイネーブル信号線３４Ａに接続され、他方の入力はシフトレジスタ１３Ａの出力に接続されている。また、奇数ライン用のＡＮＤゲート３４の入力の一方の入力は奇数ライン用のイネーブル信号線３４Ｂに接続され、他方の入力はシフトレジスタ１３Ａの出力に接続されている。   Configuration example 2 in FIG. 7 is a configuration example for solving the above problem. In this configuration example 2, an AND gate 34 for masking the shift register output is provided between the shift register 13A and the drive control unit 13B of each line. One input of the AND gate 34 for even lines is connected to the enable signal line 34A for even lines, and the other input is connected to the output of the shift register 13A. One of the inputs of the AND gate 34 for odd lines is connected to the enable signal line 34B for odd lines, and the other input is connected to the output of the shift register 13A.

偶数ライン駆動時には、偶数ライン用のイネーブル信号線３４Ａにイネーブル信号（ＨＩ）が印加され、奇数ライン用のイネーブル信号線３４Ｂにディスエーブル信号（ＬＯ）が印加される。これにより、奇数ライン用のシフトレジスタ出力がマスクされるので、奇
数ライン用の駆動制御部１３Ｂが動作しない。逆に、奇数ライン駆動時には、偶数ライン用のイネーブル信号線３４Ａにディスエーブル信号（ＬＯ）が印加され、奇数ライン用のイネーブル信号線３４Ｂにイネーブル信号（ＨＩ）が印加される。これにより、偶数ライン用のシフトレジスタ出力がマスクされる。以上の構成により、飛び越されるラインの駆動が防止される。 During even line driving, an enable signal (HI) is applied to the enable signal line 34A for even lines, and a disable signal (LO) is applied to the enable signal line 34B for odd lines. As a result, the output of the shift register for odd lines is masked, and the drive control unit 13B for odd lines does not operate. On the contrary, when the odd line is driven, the disable signal (LO) is applied to the enable signal line 34A for the even line, and the enable signal (HI) is applied to the enable signal line 34B for the odd line. As a result, the shift register output for even lines is masked. With the above configuration, driving of the line to be skipped is prevented.

＜走査駆動回路の構成例３＞
上記構成例１の電位補正回路では、出力パッド４８の電位をフィードバックすることで、ＩＣ内部における電圧降下を補正している。しかしながら、出力パッド４８に接続されるＦＰＣ等の部材（数百ｍΩのインピーダンスをもつものもある。）においても電圧降下が生じるため、構成例１の補正だけでは不十分である。 <Configuration Example 3 of Scan Driver Circuit>
In the potential correction circuit of Configuration Example 1 described above, the voltage drop in the IC is corrected by feeding back the potential of the output pad 48. However, a voltage drop also occurs in a member such as an FPC connected to the output pad 48 (some of which has an impedance of several hundred mΩ). Therefore, the correction of the configuration example 1 is not sufficient.

出力パッド４８に接続されているＦＰＣ等の部材のインピーダンスが予めわかっていれば、その電圧降下量はそこに流れる電流量から推定可能である。つまり、出力パッド４８からＩＣ内部抵抗４７、選択用スイッチ４５、選択電位調整用トランジスタ４６へと流れる電流がわかれば、ＦＰＣ等における電圧降下を補正することができる。   If the impedance of a member such as an FPC connected to the output pad 48 is known in advance, the amount of voltage drop can be estimated from the amount of current flowing there. That is, if the current flowing from the output pad 48 to the IC internal resistor 47, the selection switch 45, and the selection potential adjusting transistor 46 is known, the voltage drop in the FPC or the like can be corrected.

図８の構成例３は、構成例１の回路に、基準電位調整回路（基準電位調整部）を追加したものである。この基準電位調整回路は、出力パッド４８に接続されているＦＰＣ等の部材に起因する電圧降下を補正するために、出力パッド４８に流れる電流に応じて基準電位ＲＥＦを調整する回路である。   Configuration example 3 in FIG. 8 is obtained by adding a reference potential adjustment circuit (reference potential adjustment unit) to the circuit of configuration example 1. The reference potential adjustment circuit is a circuit that adjusts the reference potential REF according to the current flowing through the output pad 48 in order to correct a voltage drop caused by a member such as an FPC connected to the output pad 48.

基準電位調整回路は、電流ミラーリング用トランジスタ４９と調整用抵抗５０から構成される。電流ミラーリング用トランジスタ４９は、ＮチャネルＭＯＳ−ＦＥＴから構成され、そのソースは選択電位ＶＥＥの電源に、ゲートはオペアンプ４２の出力に接続されている。電流ミラーリング用トランジスタ４９は選択電位調整用トランジスタ４６とカレントミラー回路を構成する。電流ミラーリング用トランジスタ４９のセルサイズは例えば選択電位調整用トランジスタ４６の１／５００に設定される。基準電位ＲＥＦの電源（供給源）とオペアンプ４２の基準電位入力との間に調整用抵抗５０が設けられ、電流ミラーリング用トランジスタ４９のドレインはオペアンプ４２の基準電位入力と調整用抵抗５０の間に接続される。調整用抵抗５０の抵抗値は、ＦＰＣ等の部材のインピーダンスに基づいて設定されている。   The reference potential adjustment circuit includes a current mirroring transistor 49 and an adjustment resistor 50. The current mirroring transistor 49 is composed of an N-channel MOS-FET, its source is connected to the power source of the selection potential VEE, and its gate is connected to the output of the operational amplifier 42. The current mirroring transistor 49 forms a current mirror circuit with the selection potential adjusting transistor 46. The cell size of the current mirroring transistor 49 is set to 1/500 of the selection potential adjusting transistor 46, for example. An adjustment resistor 50 is provided between the power supply (supply source) of the reference potential REF and the reference potential input of the operational amplifier 42, and the drain of the current mirroring transistor 49 is between the reference potential input of the operational amplifier 42 and the adjustment resistor 50. Connected. The resistance value of the adjustment resistor 50 is set based on the impedance of a member such as an FPC.

上記構成において、あるラインが駆動されると、選択電位調整用トランジスタ４６のドレイン電流の１／５００の電流（ミラー電流）が電流ミラーリング用トランジスタ４９のドレインに流れる。このミラー電流が調整用抵抗５０に流れることで基準電位ＲＥＦが調整される。そして、調整後の基準電位ＲＥＦがオペアンプ４２に入力されることにより、ＦＰＣ等のＩＣ外部の部材に起因する電圧降下も補正される。   In the above configuration, when a certain line is driven, a current (mirror current) 1/500 of the drain current of the selection potential adjusting transistor 46 flows to the drain of the current mirroring transistor 49. This mirror current flows through the adjustment resistor 50 to adjust the reference potential REF. Then, by inputting the adjusted reference potential REF to the operational amplifier 42, a voltage drop caused by a member outside the IC such as an FPC is also corrected.

＜マルチライン駆動時の過補正＞
構成例３の走査駆動回路においてマルチライン駆動を行うと、電圧降下補正に不具合が生じる。例えば２つのラインを同時に駆動した場合、選択電位調整用トランジスタ４６のドレインには２ライン分の電流が流れるので、基準電位ＲＥＦの調整量は約２倍になる。しかし、各ラインの電圧降下量はシングルライン駆動のときと同じであるため、過補正になるのである。 <Overcorrection during multi-line drive>
When multi-line driving is performed in the scan driving circuit of the configuration example 3, a problem occurs in voltage drop correction. For example, when two lines are driven at the same time, two lines of current flow through the drain of the selection potential adjusting transistor 46, so that the adjustment amount of the reference potential REF is approximately doubled. However, since the voltage drop amount of each line is the same as that in the single line drive, it is overcorrected.

このようなマルチライン駆動時の過補正を解決するためには、基準電位調整回路が、同時に駆動するラインの数（駆動ライン数）に応じて基準電位ＲＥＦの調整を変更すればよい。例えば、マルチライン駆動の場合に調整をオフにする、という単純な構成でもよい。あるいは、駆動ライン数に応じて調整用抵抗５０の抵抗値を変更し、駆動ライン数によら
ず調整後の基準電位がほぼ一定になるようにしてもよい。調整用抵抗５０の抵抗値を変更する構成としては、抵抗値の異なる複数の抵抗を設けて駆動ライン数に応じて調整に用いる抵抗を切り替える構成、可変抵抗を用いる構成など、を採用できる。以下、具体的な実施例を例示する。 In order to solve such overcorrection at the time of multi-line driving, the reference potential adjustment circuit may change the adjustment of the reference potential REF in accordance with the number of lines that are driven simultaneously (the number of drive lines). For example, a simple configuration in which adjustment is turned off in the case of multiline driving may be used. Alternatively, the resistance value of the adjustment resistor 50 may be changed in accordance with the number of drive lines so that the adjusted reference potential becomes substantially constant regardless of the number of drive lines. As a configuration for changing the resistance value of the adjustment resistor 50, a configuration in which a plurality of resistors having different resistance values are provided and a resistor used for adjustment is switched according to the number of drive lines, a configuration using a variable resistor, or the like can be employed. Hereinafter, specific examples will be illustrated.

＜過補正を解決するための実施例１＞
図１は、マルチライン駆動時の過補正を解決するための実施例１を示している。以下では、構成例１〜３と異なる構成部分を中心に説明する。 <Example 1 for solving overcorrection>
FIG. 1 shows a first embodiment for solving the overcorrection at the time of multiline driving. Below, it demonstrates centering on a different structure part from the structural examples 1-3.

実施例１の基準電位調整回路は、バイパス線５１と抵抗スイッチ５２とを有している。バイパス線５１は、基準電位ＲＥＦの供給源とオペアンプ４２の基準電位入力とをショートするための配線である。抵抗スイッチ５２は、駆動ライン数に応じて、調整用抵抗５０とバイパス線５１とを切り替えるための切替器である。抵抗スイッチ５２には、駆動ライン数に応じた指示値が、制御部８もしくは駆動制御部１３Ｂから与えられる。   The reference potential adjustment circuit according to the first embodiment includes a bypass line 51 and a resistance switch 52. The bypass line 51 is a wiring for short-circuiting the supply source of the reference potential REF and the reference potential input of the operational amplifier 42. The resistance switch 52 is a switch for switching between the adjustment resistor 50 and the bypass line 51 according to the number of drive lines. An instruction value corresponding to the number of drive lines is given to the resistance switch 52 from the control unit 8 or the drive control unit 13B.

駆動ライン数が１の場合（シングルライン駆動の場合）、抵抗スイッチ５２は調整用抵抗５０を選択する。これにより基準電位ＲＥＦが調整され、ＦＰＣ等に起因する電圧降下が補正される。   When the number of drive lines is 1 (single line drive), the resistance switch 52 selects the adjustment resistor 50. As a result, the reference potential REF is adjusted, and a voltage drop caused by FPC or the like is corrected.

駆動ライン数が１より多い場合（マルチライン駆動の場合）、抵抗スイッチ５２はバイパス線５１を選択する。これにより基準電位ＲＥＦの調整がオフとなる。これによりマルチライン駆動時の過補正を防ぐことができる。   When the number of drive lines is greater than 1 (in the case of multiline drive), the resistance switch 52 selects the bypass line 51. As a result, the adjustment of the reference potential REF is turned off. This can prevent overcorrection during multiline driving.

＜過補正を解決するための実施例２＞
図１０は、マルチライン駆動時の過補正を解決するための実施例２を示している。 <Embodiment 2 for solving overcorrection>
FIG. 10 shows a second embodiment for solving the overcorrection at the time of multiline driving.

実施例２の調整用抵抗５３は、抵抗値の異なる複数の抵抗５３Ａ、５３Ｂ、５３Ｃを有している。そして、抵抗スイッチ５２は、駆動ライン数が１の場合は抵抗５３Ａを選択し、駆動ライン数が２の場合は抵抗５３Ｂを選択し、駆動ライン数が３の場合は抵抗５３Ｃを選択する。これにより、駆動ライン数によらず基準電位の調整量をそろえることができ、マルチライン駆動時でもＦＰＣ等に起因する電圧降下を良好に補正することができる。なお、抵抗の数は３つに限らず、マルチライン駆動のバリエーションに応じて適宜変形すればよい。   The adjustment resistor 53 according to the second embodiment includes a plurality of resistors 53A, 53B, and 53C having different resistance values. The resistance switch 52 selects the resistor 53A when the number of drive lines is 1, selects the resistor 53B when the number of drive lines is 2, and selects the resistor 53C when the number of drive lines is 3. As a result, the adjustment amount of the reference potential can be aligned regardless of the number of drive lines, and the voltage drop caused by the FPC or the like can be corrected well even during multi-line drive. Note that the number of resistors is not limited to three, and may be modified as appropriate according to variations in multiline driving.

図１は、マルチライン駆動時の過補正を解決するための実施例１を示す図である。FIG. 1 is a diagram illustrating a first embodiment for solving the overcorrection during multiline driving. 図２は、走査駆動回路の概略構成を示す図である。FIG. 2 is a diagram showing a schematic configuration of the scan driving circuit. 図３は、プログレッシブ駆動の例を示す図である。FIG. 3 is a diagram illustrating an example of progressive driving. 図４は、インターレース駆動の例を示す図である。FIG. 4 is a diagram illustrating an example of interlace driving. 図５は、２ライン駆動の例を示す図である。FIG. 5 is a diagram illustrating an example of two-line driving. 図６は、走査駆動回路の構成例１を示している。FIG. 6 shows a configuration example 1 of the scan driving circuit. 図７は、走査駆動回路の構成例２を示している。FIG. 7 shows a configuration example 2 of the scan driving circuit. 図８は、走査駆動回路の構成例３を示している。FIG. 8 shows a configuration example 3 of the scan driving circuit. 図９Ａは、画像表示装置の構成を示す平面図であり、図９Ｂは、画像表示装置の構成を示す断面図である。FIG. 9A is a plan view showing the configuration of the image display device, and FIG. 9B is a cross-sectional view showing the configuration of the image display device. 図１０は、マルチライン駆動時の過補正を解決するための実施例２を示す図である。FIG. 10 is a diagram showing a second embodiment for solving the overcorrection at the time of multiline driving.

符号の説明Explanation of symbols

１ マトリクスパネル（表示パネル）
２ リアパネル
３ 走査配線
４ 変調配線
５ 電子放出素子
６ フェースプレート
７ 蛍光体
８ 制御部
９ 走査駆動回路
１０ 変調駆動回路
１１ シフトデータ
１２ 出力バッファ
１３Ａ シフトレジスタ
１３Ｂ 駆動制御部
１４ シフトクロック
３４ ＡＮＤゲート
３４Ａ 偶数ライン用のイネーブル信号線
３４Ｂ 奇数ライン用のイネーブル信号線
４２ オペアンプ
４３ スイッチ
４４ 非選択用スイッチ
４５ 選択用スイッチ
４６ 選択電位調整用トランジスタ
４７ ＩＣ内部抵抗
４８ 出力パッド
４９ 電流ミラーリング用トランジスタ
５０ 調整用抵抗
５１ バイパス線
５２ 抵抗スイッチ
５３ 調整用抵抗
５３Ａ、５３Ｂ、５３Ｃ 抵抗
ＲＥＦ 基準電位
ＶＤＤ 非選択電位
ＶＥＥ 選択電位 1 Matrix panel (display panel)
2 Rear Panel 3 Scanning Wiring 4 Modulation Wiring 5 Electron Emission Element 6 Face Plate 7 Phosphor 8 Control Unit 9 Scanning Drive Circuit 10 Modulation Driving Circuit 11 Shift Data 12 Output Buffer 13A Shift Register 13B Drive Control Unit 14 Shift Clock 34 AND Gate 34A Even Enable signal line for line 34B Enable signal line for odd line 42 Operational amplifier 43 Switch 44 Non-selection switch 45 Selection switch 46 Selection potential adjustment transistor 47 IC internal resistance 48 Output pad 49 Current mirroring transistor 50 Adjustment resistance 51 Bypass line 52 Resistance switch 53 Resistance for adjustment 53A, 53B, 53C Resistance REF Reference potential VDD Non-selection potential VEE Selection potential

Claims (7)

複数の走査配線を有する表示パネルを駆動するための駆動回路であって、
前記走査配線のそれぞれに電気的に接続される複数の出力端子と、
前記複数の出力端子の中から、前記走査配線に対して駆動信号を出力する１又は複数の出力端子を選択する走査制御部と、
前記選択された出力端子の電位と基準電位との差電圧に基づいて、前記駆動信号の電位を制御する電位補正部と、
前記選択された出力端子に接続されている部材に起因する電圧降下を補正するために、前記選択された出力端子に流れる電流に応じて前記基準電位を調整する基準電位調整部と、を備え、
前記基準電位調整部は、前記選択された出力端子の数に応じて前記基準電位の調整を変更する
ことを特徴とする表示パネルの駆動回路。 A driving circuit for driving a display panel having a plurality of scanning lines,
A plurality of output terminals electrically connected to each of the scanning lines;
A scanning control unit for selecting one or a plurality of output terminals for outputting a drive signal to the scanning wiring from the plurality of output terminals;
A potential correction unit that controls the potential of the drive signal based on a voltage difference between the potential of the selected output terminal and a reference potential;
A reference potential adjusting unit that adjusts the reference potential in accordance with a current flowing through the selected output terminal in order to correct a voltage drop caused by a member connected to the selected output terminal;
The display panel drive circuit according to claim 1, wherein the reference potential adjustment unit changes the adjustment of the reference potential in accordance with the number of the selected output terminals. 前記基準電位調整部は、前記選択された出力端子の数が１より多い場合に、前記基準電位の調整をオフにする
ことを特徴とする請求項１に記載の表示パネルの駆動回路。 The display panel driving circuit according to claim 1, wherein the reference potential adjustment unit turns off the adjustment of the reference potential when the number of the selected output terminals is more than one. 前記基準電位調整部は、前記基準電位の供給源と前記電位補正部との間に調整用抵抗を有しており、
前記選択された出力端子に流れる電流に対応した電流を前記調整用抵抗に流すことによって、前記電位補正部に供給される前記基準電位を調整するものである
ことを特徴とする請求項１に記載の表示パネルの駆動回路。 The reference potential adjustment unit has an adjustment resistor between the reference potential supply source and the potential correction unit,
2. The reference potential supplied to the potential correction unit is adjusted by causing a current corresponding to a current flowing through the selected output terminal to flow through the adjustment resistor. Display panel drive circuit. 前記基準電位調整部は、前記選択された出力端子の数が１より多い場合に、前記調整用抵抗をバイパスして前記基準電位を前記電位補正部に供給する
ことを特徴とする請求項３に記載の表示パネルの駆動回路。 4. The reference potential adjusting unit according to claim 3, wherein when the number of selected output terminals is greater than 1, the reference potential adjusting unit bypasses the adjusting resistor and supplies the reference potential to the potential correcting unit. A driving circuit of the display panel described. 前記基準電位調整部は、前記選択された出力端子の数に応じて前記調整用抵抗の抵抗値を変更する
ことを特徴とする請求項３に記載の表示パネルの駆動回路。 The display panel drive circuit according to claim 3, wherein the reference potential adjustment unit changes a resistance value of the adjustment resistor in accordance with the number of the selected output terminals. 前記調整用抵抗は、抵抗値の異なる複数の抵抗を有しており、
前記基準電位調整部は、前記選択された出力端子の数に応じて調整に用いる抵抗を切り替える
ことを特徴とする請求項５に記載の表示パネルの駆動回路。 The adjusting resistor has a plurality of resistors having different resistance values,
The display panel drive circuit according to claim 5, wherein the reference potential adjustment unit switches a resistor used for adjustment in accordance with the number of the selected output terminals. 複数の走査配線を有する表示パネルと、
前記表示パネルを駆動するための請求項１〜６のいずれかに記載の駆動回路と、
を備えることを特徴とする画像表示装置。 A display panel having a plurality of scanning lines;
The drive circuit according to any one of claims 1 to 6 for driving the display panel;
An image display device comprising:
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