JP2008244119A - Electronic parts and manufacturing method therefor - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide electronic parts capable of preventing the plating growth from occurring at performing of a plating processing, without causing any increase in a manufacturing man hour and a manufacturing cost, and to provide a method of manufacturing the electronic parts. <P>SOLUTION: Electronic parts (multilayer-chip resistor 1) are equipped with a ceramic element body 10; a sintered electrode layer (first metal electrode layer 32), formed by sintering conductive paste containing conductive powder and glass powder to a predetermined region in a front surface of the ceramic element body 10; a glass layer 40, which consists of a glass substance originating in the glass powder contained in the conductive paste and is formed that extends from an edge of the sintered electrode layer on the front surface of the ceramic element body 10 outside the predetermined region; and a plating electrode layer (second and third metal electrode layers 34, 36) formed on the sintered electrode layer. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、セラミック素体を備える電子部品、及び、その製造方法に関する。   The present invention relates to an electronic component including a ceramic body and a method for manufacturing the same.

この種の電子部品として、セラミック素体と、セラミック素体の表面に形成されたガラス層と、ガラス層を介してセラミック素体の形成されている外部端子電極と、を備え、外部端子電極上にめっきを施したものが知られている（例えば、特許文献１参照）。特許文献１に記載された電子部品では、外部端子電極の端縁部はガラス層の端縁部よりも内側に存在しており、めっき処理を施す際にめっき伸びが発生するのを防ぐことができる。   As this type of electronic component, a ceramic body, a glass layer formed on the surface of the ceramic body, and an external terminal electrode on which the ceramic body is formed via the glass layer, There is known a material plated with (see, for example, Patent Document 1). In the electronic component described in Patent Document 1, the edge portion of the external terminal electrode is present inside the edge portion of the glass layer, and it is possible to prevent the occurrence of plating elongation during the plating process. it can.

また、特許文献１には、上述した電子部品の製造方法として、以下の製造方法が記載されている。まず、セラミック素体、ガラスペースト及び導電性ペーストを用意する。次に、セラミック素体の表面にガラスペーストを塗布して乾燥させた後、導電性ペーストを塗布後の周縁部がガラスペーストからなる層の周縁部よりも内側となるように塗布し、これらのペーストを焼き付けて、ガラス層及び外部端子電極を形成する。次に、外部端子電極上に電気めっきを施す。
特開平６−１１２０８６号公報 Patent Document 1 describes the following manufacturing method as a method for manufacturing the electronic component described above. First, a ceramic body, a glass paste, and a conductive paste are prepared. Next, after applying and drying a glass paste on the surface of the ceramic body, the conductive paste is applied so that the peripheral edge after application is inside the peripheral edge of the layer made of the glass paste. The paste is baked to form a glass layer and external terminal electrodes. Next, electroplating is performed on the external terminal electrodes.
Japanese Patent Laid-Open No. 6-112086

しかしながら、特許文献１に記載された製造方法では、導電性ペーストとは別にガラスペーストを用意し、セラミック素体に塗布して乾燥させる必要があり、製造時の工数が増大し、製造コストが高くなってしまう懼れがある。また、セラミック素体内に導体が配置されている場合には、当該導体と端子電極との電気的な接続がガラス層により阻害されるという問題が生じる懼れもある。   However, in the manufacturing method described in Patent Document 1, it is necessary to prepare a glass paste separately from the conductive paste, apply it to the ceramic body and dry it, increase the man-hours during manufacturing, and increase the manufacturing cost. There is a fear of becoming. Moreover, when the conductor is arrange | positioned in a ceramic body, the problem that the electrical connection of the said conductor and a terminal electrode may be inhibited by a glass layer may arise.

本発明は、製造工数や製造コストの増加を招くことなく、めっき処理を施す際にめっき伸びが発生するのを防ぐことが可能な電子部品及びその製造方法を提供することを課題とする。   An object of the present invention is to provide an electronic component and a method for manufacturing the same that can prevent plating elongation from occurring when performing plating without causing an increase in manufacturing steps and manufacturing costs.

本発明に係る電子部品の製造方法は、セラミック素体と、導電性粉末及びガラス粉末を含む導電性ペーストとを用意する工程と、セラミック素体の表面における所定の領域に導電性ペーストを付与する工程と、所定の領域に付与した導電性ペーストを焼き付けて、焼付け電極層を形成する工程と、焼付け電極層上にめっき電極層を形成する工程と、を備え、導電性ペーストを焼き付けて、焼付け電極層を形成する工程において、導電性ペーストに含まれているガラス粉末が軟化し、ガラス粉末に由来するガラス物質が所定の領域から当該所定の領域外のセラミック素体の表面に滲み出すことにより、セラミック素体の表面上に焼付け電極層の縁から伸びるガラス層を形成することを特徴とする。   The method of manufacturing an electronic component according to the present invention includes a step of preparing a ceramic body and a conductive paste containing conductive powder and glass powder, and applying the conductive paste to a predetermined region on the surface of the ceramic body. A step of baking a conductive paste applied to a predetermined region to form a baked electrode layer; and a step of forming a plated electrode layer on the baked electrode layer, and baking and baking the conductive paste. In the step of forming the electrode layer, the glass powder contained in the conductive paste is softened, and the glass substance derived from the glass powder oozes out from the predetermined region to the surface of the ceramic body outside the predetermined region. A glass layer extending from the edge of the baked electrode layer is formed on the surface of the ceramic body.

本発明に係る電子部品の製造方法では、焼付け電極層を形成する工程において、導電性ペーストに含まれているガラス粉末が軟化し、このガラス粉末に由来するガラス物質が所定の領域から当該所定の領域外のセラミック素体の表面に滲み出すことにより、セラミック素体の表面上に焼付け電極層の縁から伸びるガラス層が形成されることとなるので、焼付け電極層上にめっき電極層を形成する際に、焼付け電極層の端部からめっき電極層が伸びて形成されるのを防ぐことができる。   In the method of manufacturing an electronic component according to the present invention, in the step of forming the baking electrode layer, the glass powder contained in the conductive paste is softened, and the glass substance derived from the glass powder is released from the predetermined region to the predetermined region. By oozing out to the surface of the ceramic body outside the region, a glass layer extending from the edge of the baked electrode layer is formed on the surface of the ceramic body, so that the plated electrode layer is formed on the baked electrode layer In this case, it is possible to prevent the plating electrode layer from being extended from the end portion of the baking electrode layer.

また、ガラス層は、ガラス粉末に由来するガラス物質がセラミック素体の表面に滲み出すことにより形成されるので、上記特許文献１に記載された製造方法のように、導電性ペーストとは別にガラスペーストを用意して、セラミック素体に塗布して乾燥させる必要はない。これにより、製造工数や製造コストの増加を招くことなく、めっき伸びが発生するのを防ぐガラス層を形成することができる。   Further, since the glass layer is formed by the glass substance derived from the glass powder oozing out on the surface of the ceramic body, glass is separated from the conductive paste as in the manufacturing method described in Patent Document 1 above. There is no need to prepare a paste, apply it to the ceramic body and dry it. Thereby, the glass layer which prevents that a plating elongation generate | occur | produces can be formed, without causing the increase in a manufacturing man-hour and manufacturing cost.

好ましくは、セラミック素体の内部には、その端部がセラミック素体の表面に露出するように導体が配置されており、所定の領域が、導体が露出している部分を含んでいる。ガラス層は、ガラス粉末に由来するガラス物質がセラミック素体の表面に滲み出すことにより形成されるので、セラミック素体の内部に導体が配置されている場合でも、導体と焼付け電極層との電気的な接続がガラス層により阻害されることはない。   Preferably, a conductor is disposed inside the ceramic body so that an end thereof is exposed on the surface of the ceramic body, and the predetermined region includes a portion where the conductor is exposed. Since the glass layer is formed by the glass substance derived from the glass powder oozing out on the surface of the ceramic body, even when the conductor is arranged inside the ceramic body, the electrical connection between the conductor and the baking electrode layer is achieved. Connection is not disturbed by the glass layer.

本発明に係る電子部品は、セラミック素体と、セラミック素体の表面における所定の領域に、導電性粉末及びガラス粉末を含む導電性ペーストを焼き付けることにより形成された焼付け電極層と、導電性ペーストに含まれるガラス粉末に由来するガラス物質からなり、所定の領域外のセラミック素体の表面上に焼付け電極層の縁から伸びて形成されたガラス層と、焼付け電極層上に形成されためっき電極層と、を備えていることを特徴とする。   An electronic component according to the present invention includes a ceramic body, a baked electrode layer formed by baking a conductive paste containing conductive powder and glass powder in a predetermined region on the surface of the ceramic body, and a conductive paste. A glass layer formed of a glass substance derived from the glass powder contained in the electrode and extending from the edge of the baking electrode layer on the surface of the ceramic body outside the predetermined region, and a plating electrode formed on the baking electrode layer And a layer.

本発明に係る電気部品では、導電性ペーストに含まれるガラス粉末に由来するガラス物質からなり、所定の領域外のセラミック素体の表面上に焼付け電極層の縁から伸びて形成されたガラス層を備えているので、焼付け電極層上にめっき電極層を形成する際に、焼付け電極層の端部からめっき電極層が伸びて形成されるのを防ぐことができる。   In the electrical component according to the present invention, a glass layer formed of a glass substance derived from the glass powder contained in the conductive paste and extending from the edge of the baked electrode layer on the surface of the ceramic body outside the predetermined region is provided. Since it has, when forming a plating electrode layer on a baking electrode layer, it can prevent that a plating electrode layer is extended and formed from the edge part of a baking electrode layer.

また、ガラス層は、上述したように、ガラス粉末に由来するガラス物質がセラミック素体の表面に滲み出すことにより形成されるので、上記特許文献１に記載された電子部品のように、導電性ペーストとは別にガラスペーストを用意して、セラミック素体に塗布して乾燥させる必要はない。これにより、製造工数や製造コストの増加を招くことなく、めっき伸びが発生するのを防ぐガラス層を形成することができる。   Further, as described above, the glass layer is formed by the glass substance derived from the glass powder oozing out on the surface of the ceramic body, so that it is conductive like the electronic component described in Patent Document 1 above. It is not necessary to prepare a glass paste separately from the paste, apply it to the ceramic body and dry it. Thereby, the glass layer which prevents that a plating elongation generate | occur | produces can be formed, without causing the increase in a manufacturing man-hour and manufacturing cost.

好ましくは、セラミック素体の内部には、その端部がセラミック素体の表面に露出するように導体が配置されており、焼付け電極層は、導体と電気的且つ物理的に接続されている。この場合、セラミック素体の内部に導体が配置されている場合でも、導体と焼付け電極層との電気的な接続がガラス層により阻害されることはない。   Preferably, a conductor is disposed inside the ceramic body such that an end thereof is exposed on the surface of the ceramic body, and the baking electrode layer is electrically and physically connected to the conductor. In this case, even when the conductor is disposed inside the ceramic body, the electrical connection between the conductor and the baking electrode layer is not hindered by the glass layer.

好ましくは、セラミック素体は、半導体セラミックからなる。   Preferably, the ceramic body is made of a semiconductor ceramic.

本発明によれば、製造工数や製造コストの増加を招くことなく、めっき処理を施す際にめっき伸びが発生するのを防ぐことが可能な電子部品及びその製造方法を提供することができる。   ADVANTAGE OF THE INVENTION According to this invention, the electronic component which can prevent that a plating elongation generate | occur | produces when performing a metal-plating process, and its manufacturing method can be provided, without causing the increase in a manufacturing man-hour and manufacturing cost.

以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。   Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the description, the same reference numerals are used for the same elements or elements having the same function, and redundant description is omitted.

まず、図１及び図２を参照して、本実施形態に係る積層型チップバリスタの構成について説明する。図１は、本実施形態に係る積層型チップバリスタの斜視図である。図２は、本実施形態に係る積層型チップバリスタの断面構成を説明するための図である。本実施形態は、本発明を積層型チップバリスタ及びその製造方法に適用した例である。   First, the configuration of the multilayer chip varistor according to the present embodiment will be described with reference to FIGS. 1 and 2. FIG. 1 is a perspective view of the multilayer chip varistor according to the present embodiment. FIG. 2 is a view for explaining a cross-sectional configuration of the multilayer chip varistor according to the present embodiment. The present embodiment is an example in which the present invention is applied to a multilayer chip varistor and a manufacturing method thereof.

積層型チップバリスタは、図１及び２に示されるように、セラミック素体（バリスタ素体）１０と、２つの外部電極３０とを備えている。   As shown in FIGS. 1 and 2, the multilayer chip varistor includes a ceramic body (varistor body) 10 and two external electrodes 30.

セラミック素体１０は、半導体セラミックからなる、電圧非直線特性（バリスタ特性）を発現する焼結体であり、複数のバリスタ層が積層された積層体として構成されている。実際の積層型チップバリスタでは、複数のバリスタ層は、互いの間の境界が視認できない程度に一体化されている。バリスタ層は、ＺｎＯ（酸化亜鉛）を主成分として含むと共に、副成分として希土類金属元素、Ｃｏ、IIIｂ族元素（Ｂ、Ａｌ、Ｇａ、Ｉｎ）、Ｓｉ、Ｃｒ、Ｍｏ、アルカリ金属元素（Ｋ、Ｒｂ、Ｃｓ）及びアルカリ土類金属元素（Ｍｇ、Ｃａ、Ｓｒ、Ｂａ）等の金属単体やこれらの酸化物を含む素体からなる。本実施形態において、バリスタ層は、副成分としてＰｒ、Ｃｏ、Ｃｒ、Ｃａ、Ｓｉ、Ｋ、Ａｌ等を含んでいる。   The ceramic body 10 is a sintered body made of semiconductor ceramic and exhibiting voltage non-linear characteristics (varistor characteristics), and is configured as a laminated body in which a plurality of varistor layers are laminated. In an actual multilayer chip varistor, the plurality of varistor layers are integrated to such an extent that the boundary between them cannot be visually recognized. The varistor layer contains ZnO (zinc oxide) as a main component and also includes rare earth metal elements, Co, group IIIb elements (B, Al, Ga, In), Si, Cr, Mo, alkali metal elements (K, K) as subcomponents. Rb, Cs) and simple earth metals such as alkaline earth metal elements (Mg, Ca, Sr, Ba) and element bodies containing these oxides. In the present embodiment, the varistor layer contains Pr, Co, Cr, Ca, Si, K, Al, and the like as subcomponents.

本実施形態では、希土類金属として、Ｐｒを用いている。Ｐｒは、バリスタ特性を発現させるための材料となる。Ｐｒを用いる理由は、電圧非直線性に優れ、また、量産時での特性ばらつきが少ないためである。   In the present embodiment, Pr is used as the rare earth metal. Pr is a material for expressing varistor characteristics. The reason for using Pr is that voltage non-linearity is excellent and characteristic variation during mass production is small.

本実施形態では、アルカリ土類金属元素として、Ｃａを用いている。Ｃａは、ＺｎＯ系バリスタ材料の焼結性を制御する、及び、耐湿性を向上するための材料となる。Ｃａを用いる理由は、電圧非直線性を改善するためである。   In the present embodiment, Ca is used as the alkaline earth metal element. Ca becomes a material for controlling the sinterability of the ZnO-based varistor material and improving the moisture resistance. The reason for using Ca is to improve voltage nonlinearity.

バリスタ層におけるＺｎＯの含有量は、特に限定されないが、バリスタ層を構成する全体の材料を１００質量％とした場合に、通常、９９．８〜６９．０質量％である。バリスタ層の厚みは、例えば５〜６０μｍ程度である。   Although content of ZnO in a varistor layer is not specifically limited, When the whole material which comprises a varistor layer is 100 mass%, it is 99.8-69.0 mass% normally. The thickness of the varistor layer is, for example, about 5 to 60 μm.

セラミック素体１０は、外表面側からアルカリ金属が拡散されており、セラミック素体１０の外表面近傍の高抵抗化が図られている。セラミック素体１０の外表面側からアルカリ金属が拡散されると、拡散されたアルカリ金属は、ＺｎＯの結晶内に固溶することとなる。これにより、ｎ型半導体としての性質を示すＺｎＯは、アルカリ金属によりドナーが減ぜられて、電気抵抗が大きくなる。また、アルカリ金属がＺｎＯの結晶粒界に存在することによっても、電気抵抗が大きくなると考えられる。本実施形態では、セラミック素体１０に拡散させるアルカリ金属として、Ｌｉを用いている。   In the ceramic body 10, alkali metal is diffused from the outer surface side, and high resistance in the vicinity of the outer surface of the ceramic body 10 is achieved. When the alkali metal is diffused from the outer surface side of the ceramic body 10, the diffused alkali metal is dissolved in the ZnO crystal. As a result, ZnO, which exhibits properties as an n-type semiconductor, has donors reduced by alkali metal and increases electrical resistance. It is also considered that the electrical resistance is increased by the presence of an alkali metal at the grain boundary of ZnO. In the present embodiment, Li is used as the alkali metal diffused in the ceramic body 10.

セラミック素体１０内には、複数の内部電極２０が少なくとも一層のバリスタ層を挟んで互いに対向するように配置されている。複数の内部電極２０は、セラミック素体１０の対向する２つの端面に交互に引き出されている。すなわち、内部電極２０は、その端部が端面に露出している。内部電極２０は、積層型の電気素子の内部電極として通常用いられる導電材を含んでいる。内部電極２０に含まれる導電材としては、特に限定されないが、ＰｄまたはＡｇ−Ｐｄ合金またはＡｇからなることが好ましい。内部電極２０の厚みは、例えば０．５〜５μｍ程度である。   A plurality of internal electrodes 20 are arranged in the ceramic body 10 so as to face each other with at least one varistor layer interposed therebetween. The plurality of internal electrodes 20 are alternately drawn out to two opposing end faces of the ceramic body 10. That is, the end portion of the internal electrode 20 is exposed on the end surface. The internal electrode 20 includes a conductive material that is usually used as an internal electrode of a laminated electric element. The conductive material included in the internal electrode 20 is not particularly limited, but is preferably made of Pd, an Ag—Pd alloy, or Ag. The thickness of the internal electrode 20 is, for example, about 0.5 to 5 μm.

外部電極３０は、セラミック素体１０の表面に配置されている。外部電極３０は、第１の金属電極層３２（焼付け電極層）と、第２の金属電極層３４（めっき電極層）と、第３の金属電極層３６（めっき電極層）とを有している。   The external electrode 30 is disposed on the surface of the ceramic body 10. The external electrode 30 has a first metal electrode layer 32 (baked electrode layer), a second metal electrode layer 34 (plated electrode layer), and a third metal electrode layer 36 (plated electrode layer). Yes.

第１の金属電極層３２は、金属（例えば、Ａｇ、Ｃｕ、Ａｇ−Ｐｄ、又はこれらの合金等）を主成分として含有している。第１の金属電極層３２は、セラミック素体１０の表面における所定の領域、すなわち上述した２つの端面及び当該２つの端面間を連結するように伸びる４つの側面の端部に形成され、内部電極２０と物理的且つ電気的に接続される。第１の金属電極層３２は、導電性金属粉末（例えば、Ａｇ粉末、Ｃｕ粉末、Ａｇ−Ｐｄ粉末、又はこれらの合金粉末等）及びガラス粉末（例えば、ガラスフリット等）を含有する導電性ペーストをセラミック素体１０の表面の上記所定の領域に付与し、焼き付けることによって形成されている。第１の金属電極層３２の厚みは、例えば、１０〜３０μｍである。   The first metal electrode layer 32 contains a metal (eg, Ag, Cu, Ag—Pd, or an alloy thereof) as a main component. The first metal electrode layer 32 is formed at a predetermined region on the surface of the ceramic body 10, that is, at the end portions of the above-described two end surfaces and the four side surfaces extending so as to connect the two end surfaces. 20 is physically and electrically connected. The first metal electrode layer 32 is a conductive paste containing conductive metal powder (for example, Ag powder, Cu powder, Ag-Pd powder, or alloy powder thereof) and glass powder (for example, glass frit). Is applied to the predetermined region on the surface of the ceramic body 10 and baked. The thickness of the first metal electrode layer 32 is, for example, 10 to 30 μm.

第２の金属電極層３４は、Ｎｉを主成分として含む。第２の金属電極層３４は、第１の金属電極層３２上に、第１の金属電極層３２を覆うように形成されている。第２の金属電極層３４は、第１の金属電極層３２の表面をＮｉでメッキ処理することによって形成されている。第２の金属電極層３４の厚みは、例えば、１〜５μｍである。   The second metal electrode layer 34 contains Ni as a main component. The second metal electrode layer 34 is formed on the first metal electrode layer 32 so as to cover the first metal electrode layer 32. The second metal electrode layer 34 is formed by plating the surface of the first metal electrode layer 32 with Ni. The thickness of the second metal electrode layer 34 is, for example, 1 to 5 μm.

第３の金属電極層３６は、ＳｎあるいはＳｎ合金を主成分として含む。第３の金属電極層３６は、第２の金属電極層３４上に、第２の金属電極層３４を覆うように形成されている。第３の金属電極層３６は、第２の金属電極層３４の表面をＳｎ又はＳｎ合金でメッキ処理することによって形成されている。第３の金属電極層３６の厚みは、例えば、１〜５μｍである。   The third metal electrode layer 36 contains Sn or Sn alloy as a main component. The third metal electrode layer 36 is formed on the second metal electrode layer 34 so as to cover the second metal electrode layer 34. The third metal electrode layer 36 is formed by plating the surface of the second metal electrode layer 34 with Sn or an Sn alloy. The thickness of the third metal electrode layer 36 is, for example, 1 to 5 μm.

セラミック素体１０の表面には、ガラス層４０が形成されている。詳細には、ガラス層４０は、外部電極３０（第１の金属電極層３２）が形成されている上記所定の領域外のセラミック素体１０の表面上に第１の金属電極層３２の縁から伸びて、当該第１の金属電極層３２に連続するように形成されている。ガラス層４０は、第１の金属電極層３２を形成するための導電性ペーストに含まれるガラス粉末に由来するガラス物質からなる。すなわち、ガラス層４０は、導電性ペーストに含まれるガラス粉末が溶出することにより形成される。ガラス層４０の厚みは、例えば、１〜１０μｍである。ガラス層４０の幅は、１０〜１００μｍである。   A glass layer 40 is formed on the surface of the ceramic body 10. Specifically, the glass layer 40 is formed from the edge of the first metal electrode layer 32 on the surface of the ceramic body 10 outside the predetermined region where the external electrode 30 (first metal electrode layer 32) is formed. It is formed so as to extend and to be continuous with the first metal electrode layer 32. The glass layer 40 is made of a glass material derived from glass powder included in the conductive paste for forming the first metal electrode layer 32. That is, the glass layer 40 is formed by elution of the glass powder contained in the conductive paste. The thickness of the glass layer 40 is 1-10 micrometers, for example. The width of the glass layer 40 is 10 to 100 μm.

続いて、図３及び図４を参照して、上述した構成を有する積層型チップバリスタ１の製造過程について説明する。図３は、本実施形態に係る積層型チップバリスタの製造過程を説明するためのフロー図である。図４は、本実施形態に係る積層型チップバリスタの製造過程を説明するための図である。   Subsequently, a manufacturing process of the multilayer chip varistor 1 having the above-described configuration will be described with reference to FIGS. FIG. 3 is a flowchart for explaining the manufacturing process of the multilayer chip varistor according to the present embodiment. FIG. 4 is a view for explaining the manufacturing process of the multilayer chip varistor according to the present embodiment.

まず、バリスタ層を構成する主成分であるＺｎＯと、Ｐｒ、Ｃｏ、Ｃｒ、Ｃａ、Ｓｉ、Ｋ及びＡｌの金属又は酸化物等の微量添加物とを所定の割合となるように各々秤量した後、各成分を混合してバリスタ材料を調整する（Ｓ１０１）。その後、このバリスタ材料に有機バインダ、及び有機溶剤等を加えて、ボールミル等を用いて２０時間程度混合・粉砕を行ってスラリーを得る。有機バインダとしては、例えば、エチルセルロース、ポリビニルブチラール等が挙げられる。有機溶剤としては、例えば、テルピオネール、ブチルカルビトール、アセトン、トルエン等が挙げられる。   First, after weighing ZnO, which is a main component constituting the varistor layer, and trace additives such as Pr, Co, Cr, Ca, Si, K, and Al metals or oxides so as to have a predetermined ratio. The varistor material is prepared by mixing the components (S101). Then, an organic binder, an organic solvent, etc. are added to this varistor material, and it mixes and grinds for about 20 hours using a ball mill etc., and obtains a slurry. Examples of the organic binder include ethyl cellulose and polyvinyl butyral. Examples of the organic solvent include terpione, butyl carbitol, acetone, toluene and the like.

このスラリーを、ドクターブレード法等の公知の方法により、例えばポリエチレンテレフタレートからなるフィルム上に塗布した後、乾燥して厚さ３０μｍ程度の膜を形成する。こうして得られた膜をフィルムから剥離してグリーンシートを得る（Ｓ１０３）。   The slurry is applied onto a film made of, for example, polyethylene terephthalate by a known method such as a doctor blade method, and then dried to form a film having a thickness of about 30 μm. The film thus obtained is peeled from the film to obtain a green sheet (S103).

次に、グリーンシートに、内部電極２０に対応する電極部分を複数（後述する分割チップ数に対応する数）形成する（Ｓ１０５）。内部電極２０に対応する電極部分は、Ｐｄ粒子を主成分とする金属粉末、有機バインダ及び有機溶剤を混合した導電性ペーストをスクリーン印刷等の印刷法にて印刷し、乾燥させることにより形成する。   Next, a plurality of electrode portions corresponding to the internal electrodes 20 (a number corresponding to the number of divided chips described later) are formed on the green sheet (S105). The electrode portion corresponding to the internal electrode 20 is formed by printing a conductive paste in which a metal powder mainly composed of Pd particles, an organic binder, and an organic solvent is mixed by a printing method such as screen printing and drying.

次に、電極部分が形成された各グリーンシートと、電極部分が形成されていないグリーンシートとを所定の順序で重ねてシート積層体を形成する（Ｓ１０７）。こうして得られたシート積層体を、例えば、チップ単位に切断して、分割された複数のグリーン体ＬＳ１（図４参照）を得る（Ｓ１０９）。得られたグリーン体ＬＳ１では、内部電極２０に対応する電極部分ＥＬ１が形成されたグリーンシートＧＳ１と、電極部分ＥＬ１が形成されていないグリーンシートＧＳ２とが順次積層されている。   Next, each green sheet on which the electrode portion is formed and a green sheet on which the electrode portion is not formed are stacked in a predetermined order to form a sheet laminate (S107). The sheet laminate obtained in this way is cut into chips, for example, to obtain a plurality of divided green bodies LS1 (see FIG. 4) (S109). In the obtained green body LS1, the green sheet GS1 in which the electrode portion EL1 corresponding to the internal electrode 20 is formed and the green sheet GS2 in which the electrode portion EL1 is not formed are sequentially stacked.

次に、グリーン体ＬＳ１に、１８０〜４００℃、０．５〜２４時間程度の加熱処理を実施して脱バインダを行った後、さらに、８５０〜１４００℃、０．５〜８時間程度の焼成を行い（Ｓ１１１）、セラミック素体１０を得る。この焼成によって、グリーン体ＬＳ１におけるグリーンシートＧＳ１，ＧＳ２はバリスタ層となる。電極部分ＥＬ１は、内部電極２０となる。   Next, the green body LS1 is subjected to heat treatment at 180 to 400 ° C. for about 0.5 to 24 hours to remove the binder, and then further fired at 850 to 1400 ° C. for about 0.5 to 8 hours. (S111) to obtain the ceramic body 10. By this firing, the green sheets GS1 and GS2 in the green body LS1 become varistor layers. The electrode portion EL1 becomes the internal electrode 20.

次に、セラミック素体１０の外表面からＬｉを拡散させる（Ｓ１１３）。ここでは、まず、得られたセラミック素体１０の表面にＬｉ化合物を付着させる。Ｌｉ化合物の付着には、密閉回転ポットを用いることができる。Ｌｉ化合物としては、特に限定されないが、熱処理することにより、Ｌｉがセラミック素体１０の外表面から内部に拡散できる化合物であり、Ｌｉの酸化物、水酸化物、塩化物、硝酸塩、硼酸塩、炭酸塩及び蓚酸塩等が用いられる。   Next, Li is diffused from the outer surface of the ceramic body 10 (S113). Here, a Li compound is first attached to the surface of the obtained ceramic body 10. A sealed rotating pot can be used for adhesion of the Li compound. Although it does not specifically limit as a Li compound, Li is a compound in which Li can be diffused from the outer surface of the ceramic body 10 to the inside by heat treatment, and Li oxide, hydroxide, chloride, nitrate, borate, Carbonates and oxalates are used.

そして、このＬｉ化合物が付着しているセラミック素体１０を電気炉で、所定の温度及び時間で熱処理する。この結果、Ｌｉ化合物からＬｉがセラミック素体１０の外表面からセラミック素体１０内に拡散する。好ましい熱処理温度は、７００〜１１００℃であり、熱処理雰囲気は大気である。また、熱処理時間（保持時間）は、好ましくは１０分〜４時間である。   Then, the ceramic body 10 to which the Li compound is attached is heat-treated in an electric furnace at a predetermined temperature and time. As a result, Li diffuses from the outer surface of the ceramic body 10 into the ceramic body 10 from the Li compound. A preferable heat treatment temperature is 700 to 1100 ° C., and the heat treatment atmosphere is air. The heat treatment time (holding time) is preferably 10 minutes to 4 hours.

次に、セラミック素体１０の表面に、第１の金属電極層３２及びガラス層４０を形成する（Ｓ１１５）。ここでは、セラミック素体１０の表面における所定の領域（セラミック素体１０の２つの端面及び当該２つの端面間を連結するように伸びる４つの側面の端部）に、対応する内部電極２０に接するように導電性ペーストを付与する。外部電極３０用の導電性ペーストには、上述したように、Ａｇ粉末を主成分とする金属粉末に、ガラス粉末（例えば、ガラスフリット等）、有機バインダ及び有機溶剤を混合したものを用いる。   Next, the first metal electrode layer 32 and the glass layer 40 are formed on the surface of the ceramic body 10 (S115). Here, a predetermined region on the surface of the ceramic body 10 (two end faces of the ceramic body 10 and ends of four side faces extending so as to connect the two end faces) is in contact with the corresponding internal electrode 20. Thus, a conductive paste is applied. As described above, the conductive paste for the external electrode 30 is obtained by mixing a metal powder containing Ag powder as a main component with a glass powder (for example, glass frit), an organic binder, and an organic solvent.

次に、付与した導電性ペーストを乾燥させて、外部電極３０に対応する電極部分を形成する。導電性ペーストの付与は、ディップ法、印刷法、又は転写法等により行うことができる。乾燥温度は、８０〜１５０℃の範囲にあることが好ましい。乾燥時間は、０．２〜１．５時間の範囲にあることが好ましい。   Next, the applied conductive paste is dried to form an electrode portion corresponding to the external electrode 30. The application of the conductive paste can be performed by a dipping method, a printing method, a transfer method, or the like. The drying temperature is preferably in the range of 80 to 150 ° C. The drying time is preferably in the range of 0.2 to 1.5 hours.

次に、電極部分が形成されたセラミック素体１０に、所望の加熱処理を実施して脱バインダを行なう。加熱温度は、３００〜５００℃の範囲にあることが好ましい。加熱時間は、０．２〜０．５時間の範囲にあることが好ましい。   Next, the ceramic body 10 on which the electrode portions are formed is subjected to a desired heat treatment to remove the binder. The heating temperature is preferably in the range of 300 to 500 ° C. The heating time is preferably in the range of 0.2 to 0.5 hours.

次に、電極部分が形成されたセラミック素体１０に、所望の加熱処理を実施して導電性ペーストをセラミック素体１０に焼き付ける。これにより、セラミック素体１０に第１の金属電極層３２が形成されることとなる。加熱温度は、６００〜８００℃の範囲にあることが好ましい。加熱時間は、０．２〜０．５時間の範囲にあることが好ましい。   Next, a desired heat treatment is performed on the ceramic body 10 on which the electrode portions are formed, and the conductive paste is baked onto the ceramic body 10. As a result, the first metal electrode layer 32 is formed on the ceramic body 10. The heating temperature is preferably in the range of 600 to 800 ° C. The heating time is preferably in the range of 0.2 to 0.5 hours.

ところで、導電性ペーストをセラミック素体１０に焼き付けて第１の金属電極層３２を形成する際、ガラス層４０が形成される。ガラス層４０は、導電性ペーストに含まれているガラス粉末が軟化し、ガラス粉末に由来するガラス物質が上述した所定の領域から当該所定の領域外のセラミック素体１０の表面に滲み出すことにより形成される。   By the way, when the conductive paste is baked on the ceramic body 10 to form the first metal electrode layer 32, the glass layer 40 is formed. In the glass layer 40, the glass powder contained in the conductive paste is softened, and the glass material derived from the glass powder oozes out from the predetermined region described above to the surface of the ceramic body 10 outside the predetermined region. It is formed.

ガラス粉末に由来するガラス物質が溶出してセラミック素体１０の表面に滲み出すメカニズムの詳細は、不明な点があるものの、以下の通りと考えられる。   The details of the mechanism by which the glass substance derived from the glass powder elutes and oozes out on the surface of the ceramic body 10 is considered as follows, although there are unclear points.

図５に示されるように、セラミック素体１０に付与した導電性ペーストを乾燥させて有機溶剤を除去すると、金属粉末Ｍ、ガラス粉末Ｇ及び有機バインダＢとの混合物の膜が形成される（図５（ａ）参照）。脱バインダを行なうべく加熱すると、主として金属粉末Ｍとガラス粉末Ｇとがセラミック素体１０に付着した状態となる（図５（ｂ）参照）。導電性ペーストを焼き付けるべく加熱すると、ガラス粉末Ｇの軟化点温度近傍でガラス粉末Ｇが軟化する（図５（ｃ）参照）。   As shown in FIG. 5, when the conductive paste applied to the ceramic body 10 is dried to remove the organic solvent, a film of a mixture of the metal powder M, the glass powder G, and the organic binder B is formed (FIG. 5). 5 (a)). When heating is performed to remove the binder, the metal powder M and the glass powder G are mainly attached to the ceramic body 10 (see FIG. 5B). When heated to bake the conductive paste, the glass powder G softens in the vicinity of the softening point temperature of the glass powder G (see FIG. 5C).

そして、更に加熱していくと、金属粉末Ｍ同士が焼結して第１の金属電極層３２が形成される（図５（ｄ）参照）。このとき、軟化して溶融したガラス物質は、第１の金属電極層３２の内側（セラミック素体１０側）にガラス相と金属相とが混在した層ＧＬを形成すると共に、セラミック素体１０の表面からセラミック素体１０内に拡散し、セラミック素体１０表面にガラス拡散層ＧＬを形成する。このセラミック素体１０内に拡散するガラス物質の一部が、セラミック素体１０の表面近傍に存在する粒界を通って、導電性ペーストが付与された領域外のセラミック素体１０の表面に滲み出す。   When further heated, the metal powders M are sintered to form the first metal electrode layer 32 (see FIG. 5D). At this time, the softened and melted glass material forms a layer GL in which the glass phase and the metal phase are mixed inside the first metal electrode layer 32 (on the ceramic body 10 side), and the ceramic body 10 It diffuses into the ceramic body 10 from the surface, and a glass diffusion layer GL is formed on the surface of the ceramic body 10. Part of the glass material diffusing into the ceramic body 10 passes through the grain boundaries existing in the vicinity of the surface of the ceramic body 10 and spreads on the surface of the ceramic body 10 outside the region to which the conductive paste is applied. put out.

本発明者等の調査研究の結果、導電性ペーストとして、以下の組成を有する導電性ペーストを用いる場合、ガラス層４０が形成されることが判明した。   As a result of the research by the present inventors, it has been found that the glass layer 40 is formed when a conductive paste having the following composition is used as the conductive paste.

Ａｇ粉末は、鱗片状の粉末と略球状の粉末とを含む。鱗片状の粉末は、ＢＥＴ値で表される比表面積が０．８〜２．０ｍ２／ｇの範囲にあることが好ましい。略球状の粉末は、同じくＢＥＴ値で表される比表面積が１．０〜４．０ｍ２／ｇの範囲にあることが好ましい。ＢＥＴ値とは、ＢＥＴ法（Brunauer-Emmett-Teller Method）によって求められる値であって、原料粉末の単位重量（１ｇ）当たりの表面積を合計して平方ｍ単位で表したものである。一般に、原料粉末を細かくすれば表面積は大きくなることから、ＢＥＴ値も高くなる。鱗片状の粉末と略球状の粉末との重量比は、３：７〜５：５の範囲にあることが好ましい。 Ag powder contains scaly powder and substantially spherical powder. The scaly powder preferably has a specific surface area represented by a BET value in the range of 0.8 to 2.0 m 2 / g. The substantially spherical powder preferably has a specific surface area represented by a BET value in the range of 1.0 to 4.0 m 2 / g. The BET value is a value determined by the BET method (Brunauer-Emmett-Teller Method), and is the total surface area per unit weight (1 g) of the raw material powder expressed in units of square meters. Generally, if the raw material powder is made finer, the surface area becomes larger, so the BET value also becomes higher. The weight ratio between the scaly powder and the substantially spherical powder is preferably in the range of 3: 7 to 5: 5.

ガラス粉末は、少なくともＢｉ２Ｏ３を含有していることが好ましく、例えば、Ｂｉ−Ｚｎ−Ｓｒ−Ｓｉ系ガラス、Ｂｉ系ガラス、Ｂｉ含有−Ｚｎ系ガラス、Ｂｉ含有−Ｓｒ系ガラス、Ｂｉ含有−Ｓｉ系ガラスを主成分とすることができる。ガラス粉末の平均粒径は、１．０〜７．０μｍの範囲にあることが好ましい。ガラス粉末の軟化点温度は、５８０〜６８０℃の範囲にあることが好ましい。 The glass powder preferably contains at least Bi 2 O 3 , for example, Bi—Zn—Sr—Si based glass, Bi based glass, Bi containing —Zn based glass, Bi containing —Sr based glass, Bi containing -Si-based glass can be the main component. The average particle size of the glass powder is preferably in the range of 1.0 to 7.0 μm. It is preferable that the softening point temperature of glass powder exists in the range of 580-680 degreeC.

金属粉末に対するガラス粉末の成分量比は、金属粉末との合計重量に対して７．０〜１２．０重量％の範囲にあることが好ましく、８．０〜１１．０重量％の範囲にあることがより好ましい。ガラス粉末の成分量比が７．０重量％より小さい場合、ガラス粉末の量が少な過ぎるため、ガラス粉末に由来するガラス物質が溶出してセラミック素体１０の表面に滲み出すことがない。ガラス粉末の成分量比が１２．０重量％より大きい場合、ガラス粉末の量が多過ぎるため、ガラス粉末に由来するガラス物質が第１の金属電極層３２の表面に浮き出てきてしまう。   The component amount ratio of the glass powder to the metal powder is preferably in the range of 7.0 to 12.0% by weight, and in the range of 8.0 to 11.0% by weight with respect to the total weight with the metal powder. It is more preferable. When the component ratio of the glass powder is smaller than 7.0% by weight, the amount of the glass powder is too small, so that the glass substance derived from the glass powder is not eluted and oozes out to the surface of the ceramic body 10. When the component amount ratio of the glass powder is larger than 12.0% by weight, the amount of the glass powder is too large, so that the glass substance derived from the glass powder comes out on the surface of the first metal electrode layer 32.

再び、図３を参照する。第１の金属電極層３２を形成すると、次に、第２の金属電極層３４を電気めっきにより形成する（Ｓ１１７）。本実施形態においては、第２の金属電極層３４を形成するための上記電気めっきとして、Ｎｉめっきが用いられている。Ｎｉめっきは、Ｎｉめっき浴（例えば、ワット浴）を用いたバレルめっき法にて行うことができる。   Reference is again made to FIG. Once the first metal electrode layer 32 is formed, next, the second metal electrode layer 34 is formed by electroplating (S117). In the present embodiment, Ni plating is used as the electroplating for forming the second metal electrode layer 34. Ni plating can be performed by a barrel plating method using a Ni plating bath (for example, a Watt bath).

次に、第３の金属電極層３６を電気めっきにより形成する（Ｓ１１９）。本実施形態においては、第３の金属電極層３６を形成するための上記電気めっきとして、Ｓｎめっきが用いられている。Ｓｎめっきは、Ｓｎめっき浴（例えば、中性Ｓｎめっき浴）を用いたバレルめっき法にて行うことができる。   Next, the third metal electrode layer 36 is formed by electroplating (S119). In the present embodiment, Sn plating is used as the electroplating for forming the third metal electrode layer 36. Sn plating can be performed by a barrel plating method using a Sn plating bath (for example, a neutral Sn plating bath).

上述した過程を経ることにより、積層型チップバリスタ１が得られる。   Through the process described above, the multilayer chip varistor 1 is obtained.

以上のように、本実施形態においては、第１の金属電極層３２を形成する工程において、導電性ペーストに含まれているガラス粉末が軟化し、このガラス粉末に由来するガラス物質が導電性ペーストが付与された所定の領域から当該所定の領域外のセラミック素体１０の表面に滲み出すことにより、セラミック素体１０の表面上に第１の金属電極層３２の縁から伸びるガラス層４０が形成されることとなる。これにより、第１の金属電極層３２上に第２の金属電極層３４及び第３の金属電極層３６を電気めっきにより形成する際に、第１の金属電極層３２の端部からこれらの電極層３４，３６が伸びて形成されるのを防ぐことができる。   As described above, in the present embodiment, in the step of forming the first metal electrode layer 32, the glass powder contained in the conductive paste is softened, and the glass substance derived from the glass powder is the conductive paste. The glass layer 40 extending from the edge of the first metal electrode layer 32 is formed on the surface of the ceramic body 10 by oozing out from the predetermined area to which the surface of the ceramic body 10 is provided. Will be. Accordingly, when the second metal electrode layer 34 and the third metal electrode layer 36 are formed on the first metal electrode layer 32 by electroplating, these electrodes are formed from the end of the first metal electrode layer 32. The layers 34 and 36 can be prevented from being stretched.

特に、セラミック素体１０が半導体セラミックからなるため、めっき伸びが比較的発生しやすいが、ガラス層４０が形成されているので、めっき伸びの発生を確実に防ぐことができる。   In particular, since the ceramic body 10 is made of a semiconductor ceramic, plating elongation is relatively likely to occur. However, since the glass layer 40 is formed, the occurrence of plating elongation can be reliably prevented.

ガラス層４０は、ガラス粉末に由来するガラス物質がセラミック素体１０の表面に滲み出すことにより形成されるので、上記特許文献１に記載された製造方法のように、導電性ペーストとは別にガラスペーストを用意して、セラミック素体に塗布して乾燥させる必要はない。これにより、製造工数や製造コストの増加を招くことなく、めっき伸びが発生するのを防ぐガラス層４０を形成することができる。   Since the glass layer 40 is formed by the glass substance derived from the glass powder oozing out on the surface of the ceramic body 10, the glass layer 40 is made of glass separately from the conductive paste as in the manufacturing method described in Patent Document 1 above. There is no need to prepare a paste, apply it to the ceramic body and dry it. Thereby, the glass layer 40 which prevents that a plating elongation generate | occur | produces can be formed, without causing the increase in a manufacturing man-hour and manufacturing cost.

本実施形態では、セラミック素体１０の内部には、その端部がセラミック素体１０の表面に露出するように複数の内部電極２０が配置されており、上述した所定の領域が、内部電極２０が露出している部分を含んでいる。ガラス層４０は、ガラス粉末に由来するガラス物質がセラミック素体１０の表面に滲み出すことにより形成されるので、セラミック素体１０の内部に内部電極２０が配置されている場合でも、内部電極２０と第１の金属電極層３２との電気的な接続がガラス層４０により阻害されることはない。   In the present embodiment, a plurality of internal electrodes 20 are arranged inside the ceramic body 10 so that the end portions thereof are exposed on the surface of the ceramic body 10, and the predetermined region described above is the internal electrode 20. Includes the exposed part. Since the glass layer 40 is formed by the glass material derived from the glass powder oozing out on the surface of the ceramic body 10, even when the internal electrode 20 is disposed inside the ceramic body 10, the internal electrode 20. The electrical connection between the first metal electrode layer 32 and the first metal electrode layer 32 is not hindered by the glass layer 40.

以上、本発明の好適な実施形態について説明してきたが、本発明は必ずしも上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で様々な変更が可能である。   The preferred embodiments of the present invention have been described above. However, the present invention is not necessarily limited to the above-described embodiments, and various modifications can be made without departing from the scope of the present invention.

本実施形態では、電子部品の一例として、積層型チップバリスタ及びその製造方法を説明したが、セラミック素体を有する電子部品であれば、特に限定されるものではなく、例えば、積層チップコンデンサ、積層アクチュエータ、又は積層チップインダクタ等にも適用できる。   In the present embodiment, a multilayer chip varistor and a method for manufacturing the multilayer chip varistor have been described as an example of an electronic component. However, the electronic component is not particularly limited as long as the electronic component has a ceramic body. The present invention can also be applied to an actuator or a multilayer chip inductor.

本実施形態に係る積層型チップバリスタの斜視図である。It is a perspective view of the multilayer chip varistor according to the present embodiment. 本実施形態に係る積層型チップバリスタの断面構成を説明するための図である。It is a figure for demonstrating the cross-sectional structure of the multilayer chip varistor which concerns on this embodiment. 本実施形態に係る積層型チップバリスタの製造過程を説明するためのフロー図である。It is a flowchart for demonstrating the manufacturing process of the multilayer chip varistor concerning this embodiment. 本実施形態に係る積層型チップバリスタの製造過程を説明するための図である。It is a figure for demonstrating the manufacturing process of the multilayer chip varistor concerning this embodiment. 第１の金属電極層の形成過程を説明するための模式図である。It is a schematic diagram for demonstrating the formation process of a 1st metal electrode layer.

符号の説明Explanation of symbols

１…積層型チップバリスタ、１０…セラミック素体、２０…内部電極、３０…外部電極、３２…第１の金属電極層、３４…第２の金属電極層、３６…第３の金属電極層、４０…ガラス層、Ｂ…有機バインダ、Ｇ…ガラス粉末、Ｍ…金属粉末。   DESCRIPTION OF SYMBOLS 1 ... Multilayer chip varistor, 10 ... Ceramic body, 20 ... Internal electrode, 30 ... External electrode, 32 ... 1st metal electrode layer, 34 ... 2nd metal electrode layer, 36 ... 3rd metal electrode layer, 40 ... Glass layer, B ... Organic binder, G ... Glass powder, M ... Metal powder.

Claims (6)

セラミック素体と、導電性粉末及びガラス粉末を含む導電性ペーストとを用意する工程と、
前記セラミック素体の表面における所定の領域に前記導電性ペーストを付与する工程と、
前記所定の領域に付与した前記導電性ペーストを焼き付けて、焼付け電極層を形成する工程と、
前記焼付け電極層上にめっき電極層を形成する工程と、を備え、
前記導電性ペーストを焼き付けて、前記焼付け電極層を形成する前記工程において、前記導電性ペーストに含まれている前記ガラス粉末が軟化し、前記ガラス粉末に由来するガラス物質が前記所定の領域から当該所定の領域外の前記セラミック素体の表面に滲み出すことにより、前記セラミック素体の前記表面上に前記焼付け電極層の縁から伸びるガラス層を形成することを特徴とする電子部品の製造方法。 Preparing a ceramic body and a conductive paste containing conductive powder and glass powder;
Applying the conductive paste to a predetermined region on the surface of the ceramic body;
Baking the conductive paste applied to the predetermined region to form a baked electrode layer;
Forming a plating electrode layer on the baking electrode layer,
In the step of baking the conductive paste to form the baking electrode layer, the glass powder contained in the conductive paste is softened, and the glass substance derived from the glass powder is released from the predetermined region. A method of manufacturing an electronic component, wherein a glass layer extending from an edge of the baked electrode layer is formed on the surface of the ceramic body by oozing to the surface of the ceramic body outside a predetermined region. 前記セラミック素体の内部には、その端部が前記セラミック素体の前記表面に露出するように導体が配置されており、
前記所定の領域が、前記導体が露出している部分を含んでいることを特徴とする請求項１に記載の電子部品の製造方法。 Inside the ceramic body, a conductor is disposed so that an end thereof is exposed on the surface of the ceramic body,
The method for manufacturing an electronic component according to claim 1, wherein the predetermined region includes a portion where the conductor is exposed. 前記セラミック素体は、半導体セラミックからなることを特徴とする請求項１又は２に記載の電子部品の製造方法。   The method of manufacturing an electronic component according to claim 1, wherein the ceramic body is made of a semiconductor ceramic. セラミック素体と、
前記セラミック素体の表面における所定の領域に、導電性粉末及びガラス粉末を含む導電性ペーストを焼き付けることにより形成された焼付け電極層と、
前記導電性ペーストに含まれるガラス粉末に由来するガラス物質からなり、前記所定の領域外の前記セラミック素体の表面上に前記焼付け電極層の縁から伸びて形成されたガラス層と、
前記焼付け電極層上に形成されためっき電極層と、を備えていることを特徴とする電子部品。 A ceramic body,
A baking electrode layer formed by baking a conductive paste containing conductive powder and glass powder in a predetermined region on the surface of the ceramic body;
A glass layer made of a glass material derived from glass powder contained in the conductive paste, and formed to extend from the edge of the baking electrode layer on the surface of the ceramic body outside the predetermined region;
An electronic component comprising: a plating electrode layer formed on the baking electrode layer. 前記セラミック素体の内部には、その端部が前記セラミック素体の前記表面に露出するように導体が配置されており、
前記焼付け電極層は、前記導体と電気的且つ物理的に接続されていることを特徴とする請求項４に記載の電子部品。 Inside the ceramic body, a conductor is disposed so that an end thereof is exposed on the surface of the ceramic body,
The electronic component according to claim 4, wherein the baking electrode layer is electrically and physically connected to the conductor. 前記セラミック素体は、半導体セラミックからなることを特徴とする請求項４又は５に記載の電子部品。   6. The electronic component according to claim 4, wherein the ceramic body is made of a semiconductor ceramic.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014199752A1 (en) * 2013-06-13 2014-12-18 株式会社 村田製作所 Ceramic electronic component and method for manufacturing same
KR20190033433A (en) 2017-09-21 2019-03-29 다이요 유덴 가부시키가이샤 Ceramic electronic device and manufacturing method of ceramic electronic device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06112086A (en) * 1992-02-20 1994-04-22 Taiyo Yuden Co Ltd Layered ceramic part and manufacture thereof
JPH097879A (en) * 1995-06-19 1997-01-10 Murata Mfg Co Ltd Ceramic electronic part and manufacture thereof
JP2002298649A (en) * 2001-03-29 2002-10-11 Kyocera Corp Conductive paste and chip type electronic component using the same
JP2003068508A (en) * 2001-08-24 2003-03-07 Murata Mfg Co Ltd Method for manufacturing multilayer chip varistor
JP2004214643A (en) * 2002-12-17 2004-07-29 Tdk Corp Laminated chip varistor and manufacturing method therefor

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06112086A (en) * 1992-02-20 1994-04-22 Taiyo Yuden Co Ltd Layered ceramic part and manufacture thereof
JPH097879A (en) * 1995-06-19 1997-01-10 Murata Mfg Co Ltd Ceramic electronic part and manufacture thereof
JP2002298649A (en) * 2001-03-29 2002-10-11 Kyocera Corp Conductive paste and chip type electronic component using the same
JP2003068508A (en) * 2001-08-24 2003-03-07 Murata Mfg Co Ltd Method for manufacturing multilayer chip varistor
JP2004214643A (en) * 2002-12-17 2004-07-29 Tdk Corp Laminated chip varistor and manufacturing method therefor

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014199752A1 (en) * 2013-06-13 2014-12-18 株式会社 村田製作所 Ceramic electronic component and method for manufacturing same
CN105283932A (en) * 2013-06-13 2016-01-27 株式会社村田制作所 Ceramic electronic component and method for manufacturing same
JPWO2014199752A1 (en) * 2013-06-13 2017-02-23 株式会社村田製作所 Ceramic electronic component and manufacturing method thereof
US9840787B2 (en) 2013-06-13 2017-12-12 Murata Manufacturing Co., Ltd. Ceramic electronic component and manufacturing method therefor
CN105283932B (en) * 2013-06-13 2018-01-09 株式会社村田制作所 Ceramic electronic component and its manufacture method
DE112014002826B4 (en) 2013-06-13 2022-06-23 Murata Manufacturing Co., Ltd. Ceramic electronic component and method of making same
KR20190033433A (en) 2017-09-21 2019-03-29 다이요 유덴 가부시키가이샤 Ceramic electronic device and manufacturing method of ceramic electronic device
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