JP4683068B2 - Multilayer chip varistor - Google Patents

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Description

本発明は、積層型チップバリスタに関する。   The present invention relates to a multilayer chip varistor.

この種の積層型チップバリスタとして、電圧非直線特性（以下、「バリスタ特性」と称する）を発現するバリスタ層と当該バリスタ層を挟むように配置される一対の内部電極とを含むバリスタ部と、当該バリスタ部を挟むように配置される一対の外層部とを有する積層体と、積層体に形成され、一対の内部電極にそれぞれ接続される一対の外部電極と、を備えたものが知られている（例えば、特許文献１参照）。この特許文献１に記載された積層型チップバリスタでは、外層部は、バリスタ層と同じ材料からなる。
特開平１１−２６５８０５号公報 As this type of multilayer chip varistor, a varistor section including a varistor layer that expresses voltage nonlinear characteristics (hereinafter referred to as “varistor characteristics”) and a pair of internal electrodes that are disposed so as to sandwich the varistor layer; It is known to have a laminate having a pair of outer layer portions arranged so as to sandwich the varistor portion, and a pair of external electrodes formed in the laminate and connected to the pair of internal electrodes, respectively. (For example, refer to Patent Document 1). In the multilayer chip varistor described in Patent Document 1, the outer layer portion is made of the same material as the varistor layer.
JP-A-11-265805

本発明は、ＥＳＤ（Electrostatic Discharge：静電気放電）に対する耐量（以下、「ＥＳＤ耐量」と称する）を良好に維持しつつ、低静電容量化を図ることが可能な積層型チップバリスタ及びその製造方法を提供することを課題とする。   The present invention relates to a multilayer chip varistor capable of achieving low electrostatic capacity while maintaining good resistance to ESD (Electrostatic Discharge) (hereinafter referred to as “ESD resistance”) and a method of manufacturing the same. It is an issue to provide.

最近の高速インターフェイスでは、高速化を実現するために、ＩＣ自体の構造がＥＳＤに対して脆弱になってきている。このため、高速伝送系ＩＣにおけるＥＳＤ対策の要求が高まっており、ＥＳＤ対策部品として積層型チップバリスタが用いられている。高速伝送系用のＥＳＤ対策部品としての積層型チップバリスタに要求される特性として、静電容量の低減は必須である。発現する静電容量が大きいと、信号品位に問題を生じ、最悪の場合は通信不可となる懼れがある。   In recent high-speed interfaces, the structure of the IC itself is becoming vulnerable to ESD in order to achieve high speed. For this reason, there is an increasing demand for ESD countermeasures in high-speed transmission ICs, and multilayer chip varistors are used as ESD countermeasure parts. As a characteristic required for a multilayer chip varistor as an ESD countermeasure component for a high-speed transmission system, it is essential to reduce capacitance. If the developed electrostatic capacity is large, there is a problem in signal quality, and in the worst case, communication may be disabled.

積層型チップバリスタの静電容量を低減させる手法としては、内部電極が互いに重なり合う部分の面積を少なくする手法が考えられる。内部電極が互いに重なり合う部分の面積を少なくすることにより、静電容量が発現する領域が減少して、静電容量が低減することとなる。しかしながら、内部電極が互いに重なり合う部分の面積を少なくすると、ＥＳＤ耐量が低下するという新たな問題点が生じてしまう。ＥＳＤのようなサージ電圧を印加した場合、内部電極が互いに重なり合う部分での電界分布は、内部電極が互いに重なり合う部分の端部に集中する。内部電極が互いに重なり合う部分の電界分布が端部に集中すると、内部電極が互いに重なり合う部分の面積が少なくなればなるほど、ＥＳＤ耐量は急激に低下していく。   As a technique for reducing the capacitance of the multilayer chip varistor, a technique of reducing the area of the portion where the internal electrodes overlap with each other can be considered. By reducing the area of the portion where the internal electrodes overlap each other, the area where the electrostatic capacity is developed is reduced, and the electrostatic capacity is reduced. However, if the area of the portion where the internal electrodes overlap with each other is reduced, a new problem that the ESD resistance decreases is caused. When a surge voltage such as ESD is applied, the electric field distribution in the portion where the internal electrodes overlap with each other is concentrated at the end of the portion where the internal electrodes overlap each other. When the electric field distribution of the portion where the internal electrodes overlap with each other is concentrated at the end portion, the ESD tolerance decreases rapidly as the area of the portion where the internal electrodes overlap with each other decreases.

そこで、本発明者等は、ＥＳＤ耐量を良好に維持しつつ、低静電容量化を図り得る積層型チップバリスタ及びその製造方法について鋭意研究を行った結果、以下のような事実を新たに見出した。   Therefore, as a result of intensive research on a multilayer chip varistor capable of reducing electrostatic capacity while maintaining good ESD tolerance, the present inventors have newly found the following facts. It was.

バリスタの静電容量Ｃｔｏｔａｌには、下記（１）式にて示されるように、バリスタ特性発現領域での静電容量Ｃ１だけでなく、バリスタ特性発現領域以外の領域での静電容量Ｃ２も含まれている。
Ｃｔｏｔａｌ＝Ｃ１＋Ｃ２ … （１）
Ｃ１：バリスタ層における一対の内部電極に重なる領域（以下、「バリスタ特性
発現領域」と称する。）での静電容量
Ｃ２：バリスタ特性発現領域以外の領域での静電容量 The electrostatic capacity C total of the varistor includes not only the electrostatic capacity C 1 in the varistor characteristic expression area but also the electrostatic capacity C in an area other than the varistor characteristic expression area as shown by the following equation (1). 2 is also included.
C total = C 1 + C 2 (1)
C 1 : region overlapping a pair of internal electrodes in the varistor layer (hereinafter referred to as “varistor characteristics”)
It is referred to as “expression region”. ) C 2 : Capacitance in a region other than the varistor characteristic expression region

バリスタ特性発現領域の比誘電率は、結晶粒界に形成されたポテンシャルがコンデンサ成分として振舞うために生じるものであり、通常、数１００のオーダーである。このため、バリスタ特性発現領域以外の領域がバリスタ特性発現領域と同じ材料により構成されている場合、積層型チップバリスタの低静電容量化を図る上で、当該バリスタ特性発現領域以外の領域の比誘電率を無視することはできない。すなわち、バリスタ特性発現領域以外の領域の比誘電率を小さくすることができれば、当該バリスタ特性発現領域以外の領域の静電容量Ｃ２が低くなり、バリスタの静電容量Ｃｔｏｔａｌの低静電容量化を図ることが可能となる。 The relative dielectric constant of the varistor characteristic manifestation region is generated because the potential formed at the crystal grain boundary behaves as a capacitor component, and is usually in the order of several hundreds. For this reason, when the area other than the varistor characteristic expression area is made of the same material as the varistor characteristic expression area, the ratio of the area other than the varistor characteristic expression area is reduced in order to reduce the capacitance of the multilayer chip varistor. The dielectric constant cannot be ignored. That is, if it is possible to reduce the dielectric constant of the region other than the varistor characteristics expression region, the capacitance C 2 of the region other than the varistor characteristic expression region is lowered, the low capacitance of the capacitance C total of the varistor Can be achieved.

かかる研究結果を踏まえ、本発明に係る積層型チップバリスタは、電圧非直線特性を発現するバリスタ層と当該バリスタ層を挟むように配置される一対の内部電極とを含むバリスタ部と、当該バリスタ部を挟むように配置される一対の外層部とを有する積層体と、積層体に形成され、一対の内部電極にそれぞれ接続される一対の外部電極と、を備え、バリスタ層における一対の内部電極に重なる領域は、ＺｎＯを主成分とすると共にＣｏを含む第１の素体からなる領域を有し、外層部は、ＺｎＯを主成分とすると共にＣｏを含み且つ当該Ｃｏの含有量が第１の素体よりも少ない第２の素体からなる領域を有することを特徴とする。   Based on such research results, the multilayer chip varistor according to the present invention includes a varistor part including a varistor layer that exhibits voltage nonlinear characteristics and a pair of internal electrodes arranged so as to sandwich the varistor layer, and the varistor part. And a pair of external electrodes formed in the stack and connected to the pair of internal electrodes, respectively, and the pair of internal electrodes in the varistor layer The overlapping region has a region made of a first element body containing ZnO as a main component and containing Co, and the outer layer portion contains ZnO as a main component and contains Co, and the Co content is the first. It has the area | region which consists of a 2nd element body fewer than an element body.

本発明に係る積層型チップバリスタでは、外層部はバリスタ特性を発現させるための材料としてのＣｏの含有量が第１の素体よりも少ない第２の素体からなる領域を有するので、当該外層部における結晶粒界に形成されるポテンシャルが小さくなる。これにより、外層部の比誘電率がバリスタ層における一対の内部電極に重なる領域の比誘電率よりも小さくなり、当該外層部の静電容量が低くなる。この結果、積層型チップバリスタの低静電容量化を図ることができる。また、内部電極が互いに重なり合う部分の面積はＥＳＤ耐量を考慮して設定することが可能となるため、ＥＳＤ耐量を良好に維持することができる。   In the multilayer chip varistor according to the present invention, the outer layer portion has a region composed of the second element body having a smaller Co content than the first element body as a material for expressing the varistor characteristics. The potential formed at the crystal grain boundary in the part is reduced. Thereby, the relative dielectric constant of the outer layer portion becomes smaller than the relative dielectric constant of the region overlapping the pair of internal electrodes in the varistor layer, and the capacitance of the outer layer portion becomes low. As a result, the capacitance of the multilayer chip varistor can be reduced. In addition, since the area of the portion where the internal electrodes overlap each other can be set in consideration of the ESD tolerance, the ESD tolerance can be maintained well.

また、本発明に係る積層型チップバリスタは、電圧非直線特性を発現するバリスタ層と当該バリスタ層を挟むように配置される一対の内部電極とを含むバリスタ部と、当該バリスタ部を挟むように配置される一対の外層部とを有する積層体と、積層体に形成され、一対の内部電極にそれぞれ接続される一対の外部電極と、を備え、バリスタ層における一対の内部電極に重なる領域は、ＺｎＯを主成分とすると共にＣｏ及び希土類金属を含む第１の素体からなる領域を有し、外層部は、ＺｎＯを主成分とすると共にＣｏ及び希土類金属を含み当該Ｃｏの含有量及び当該希土類金属の含有量がそれぞれ第１の素体よりも少ない第２の素体からなる領域を有することを特徴とする。   The multilayer chip varistor according to the present invention includes a varistor part including a varistor layer that exhibits voltage nonlinear characteristics and a pair of internal electrodes arranged so as to sandwich the varistor layer, and sandwiches the varistor part. A layered body having a pair of outer layer portions disposed, and a pair of external electrodes formed in the layered body and connected to the pair of internal electrodes, respectively, and a region overlapping the pair of internal electrodes in the varistor layer, A region comprising a first element body including ZnO as a main component and including Co and a rare earth metal, and the outer layer portion including ZnO as a main component and including Co and a rare earth metal, and the Co content and the rare earth It has the area | region which consists of a 2nd element body with less metal content than a 1st element body, respectively.

本発明に係る積層型チップバリスタでは、外層部はバリスタ特性を発現させるための材料としてのＣｏ及び希土類金属の含有率がそれぞれ第１の素体よりも少ない第２の素体からなる領域を有するので、当該外層部における結晶粒界に形成されるポテンシャルが小さくなる。これにより、外層部の比誘電率がバリスタ層における一対の内部電極に重なる領域の比誘電率よりも小さくなり、当該外層部の静電容量が低くなる。この結果、積層型チップバリスタの低静電容量化を図ることができる。また、内部電極が互いに重なり合う部分の面積はＥＳＤ耐量を考慮して設定することが可能となるため、ＥＳＤ耐量を良好に維持することができる。   In the multilayer chip varistor according to the present invention, the outer layer portion has a region composed of a second element body in which the contents of Co and rare earth metal as materials for expressing the varistor characteristics are less than the first element body, respectively. Therefore, the potential formed at the crystal grain boundary in the outer layer portion becomes small. Thereby, the relative dielectric constant of the outer layer portion becomes smaller than the relative dielectric constant of the region overlapping the pair of internal electrodes in the varistor layer, and the capacitance of the outer layer portion becomes low. As a result, the capacitance of the multilayer chip varistor can be reduced. In addition, since the area of the portion where the internal electrodes overlap each other can be set in consideration of the ESD tolerance, the ESD tolerance can be maintained well.

また、本発明に係る積層型チップバリスタは、電圧非直線特性を発現するバリスタ層と当該バリスタ層を挟むように配置される一対の内部電極とを含むバリスタ部と、当該バリスタ部を挟むように配置される一対の外層部とを有する積層体と、積層体に形成され、一対の内部電極にそれぞれ接続される一対の外部電極と、を備え、バリスタ層における一対の内部電極に重なる領域は、ＺｎＯを主成分とすると共にＣｏを含む第１の素体からなる領域を有し、外層部は、ＺｎＯを主成分とすると共にＣｏを含まない第２の素体からなる領域を有することを特徴とする。   The multilayer chip varistor according to the present invention includes a varistor part including a varistor layer that exhibits voltage nonlinear characteristics and a pair of internal electrodes arranged so as to sandwich the varistor layer, and sandwiches the varistor part. A layered body having a pair of outer layer portions disposed, and a pair of external electrodes formed in the layered body and connected to the pair of internal electrodes, respectively, and a region overlapping the pair of internal electrodes in the varistor layer, A region having a first element body including ZnO as a main component and including Co, and an outer layer portion including a region including a second element body including ZnO as a main component and not including Co. And

本発明に係る積層型チップバリスタでは、外層部はバリスタ特性を発現させるための材料としてのＣｏを含まないので、当該外層部における結晶粒界に形成されるポテンシャルが極めて小さくなる。これにより、外層部の比誘電率がバリスタ層における一対の内部電極に重なる領域の比誘電率よりも極めて小さくなり、当該外層部の静電容量が大幅に低くなる。この結果、積層型チップバリスタの低静電容量化を図ることができる。また、内部電極が互いに重なり合う部分の面積はＥＳＤ耐量を考慮して設定することが可能となるため、ＥＳＤ耐量を良好に維持することができる。   In the multilayer chip varistor according to the present invention, the outer layer portion does not contain Co as a material for expressing the varistor characteristics, so that the potential formed at the crystal grain boundary in the outer layer portion becomes extremely small. Thereby, the relative dielectric constant of the outer layer portion becomes extremely smaller than the relative dielectric constant of the region overlapping the pair of internal electrodes in the varistor layer, and the capacitance of the outer layer portion is significantly reduced. As a result, the capacitance of the multilayer chip varistor can be reduced. In addition, since the area of the portion where the internal electrodes overlap each other can be set in consideration of the ESD tolerance, the ESD tolerance can be maintained well.

また、本発明に係る積層型チップバリスタは、電圧非直線特性を発現するバリスタ層と当該バリスタ層を挟むように配置される一対の内部電極とを含むバリスタ部と、当該バリスタ部を挟むように配置される一対の外層部とを有する積層体と、積層体に形成され、一対の内部電極にそれぞれ接続される一対の外部電極と、を備え、バリスタ層における一対の内部電極に重なる領域は、ＺｎＯを主成分とすると共にＣｏ及び希土類金属を含む第１の素体からなる領域を有し、外層部は、ＺｎＯを主成分とすると共にＣｏ及び希土類金属を含まない第２の素体からなる領域を有することを特徴とする。   The multilayer chip varistor according to the present invention includes a varistor part including a varistor layer that exhibits voltage nonlinear characteristics and a pair of internal electrodes arranged so as to sandwich the varistor layer, and sandwiches the varistor part. A layered body having a pair of outer layer portions disposed, and a pair of external electrodes formed in the layered body and connected to the pair of internal electrodes, respectively, and a region overlapping the pair of internal electrodes in the varistor layer, It has a region composed of a first element body containing ZnO as a main component and containing Co and a rare earth metal, and the outer layer portion is made of a second element body containing ZnO as a main component and not containing Co and a rare earth metal. It has a region.

本発明に係る積層型チップバリスタでは、外層部はバリスタ特性を発現させるための材料としてのＣｏ及び希土類金属を含まないので、当該外層部における結晶粒界に形成されるポテンシャルが極めて小さくなる。これにより、外層部の比誘電率がバリスタ層における一対の内部電極に重なる領域の比誘電率よりも極めて小さくなり、当該外層部の静電容量が大幅に低くなる。この結果、積層型チップバリスタの低静電容量化を図ることができる。また、内部電極が互いに重なり合う部分の面積はＥＳＤ耐量を考慮して設定することが可能となるため、ＥＳＤ耐量を良好に維持することができる。   In the multilayer chip varistor according to the present invention, the outer layer portion does not contain Co and rare earth metal as materials for expressing the varistor characteristics, so that the potential formed at the crystal grain boundary in the outer layer portion becomes extremely small. Thereby, the relative dielectric constant of the outer layer portion becomes extremely smaller than the relative dielectric constant of the region overlapping the pair of internal electrodes in the varistor layer, and the capacitance of the outer layer portion is significantly reduced. As a result, the capacitance of the multilayer chip varistor can be reduced. In addition, since the area of the portion where the internal electrodes overlap each other can be set in consideration of the ESD tolerance, the ESD tolerance can be maintained well.

一方、本発明に係る積層型チップバリスタの製造方法は、電圧非直線特性を発現するバリスタ層と当該バリスタ層を挟むように配置される一対の内部電極とを含むバリスタ部と、当該バリスタ部を挟むように配置される一対の外層部とを有する積層体を形成する工程と、積層体に、一対の内部電極にそれぞれ接続される一対の外部電極を形成する工程と、を備え、バリスタ層を、ＺｎＯを主成分とすると共にＣｏを含む第１のシートで形成し、外層部を、ＺｎＯを主成分とすると共にＣｏを含み且つ当該Ｃｏの含有量が第１のシートよりも少ない第２のシートで形成することを特徴とする。   On the other hand, in the method for manufacturing a multilayer chip varistor according to the present invention, a varistor part including a varistor layer that exhibits voltage nonlinear characteristics and a pair of internal electrodes arranged so as to sandwich the varistor layer; A step of forming a laminated body having a pair of outer layer portions arranged so as to be sandwiched, and a step of forming a pair of external electrodes respectively connected to the pair of internal electrodes on the laminated body. The second sheet is formed of a first sheet containing ZnO as a main component and containing Co, and the outer layer portion is a second sheet containing ZnO as a main component and containing Co and containing less Co than the first sheet. It is formed by a sheet.

本発明に係る積層型チップバリスタの製造方法では、外層部がバリスタ特性を発現させるための材料としてのＣｏの含有量が第１のシートよりも少ない第２のシートで形成されるので、結晶粒界に形成されるポテンシャルが小さくされた外層部が得られることとなる。これにより、外層部の比誘電率がバリスタ層の比誘電率よりも小さくなり、当該外層部の静電容量が低くなる。この結果、積層型チップバリスタの低静電容量化を図ることができる。また、内部電極が互いに重なり合う部分の面積はＥＳＤ耐量を考慮して設定することが可能となるため、ＥＳＤ耐量を良好に維持することができる。   In the manufacturing method of the multilayer chip varistor according to the present invention, the outer layer portion is formed of the second sheet having less Co than the first sheet as a material for expressing the varistor characteristics. An outer layer portion having a reduced potential formed at the boundary is obtained. Thereby, the relative dielectric constant of the outer layer portion becomes smaller than the relative dielectric constant of the varistor layer, and the capacitance of the outer layer portion becomes low. As a result, the capacitance of the multilayer chip varistor can be reduced. In addition, since the area of the portion where the internal electrodes overlap each other can be set in consideration of the ESD tolerance, the ESD tolerance can be maintained well.

また、本発明に係る積層型チップバリスタの製造方法は、電圧非直線特性を発現するバリスタ層と当該バリスタ層を挟むように配置される一対の内部電極とを含むバリスタ部と、当該バリスタ部を挟むように配置される一対の外層部とを有する積層体を形成する工程と、積層体に、一対の内部電極にそれぞれ接続される一対の外部電極を形成する工程と、を備え、バリスタ層を、ＺｎＯを主成分とすると共にＣｏ及び希土類金属を含む第１のシートで形成し、外層部を、ＺｎＯを主成分とすると共にＣｏ及び希土類金属を含み且つ当該Ｃｏの含有量及び当該希土類金属の含有量がそれぞれ第１のシートよりも少ない第２のシートで形成することを特徴とする。   In addition, a method for manufacturing a multilayer chip varistor according to the present invention includes a varistor part including a varistor layer that exhibits voltage nonlinear characteristics and a pair of internal electrodes arranged so as to sandwich the varistor layer, and the varistor part. A step of forming a laminated body having a pair of outer layer portions arranged so as to be sandwiched, and a step of forming a pair of external electrodes respectively connected to the pair of internal electrodes on the laminated body. And a first sheet containing ZnO as a main component and containing Co and a rare earth metal, and the outer layer portion containing ZnO as a main component and containing Co and a rare earth metal, and the Co content and the rare earth metal It is characterized by forming with a 2nd sheet | seat with less content than a 1st sheet | seat, respectively.

本発明に係る積層型チップバリスタの製造方法では、外層部がバリスタ特性を発現させるための材料としてのＣｏ及び希土類金属の含有率がそれぞれ第１のシートよりも少ない第２のシートで形成されるので、結晶粒界に形成されるポテンシャルが小さくされた外層部が得られることとなる。これにより、外層部の比誘電率がバリスタ層の比誘電率よりも小さくなり、当該外層部の静電容量が低くなる。この結果、積層型チップバリスタの低静電容量化を図ることができる。また、内部電極が互いに重なり合う部分の面積はＥＳＤ耐量を考慮して設定することが可能となるため、ＥＳＤ耐量を良好に維持することができる。   In the manufacturing method of the multilayer chip varistor according to the present invention, the outer layer portion is formed of the second sheet having less contents of Co and rare earth metal as materials for expressing the varistor characteristics, respectively, than the first sheet. Therefore, an outer layer portion having a reduced potential formed at the crystal grain boundary is obtained. Thereby, the relative dielectric constant of the outer layer portion becomes smaller than the relative dielectric constant of the varistor layer, and the capacitance of the outer layer portion becomes low. As a result, the capacitance of the multilayer chip varistor can be reduced. In addition, since the area of the portion where the internal electrodes overlap each other can be set in consideration of the ESD tolerance, the ESD tolerance can be maintained well.

また、本発明に係る積層型チップバリスタの製造方法は、電圧非直線特性を発現するバリスタ層と当該バリスタ層を挟むように配置される一対の内部電極とを含むバリスタ部と、当該バリスタ部を挟むように配置される一対の外層部とを有する積層体を形成する工程と、積層体に、一対の内部電極にそれぞれ接続される一対の外部電極を形成する工程と、を備え、バリスタ層を、ＺｎＯを主成分とすると共にＣｏを含む第１のシートで形成し、外層部を、ＺｎＯを主成分とすると共にＣｏを含まない第２のシートで形成することを特徴とする。   In addition, a method for manufacturing a multilayer chip varistor according to the present invention includes a varistor part including a varistor layer that exhibits voltage nonlinear characteristics and a pair of internal electrodes arranged so as to sandwich the varistor layer, and the varistor part. A step of forming a laminated body having a pair of outer layer portions arranged so as to be sandwiched, and a step of forming a pair of external electrodes respectively connected to the pair of internal electrodes on the laminated body. The outer layer portion is formed of a second sheet containing ZnO as a main component and not containing Co.

本発明に係る積層型チップバリスタの製造方法では、外層部がバリスタ特性を発現させるための材料としてのＣｏを含まない第２のシートで形成されるので、結晶粒界に形成されるポテンシャルが極めて小さくされた外層部が得られることとなる。これにより、外層部の比誘電率がバリスタ層の比誘電率よりも極めて小さくなり、当該外層部の静電容量が大幅に低くなる。この結果、積層型チップバリスタの低静電容量化を図ることができる。また、内部電極が互いに重なり合う部分の面積はＥＳＤ耐量を考慮して設定することが可能となるため、ＥＳＤ耐量を良好に維持することができる。   In the multilayer chip varistor manufacturing method according to the present invention, the outer layer portion is formed of the second sheet that does not contain Co as a material for expressing the varistor characteristics, so that the potential formed at the crystal grain boundary is extremely high. A reduced outer layer portion is obtained. As a result, the relative dielectric constant of the outer layer portion is extremely smaller than the relative dielectric constant of the varistor layer, and the capacitance of the outer layer portion is significantly reduced. As a result, the capacitance of the multilayer chip varistor can be reduced. In addition, since the area of the portion where the internal electrodes overlap each other can be set in consideration of the ESD tolerance, the ESD tolerance can be maintained well.

また、本発明に係る積層型チップバリスタの製造方法は、電圧非直線特性を発現するバリスタ層と当該バリスタ層を挟むように配置される一対の内部電極とを含むバリスタ部と、当該バリスタ部を挟むように配置される一対の外層部とを有する積層体を形成する工程と、積層体に、一対の内部電極にそれぞれ接続される一対の外部電極を形成する工程と、を備え、バリスタ層を、ＺｎＯを主成分とすると共にＣｏ及び希土類金属を含む第１のシートで形成し、外層部を、ＺｎＯを主成分とすると共にＣｏ及び希土類金属を含まない第２のシートで形成することを特徴とする。   In addition, a method for manufacturing a multilayer chip varistor according to the present invention includes a varistor part including a varistor layer that exhibits voltage nonlinear characteristics and a pair of internal electrodes arranged so as to sandwich the varistor layer, and the varistor part. A step of forming a laminated body having a pair of outer layer portions arranged so as to be sandwiched, and a step of forming a pair of external electrodes respectively connected to the pair of internal electrodes on the laminated body. And forming a first sheet containing ZnO as a main component and containing Co and a rare earth metal, and forming an outer layer portion using a second sheet containing ZnO as a main component and not containing Co and a rare earth metal. And

本発明に係る積層型チップバリスタの製造方法では、外層部がバリスタ特性を発現させるための材料としてのＣｏ及び希土類金属を含まない第２のシートで形成されるので、結晶粒界に形成されるポテンシャルが極めて小さくされた外層部が得られることとなる。これにより、外層部の比誘電率がバリスタ層の比誘電率よりも極めて小さくなり、当該外層部の静電容量が大幅に低くなる。この結果、積層型チップバリスタの低静電容量化を図ることができる。また、内部電極が互いに重なり合う部分の面積はＥＳＤ耐量を考慮して設定することが可能となるため、ＥＳＤ耐量を良好に維持することができる。   In the manufacturing method of the multilayer chip varistor according to the present invention, the outer layer portion is formed of the second sheet not containing Co and rare earth metal as a material for expressing the varistor characteristics, and thus formed at the crystal grain boundary. An outer layer portion having a very small potential is obtained. As a result, the relative dielectric constant of the outer layer portion is extremely smaller than the relative dielectric constant of the varistor layer, and the capacitance of the outer layer portion is significantly reduced. As a result, the capacitance of the multilayer chip varistor can be reduced. In addition, since the area of the portion where the internal electrodes overlap each other can be set in consideration of the ESD tolerance, the ESD tolerance can be maintained well.

本発明によれば、ＥＳＤ耐量を良好に維持しつつ、低静電容量化を図ることが可能な積層型チップバリスタ及びその製造方法を提供することができる。   According to the present invention, it is possible to provide a multilayer chip varistor capable of achieving a low capacitance while maintaining good ESD tolerance, and a method for manufacturing the same.

以下、添付図面を参照して、本発明に係る積層型チップバリスタ及びその製造方法の好適な実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。   Preferred embodiments of a multilayer chip varistor and a manufacturing method thereof according to the present invention will be described below in detail with reference to the accompanying drawings. In the description, the same reference numerals are used for the same elements or elements having the same function, and redundant description is omitted.

まず、図１を参照して、本実施形態に係る積層型チップバリスタ１の構成を説明する。図１は、本実施形態に係る積層型チップバリスタの断面構成を説明する図である。   First, the configuration of the multilayer chip varistor 1 according to the present embodiment will be described with reference to FIG. FIG. 1 is a diagram for explaining a cross-sectional configuration of the multilayer chip varistor according to the present embodiment.

積層型チップバリスタ１は、図１に示されるように、積層体３と、当該積層体３において対向する端面にそれぞれ形成される一対の外部電極５とを備えている。積層体３は、バリスタ部７と、当該バリスタ部７を挟むように配置される一対の外層部９とを有し、バリスタ部７と一対の外層部９とが積層されることにより構成されている。積層体３は、直方体形状を呈しており、例えば、長さが１．６ｍｍに設定され、幅が０．８ｍｍに設定され、高さが０．８ｍｍに設定されている。本実施形態に係る積層型チップバリスタ１は、いわゆる１６０８タイプの積層型チップバリスタである。   As shown in FIG. 1, the multilayer chip varistor 1 includes a multilayer body 3 and a pair of external electrodes 5 that are respectively formed on opposite end surfaces of the multilayer body 3. The laminate 3 includes a varistor part 7 and a pair of outer layer parts 9 arranged so as to sandwich the varistor part 7, and is configured by laminating the varistor part 7 and the pair of outer layer parts 9. Yes. The laminated body 3 has a rectangular parallelepiped shape, for example, the length is set to 1.6 mm, the width is set to 0.8 mm, and the height is set to 0.8 mm. The multilayer chip varistor 1 according to this embodiment is a so-called 1608 type multilayer chip varistor.

バリスタ部７は、バリスタ特性を発現するバリスタ層１１と、当該バリスタ層１１を挟むように配置される一対の内部電極１３とを含んでいる。バリスタ部７では、バリスタ層１１と内部電極１３とが交互に積層されている。バリスタ層１１における一対の内部電極１３に重なる領域１１ａがバリスタ特性を発現する領域として機能する。   The varistor portion 7 includes a varistor layer 11 that exhibits varistor characteristics, and a pair of internal electrodes 13 that are arranged so as to sandwich the varistor layer 11. In the varistor part 7, the varistor layers 11 and the internal electrodes 13 are alternately laminated. A region 11 a overlapping the pair of internal electrodes 13 in the varistor layer 11 functions as a region that develops varistor characteristics.

バリスタ層１１は、ＺｎＯ（酸化亜鉛）を主成分として含むと共に、副成分として希土類金属元素、Ｃｏ、ＩＩＩｂ族元素（Ｂ、Ａｌ、Ｇａ、Ｉｎ）、Ｓｉ、Ｃｒ、Ｍｏ、アルカリ金属元素（Ｋ、Ｒｂ、Ｃｓ）及びアルカリ土類金属元素（Ｍｇ、Ｃａ、Ｓｒ、Ｂａ）等の金属単体やこれらの酸化物を含む第１の素体からなる。本実施形態において、バリスタ層１１は、副成分としてＰｒ、Ｃｏ、Ｃｒ、Ｃａ、Ｓｉ、Ｋ、Ａｌ等を含んでいる。これにより、バリスタ層１１における一対の内部電極１３に重なる領域１１ａが、ＺｎＯを主成分とすると共にＣｏ及びＰｒを含む第１の素体からなる領域を有することとなる。   The varistor layer 11 contains ZnO (zinc oxide) as a main component, and also includes rare earth metal elements, Co, group IIIb elements (B, Al, Ga, In), Si, Cr, Mo, alkali metal elements (K) as subcomponents. , Rb, Cs) and alkaline earth metal elements (Mg, Ca, Sr, Ba) and the like, and a first element body containing these oxides. In the present embodiment, the varistor layer 11 includes Pr, Co, Cr, Ca, Si, K, Al, and the like as subcomponents. Thereby, the region 11a overlapping the pair of internal electrodes 13 in the varistor layer 11 has a region composed of a first element body containing ZnO as a main component and containing Co and Pr.

Ｐｒ及びＣｏは、バリスタ特性を発現させるための材料となる。Ｐｒを用いる理由は、電圧非直線性に優れ、また、量産時での特性ばらつきが少ないためである。バリスタ層１１におけるＺｎＯの含有量は、特に限定されないが、バリスタ層１１を構成する全体の材料を１００質量％とした場合に、通常、９９．８〜６９．０質量％である。バリスタ層１１の厚みは、例えば５〜６０μｍ程度である。   Pr and Co are materials for expressing varistor characteristics. The reason for using Pr is that voltage non-linearity is excellent and characteristic variation during mass production is small. The content of ZnO in the varistor layer 11 is not particularly limited, but is usually 99.8 to 69.0% by mass when the total material constituting the varistor layer 11 is 100% by mass. The thickness of the varistor layer 11 is, for example, about 5 to 60 μm.

一対の内部電極１３は、それぞれの一端部が積層体３において対向する端面に交互に露出するように略平行に設けられている。各内部電極１３は、上記各一端部において外部電極５と電気的に接続されている。この内部電極１３は、導電材を含んでいる。内部電極１３に含まれる導電材としては、特に限定されないが、ＰｄまたはＡｇ−Ｐｄ合金からなることが好ましい。内部電極１３の厚みは、例えば０．５〜５μｍ程度である。積層型チップバリスタ１を低静電容量とする場合、内部電極１３の重なり部分１３ａの面積は、積層体３の積層方向から見て、通常０．００１〜０．５ｍｍ２、好ましくは０．００２〜０．１ｍｍ２程度である。 The pair of internal electrodes 13 are provided substantially in parallel so that the respective one ends thereof are alternately exposed at the opposite end surfaces of the stacked body 3. Each internal electrode 13 is electrically connected to the external electrode 5 at each one end. The internal electrode 13 includes a conductive material. The conductive material contained in the internal electrode 13 is not particularly limited, but is preferably made of Pd or an Ag—Pd alloy. The thickness of the internal electrode 13 is, for example, about 0.5 to 5 μm. When the multilayer chip varistor 1 has a low capacitance, the area of the overlapping portion 13a of the internal electrode 13 is usually 0.001 to 0.5 mm 2 , preferably 0.002 when viewed from the stacking direction of the stacked body 3. About 0.1 mm 2 .

外部電極５は、積層体３の両端面を覆うように設けられている。この外部電極５は、内部電極１３を構成しているＰｄ等の金属と電気的に良好に接続できる金属材料からなるものであると好ましい。例えば、Ａｇは、Ｐｄからなる内部電極１３との電気的な接続性が良好であり、しかも積層体３の端面に対する接着性が良好であることから、外部電極用の材料として好適である。このような外部電極５は、通常１０〜５０μｍ程度の厚さとされる。   The external electrode 5 is provided so as to cover both end faces of the multilayer body 3. The external electrode 5 is preferably made of a metal material that can be electrically connected to a metal such as Pd constituting the internal electrode 13 in an excellent manner. For example, Ag is suitable as a material for the external electrode because it has good electrical connectivity with the internal electrode 13 made of Pd and has good adhesion to the end face of the laminate 3. Such an external electrode 5 is normally about 10 to 50 μm thick.

外部電極５の表面には、当該外部電極５を覆うように、厚みが０．５〜２μｍ程度であるＮｉめっき層（図示省略）及び厚みが２〜６μｍ程度のＳｎめっき層（図示省略）等が順に形成されている。これらのめっき層は、主として積層型チップバリスタ１をはんだリフローにより基板等に搭載する際の、はんだ耐熱性やはんだ濡れ性を向上することを目的として形成されるものである。   On the surface of the external electrode 5, a Ni plating layer (not shown) having a thickness of about 0.5 to 2 μm and a Sn plating layer (not shown) having a thickness of about 2 to 6 μm so as to cover the external electrode 5. Are formed in order. These plating layers are formed mainly for the purpose of improving solder heat resistance and solder wettability when the multilayer chip varistor 1 is mounted on a substrate or the like by solder reflow.

外部電極５の表面に形成させるめっき層は、はんだ耐熱性やはんだ濡れ性を向上する目的が達成される限り、必ずしも上述した材料の組み合わせに限定されない。めっき層を構成し得るその他の材料としては、例えば、Ｓｎ−Ｐｂ合金等が挙げられ、上述のＮｉやＳｎと組み合わせて用いても好適である。また、めっき層は、必ずしも２層構造に限定されるものではなく、１層又は３層以上の構造を有するものであってもよい。   The plating layer formed on the surface of the external electrode 5 is not necessarily limited to the combination of materials described above as long as the purpose of improving solder heat resistance and solder wettability is achieved. Other materials that can form the plating layer include, for example, Sn—Pb alloy and the like, and may be used in combination with the above-described Ni or Sn. Further, the plating layer is not necessarily limited to the two-layer structure, and may have a structure of one layer or three or more layers.

外層部９は、ＺｎＯを主成分として含むと共に、副成分として希土類金属元素、Ｃｏ、ＩＩＩｂ族元素（Ｂ、Ａｌ、Ｇａ、Ｉｎ）、Ｓｉ、Ｃｒ、Ｍｏ、アルカリ金属元素（Ｋ、Ｒｂ、Ｃｓ）及びアルカリ土類金属元素（Ｍｇ、Ｃａ、Ｓｒ、Ｂａ）等の金属単体やこれらの酸化物を含む第２の素体からなる。本実施形態において、外層部９は、副成分としてＰｒ、Ｃｏ、Ｃｒ、Ｃａ、Ｓｉ、Ｋ、Ａｌ等を含んでいる。第２の素体におけるＣｏの含有量は、第１の素体におけるＣｏの含有量よりも少なく設定されている。これにより、外層部９が、ＺｎＯを主成分とすると共にＣｏの含有量が第１の素体よりも少ない第２の素体からなる領域を有することとなる。外層部９の厚みは、例えば０．３０〜０．３８μｍ程度である。   The outer layer portion 9 contains ZnO as a main component, and includes rare earth metal elements, Co, IIIb group elements (B, Al, Ga, In), Si, Cr, Mo, alkali metal elements (K, Rb, Cs) as subcomponents. ) And alkaline earth metal elements (Mg, Ca, Sr, Ba) and the like and a second element body containing these oxides. In the present embodiment, the outer layer portion 9 includes Pr, Co, Cr, Ca, Si, K, Al, and the like as subcomponents. The Co content in the second element body is set lower than the Co content in the first element body. As a result, the outer layer portion 9 has a region composed of the second element body containing ZnO as a main component and containing less Co than the first element body. The thickness of the outer layer portion 9 is, for example, about 0.30 to 0.38 μm.

第１の素体におけるＣｏの含有量は、バリスタ層１１（領域１１ａ）におけるバリスタ特性の発現を考慮すると、酸化亜鉛及び他の金属原子の全体量１００モル％に対して０．１モル％以上であることが好ましい。したがって、第２の素体におけるＣｏの含有量は、酸化亜鉛及び他の金属原子の全体量１００モル％に対して０．１モル％未満であることが好ましい。なお、第２の素体におけるＣｏの含有量はゼロである、すなわち第２の素体がＣｏを含まなくてもよい。   The Co content in the first element body is 0.1 mol% or more with respect to 100 mol% of the total amount of zinc oxide and other metal atoms in consideration of the expression of varistor characteristics in the varistor layer 11 (region 11a). It is preferable that Accordingly, the Co content in the second element body is preferably less than 0.1 mol% with respect to 100 mol% of the total amount of zinc oxide and other metal atoms. Note that the Co content in the second element body is zero, that is, the second element body may not contain Co.

以上のように、本実施形態の積層型チップバリスタ１によれば、外層部９はバリスタ特性を発現させるための材料としてのＣｏの含有量が第１の素体よりも少ない第２の素体からなる領域を有するので、当該外層部９における結晶粒界に形成されるポテンシャルが小さくなる。これにより、外層部９の比誘電率がバリスタ層１１における一対の内部電極１３に重なる領域１１ａの比誘電率よりも小さくなり、当該外層部９の静電容量が低くなる。この結果、積層型チップバリスタ１全体での低静電容量化を図ることができる。また、内部電極１３が互いに重なり合う部分の面積はＥＳＤ耐量を考慮して設定することが可能となるため、積層型チップバリスタ１ではＥＳＤ耐量を良好に維持することができる。   As described above, according to the multilayer chip varistor 1 of the present embodiment, the outer layer 9 has the second element body in which the content of Co as a material for expressing the varistor characteristics is smaller than that of the first element body. Therefore, the potential formed at the crystal grain boundary in the outer layer portion 9 becomes small. As a result, the relative dielectric constant of the outer layer portion 9 becomes smaller than the relative dielectric constant of the region 11 a overlapping the pair of internal electrodes 13 in the varistor layer 11, and the capacitance of the outer layer portion 9 is lowered. As a result, the capacitance of the entire multilayer chip varistor 1 can be reduced. Further, since the area of the portion where the internal electrodes 13 overlap can be set in consideration of the ESD tolerance, the multilayer chip varistor 1 can maintain the ESD tolerance favorably.

第２の素体がＣｏを含まない場合には、外層部９における結晶粒界に形成されるポテンシャルが極めて小さくなる。これにより、外層部９の比誘電率が領域１１ａの比誘電率よりも極めて小さくなり、当該外層部９の静電容量が大幅に低くなる。この結果、積層型チップバリスタ１の更なる低静電容量化が図られることとなる。   When the second element body does not contain Co, the potential formed at the crystal grain boundary in the outer layer portion 9 becomes extremely small. As a result, the relative dielectric constant of the outer layer portion 9 is extremely smaller than the relative dielectric constant of the region 11a, and the capacitance of the outer layer portion 9 is significantly reduced. As a result, the capacitance of the multilayer chip varistor 1 can be further reduced.

本実施形態の変形例として、第２の素体におけるＣｏの含有量を第１の素体におけるＣｏの含有量よりも少なく設定するとともに、第２の素体における希土類金属（本実施形態においては、Ｐｒ）の含有量を第１の素体における希土類金属の含有量よりも少なく設定してもよい。この場合、外層部９が、ＺｎＯを主成分とすると共にＣｏの含有量及び希土類金属の含有量が第１の素体よりもそれぞれ少ない第２の素体からなる領域を有することとなる。なお、第２の素体における希土類金属の含有量はゼロである、すなわち第２の素体が希土類金属を含まなくてもよい。   As a modification of the present embodiment, the Co content in the second element body is set to be smaller than the Co content in the first element body, and the rare earth metal in the second element body (in this embodiment, , Pr) may be set lower than the rare earth metal content in the first element body. In this case, the outer layer portion 9 has a region composed of a second element body containing ZnO as a main component and having a Co content and a rare earth metal content less than those of the first element body. Note that the rare earth metal content in the second element body is zero, that is, the second element body does not have to include the rare earth metal.

第１の素体におけるＰｒの含有量は、バリスタ層１１（領域１１ａ）におけるバリスタ特性の発現を考慮すると、酸化亜鉛及び他の金属原子の全体量１００モル％に対して０．０５モル％以上であることが好ましい。したがって、第２の素体におけるＰｒの含有量は、酸化亜鉛及び他の金属原子の全体量１００モル％に対して０．０５モル％未満であることが好ましい。なお、Ｐｒの含有量は、Ｃｏの含有量と関連するため、必ずしも上記数値範囲に限られるものではない。   In consideration of the expression of varistor characteristics in the varistor layer 11 (region 11a), the Pr content in the first element body is 0.05 mol% or more with respect to 100 mol% of the total amount of zinc oxide and other metal atoms. It is preferable that Therefore, the Pr content in the second element body is preferably less than 0.05 mol% with respect to 100 mol% of the total amount of zinc oxide and other metal atoms. Note that the Pr content is not necessarily limited to the above numerical range because it is related to the Co content.

上記変形例においては、外層部９がＣｏ及び希土類金属の含有率がそれぞれ第１の素体よりも少ない第２の素体からなる領域を有するので、上記実施形態のようにＣｏの含有率のみを少なくした場合に比べて、外層部９における結晶粒界に形成されるポテンシャルが小さくなる。この結果、外層部９の静電容量が更に低くなり、積層型チップバリスタ１全体のより一層の低静電容量化を図ることができる。   In the above modification, the outer layer portion 9 has a region composed of the second element body in which the content ratios of Co and rare earth metal are less than those of the first element body, respectively, so that only the Co content ratio is as in the above embodiment. The potential formed at the crystal grain boundary in the outer layer portion 9 is smaller than in the case where the amount is reduced. As a result, the capacitance of the outer layer portion 9 is further reduced, and the capacitance of the entire multilayer chip varistor 1 can be further reduced.

第２の素体がＣｏ及び希土類金属を含まない場合には、Ｃｏのみを含まない場合に比べて、外層部９における結晶粒界に形成されるポテンシャルが小さくなる。この結果、外層部９の静電容量が大幅に低くなり、積層型チップバリスタ１の更なる低静電容量化が図られることとなる。   In the case where the second element body does not contain Co and rare earth metal, the potential formed at the crystal grain boundary in the outer layer portion 9 is smaller than in the case where only the Co is not contained. As a result, the capacitance of the outer layer portion 9 is greatly reduced, and the capacitance of the multilayer chip varistor 1 can be further reduced.

第２の素体がＣｏを含む、あるいは、第２の素体がＣｏ及び希土類金属を含む場合は、第２の素体がＣｏを含まない、あるいは、第２の素体がＣｏ及び希土類金属を含まない場合に比して、第２の素体と第１の素体との縮率の差が少なくなる。このため、第２の素体がＣｏを含む、あるいは、第２の素体がＣｏ及び希土類金属を含む場合、第２の素体と第１の素体との縮率の差を要因とする境界面の残留応力による特性の変化や、内部電極の剥離等の発生を抑制することができる。   When the second element body contains Co, or when the second element body contains Co and rare earth metal, the second element body does not contain Co, or the second element body contains Co and rare earth metal. Compared to the case where no is included, the difference in the reduction ratio between the second element body and the first element body is reduced. For this reason, when the second element body contains Co, or when the second element body contains Co and a rare earth metal, a difference in shrinkage between the second element body and the first element body is a factor. It is possible to suppress changes in characteristics due to the residual stress on the boundary surface, peeling of internal electrodes, and the like.

続いて、図１〜図３を参照して、上述した構成を有する積層型チップバリスタ１の製造過程について説明する。図２は、本実施形態に係る積層型チップバリスタの製造過程を説明するためのフロー図である。図３は、本実施形態に係る積層型チップバリスタの製造過程を説明するための図である。   Next, a manufacturing process of the multilayer chip varistor 1 having the above-described configuration will be described with reference to FIGS. FIG. 2 is a flowchart for explaining the manufacturing process of the multilayer chip varistor according to the present embodiment. FIG. 3 is a view for explaining the manufacturing process of the multilayer chip varistor according to the present embodiment.

まず、バリスタ層１１を構成する主成分であるＺｎＯ、及びＰｒ、Ｃｏ、Ｃｒ、Ｃａ、Ｓｉ、Ｋ及びＡｌの金属又は酸化物等の微量添加物を所定の割合となるように各々秤量した後、各成分を混合してバリスタ材料を調整する（ステップＳ１０１）。その後、このバリスタ材料に有機バインダ、有機溶剤、有機可塑剤等を加えて、ボールミル等を用いて２０時間程度混合・粉砕を行ってスラリーを得る。   First, after weighing each of ZnO, which is a main component constituting the varistor layer 11, and a trace amount additive such as Pr, Co, Cr, Ca, Si, K, and Al metals or oxides to a predetermined ratio. The varistor material is adjusted by mixing the components (step S101). Then, an organic binder, an organic solvent, an organic plasticizer, etc. are added to this varistor material, and it mixes and grinds for about 20 hours using a ball mill etc., A slurry is obtained.

このスラリーを、ドクターブレード法等の公知の方法により、例えばポリエチレンテレフタレートからなるフィルム上に塗布した後、乾燥して厚さ３０μｍ程度の膜を形成する。こうして得られた膜をフィルムから剥離して第１のグリーンシートを得る（ステップＳ１０２）。   The slurry is applied onto a film made of, for example, polyethylene terephthalate by a known method such as a doctor blade method, and then dried to form a film having a thickness of about 30 μm. The film thus obtained is peeled from the film to obtain a first green sheet (step S102).

次に、この第１のグリーンシートＳ１上に、内部電極１３用の材料であるペースト状のＰｄをスクリーン印刷等の印刷法等により所定のパターンで塗布した後、この導電性ペーストを乾燥させて所定のパターンを有する電極層を形成する（ステップＳ１０３）。   Next, a paste-like Pd as a material for the internal electrode 13 is applied in a predetermined pattern on the first green sheet S1 by a printing method such as screen printing, and then the conductive paste is dried. An electrode layer having a predetermined pattern is formed (step S103).

一方、外層部９を構成する主成分であるＺｎＯ、及びＰｒ、Ｃｏ、Ｃｒ、Ｃａ、Ｓｉ、Ｋ及びＡｌの金属又は酸化物等の微量添加物を所定の割合となるように各々秤量した後、各成分を混合してバリスタ材料を調整する（ステップＳ１０４）。このとき、Ｃｏの含有量を、第１のグリーンシートを製作する場合におけるＣｏの含有量よりも少なく設定する。また、Ｃｏの含有量をゼロとしてもよい。その後、このバリスタ材料に有機バインダ、有機溶剤、有機可塑剤等を加えて、ボールミル等を用いて２０時間程度混合・粉砕を行ってスラリーを得る。   On the other hand, after weighing ZnO, which is the main component constituting the outer layer part 9, and trace additives such as Pr, Co, Cr, Ca, Si, K, and Al metals or oxides to a predetermined ratio. The varistor material is prepared by mixing the components (step S104). At this time, the Co content is set to be smaller than the Co content in the case of manufacturing the first green sheet. Further, the Co content may be zero. Then, an organic binder, an organic solvent, an organic plasticizer, etc. are added to this varistor material, and it mixes and grinds for about 20 hours using a ball mill etc., A slurry is obtained.

このスラリーを、ドクターブレード法等の公知の方法により、例えばポリエチレンテレフタレートからなるフィルム上に塗布した後、乾燥して厚さ３０μｍ程度の膜を形成する。こうして得られた膜をフィルムから剥離して第２のグリーンシートを得る（ステップＳ１０５）。   The slurry is applied onto a film made of, for example, polyethylene terephthalate by a known method such as a doctor blade method, and then dried to form a film having a thickness of about 30 μm. The film thus obtained is peeled from the film to obtain a second green sheet (step S105).

次に、電極層が形成された第１のグリーンシート、電極層が形成されていない第１のグリーンシート及び第２のグリーンシートを所定の順序で重ねてシート積層体を形成する（ステップＳ１０６）。こうして得られたシート積層体を所望のサイズに切断してグリーンチップを得る（ステップＳ１０７）。得られたグリーンチップでは、図３に示されるように、複数枚の第２のグリーンシートＳ２、第１のグリーンシートＳ１、電極層ＥＬが形成された２枚の第１のグリーンシートＳ１、第１のグリーンシートＳ１、電極層ＥＬが形成された２枚の第１のグリーンシートＳ１、複数枚の第１のグリーンシートＳ１、複数枚の第２のグリーンシートＳ２の順に、これらのシートＳ１，Ｓ２が積層されている。なお、必ずしも電極層ＥＬが形成されていない第１のグリーンシートＳ１を積層する必要はない。   Next, the first green sheet on which the electrode layer is formed, the first green sheet on which the electrode layer is not formed, and the second green sheet are stacked in a predetermined order to form a sheet laminate (step S106). . The sheet laminate thus obtained is cut into a desired size to obtain a green chip (step S107). In the obtained green chip, as shown in FIG. 3, a plurality of second green sheets S2, a first green sheet S1, two first green sheets S1 on which an electrode layer EL is formed, One green sheet S1, two first green sheets S1 on which an electrode layer EL is formed, a plurality of first green sheets S1, and a plurality of second green sheets S2 in this order. S2 is laminated. Note that it is not always necessary to stack the first green sheet S1 on which the electrode layer EL is not formed.

次に、このグリーンチップに、１８０〜４００℃、０．５〜２４時間程度の加熱処理を実施して脱バインダを行った後、さらに、１０００〜１４００℃、０．５〜８時間程度の焼成を行い（ステップＳ１０８）、積層体３を得る。この焼成によって、グリーンチップにおける電極層ＥＬの間の第１グリーンシートＳ１はバリスタ層１１となり、第２のグリーンシートＳ２は外層部９となる。電極層ＥＬは、内部電極１３となる。こうして得られた積層体３には、次の工程を実施する前に、研磨材等とともに研磨容器に入れるなどして素子表面の平滑処理を施してもよい。   Next, the green chip was subjected to heat treatment at 180 to 400 ° C. for about 0.5 to 24 hours to remove the binder, and further fired at 1000 to 1400 ° C. for about 0.5 to 8 hours. (Step S108) to obtain the stacked body 3. By this firing, the first green sheet S1 between the electrode layers EL in the green chip becomes the varistor layer 11, and the second green sheet S2 becomes the outer layer portion 9. The electrode layer EL becomes the internal electrode 13. The laminated body 3 thus obtained may be subjected to a smoothing process on the surface of the element by putting it in a polishing container together with an abrasive or the like before performing the next step.

次に、積層体３の表面からアルカリ金属（例えば、Ｌｉ、Ｎａ等）を拡散させる（ステップＳ１０９）。ここでは、まず、得られた積層体３の表面にアルカリ金属化合物を付着させる。アルカリ金属化合物の付着には、密閉回転ポットを用いることができる。アルカリ金属化合物としては、特に限定されないが、熱処理することにより、アルカリ金属が積層体３の表面から内部電極１３の近傍にまで拡散できる化合物であり、アルカリ金属の酸化物、水酸化物、塩化物、硝酸塩、硼酸塩、炭酸塩及び蓚酸塩等が用いられる。   Next, an alkali metal (for example, Li, Na, etc.) is diffused from the surface of the laminated body 3 (step S109). Here, first, an alkali metal compound is attached to the surface of the obtained laminate 3. A sealed rotating pot can be used for adhesion of the alkali metal compound. Although it does not specifically limit as an alkali metal compound, It is a compound which an alkali metal can diffuse from the surface of the laminated body 3 to the vicinity of the internal electrode 13 by heat processing, and an alkali metal oxide, hydroxide, chloride Nitrate, borate, carbonate, oxalate and the like are used.

そして、このアルカリ金属化合物が付着している積層体３を電気炉で、所定の温度及び時間で熱処理する。この結果、アルカリ金属化合物からアルカリ金属が積層体３の表面から内部電極１３の近傍にまで拡散する。好ましい熱処理温度は、７００〜１０００℃であり、熱処理雰囲気は大気である。また、熱処理時間（保持時間）は、好ましくは１０分〜４時間である。   And the laminated body 3 to which this alkali metal compound adheres is heat-processed by predetermined temperature and time with an electric furnace. As a result, the alkali metal from the alkali metal compound diffuses from the surface of the laminate 3 to the vicinity of the internal electrode 13. A preferable heat treatment temperature is 700 to 1000 ° C., and the heat treatment atmosphere is air. The heat treatment time (holding time) is preferably 10 minutes to 4 hours.

次に、積層体３の両端部に、一対の内部電極１３のそれぞれに接するように、主としてＡｇを含む外部電極用ペーストを塗布した後、このペーストに対して５５０〜８５０℃程度の加熱（焼き付け）処理を行い、Ａｇからなる一対の外部電極５を形成する（ステップＳ１１０）。そして、外部電極５の外側表面に、電解めっき等によりＮｉめっき層及びＳｎめっき層を順次積層する。こうして積層型チップバリスタ１が得られる。   Next, an external electrode paste mainly containing Ag is applied to both ends of the laminate 3 so as to be in contact with each of the pair of internal electrodes 13, and then the paste is heated (baked) at about 550 to 850 ° C. ) Processing is performed to form a pair of external electrodes 5 made of Ag (step S110). Then, a Ni plating layer and a Sn plating layer are sequentially laminated on the outer surface of the external electrode 5 by electrolytic plating or the like. Thus, the multilayer chip varistor 1 is obtained.

以上のように、本実施形態の製造方法によれば、外層部９はＣｏの含有量が第１のグリーンシートＳ１よりも少ない第２のグリーンシートＳ２で形成されるので、結晶粒界に形成されるポテンシャルが小さくされた外層部９が得られることとなる。この結果、低静電容量化が図られた積層型チップバリスタ１を得ることができる。もちろん、内部電極１３が互いに重なり合う部分の面積はＥＳＤ耐量を考慮して設定することが可能となるため、得られた積層型チップバリスタ１は、ＥＳＤ耐量を良好に維持している。   As described above, according to the manufacturing method of the present embodiment, the outer layer portion 9 is formed of the second green sheet S2 having a lower Co content than the first green sheet S1, and thus is formed at the crystal grain boundary. Thus, the outer layer portion 9 having a reduced potential is obtained. As a result, it is possible to obtain the multilayer chip varistor 1 with a reduced electrostatic capacity. Of course, since the area of the portion where the internal electrodes 13 overlap can be set in consideration of the ESD tolerance, the obtained multilayer chip varistor 1 maintains the ESD tolerance favorably.

第２のグリーンシートＳ２がＣｏを含まない場合には、外層部９における結晶粒界に形成されるポテンシャルが極めて小さくなり、更に低静電容量化が図られた積層型チップバリスタ１を得ることができる。   When the second green sheet S2 does not contain Co, the potential formed at the crystal grain boundary in the outer layer portion 9 is extremely small, and the multilayer chip varistor 1 is further reduced in capacitance. Can do.

本実施形態に係る製造方法の変形例として、第２のグリーンシートＳ２におけるＣｏの含有量を第１のグリーンシートＳ１におけるＣｏの含有量よりも少なく設定するとともに、第２のグリーンシートＳ２における希土類金属（本実施形態においては、Ｐｒ）の含有量を第１のグリーンシートＳ１における希土類金属の含有量よりも少なく設定してもよい。なお、第２のグリーンシートＳ２における希土類金属の含有量はゼロである、すなわち第２のグリーンシートＳ２が希土類金属を含まなくてもよい。   As a modification of the manufacturing method according to the present embodiment, the Co content in the second green sheet S2 is set to be smaller than the Co content in the first green sheet S1, and the rare earth in the second green sheet S2 is set. The metal (Pr) content may be set lower than the rare earth metal content in the first green sheet S1. Note that the content of the rare earth metal in the second green sheet S2 is zero, that is, the second green sheet S2 may not contain the rare earth metal.

上記変形例においては、外層部９がＣｏ及び希土類金属の含有率がそれぞれ第１のグリーンシートＳ１よりも少ない第２のグリーンシートＳ２で形成されるので、上記実施形態の製造方法のようにＣｏの含有率のみを少なくした場合に比べて、外層部９における結晶粒界に形成されるポテンシャルが小さくなる。この結果、低静電容量化がより一層図られた積層型チップバリスタ１を得ることができる。   In the above modification, the outer layer portion 9 is formed of the second green sheet S2 in which the content ratios of Co and rare earth metal are less than those of the first green sheet S1, respectively. Compared with the case where only the content of is reduced, the potential formed at the crystal grain boundary in the outer layer portion 9 becomes smaller. As a result, it is possible to obtain the multilayer chip varistor 1 further reducing the capacitance.

第２のグリーンシートＳ２がＣｏ及び希土類金属を含まない場合には、Ｃｏのみを含まない場合に比べて、外層部９における結晶粒界に形成されるポテンシャルが小さくなる。この結果、静電容量が極めて小さい積層型チップバリスタ１を得ることができる。   When the second green sheet S2 does not contain Co and rare earth metal, the potential formed at the crystal grain boundary in the outer layer portion 9 is smaller than when only the Co is not contained. As a result, the multilayer chip varistor 1 having an extremely small capacitance can be obtained.

以上、本発明の好適な実施形態について説明してきたが、本発明は必ずしもこれらの実施形態に限定されるものではない。例えば、上述した積層型チップバリスタ１は、一対の内部電極１３がバリスタ層１１を挟んだ構造を有していたが、本発明のバリスタは、このような構造が複数積層された積層型チップバリスタであってもよい。このような積層型のバリスタによれば、更なる静電気耐量の向上や更なる低電圧駆動等を図れるようになる。   The preferred embodiments of the present invention have been described above, but the present invention is not necessarily limited to these embodiments. For example, the above-described multilayer chip varistor 1 has a structure in which a pair of internal electrodes 13 sandwich a varistor layer 11, but the varistor of the present invention has a multilayer chip varistor in which a plurality of such structures are stacked. It may be. According to such a laminated varistor, it is possible to further improve electrostatic resistance, further drive at a low voltage, and the like.

上述した積層型チップバリスタ１では、バリスタ層１１全体が、ＺｎＯを主成分とすると共にＣｏ及びＰｒを含む第１の素体からなるものの、これに限られることなく、バリスタ層１１における一対の内部電極１３に重なる領域１１ａが、上記第１の素体からなる領域を一部に有していればよい。また、外層部９全体が、ＺｎＯを主成分とすると共にＣｏの含有量が第１の素体よりも少ない第２の素体なるものの、これに限られることなく、上記第２の素体からなる領域を一部に有していればよい。   In the multilayer chip varistor 1 described above, the varistor layer 11 as a whole is composed of a first element body containing ZnO as a main component and containing Co and Pr. It suffices that the region 11a overlapping the electrode 13 has in part a region made of the first element body. Further, although the entire outer layer portion 9 is a second element body containing ZnO as a main component and containing less Co than the first element body, the present invention is not limited to this. It suffices to have a part of the region.

上述した製造方法では、２層の電極層ＥＬを第１のグリーンシートＳ１に形成しているが、これに限られることなく、一方の電極層ＥＬを第２のグリーンシートＳ２に形成するようにしてもよい。また、２層の電極層ＥＬを第２のグリーンシートＳ２に形成し、これらの第２のグリーンシートＳ２で第１のグリーンシートＳ１を挟むようにこれらのシートＳ１，Ｓ２を積層してもよい。   In the manufacturing method described above, the two electrode layers EL are formed on the first green sheet S1, but the present invention is not limited to this, and one electrode layer EL is formed on the second green sheet S2. May be. Further, the two electrode layers EL may be formed on the second green sheet S2, and the sheets S1 and S2 may be laminated so that the first green sheet S1 is sandwiched between the second green sheets S2. .

以下、本発明を実施例により更に詳細に説明するが、本発明はこれらの実施例に限定されるものではない。   EXAMPLES Hereinafter, although an Example demonstrates this invention still in detail, this invention is not limited to these Examples.

（実施例１）
バリスタ層（第１のグリーンシート）に用いるバリスタ材料に関しては、純度９９．９％のＺｎＯ（９７．７２５モル％）に、Ｐｒ（０．５モル％）、Ｃｏ（１．５モル％）、Ａｌ（０．００５モル％）、Ｋ（０．０５モル％）、Ｃｒ（０．１モル％）、Ｃａ（０．１モル％）及びＳｉ（０．０２モル％）を添加して調製した。外層部（第２のグリーンシート）に用いるバリスタ材料に関しては、純度９９．９％のＺｎＯ（９９．１７５モル％）に、Ｐｒ（０．５モル％）、Ｃｏ（０．０５モル％）、Ａｌ（０．００５モル％）、Ｋ（０．０５モル％）、Ｃｒ（０．１モル％）、Ｃａ（０．１モル％）及びＳｉ（０．０２モル％）を添加して調製した。また、これと並行して、Ｐｄ粒子からなる金属粉末、有機バインダ及び有機溶剤を混合することにより内部電極形成用の導電性ペーストを調製した。 Example 1
Regarding the varistor material used for the varistor layer (first green sheet), Pr (0.5 mol%), Co (1.5 mol%), ZnO (97.725 mol%) with a purity of 99.9%, Prepared by adding Al (0.005 mol%), K (0.05 mol%), Cr (0.1 mol%), Ca (0.1 mol%) and Si (0.02 mol%). . Regarding the varistor material used for the outer layer part (second green sheet), ZnO (99.175 mol%) with a purity of 99.9%, Pr (0.5 mol%), Co (0.05 mol%), Prepared by adding Al (0.005 mol%), K (0.05 mol%), Cr (0.1 mol%), Ca (0.1 mol%) and Si (0.02 mol%). . In parallel with this, a conductive paste for forming an internal electrode was prepared by mixing a metal powder composed of Pd particles, an organic binder, and an organic solvent.

このバリスタ材料及び導電性ペーストを用い、図２に示される製造過程に従って、１６０８タイプの積層型チップバリスタを製造した。内部電極の重なり部分の面積は、０．０５ｍｍ２とした。 Using this varistor material and conductive paste, a 1608 type multilayer chip varistor was manufactured according to the manufacturing process shown in FIG. The area of the overlapping portion of the internal electrodes was 0.05 mm 2 .

アルカリ金属拡散処理に関しては、得られた積層体（焼結体）を、アルカリ金属化合物としてのＬｉ２ＣＯ３粉末（平均粒径：３μｍ）とともに、密閉回転ポットに入れて混合し、積層体１個あたり１μｇのＬｉ２ＣＯ３の粉末を付着させた。なお、密閉回転ポットへのＬｉ２ＣＯ３粉末の投入量は、積層体１個当り、０．０１μｇ〜１０ｍｇの範囲とした。熱処理温度は９００℃とし、熱処理時間は１０分とした。 Regarding the alkali metal diffusion treatment, the obtained laminate (sintered body) was mixed with Li 2 CO 3 powder (average particle size: 3 μm) as an alkali metal compound in an enclosed rotating pot, and the laminate 1 1 μg of Li 2 CO 3 powder was deposited per piece. The amount of Li 2 CO 3 powder introduced into the sealed rotating pot was in the range of 0.01 μg to 10 mg per laminate. The heat treatment temperature was 900 ° C., and the heat treatment time was 10 minutes.

（実施例２、３）
外層部（第２のグリーンシート）に用いるバリスタ材料におけるＣｏの添加量を０．０１モル％、ゼロに設定する以外は、実施例１と同様にして実施例２、３の積層型チップバリスタを得た。なお、実施例１に対してＣｏの添加量の変更するため、実施例２、３ではＺｎＯの量を調整して、ＺｎＯ及び他の金属原子の全体量を１００モル％としている。 (Examples 2 and 3)
The stacked chip varistors of Examples 2 and 3 were made in the same manner as in Example 1 except that the amount of Co added to the varistor material used for the outer layer portion (second green sheet) was set to 0.01 mol% and zero. Obtained. In order to change the amount of Co added to Example 1, in Examples 2 and 3, the amount of ZnO is adjusted so that the total amount of ZnO and other metal atoms is 100 mol%.

（実施例４〜７）
外層部（第２のグリーンシート）に用いるバリスタ材料におけるＰｒの添加量を０．０５モル％、０．０１モル％、０．００５モル％、ゼロに設定する以外は、実施例１と同様にして実施例４〜７の積層型チップバリスタを得た。なお、実施例１に対してＰｒの添加量の変更するため、実施例４〜７ではＺｎＯの量を調整して、ＺｎＯ及び他の金属原子の全体量を１００モル％としている。 (Examples 4 to 7)
Except that the amount of Pr added to the varistor material used for the outer layer portion (second green sheet) is set to 0.05 mol%, 0.01 mol%, 0.005 mol%, and zero, the same as in Example 1. Thus, multilayer chip varistors of Examples 4 to 7 were obtained. In addition, in order to change the addition amount of Pr with respect to Example 1, in Examples 4-7, the quantity of ZnO is adjusted and the whole quantity of ZnO and another metal atom is 100 mol%.

（実施例８）
外層部（第２のグリーンシート）に用いるバリスタ材料におけるＣｏの添加量及びＰｒの添加量をゼロに設定する以外は、実施例１と同様にして実施例８の積層型チップバリスタを得た。なお、実施例１に対してＣｏ及びＰｒの添加量の変更するため、実施例８ではＺｎＯの量を調整して、ＺｎＯ及び他の金属原子の全体量を１００モル％としている。 (Example 8)
A multilayer chip varistor of Example 8 was obtained in the same manner as in Example 1 except that the addition amount of Co and the addition amount of Pr in the varistor material used for the outer layer portion (second green sheet) were set to zero. In addition, in order to change the addition amount of Co and Pr with respect to Example 1, in Example 8, the amount of ZnO is adjusted, and the total amount of ZnO and other metal atoms is 100 mol%.

（比較例１）
下記以外は、実施例１と同様にして比較例１の積層型チップバリスタを得た。外層部（第２のグリーンシート）に用いるバリスタ材料におけるＣｏの添加量を１．５モル％に設定する、すなわち外層部（第２のグリーンシート）に用いるバリスタ材料とバリスタ層（第１のグリーンシート）に用いるバリスタ材料とを同一とする。Ｌｉ２ＣＯ３の粉末を付着させない、すなわち積層体にＬｉを拡散させない。 (Comparative Example 1)
A multilayer chip varistor of Comparative Example 1 was obtained in the same manner as Example 1 except for the following. The amount of Co added to the varistor material used for the outer layer part (second green sheet) is set to 1.5 mol%, that is, the varistor material and the varistor layer (first green) used for the outer layer part (second green sheet). The varistor material used for the sheet is the same. Li 2 CO 3 powder is not adhered, that is, Li is not diffused into the laminate.

（比較例２）
下記以外は、実施例１と同様にして比較例２の積層型チップバリスタを得た。外層部（第２のグリーンシート）に用いるバリスタ材料におけるＣｏの添加量を１．５モル％に設定する、すなわち外層部（第２のグリーンシート）に用いるバリスタ材料とバリスタ層（第１のグリーンシート）に用いるバリスタ材料とを同一とする。Ｌｉ２ＣＯ３の粉末を付着させない、すなわち積層体にＬｉを拡散させない。内部電極の重なり部分の面積は、０．０２５ｍｍ２に設定する。 (Comparative Example 2)
A laminated chip varistor of Comparative Example 2 was obtained in the same manner as Example 1 except for the following. The amount of Co added to the varistor material used for the outer layer part (second green sheet) is set to 1.5 mol%, that is, the varistor material and the varistor layer (first green) used for the outer layer part (second green sheet). The varistor material used for the sheet is the same. Li 2 CO 3 powder is not adhered, that is, Li is not diffused into the laminate. The area of the overlapping part of the internal electrodes is set to 0.025 mm 2 .

（比較例３）
外層部（第２のグリーンシート）に用いるバリスタ材料におけるＣｏの添加量を１．５モル％に設定する、すなわち外層部（第２のグリーンシート）に用いるバリスタ材料とバリスタ層（第１のグリーンシート）に用いるバリスタ材料とを同一とする以外は、実施例１と同様にして比較例３の積層型チップバリスタを得た。なお、実施例１に対してＣｏの添加量の変更するため、比較例１〜３ではＺｎＯの量を調整して、ＺｎＯ及び他の金属原子の全体量を１００モル％としている。 (Comparative Example 3)
The amount of Co added to the varistor material used for the outer layer part (second green sheet) is set to 1.5 mol%, that is, the varistor material and the varistor layer (first green) used for the outer layer part (second green sheet). A laminated chip varistor of Comparative Example 3 was obtained in the same manner as in Example 1 except that the varistor material used for the sheet was the same. In addition, in order to change the addition amount of Co with respect to Example 1, in Comparative Examples 1-3, the quantity of ZnO was adjusted and the whole quantity of ZnO and another metal atom was 100 mol%.

このようにして得られた積層型チップバリスタを用いて、バリスタ層における一対の内部電極に重なる領域の比誘電率εＡ、外層部の比誘電率εＢ、非直線係数αと、静電容量Ｃ、ＥＳＤ耐量を各々測定した。また、比誘電率εＡと比誘電率εＢとの比（εＡ／εＢ）を算出した。結果を、図４に示す。   Using the multilayer chip varistor thus obtained, the relative permittivity εA of the region overlapping the pair of internal electrodes in the varistor layer, the relative permittivity εB of the outer layer portion, the nonlinear coefficient α, the capacitance C, Each ESD tolerance was measured. Further, the ratio (εA / εB) between the relative dielectric constant εA and the relative dielectric constant εB was calculated. The results are shown in FIG.

比誘電率εＢの求め方は、次の通りである。まず、面積ＳＢ、内部電極との間隔ｄＢとなる外部電極を形成し、静電容量ＣＢを測定する。次に、下記（２）式から比誘電率εＢを求める。
εＢ＝ＣＢ＊ｄＢ／ε０＊ＳＢ … （２） The method for obtaining the relative dielectric constant εB is as follows. First, to form external electrodes as a distance d B between the area S B, the internal electrodes, measuring the capacitance C B. Next, the relative dielectric constant εB is obtained from the following equation (2).
εB = C B * d B / ε 0 * S B (2)

比誘電率εＡの求め方は、次の通りである。まず、作製した積層型チップバリスタの静電容量Ｃを測定する。次に、下記（３）式から比誘電率εＡを求める。
εＡ＝（Ｃ−ＣＢ）＊ｄＡ／ε０＊ＳＡ … （３）
ｄＡ：内部電極の間隔
ＳＡ：内部電極の重なり部分の面積 The method for obtaining the relative dielectric constant εA is as follows. First, the capacitance C of the produced multilayer chip varistor is measured. Next, the relative dielectric constant εA is obtained from the following equation (3).
εA = (C−C B ) * d A / ε 0 * S A (3)
d A : interval between internal electrodes S A : area of overlapping portion of internal electrodes

非直線係数αは、積層型チップバリスタに流れる電流が１ｍＡから１０ｍＡまで変化した際に、積層型チップバリスタの電極間にかかる電圧と電流の関係を示しており、下記（４）式から求めた。
α＝ｌｏｇ（Ｉ１０／Ｉ１）／ｌｏｇ（Ｖ１０／Ｖ１） … （４）
ここで、Ｖ１０は、積層型チップバリスタにＩ１０＝１０ｍＡの電流を流した場合のバリスタ電圧を意味し、Ｖ１は、積層型チップバリスタにＩ１＝１ｍＡの電流を流した場合のバリスタ電圧を意味する。この非直線係数αが大きいほど、バリスタ特性に優れている。 The non-linear coefficient α indicates the relationship between the voltage and current applied between the electrodes of the multilayer chip varistor when the current flowing through the multilayer chip varistor changes from 1 mA to 10 mA, and was obtained from the following equation (4). .
α = log (I 10 / I 1 ) / log (V 10 / V 1 ) (4)
Here, V 10 means a varistor voltage when a current of I 10 = 10 mA is passed through the multilayer chip varistor, and V 1 is a varistor when a current of I 1 = 1 mA is passed through the multilayer chip varistor. Means voltage. The larger the nonlinear coefficient α, the better the varistor characteristics.

静電容量Ｃは、１ＭＨｚでの静電容量であって、ＨＰ製の４２８４Ａ装置により測定した。本実施例では、静電容量Ｃが２．０ｐＦ以下である場合、積層型チップバリスタの静電容量が十分に低いと判断し、「良（○）」と判定した。判断基準を２．０ｐＦ以下とした理由は、積層型チップバリスタの静電容量が２．０ｐＦ以下であると、１００ＭＨｚ以上の高周波に対応可能となるからである。   The electrostatic capacity C is an electrostatic capacity at 1 MHz, and was measured by a 4284A apparatus manufactured by HP. In this example, when the capacitance C was 2.0 pF or less, it was determined that the capacitance of the multilayer chip varistor was sufficiently low, and “good (◯)” was determined. The reason why the criterion is 2.0 pF or less is that when the capacitance of the multilayer chip varistor is 2.0 pF or less, it is possible to cope with a high frequency of 100 MHz or more.

ＥＳＤ耐量は、ＩＥＣ（International Electrotechnical Commission）の規格ＩＥＣ６１０００−４−２に定められている静電気放電イミュニティ試験によって測定した。本実施例では、ＥＳＤ耐量が８ｋＶ以上である場合に、ＥＳＤ耐量が十分であると判断し、「良（○）」と判定した。判断基準を８ｋＶ以上とした理由は、ＩＥＣ６１０００−４−２のレベル４を満たすからである。   The ESD tolerance was measured by an electrostatic discharge immunity test defined in IEC (International Electrotechnical Commission) standard IEC61000-4-2. In this example, when the ESD tolerance was 8 kV or more, it was determined that the ESD tolerance was sufficient, and “good (◯)” was determined. The reason why the criterion is 8 kV or more is that the level 4 of IEC61000-4-2 is satisfied.

実施例１〜８の積層型チップバリスタは、静電容量Ｃが２．０ｐＦ以下であると共に、ＥＳＤ耐量が８ｋＶ以上である。これに対して、比較例１，３の積層型チップバリスタは、ＥＳＤ耐量が８ｋＶ以上であるものの、静電容量Ｃが２．０ｐＦよりも大きくなる。また、比較例１，３の積層型チップバリスタは、静電容量Ｃが２．０ｐＦ以下であるものの、ＥＳＤ耐量が８ｋＶより低くなってしまう。以上のことから、本発明の有効性が確認された。   The multilayer chip varistors of Examples 1 to 8 have a capacitance C of 2.0 pF or less and an ESD resistance of 8 kV or more. In contrast, the multilayer chip varistors of Comparative Examples 1 and 3 have an ESD resistance of 8 kV or more, but have a capacitance C larger than 2.0 pF. In addition, although the multilayer chip varistors of Comparative Examples 1 and 3 have an electrostatic capacity C of 2.0 pF or less, the ESD resistance is lower than 8 kV. From the above, the effectiveness of the present invention was confirmed.

本実施形態に係る積層型チップバリスタの断面構成を説明する図である。It is a figure explaining the section composition of the multilayer chip varistor concerning this embodiment. 本実施形態に係る積層型チップバリスタの製造過程を説明するためのフロー図である。It is a flowchart for demonstrating the manufacturing process of the multilayer chip varistor concerning this embodiment. 本実施形態に係る積層型チップバリスタの製造過程を説明するための図である。It is a figure for demonstrating the manufacturing process of the multilayer chip varistor concerning this embodiment. 本発明に係る積層型チップバリスタによる実施例１〜８と比較例１〜３とを示す図表である。It is a graph which shows Examples 1-8 by the multilayer chip varistor concerning this invention, and Comparative Examples 1-3.

符号の説明Explanation of symbols

１…積層型チップバリスタ、３…積層体、５…外部電極、７…バリスタ部、９…外層部、１１…バリスタ層、１１ａ…バリスタ層における一対の内部電極に重なる領域、１３…内部電極、１３ａ…内部電極の重なり部分、ＥＬ…電極層、Ｓ１…第１のグリーンシート、Ｓ２…第２のグリーンシート。
DESCRIPTION OF SYMBOLS 1 ... Multilayer chip varistor, 3 ... Laminated body, 5 ... External electrode, 7 ... Varistor part, 9 ... Outer layer part, 11 ... Varistor layer, 11a ... Area | region which overlaps with a pair of internal electrode in a varistor layer, 13 ... Internal electrode, 13a: overlapping portion of internal electrodes, EL: electrode layer, S1: first green sheet, S2: second green sheet.

Claims (6)

電圧非直線特性を発現するバリスタ層と当該バリスタ層を挟むように配置される一対の内部電極とを含むバリスタ部と、当該バリスタ部を挟むように配置される一対の外層部とを有する積層体と、
前記積層体に形成され、前記一対の内部電極にそれぞれ接続される一対の外部電極と、を備え、
前記バリスタ層における前記一対の内部電極に重なる領域は、ＺｎＯを主成分とすると共にバリスタ特性を発現させるための希土類金属及びＣｏを含む複数の添加物を副成分として含有する第１の素体からなる領域を有し、
前記外層部は、ＺｎＯを主成分とすると共に、Ｃｏを含まず且つ前記複数の添加物のうちＣｏを除くすべての添加物のみを副成分として含有する第２の素体からなる領域を有し、
前記外層部における結晶粒界に形成されるポテンシャルが前記バリスタ層における前記一対の内部電極に重なる前記領域での結晶粒界に形成されるポテンシャルよりも小さく、前記外層部の比誘電率が前記バリスタ層における前記一対の内部電極に重なる前記領域の比誘電率よりも小さいことを特徴とする積層型チップバリスタ。 A laminate having a varistor part including a varistor layer that exhibits voltage nonlinear characteristics and a pair of internal electrodes arranged so as to sandwich the varistor layer, and a pair of outer layer parts arranged so as to sandwich the varistor part When,
A pair of external electrodes formed on the laminate and connected to the pair of internal electrodes,
The region overlapping the pair of internal electrodes in the varistor layer is formed of a first element body containing ZnO as a main component and a plurality of additives including rare earth metal and Co as subcomponents for expressing varistor characteristics. Has an area
The outer layer portion has a region composed of a second element body that contains ZnO as a main component, does not contain Co, and contains only all the additives except Co among the plurality of additives as subcomponents. ,
The potential formed at the crystal grain boundary in the outer layer portion is smaller than the potential formed at the crystal grain boundary in the region overlapping the pair of internal electrodes in the varistor layer, and the relative dielectric constant of the outer layer portion is the varistor. A multilayer chip varistor having a relative dielectric constant smaller than that of the region overlapping the pair of internal electrodes in a layer. 前記複数の添加物のうちＣｏを除くすべての前記添加物の含有量は、前記第１の素体と前記第２の素体とで同じであることを特徴とする請求項１に記載の積層型チップバリスタ。   2. The laminate according to claim 1, wherein the content of all the additives other than Co among the plurality of additives is the same in the first element body and the second element body. Type chip varistor. 電圧非直線特性を発現するバリスタ層と当該バリスタ層を挟むように配置される一対の内部電極とを含むバリスタ部と、当該バリスタ部を挟むように配置される一対の外層部とを有する積層体と、
前記積層体に形成され、前記一対の内部電極にそれぞれ接続される一対の外部電極と、を備え、
前記バリスタ層における前記一対の内部電極に重なる領域は、ＺｎＯを主成分とすると共にバリスタ特性を発現させるための希土類金属及びＣｏを含む複数の添加物を副成分として含有する第１の素体からなる領域を有し、
前記外層部は、ＺｎＯを主成分とすると共に、希土類金属を含まず且つ前記複数の添加物のうち希土類金属を除くすべての添加物のみを副成分として含有する第２の素体からなる領域を有し、
前記外層部における結晶粒界に形成されるポテンシャルが前記バリスタ層における前記一対の内部電極に重なる前記領域での結晶粒界に形成されるポテンシャルよりも小さく、前記外層部の比誘電率が前記バリスタ層における前記一対の内部電極に重なる前記領域の比誘電率よりも小さいことを特徴とする積層型チップバリスタ。 A laminate having a varistor part including a varistor layer that exhibits voltage nonlinear characteristics and a pair of internal electrodes arranged so as to sandwich the varistor layer, and a pair of outer layer parts arranged so as to sandwich the varistor part When,
A pair of external electrodes formed on the laminate and connected to the pair of internal electrodes,
The region overlapping the pair of internal electrodes in the varistor layer is formed of a first element body containing ZnO as a main component and a plurality of additives including rare earth metal and Co as subcomponents for expressing varistor characteristics. Has an area
The outer layer portion is composed of a second element body that contains ZnO as a main component, does not contain a rare earth metal, and contains only all of the additives except the rare earth metal as subcomponents. Have
The potential formed at the crystal grain boundary in the outer layer portion is smaller than the potential formed at the crystal grain boundary in the region overlapping the pair of internal electrodes in the varistor layer, and the relative dielectric constant of the outer layer portion is the varistor. A multilayer chip varistor having a relative dielectric constant smaller than that of the region overlapping the pair of internal electrodes in a layer. 前記複数の添加物のうち希土類金属を除くすべての前記添加物の含有量は、前記第１の素体と前記第２の素体とで同じであることを特徴とする請求項３に記載の積層型チップバリスタ。   The content of all of the additives except rare earth metals among the plurality of additives is the same in the first element body and the second element body. Multilayer chip varistor. 電圧非直線特性を発現するバリスタ層と当該バリスタ層を挟むように配置される一対の内部電極とを含むバリスタ部と、当該バリスタ部を挟むように配置される一対の外層部とを有する積層体と、
前記積層体に形成され、前記一対の内部電極にそれぞれ接続される一対の外部電極と、を備え、
前記バリスタ層における前記一対の内部電極に重なる領域は、ＺｎＯを主成分とすると共にバリスタ特性を発現させるための希土類金属及びＣｏを含む複数の添加物を副成分として含有する第１の素体からなる領域を有し、
前記外層部は、ＺｎＯを主成分とすると共に、希土類金属及びＣｏを含まず且つ前記複数の添加物のうち希土類金属及びＣｏを除くすべての添加物のみを副成分として含有する第２の素体からなる領域を有し、
前記外層部における結晶粒界に形成されるポテンシャルが前記バリスタ層における前記一対の内部電極に重なる前記領域での結晶粒界に形成されるポテンシャルよりも小さく、前記外層部の比誘電率が前記バリスタ層における前記一対の内部電極に重なる前記領域の比誘電率よりも小さいことを特徴とする積層型チップバリスタ。 A laminate having a varistor part including a varistor layer that exhibits voltage nonlinear characteristics and a pair of internal electrodes arranged so as to sandwich the varistor layer, and a pair of outer layer parts arranged so as to sandwich the varistor part When,
A pair of external electrodes formed on the laminate and connected to the pair of internal electrodes,
The region overlapping the pair of internal electrodes in the varistor layer is formed of a first element body containing ZnO as a main component and a plurality of additives including rare earth metal and Co as subcomponents for expressing varistor characteristics. Has an area
The outer layer portion contains ZnO as a main component, does not contain rare earth metal and Co, and contains only all the additives except the rare earth metal and Co among the plurality of additives as subcomponents. Has an area consisting of
The potential formed at the crystal grain boundary in the outer layer portion is smaller than the potential formed at the crystal grain boundary in the region overlapping the pair of internal electrodes in the varistor layer, and the relative dielectric constant of the outer layer portion is the varistor. A multilayer chip varistor having a relative dielectric constant smaller than that of the region overlapping the pair of internal electrodes in a layer. 前記複数の添加物のうち希土類金属及びＣｏを除くすべての前記添加物の含有量は、前記第１の素体と前記第２の素体とで同じであることを特徴とする請求項５に記載の積層型チップバリスタ。
The content of all of the additives except rare earth metals and Co among the plurality of additives is the same in the first element body and the second element body. The multilayer chip varistor described.
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