JP2008236567A - デューティ検出回路 - Google Patents
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Abstract
【解決手段】入力データDinと、該入力データDinと周波数および位相が同期したクロックCKとを入力とし、前記入力データDinのデューティの100%からの差分δを表す信号Errを、前記入力データDinに遷移が生じた時だけ出力する。前記信号Errは、前記入力データDinのデューティの100%からの差分δに対応する時間を単位時間Tに対して増減した時間幅のパルス信号である。
【選択図】図1
Description
ΔV1={(1−δ)・T・I・N/2−(1+δ)・T・I・N/2
−(T・I・N/2−T・I・N/2)}・(1/C)
=−δ・I・T・(1/C)・N (1)
このように、従来技術によると、交播パターンでは、デューティの100%からの差分δに比例し、且つ入力ビット数Nに比例した電位差ΔV1が、デューティ検出結果として、出力Outに表われる。
ΔV1’=η{(1−δ)・T・I・N/2−(1+δ)・T・I・N/2
−(T・I・N/2−T・I・N/2)}・(1/C)
=−η・δ・I・T・(1/C)・N (2)
ΔV2=−I・T・(1/C)・n (3)
請求項2にかかる発明は、請求項1に記載のデューティ検出回路において、前記入力データのデューティの100%からの差分を表す信号は、前記入力データのデューティの100%からの差分に対応する時間を、前記デューティの100%に対応する単位時間に対して増減した時間幅のパルス信号であることを特徴とする。
請求項3にかかる発明のデューティ検出回路は、入力データを該入力データと周波数および位相が同期したクロックにより取り込む第1のフリップフロップと、前記入力データと前記第1のフリップフロップの出力信号とから、前記入力データのデューティの100%に対応する単位時間に対する差分を該単位時間に対して加減した時間幅をもつ信号を、前記入力データが遷移したとき出力する第1の論理回路と、を備えたことを特徴とする。
請求項4にかかる発明は、請求項3に記載のデューティ検出回路において、前記第1のフリップフロップの出力信号を前記クロックの反転クロックにより取り込む第2のフリップフロップと、前記第1のフリップフロップの出力信号と前記第2のフリップフロップの出力信号とから、前記単位時間のパルス幅をもつ信号を、前記入力データが遷移したときだけ出力する第2の論理回路と、を更に備えたことを特徴とする。
請求項5にかかる発明は、請求項3に記載のデューティ検出回路において、前記第1の論理回路は、前記入力データと前記第1のフリップフロップの出力信号の排他的論理和をとる第1の排他的論理和回路と、該第1の排他的論理和回路の出力信号と前記第1のフリップフロップの出力信号の論理積をとる第1の論理積回路とからなることを特徴とする。
請求項6にかかる発明は、請求項4に記載のデューティ検出回路において、前記第2の論理回路は、前記第1のフリップフロップの出力信号と前記第2のフリップフロップの出力信号の排他的論理和をとる第2の排他的論理和回路と、該第2の排他的論理和回路の出力信号と前記第2のフリップフロップの出力信号の論理積をとる第2の論理積回路とからなることを特徴とする。
請求項7にかかる発明は、請求項3に記載のデューティ検出回路において、前記第1の論理回路は、前記入力データの反転信号と前記第1のフリップフロップの出力信号の論理積をとる第3の論理積回路からなることを特徴とする。
請求項8にかかる発明は、請求項4に記載のデューティ検出回路において、前記第2の論理回路は、前記第1のフリップフロップの出力信号の反転信号と前記第2のフリップフロップの出力信号の論理積をとる第4の論理積回路からなることを特徴とする。
図1は本発明の第1の実施例のデューティ検出回路10の構成を示すブロックである。図1のデューティ検出回路10は、フリップフロップFF1,FF2、排他的論理和回路EXOR1,EXOR2、論理積回路AND1,AND2からなる。
ΔV=−η・δ・T・I・(1/C)・N (4)
ここで、ηは入力データDinの遷移確率、Nは入力したビット数である。(4)式は、前述の(2)式と同じであり、従来例と同様にデューティの100%からの差分δにより、電圧差ΔVが表わされることを示している。
本発明の第2の実施例のデューティ検出回路30を図5に示す。本実施例のデューティ検出回路30は、第1の実施例と類似の回路のため、詳しくは説明しないが、第1の実施例では、2個の排他的論理和回路EXOR1,EXOR2、2個の論理積回路AND1,AND2を使用していたのに対し、第2の実施例では、2個の論理積回路AND3,AND4だけの少ない回路数で構成できる。図6のタイムチャートに示すように、第1の実施例と同一の信号である入力データDinとクロックCKを入力として、第1の実施例と同一の信号ErrとRefを出力できる。
20:出力回路
30:第2の実施例のデューティ検出回路
40:ドライバ
50:ローパスフィルタ
Claims (8)
- 入力データと、該入力データと周波数および位相が同期したクロックとを入力とし、前記入力データのデューティの100%からの差分を表す信号を、前記入力データに遷移が生じた時だけ出力することを特徴とするデューティ検出回路。
- 請求項1に記載のデューティ検出回路において、
前記入力データのデューティの100%からの差分を表す信号は、前記入力データのデューティの100%からの差分に対応する時間を、前記デューティの100%に対応する単位時間に対して増減した時間幅のパルス信号であることを特徴とするデューティ検出回路。 - 入力データを該入力データと周波数および位相が同期したクロックにより取り込む第1のフリップフロップと、
前記入力データと前記第1のフリップフロップの出力信号とから、前記入力データのデューティの100%に対応する単位時間に対する差分を該単位時間に対して加減した時間幅をもつ信号を、前記入力データが遷移したとき出力する第1の論理回路と、
を備えたことを特徴とするデューティ検出回路。 - 請求項3に記載のデューティ検出回路において、
前記第1のフリップフロップの出力信号を前記クロックの反転クロックにより取り込む第2のフリップフロップと、
前記第1のフリップフロップの出力信号と前記第2のフリップフロップの出力信号とから、前記単位時間のパルス幅をもつ信号を、前記入力データが遷移したときだけ出力する第2の論理回路と、
を更に備えたことを特徴とするデューティ検出回路。 - 請求項3に記載のデューティ検出回路において、
前記第1の論理回路は、前記入力データと前記第1のフリップフロップの出力信号の排他的論理和をとる第1の排他的論理和回路と、該第1の排他的論理和回路の出力信号と前記第1のフリップフロップの出力信号の論理積をとる第1の論理積回路とからなることを特徴とするデューティ検出回路。 - 請求項4に記載のデューティ検出回路において、
前記第2の論理回路は、前記第1のフリップフロップの出力信号と前記第2のフリップフロップの出力信号の排他的論理和をとる第2の排他的論理和回路と、該第2の排他的論理和回路の出力信号と前記第2のフリップフロップの出力信号の論理積をとる第2の論理積回路とからなることを特徴とするデューティ検出回路。 - 請求項3に記載のデューティ検出回路において、
前記第1の論理回路は、前記入力データの反転信号と前記第1のフリップフロップの出力信号の論理積をとる第3の論理積回路からなることを特徴とするデューティ検出回路。 - 請求項4に記載のデューティ検出回路において、
前記第2の論理回路は、前記第1のフリップフロップの出力信号の反転信号と前記第2のフリップフロップの出力信号の論理積をとる第4の論理積回路からなることを特徴とするデューティ検出回路。
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Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62186611A (ja) * | 1986-02-12 | 1987-08-15 | Hitachi Cable Ltd | 位相比較回路 |
JPH023137A (ja) * | 1988-06-07 | 1990-01-08 | Matsushita Electric Ind Co Ltd | 位相同期回路 |
JPH0249573B2 (ja) * | 1982-12-17 | 1990-10-30 | Tokyo Shibaura Electric Co | |
JPH05112335A (ja) * | 1991-10-11 | 1993-05-07 | Sanwa Jidoki Seisakusho:Kk | 商品充填包装方法及び装置 |
JPH05129913A (ja) * | 1991-11-01 | 1993-05-25 | Nippon Precision Circuits Kk | 位相比較回路 |
JPH07273645A (ja) * | 1994-04-01 | 1995-10-20 | Mitsubishi Electric Corp | 位相比較器及びpll回路 |
JP2001339296A (ja) * | 2000-05-26 | 2001-12-07 | Oki Electric Ind Co Ltd | 位相比較器 |
WO2004054165A1 (ja) * | 2002-12-11 | 2004-06-24 | Fujitsu Limited | 位相誤同期検出回路 |
JP2005005965A (ja) * | 2003-06-11 | 2005-01-06 | Hitachi Ulsi Systems Co Ltd | 位相比較回路 |
JP2006254440A (ja) * | 2005-03-08 | 2006-09-21 | Synthesys Research Inc | 線形位相誤差検出に関する方法及び装置 |
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Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0249573B2 (ja) * | 1982-12-17 | 1990-10-30 | Tokyo Shibaura Electric Co | |
JPS62186611A (ja) * | 1986-02-12 | 1987-08-15 | Hitachi Cable Ltd | 位相比較回路 |
JPH023137A (ja) * | 1988-06-07 | 1990-01-08 | Matsushita Electric Ind Co Ltd | 位相同期回路 |
JPH05112335A (ja) * | 1991-10-11 | 1993-05-07 | Sanwa Jidoki Seisakusho:Kk | 商品充填包装方法及び装置 |
JPH05129913A (ja) * | 1991-11-01 | 1993-05-25 | Nippon Precision Circuits Kk | 位相比較回路 |
JPH07273645A (ja) * | 1994-04-01 | 1995-10-20 | Mitsubishi Electric Corp | 位相比較器及びpll回路 |
JP2001339296A (ja) * | 2000-05-26 | 2001-12-07 | Oki Electric Ind Co Ltd | 位相比較器 |
WO2004054165A1 (ja) * | 2002-12-11 | 2004-06-24 | Fujitsu Limited | 位相誤同期検出回路 |
JP2005005965A (ja) * | 2003-06-11 | 2005-01-06 | Hitachi Ulsi Systems Co Ltd | 位相比較回路 |
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