JP2008216952A - 表示駆動装置及び表示パネルモジュール - Google Patents

Abstract

【課題】表示パネルの駆動の際の電力消費を低減する。
【解決手段】表示駆動装置であって、画像を構成する１ラインの画素を記憶する第１の記憶回路と、その１ライン前の画素を記憶する第２の記憶回路と、前記第１の記憶回路に記憶されている画素の値に応じた電圧を、各画素にそれぞれ対応する複数の出力端子に出力する出力端子間スイッチ回路と、前記画像を構成する画素の選択された２列毎に、前記第１又は第２の記憶回路に記憶されている画素であって、前記選択された２列に属する４画素のうち、少なくとも３画素の値に基づいて、前記複数の出力端子のうち前記選択された２列にそれぞれ対応する２つの出力端子の間を短絡すべきか否かを判断する端子間負荷判別回路とを有する。前記出力端子間スイッチ回路は、短絡すべきであると判断された場合には、画素の値に応じた電圧が出力される前に、前記２つの出力端子の間を一時的に短絡する。
【選択図】図１

Description

本発明は、表示パネルを駆動するための表示駆動装置に関する。

近年、ＰＤＰ（プラズマディスプレイパネル）が、薄型で大画面、高精細の表示パネルとして注目されている。ＰＤＰは、マトリックス状に配置された複数の放電セルを画素として備えており、放電セルの放電の際の発光を利用して画像を表示する。

一般的なＡＣ型ＰＤＰは、平行に配置された複数の表示電極と、これらの表示電極に直交するように配置された複数のデータ電極とを有している。表示駆動装置は、これらのデータ電極を駆動するので、容量性負荷を駆動対象としていると考えることができる。

ＰＤＰの大画面化、高精細化、高輝度化が進んできており、それに伴い、ＰＤＰを駆動する表示駆動装置にも出力信号数の増加や出力信号の高電圧化が必要となってきている。このため、データ電極を駆動する際の電力消費や駆動に伴う発熱の抑制が重要になってきている。

２つのデータ電極間に異なる電位が与えられると、これらの電極が１つの容量として作用する。すなわち、電極間に容量性負荷が発生することになり、この容量性負荷を駆動する際に多くの電力が消費されている。電力消費を低減する技術として、以下の例が知られている。

対向する電極間の電圧が一定であり、ドット反転駆動をさせる液晶駆動装置において、出力端子間にスイッチを設けておいて、出力端子間を短絡させる。これにより、短絡された出力端子の電位が互いに近い値になり、次の表示駆動の際の電力消費を低減することができる（例えば特許文献１参照）。

また、ライン反転駆動をさせる液晶駆動装置において、駆動出力電圧のほぼ半分の電圧である中間電圧にある共通信号線に、すべての出力端子を接続する技術もある（例えば特許文献２参照）。

また、中間電圧ではなく、より出力電圧に近い電圧、すなわち、中間電圧よりも高電圧及び低電圧を保つようにした共通電位線をそれぞれ設けておく。表示ライン切り替えの時の出力端子における信号の電位変化方向に応じて、駆動の前に出力端子をいずれかの共通電位線に接続する。すると、負荷が減少するので、電力消費を低減することができる（例えば特許文献３参照）。
特開平９−２１２１３７号公報（第１図） 特開２００１−２５５８５７号公報（第１図） 特開２００３−２７１１０５号公報（第１図）

特許文献１の液晶駆動装置においては、ドット反転駆動を行うことを前提にしている。この場合には、交流駆動であるので隣接端子には必ず極性が逆の電位が与えられる。また、次のラインの表示の際には、出力端子は必ず極性が逆の電位に変化することがわかっている。このため、端子間スイッチの制御は表示される画素データに影響されない。

ところがＰＤＰ用のデータ表示駆動装置のように、画素データをそのまま出力するような場合には、隣接する画素が反転関係にあるか否か、同一画素列の画素がライン間で反転関係にあるか否かは画素データ次第である。様々な画像の画素データには規則性がないので、特許文献１と同様の制御を行うことはできない。

特許文献２の液晶駆動装置においても、画素に与えられる信号の極性が隣接画素間で必ず反転関係にあることが必要である。そうでない場合には、逆に駆動時に電力ロスが発生してしまう。また、中間電位を供給できるような大容量のキャパシタ等を別途備える必要がある。

特許文献３の液晶駆動装置においても、所定の高電圧と低電圧とを交互に与える駆動方法が前提である。また、中間電圧よりも高電圧及び低電圧を発生する電源回路や、大容量のコンデンサ等を別途備える必要がある。これらをチップ内に内蔵した場合にはチップ面積が増大してしまうし、チップ外部に備えるようにする場合には部品数の増大につながってしまう。

ＰＤＰ用の表示駆動装置においては、隣接する画素に与えられる電位の極性が反転しているとは限らないので、画素データをデータ電極にそのまま与えるのみであったり、特許文献３の液晶駆動装置のように、駆動の前にデータ電極を共通電位線に接続することが多かった。

本発明は、表示パネルの駆動の際の電力消費を低減することを目的とする。

本発明に係る表示駆動装置は、画像を構成する画素の１つの列に属する画素の値の変化のみではなく、もう１つの列に属する画素の値にも基づいて、前記２つの列にそれぞれ対応する２つの出力端子の間を、画素の値に応じた電圧が前記２つの出力端子に出力される前に一時的に短絡する。

より具体的には、本発明に係る表示駆動装置は、画像を構成する１ラインの画素を記憶する第１の記憶回路と、前記第１の記憶回路に記憶されている画素の１ライン前の画素を記憶する第２の記憶回路と、前記第１の記憶回路に記憶されている画素の値に応じた電圧を、各画素にそれぞれ対応する複数の出力端子に出力する出力端子間スイッチ回路と、前記画像を構成する画素の選択された２列毎に、前記第１又は第２の記憶回路に記憶されている画素であって、前記選択された２列である第１及び第２の列に属する４画素のうち、少なくとも３画素の値に基づいて、前記複数の出力端子のうち前記第１及び第２の列にそれぞれ対応する２つの出力端子の間を短絡すべきか否かを判断する端子間負荷判別回路とを有する。前記出力端子間スイッチ回路は、短絡すべきであると判断された場合には、前記第１の記憶回路に記憶されており、前記第１及び第２の列に属する画素の値に応じた電圧が前記２つの出力端子に出力される前に、前記２つの出力端子の間を一時的に短絡する。

これによると、出力端子間を短絡するので、画素の値に応じた電圧がこれらの出力端子に出力される前に、出力端子間の電位がほぼ等しくなるようにすることができる。表示パネル等の駆動時に必要な、出力端子電位の変化を小さくすることができるので、電力消費及び発熱を抑えることができる。

本発明によれば、駆動前に出力端子間の電位をほぼ等しくなるようにするので、駆動時の出力端子の電位変化を小さくすることができ、表示駆動装置の電力消費及び発熱を抑えることができる。また、出力端子間の電位を等しくなるようにする際に出力端子に電流を与える必要がないので、そのための配線や電源回路等の必要がない。したがって、消費される電力、回路面積、及び周辺回路の部品数を抑えることができる。

以下、本発明の実施の形態について、図面を参照しながら説明する。

図１は、本発明の実施形態に係る表示駆動装置の構成を示すブロック図である。図１の表示駆動装置１００は、表示データ取り込み回路１０と、第１の記憶回路２０と、第２の記憶回路３０と、端子間負荷判別回路４０と、出力端子間スイッチ回路６０と、出力端子部９０とを備えている。以下では例として、表示駆動装置１００は、ＡＣ型ＰＤＰである表示パネルの駆動を行う装置であるとする。

表示データ取り込み回路１０には、表示されるべき画像を構成する画素の値を示す画素データＤ０が与えられている。表示データ取り込み回路１０は、シリアルに伝送された画素データＤ０を画素クロックＣＫのパルス毎に取り込み、取り込まれた画素データＤ０をシフトさせながら１ライン分記憶する。表示データ取り込み回路１０は、記憶された画素データＤ０を、１ライン分ずつ画素データＤＳとして第１の記憶回路２０に出力する。

第１の記憶回路２０は、画素データＤＳを１ライン分ずつ表示パネルの走査パルス信号Ｐ１のタイミングで取り込んで記憶し、画素データＤ１として１ライン分ずつ第２の記憶回路３０、端子間負荷判別回路４０及び出力端子間スイッチ回路６０に出力する。走査パルス信号Ｐ１の周期は、画素クロックＣＫの周期に１走査ラインの画素数を乗じた長さに相当する。

第２の記憶回路３０は、画素データＤ１を１ライン分ずつ走査パルス信号Ｐ１のタイミングで取り込んで記憶し、先行表示画素データＤ２として１ライン分ずつ端子間負荷判別回路４０に出力する。

以上の結果として、第１の記憶回路２０には、これから表示しようとする新たな１ライン分の画素（表示画素）の画素データＤ１が記憶され、第２の記憶回路３０には、画素データＤ１の１ライン前の既に表示された先行表示画素の画素データＤ２が１ライン分記憶されていることになる。

端子間負荷判別回路４０は、画像を構成する画素の列を２列ずつ対象にして処理を行う。具体的には、端子間負荷判別回路４０は、第１の記憶回路２０に記憶された画素データＤ１のうち、対象とされた２列に属する２画素と、第２の記憶回路３０に記憶された画素データＤ２のうち、これらの２列に属する２画素とに着目する。端子間負荷判別回路４０は、これらの４画素の間の関係に基づいて判断を行い、その結果に基づいてスイッチ制御信号ＳＤを生成して出力する。

出力端子部９０は、表示パネルが接続されている。出力端子部９０は、複数の表示パネル電極とそれぞれ電気的に接続される複数の出力端子を備えており、負荷駆動信号ＳＯを表示パネル電極に出力する。これらの表示パネル電極は、複数のデータ電極にそれぞれ接続されている。

出力端子間スイッチ回路６０は、スイッチ制御信号ＳＤに従って、画素データＤ１を１ライン分ずつ出力、又は、画素データＤ１の出力を停止するとともに出力端子部９０の端子間を短絡する。ここで、短絡を行うためのスイッチ制御信号ＳＤは、走査パルス信号Ｐ１によって表示ラインが切り替わり、端子間負荷判別回路４０における判断が確定してから、表示が開始されるまでの間、有効となる。

図２は、図１の表示駆動装置１００の構成をより具体的に示すブロック図である。表示データ取り込み回路１０は、記憶素子１１，１２，１３，…を備えている。記憶素子１１は、画素クロックＣＫのパルス毎に、外部よりシリアルに入力された画素データＤ０を１画素ずつ取り込み、既に取り込まれた画素データＤ０を記憶素子１２に出力する。記憶素子１２，１３，…は、画素データＤ０を記憶素子１３，…に順次シフトする。記憶素子１１，１２，１３，…は、１ライン分の画素データＤ０を取り込むまで、データの取り込み及びシフトを繰り返す。

第１の記憶回路２０は、記憶素子２１，２２，２３，…を備えている。記憶素子２１，２２，２３，…は、それぞれ、記憶素子１１，１２，１３，…が記憶している画素データＤ０を走査パルス信号Ｐ１に同期して読み出し、記憶する。第２の記憶回路３０は、記憶素子３１，３２，３３，…を備えている。記憶素子３１，３２，３３，…は、それぞれ、記憶素子２１，２２，２３，…が記憶している画素データを走査パルス信号Ｐ１に同期して読み出し、記憶する。

走査パルス信号Ｐ１によって記憶素子２１，２２，２３，…に記憶された画素データは、その次の走査パルス信号Ｐ１によって記憶素子３１，３２，３３，…に記憶される。このため、記憶素子３１，３２，３３，…には、記憶素子２１，２２，２３，…の画素データの１ライン前の先行表示画素データが記憶される。記憶素子２１，３１には、画像を構成する画素のうち、同一の列に属する画素が格納される。記憶素子２２，３２には、その隣の列に属する画素が格納される。

端子間負荷判別回路４０は、論理回路４１，４２，４３，…と、タイミング調整回路５１，５２，５３，…とを備えている。論理回路４１は、第１の記憶回路２０の記憶素子２１，２２及び第２の記憶回路３０の記憶素子３１，３２に記憶された４画素のうち、少なくとも３画素の値に基づいて、論理回路４１に対応する２つの出力端子間を短絡すべきか否かを判断し、その結果を判別信号として出力する。論理回路４２は、記憶素子２２，２３及び記憶素子３２，３３に記憶された４画素のうち、少なくとも３画素の値に基づいて、論理回路４２に対応する２つの出力端子間を短絡すべきか否かを判断し、その結果を判別信号として出力する。論理回路４３，…も同様に動作する。

タイミング調整回路５１は、論理回路４１から出力された判別信号を最適なタイミングに調整して、制御信号ＳＤ１２，ＳＥ１２（スイッチ制御信号ＳＤ）として出力する。タイミング調整回路５２は、論理回路４２の判別信号を最適なタイミングに調整して、制御信号ＳＤ２３，ＳＥ２３（スイッチ制御信号ＳＤ）として出力する。タイミング調整回路５３，…も同様に動作する。

出力端子間スイッチ回路６０は、出力バッファ６１，６２，６３，…と、出力スイッチ７１Ａ，７１Ｂ，７２Ａ，７２Ｂ，７３Ａ，…と、短絡スイッチ８１，８２，８３，…とを備えている。出力端子部９０は、出力端子９１，９２，９３，…を備えている。出力スイッチ７１Ａ，７１Ｂ，７２Ａ，７２Ｂ，７３Ａ，…及び短絡スイッチ８１，８２，８３，…としては、例えばトランジスタを用いることができる。

出力バッファ６１，６２，６３，…は、記憶素子２１，２２，２３，…が記憶している画素データに応じて出力する電圧を、適切な電圧に調整し、その結果を出力端子９１，９２，９３，…にそれぞれ出力する。出力バッファ６１，６２，６３，…は、適切な負荷駆動能力を有するように調整されている。

出力スイッチ７１Ａ，７１Ｂは、制御信号ＳＤ１２に従って、それぞれ出力バッファ６１，６２の出力を制御する。出力スイッチ７２Ａ，７２Ｂは、制御信号ＳＤ２３に従って、ぞれぞれ出力バッファ６２，６３の出力を制御する。短絡スイッチ８１は、制御信号ＳＥ１２に従って、出力端子９１と９２との間を短絡する。短絡スイッチ８２は、制御信号ＳＥ２３に従って、出力端子９２と９３との間を短絡する。

出力端子９１，９２，９３，…は、それぞれ、ＰＤＰの対応する表示パネル電極に接続され、画素データに応じた電圧を表示パネルに出力する。出力端子９１，９２，９３，…は、それぞれ、記憶素子２１，２２，２３，…に対応しており、１ライン中の連続する画素の値に応じた電圧を出力する。

なお、出力バッファ６１，６２，６３，…をトライステートバッファで構成してもよい。この場合、出力バッファ６１，６２，６３，…がスイッチの役割も兼ねることができるので、出力スイッチ７１Ａ，７１Ｂ，７２Ａ，７２Ｂ，７３Ａ，…を備える必要がなくなる。

図３（ａ）〜図５（ｂ）を参照して、先行表示画素のうちの２画素及びこれらの２画素とそれぞれ同一の列に属する次のラインの２画素を含んだ４画素のうち、３画素に基づいて、図１の端子間負荷判別回路４０が行う判断について説明する。論理回路４１等は、いずれも、第１及び第２の比較回路と、論理積回路とを備えているものとする。

図３（ａ）は、図１の端子間負荷判別回路４０で判断に用いられる画素の組合せの第１の例を示す説明図である。図３（ｂ）は、図３（ａ）の変形例を示す説明図である。簡単のため、図２の出力端子９１，９２に関する制御について説明する。

図３（ａ），（ｂ）の画素Ｄ１１，Ｄ１２は、同一の表示ラインに属し、第１の記憶回路２０に記憶されている。画素Ｄ２１，Ｄ２２は、画素Ｄ１１，Ｄ１２の表示ラインに隣接する同一の表示ラインに属する先行表示画素であって、第２の記憶回路３０に記憶されている。また、画素Ｄ１１，Ｄ２１は、列ＣＡに属し、画素Ｄ１２，Ｄ２２は、列ＣＡの隣の列ＣＢに属している。

論理回路４１等の第１及び第２の比較回路は、例えば、排他的論理和回路である。まず、第１の比較回路は、同一の表示ラインに属する画素Ｄ２１と画素Ｄ２２の値を比較する（それぞれ記憶素子３１及び記憶素子３２に記憶されている）。これらの２つの画素（図３（ａ）のグループＧ１１）は、出力端子９１，９２にそれぞれ対応している。

これらの画素の値が異なる場合には、先行表示画素の表示の際に２つの出力端子９１，９２の間に電位差が存在しており、これらの端子間に容量性負荷ＬＴ１が存在するとみなすことができる。この場合、第１の比較回路は、これらの２画素の値が一致しないことを示す比較結果を出力する。反対に、これらの画素の値が同じである場合には、これらの２つの出力端子間には容量性負荷は存在しないとみなすことができ、端子間を短絡してもこれらの２つの出力端子の間では電荷は移動しないので、短絡することによる効果はないと判断できる。この場合、第１の比較回路は、これらの２画素の値が一致することを示す比較結果を出力する。

第２の比較回路は、同一の列に属する画素Ｄ２１と画素Ｄ１１の値を比較する（それぞれ記憶素子３１及び記憶素子２１に記憶されている）。これらの２つの画素（グループＧ２１）は、いずれも出力端子９１に対応しており、これらの２つの画素の値が異なるということは、表示ラインの切り替わり時に、出力端子９１の電位が変化することを意味する。第２の比較回路は、これらの２画素の値が一致するか否かを示す比較結果を出力する。

論理積回路は、第１及び第２の比較回路による比較結果の論理積を求めて出力する。すなわち、論理積回路は、不一致であることを第１の比較回路による比較結果が示し、かつ、不一致であることを第２の比較回路による比較結果が示している場合（すなわち、画素Ｄ２１と画素Ｄ２２の値が異なり、かつ、画素Ｄ２１と画素Ｄ１１の値が異なることを検出した場合）には、出力端子９１と出力端子９２との間を短絡すべきであると判断し、制御信号ＳＤ１２，ＳＥ１２を有効にして短絡制御を行うように、判別信号を出力する。すると、短絡制御、すなわち、出力スイッチ７１Ａ，７１Ｂを開き、短絡スイッチ８１を閉じる制御が行われる。この場合には、出力端子９１と出力端子９２との間で電位が平均化される。

第２の比較回路が差を検出しない場合には、表示ラインの切り替わり前後で同一の列ＣＡの画素の値に変化がないので、第１の比較回路が差を検出しても出力端子間を短絡制御する必要がなく、短絡制御しない方が電力消費が小さい。第２の比較回路が差を検出しても、第１の比較回路が差を検出しない場合には、２つの出力端子間には電位差がないので、端子間を短絡制御しても効果がなく、短絡制御しない方が電力消費を抑えられる。

このように第１又は第２の比較回路が差を検出しない場合には、論理積回路は、制御信号ＳＤ１２，ＳＥ１２を有効にしないように、判別信号を出力する。すなわち、出力スイッチ７１Ａ，７１Ｂを閉じたまま、短絡スイッチ８１を開いたままにする。

タイミング調整回路５１は、論理回路４１で生成された判別信号を、タイミングを調整して制御信号ＳＤ１２，ＳＥ１２として出力する。端子間を短絡制御する場合には、タイミング調整回路５１は、まず、走査パルス信号Ｐ１が入力され論理回路４１の判断が確定してから、制御信号ＳＤ１２を有効にして出力スイッチ７１Ａ，７１Ｂを開き、その後、制御信号ＳＥ１２を有効にして短絡スイッチ８１を閉じる。

所定の期間が経過すると平衡状態になり、出力端子９１，９２の電位がほぼ同電位になる。そして、表示パネルに表示が開始される直前に、タイミング調整回路５１は、制御信号ＳＥ１２を無効にして短絡スイッチ８１を開き、その後、制御信号ＳＤ１２を無効にして出力スイッチ７１Ａ，７１Ｂを閉じる。

出力スイッチ７１Ａ，７１Ｂ、及び短絡スイッチ８１は、通常の状態になり、出力端子９１，９２からは、それぞれ記憶素子２１，２２の画素の値に応じた電圧が出力される。以上のように制御信号ＳＤ１２，ＳＥ１２の制御タイミングを異なるようにすることにより、出力が異常になることなく、安全に出力端子間の短絡制御を行うことができる。

短絡制御のときに新たに消費される電力は、スイッチ制御のための制御電力程度である。出力端子間を短絡後、次のラインを表示する際には、出力端子９１，９２の電位が出力端子間短絡時と同じ方向に更に変化する。このため、このように出力端子の電位を平均化することにより、予備充電又は予備放電と同じ効果が得られる。画素Ｄ１１の値に対応する電位にするために必要な電位の変化は、通常の場合に比べて約１／２で済むので、表示パネルの駆動に必要な電力や生じる発熱を約１／２に抑えることができる。

次に、出力端子９２，９３に関して同様に制御を行う。以降、その他の隣接する２つの出力端子に関しても同様に制御を行う。また、走査パルス毎に同様の動作を繰り返す。以上により、表示パネルの駆動の際の電力消費を低減することができる。

このように、図１の表示駆動装置１００によると、３つの画素、すなわち、先行表示画素のうちの２画素と、これらの２画素うちのいずれかと同一の列に属する画素とにより、出力端子間を短絡することについて効果の有無を効率的に判断することができる。画素間に値の規則性は必要ない。

図３（ｂ）の場合には、論理回路４１の第２の比較回路は、同一の列に属する画素Ｄ２２と画素Ｄ１２の値を比較し（それぞれ記憶素子３２及び記憶素子２２に記憶されている）、その比較結果を出力する。これらの２つの画素（グループＧ２２）は、いずれも出力端子９２に対応している。その他の点は、図３（ａ）の場合と同様である。

なお、端子間負荷判別回路４０の論理回路４１，４２，…による判断を待たずに、走査パルス信号Ｐ１の入力後直ちに、全ての出力スイッチ７１Ａ，７１Ｂ，７２Ａ，…を開くようにしてもよい。この場合、その後、論理回路４１等によって、出力端子間を短絡制御すべきであると判断された出力端子対については、対応する短絡スイッチ８１等を閉じて端子間を短絡し、端子間を短絡制御すべきであると判断されなかった出力端子対については、対応する出力スイッチ７１Ａ等を閉じるようにする。

これによると、端子間負荷判別回路４０において判断を行う期間に出力スイッチの動作を並行して行わせるので、出力端子間を短絡して電位を平均化する期間をより長く確保することが可能となる。

また、例えば、制御信号ＳＤ１２と制御信号ＳＤ２３との論理和を求め、その結果に従って動作する出力スイッチを、同一の出力端子９２に接続された出力スイッチ７１Ｂ，７２Ａに代えて備えるようにしてもよい。

また、図３（ａ），（ｂ）の場合において、論理回路４１の第１の比較回路が、画素Ｄ２１の値と画素Ｄ２２の値とではなく、画素Ｄ１１の値と画素Ｄ１２の値とを比較するようにしてもよい。

図４（ａ）は、図１の端子間負荷判別回路４０で判断に用いられる画素の組合せの第２の例を示す説明図である。図４（ｂ）は、図４（ａ）の変形例を示す説明図である。簡単のため、図２の出力端子９１，９２に関する制御について説明する。

論理回路４１の第１の比較回路は、同一の表示ラインに属する画素Ｄ２１と画素Ｄ２２の値を比較する（図４（ａ）のグループＧ１１）。第１の比較回路は、これらの２画素の値が一致するか否かを示す比較結果を出力する。第２の比較回路は、異なる表示ラインの異なる列に属する画素Ｄ２１と画素Ｄ１２の値を比較する（グループＧ３１）。第２の比較回路は、これらの２画素の値が一致するか否かを示す比較結果を出力する。論理積回路は、不一致であることを第１の比較回路による比較結果が示し、かつ、一致することを第２の比較回路による比較結果が示している場合には、出力端子９１と出力端子９２との間を短絡すべきであると判断し、短絡制御を行うように、判別信号を出力する。

図４（ｂ）の場合には、論理回路４１の第２の比較回路は、異なる表示ラインの異なる列に属する画素Ｄ１１と画素Ｄ２２の値を比較し、その比較結果を出力する（グループＧ３２）。その他の点は、図４（ａ）の場合と同様である。

なお、図４（ａ），（ｂ）の場合において、論理回路４１の第１の比較回路が、画素Ｄ２１の値と画素Ｄ２２の値とではなく、画素Ｄ１１の値と画素Ｄ１２の値とを比較するようにしてもよい。

図５（ａ）は、図１の端子間負荷判別回路４０で判断に用いられる画素の組合せの第３の例を示す説明図である。図５（ｂ）は、図５（ａ）の変形例を示す説明図である。簡単のため、図２の出力端子９１，９２に関する制御について説明する。

論理回路４１の第１の比較回路は、異なる表示ラインの異なる列に属する画素Ｄ２１と画素Ｄ１２の値を比較する（図５（ａ）のグループＧ３１）。第１の比較回路は、これらの２画素の値が一致するか否かを示す比較結果を出力する。第２の比較回路は、同一の列に属する画素Ｄ２２と画素Ｄ１２の値を比較する（グループＧ２２）。第２の比較回路は、これらの２画素の値が一致するか否かを示す比較結果を出力する。論理積回路は、一致することを第１の比較回路による比較結果が示し、かつ、不一致であることを第２の比較回路による比較結果が示している場合には、出力端子９１と出力端子９２との間を短絡すべきであると判断し、短絡制御を行うように、判別信号を出力する。

図５（ｂ）の場合には、論理回路４１の第１の比較回路は、異なる表示ラインの異なる列に属する画素Ｄ１１と画素Ｄ２２の値を比較し、その比較結果を出力する（グループＧ３２）。論理回路４１の第２の比較回路は、同一の列に属する画素Ｄ２１と画素Ｄ１１の値を比較し、その比較結果を出力する（グループＧ２１）。その他の点は、図５（ａ）の場合と同様である。

図６（ａ）〜図９（ｂ）を参照して、先行表示画素のうちの２画素及びこれらの２画素とそれぞれ同一の列に属する次のラインの２画素を含んだ４画素に基づいて、図１の端子間負荷判別回路４０が行う判断について説明する。簡単のため、図２の出力端子９１，９２に関する制御について説明する。その他の出力端子についても同様である。論理回路４１等は、いずれも、第１、第２及び第３の比較回路と、論理積回路とを備えているものとする。

図６（ａ）は、図１の端子間負荷判別回路４０で判断に用いられる画素の組合せの第４の例を示す説明図である。図６（ｂ）は、図６（ａ）の変形例を示す説明図である。論理回路４１の第１の比較回路は、同一の表示ラインに属する画素Ｄ２１と画素Ｄ２２の値を比較する（図６（ａ）のグループＧ１１）。第１の比較回路は、これらの２画素の値が一致するか否かを示す比較結果を出力する。第２の比較回路は、同一の列に属する画素Ｄ２１と画素Ｄ１１の値を比較する（グループＧ２１）。第２の比較回路は、これらの２画素の値が一致するか否かを示す比較結果を出力する。

第３の比較回路は、同一の列に属する画素Ｄ２２と画素Ｄ１２の値を比較する（グループＧ２２）。第３の比較回路は、これらの２画素の値が一致するか否かを示す比較結果を出力する。論理積回路は、不一致であることを第１〜第３の比較回路による比較結果の全てが示している場合には、出力端子９１と出力端子９２との間を短絡すべきであると判断し、短絡制御を行うように、判別信号を出力する。

図６（ｂ）の場合には、論理回路４１の第１の比較回路は、同一の表示ラインに属する画素Ｄ１１と画素Ｄ１２の値を比較し、その比較結果を出力する（グループＧ１２）。その他の点は、図６（ａ）の場合と同様である。

図７（ａ）は、図１の端子間負荷判別回路４０で判断に用いられる画素の組合せの第５の例を示す説明図である。図７（ｂ）は、図７（ａ）の変形例を示す説明図である。論理回路４１の第１の比較回路は、同一の列に属する画素Ｄ２１と画素Ｄ１１の値を比較する（図７（ａ）のグループＧ２１）。第１の比較回路は、これらの２画素の値が一致するか否かを示す比較結果を出力する。第２の比較回路は、同一の表示ラインに属する画素Ｄ２１と画素Ｄ２２の値を比較する（グループＧ１１）。第２の比較回路は、これらの２画素の値が一致するか否かを示す比較結果を出力する。

第３の比較回路は、同一の表示ラインに属する画素Ｄ１１と画素Ｄ１２の値を比較する（グループＧ１２）。第３の比較回路は、これらの２画素の値が一致するか否かを示す比較結果を出力する。論理積回路は、不一致であることを第１〜第３の比較回路による比較結果の全てが示している場合には、出力端子９１と出力端子９２との間を短絡すべきであると判断し、短絡制御を行うように、判別信号を出力する。

図７（ｂ）の場合には、論理回路４１の第１の比較回路は、同一の列に属する画素Ｄ２２と画素Ｄ１２の値を比較し、その比較結果を出力する（グループＧ２２）。その他の点は、図７（ａ）の場合と同様である。

図８（ａ）は、図１の端子間負荷判別回路４０で判断に用いられる画素の組合せの第６の例を示す説明図である。図８（ｂ）は、図８（ａ）の変形例を示す説明図である。論理回路４１の第１の比較回路は、同一の列に属する画素Ｄ２１と画素Ｄ１１の値を比較する（図８（ａ）のグループＧ２１）。第１の比較回路は、これらの２画素の値が一致するか否かを示す比較結果を出力する。第２の比較回路は、異なる表示ラインの異なる列に属する画素Ｄ２１と画素Ｄ１２の値を比較する（グループＧ３１）。第２の比較回路は、これらの２画素の値が一致するか否かを示す比較結果を出力する。

第３の比較回路は、異なる表示ラインの異なる列に属する画素Ｄ１１と画素Ｄ２２の値を比較する（グループＧ３２）。第３の比較回路は、これらの２画素の値が一致するか否かを示す比較結果を出力する。論理積回路は、不一致であることを第１の比較回路による比較結果が示し、かつ、一致することを第２及び第３の比較回路による比較結果が示している場合には、出力端子９１と出力端子９２との間を短絡すべきであると判断し、短絡制御を行うように、判別信号を出力する。

図８（ｂ）の場合には、論理回路４１の第１の比較回路は、同一の列に属する画素Ｄ２２と画素Ｄ１２の値を比較し、その比較結果を出力する（グループＧ２２）。その他の点は、図８（ａ）の場合と同様である。

図９（ａ）は、図１の端子間負荷判別回路４０で判断に用いられる画素の組合せの第７の例を示す説明図である。図９（ｂ）は、図９（ａ）の変形例を示す説明図である。論理回路４１の第１の比較回路は、同一の表示ラインに属する画素Ｄ２１と画素Ｄ２２の値を比較する（図９（ａ）のグループＧ１１）。第１の比較回路は、これらの２画素の値が一致するか否かを示す比較結果を出力する。第２及び第３の比較回路については、図８（ａ）の場合と同様であるので、説明を省略する。論理積回路は、不一致であることを第１の比較回路による比較結果が示し、かつ、一致することを第２及び第３の比較回路による比較結果が示している場合には、出力端子９１と出力端子９２との間を短絡すべきであると判断し、短絡制御を行うように、判別信号を出力する。

図９（ｂ）の場合には、論理回路４１の第１の比較回路は、同一の表示ラインに属する画素Ｄ１１と画素Ｄ１２の値を比較し、その比較結果を出力する（グループＧ１２）。その他の点は、図９（ａ）の場合と同様である。

図４（ａ）〜図９（ｂ）の場合においても、論理回路４２等が他の出力端子について論理回路４１と同様の判断を行い、その結果に従って、短絡制御を行うように判別信号を出力する。

なお、先行表示画素のうちの２画素と、これらの２画素とそれぞれ同一の列に属する次のラインの２画素とのうちの４画素又は３画素を対象として、図３（ａ）〜図９（ｂ）で図示されていないような組合せを採用するようにしてもよい。

また、回路構成が簡単になり、回路面積の点でも効率がよいので、図３（ａ）〜図９（ｂ）では、列ＣＡ，ＣＢは、隣接する列であるとして説明した。しかし、列ＣＡ，ＣＢは、隣接しない列であってもよい。すなわち、２つの列ＣＡ，ＣＢは、異なる列であれば、どのように選択された列であってもよい。この場合には、選択された２列に対応する２つの出力端子の間に短絡スイッチを有するようにし、この短絡スイッチと、これらの出力端子に接続された出力スイッチとを、判断結果に従って制御する。

また、１ライン分の処理を行う際に、端子間負荷判別回路４０は、判断に用いる列を、重複しないように２列ずつ選択してもよいし、重複するように２列ずつ選択してもよい。重複しないように選択する場合には、２つの出力端子毎に、出力端子間を短絡する制御が行われる。重複するように選択する場合には、端子間負荷判別回路４０は、例えば、列ＣＡ，ＣＢの画素を用いる判断だけではなく、更に他の列（列ＣＣとする）及び列ＣＢの画素を用いる判断も行う。この場合には、例えば、列ＣＡ，ＣＢ，ＣＣが図２の出力端子９１，９２，９３にそれぞれ対応しているとすると、出力端子９１と出力端子９２との間だけではなく、３つの出力端子９１，９２，及び９３の間を短絡する制御が行われる。同様に、端子間負荷判別回路４０が、更に多くの出力端子の間を短絡する制御を行うようにしてもよい。

図１０は、図２の短絡スイッチの動作の具体例を示す模式図である。図１０には、第Ｎ及び第Ｎ−１ラインの画素と、短絡スイッチ８１〜８９，１８０〜１８４とが示されている。第Ｎラインの画素は、これから表示が行われる画素であり、第Ｎ−１ラインの画素は、既に表示された先行表示画素である。白丸は、その画素が点灯する（対応する出力端子から高レベル（“Ｈ”）の信号が出力される）ことを示し、黒丸は、その画素が点灯しない（対応する出力端子から低レベル（“Ｌ”）の信号が出力される）ことを示す。

図２においては同様の回路が繰り返し含まれている。短絡スイッチ８４〜８９，１８０〜１８４は、出力端子間スイッチ回路６０に含まれており、図２の短絡スイッチ８１〜８３の下方に存在している。ここでは、端子間負荷判別回路４０は、図３（ａ）に示された画素の組合せを判断に用いるものとして説明する。

例えば、図１０の左から第１列目及び第２列目の４画素に着目すると、第Ｎ−１ラインの２画素の値が異なり、第１列目の２画素の値が異なっているので、論理回路４１は、短絡制御を行うように、判別信号を出力する。したがって、短絡スイッチ８１は導通する。また、図１０の左から第２列目及び第３列目の４画素に着目すると、第Ｎ−１ラインの２画素の値が異なり、第２列目の２画素の値が異なっているので、論理回路４２は、短絡制御を行うように、判別信号を出力する。したがって、短絡スイッチ８２は導通する。同様に、短絡スイッチ８３も導通するので、第１〜第４列目の画素に対応する出力端子の間で電位が平均化される。

図１１は、図１の表示駆動装置の変形例の構成を示すブロック図である。図１１の表示駆動装置は、端子間負荷判別回路４０及び出力端子間スイッチ回路６０に代えて、端子間負荷判別回路２４０及び出力端子間スイッチ回路２６０を有している点が、図１及び図２の表示駆動装置と異なっている。

端子間負荷判別回路２４０は、論理回路２４１，２４２，２４３，…と、タイミング調整回路２５１，２５２，２５３，…とを備えている。出力端子間スイッチ回路２６０は、出力端子間スイッチ回路６０において、共通線８と、共通線接続スイッチ８１Ｃ，８２Ｃ，８３Ｃ，…とを更に有するようにしたものである。

共通線接続スイッチ８１Ｃ，８２Ｃ，８３Ｃ，…は、出力端子９１，９２，９３，…にそれぞれ対応しており、対応する出力端子と共通線８との間を接続する。共通線接続スイッチ８１Ｃ，８２Ｃ，８３Ｃ，…としては、例えばトランジスタを用いることができる。共通線８には、“Ｈ”と“Ｌ”とをほぼ平均した電圧（電源電圧ＶＤＤの約２分の１の電圧）が電源回路から与えられている。

論理回路２４１は、論理回路４１とほぼ同様に構成されているが、次の点が異なる。論理回路２４１は、制御信号ＳＥ１２を有効にしない（すなわち、短絡スイッチ８１が閉じられない）場合であって、かつ、画素の出力端子９１に対応する列において画素の値が変化する（すなわち、図３（ａ）等における列ＣＡの画素Ｄ２１と画素Ｄ１１とで値が異なる）ことを検出した場合には、制御信号ＳＦ１２が有効になるように、判別信号を出力する。制御信号ＳＦ１２が有効である場合には、共通線接続スイッチ８１Ｃは、出力端子９１と共通線８との間を短絡する。論理回路２４２，２４３，…、及びタイミング調整回路２５２，２５３，…も、関係する制御信号が異なる他は同様に動作する。

なお、電源回路から共通線８に電圧を与えないようにしてもよい。この場合には、共通線８に接続された出力端子間で電位が平均化される。また、電源電圧ＶＤＤの約２分の１の電圧を維持するようにした大容量のキャパシタに、共通線８を接続するようにしてもよい。

図１２は、図１１の２つのタイミング調整回路２５１，２５２から出力される制御信号についてのタイミングチャートである。タイミング調整回路２５１は、論理回路２４１で生成された判別信号を、タイミングを調整して制御信号ＳＤ１２，ＳＥ１２，ＳＦ１２（スイッチ制御信号ＳＤ）として出力する。論理回路２４１が出力端子９１，９２間を短絡制御すべきであると判断した場合には、タイミング調整回路２５１は、まず、走査パルス信号Ｐ１が入力され論理回路２４１の判断が確定してから、制御信号ＳＤ１２を有効（“Ｌ”）にして出力スイッチ７１Ａ，７１Ｂを開き、その後、制御信号ＳＥ１２を有効（“Ｈ”）にして短絡スイッチ８１を閉じる。制御信号ＳＦ１２は無効（“Ｌ”）のままであるので、共通線接続スイッチ８１Ｃは開いたままである。

所定の時間が経過後、タイミング調整回路２５１は、制御信号ＳＥ１２を無効（“Ｌ”）にして短絡スイッチ８１を開き、その後、制御信号ＳＤ１２を無効（“Ｈ”）にして出力スイッチ７１Ａ，７１Ｂを閉じる。

タイミング調整回路２５２は、論理回路２４２で生成された判別信号を、タイミングを調整して制御信号ＳＤ２３，ＳＥ２３，ＳＦ２３（スイッチ制御信号ＳＤ）として出力する。論理回路２４２が出力端子９２，９３間を短絡制御すべきではないと判断した（制御信号ＳＥ２３を有効にしない）場合であって、かつ、画素の出力端子９２に対応する列において画素の値が変化することを検出した場合には、タイミング調整回路２５２は、制御信号ＳＥ１２，ＳＥ２３等の短絡スイッチを制御する信号のレベルが変化するタイミングの後に、制御信号ＳＦ２３を有効（“Ｈ”）にする。すると、共通線接続スイッチ８２Ｃが閉じる。制御信号ＳＥ２３は無効（“Ｌ”）のままであるので、短絡スイッチ８２は開いたままである。

その後、出力端子９２の電位が共通線８の電位にほぼ等しくなる。制御信号ＳＥ１２，ＳＥ２３等の短絡スイッチを制御する信号のレベルが変化するタイミングの前に、タイミング調整回路２５２は、制御信号ＳＦ２３を無効（“Ｌ”）にして共通線接続スイッチ８２Ｃを開く。このように、共通線接続スイッチ８１Ｃ，８２Ｃ等の制御タイミングを、短絡スイッチ８１，８２等とは異なるようにしている。

図１３は、図１１の短絡スイッチ及び共通線接続スイッチの動作の第１の具体例を示す模式図である。図１３には、第Ｎ及び第Ｎ−１ラインの画素と、短絡スイッチ８１〜８９，１８０〜１８４と、共通線接続スイッチ８１Ｃ〜８９Ｃ，１８０Ｃ〜１８４Ｃとが示されている。図１１においては同様の回路が繰り返し含まれている。共通線接続スイッチ８４Ｃ〜８９Ｃ，１８０Ｃ〜１８４Ｃは、出力端子間スイッチ回路２６０に含まれており、図１１の共通線接続スイッチ８１Ｃ〜８３Ｃの下方に存在している。図１３〜図１５では、端子間負荷判別回路２４０は、図６（ａ）に示された画素の組合せを判断に用いるものとして説明する。

図１３の場合には、画素の隣り合うどのような２列についても、対応する端子間は短絡されないが、第Ｎ−１ラインの画素と第Ｎラインの画素とで値が異なっている列については、対応する共通線接続スイッチが閉じる。すなわち、共通線接続スイッチ８４Ｃ，８５Ｃ，８６Ｃ，１８０Ｃ，１８１Ｃ，１８２Ｃがオンになる。したがって、画素が図１３のように配置される場合には、図２の表示駆動装置では出力端子の電位を平均化することができなかったが、図１１の表示駆動装置によると、次のラインの表示時に電位が変化する出力端子の電位をほぼＶＤＤ／２にすることが可能となる。

図１４は、図１１の短絡スイッチ及び共通線接続スイッチの動作の第２の具体例を示す模式図である。図１４では、画素のパターンが図１３とは異なっている。この場合、短絡スイッチ８３，８６，８９，１８２が閉じるのみではなく、共通線接続スイッチ８１Ｃ，８２Ｃ等も閉じるので、より多くの出力端子の電位をほぼＶＤＤ／２にすることが可能となる。

図１５は、図１１の短絡スイッチ及び共通線接続スイッチの動作の第３の具体例を示す模式図である。この場合、短絡スイッチ８１，８２等が閉じるのみではなく、共通線接続スイッチ８４Ｃ，１８０Ｃも閉じる。

図１６は、図１１の短絡スイッチ及び共通線接続スイッチの動作の第４の具体例を示す模式図である。ここでは、端子間負荷判別回路２４０は、図３（ａ）に示された画素の組合せを判断に用いるものとして説明する。この場合、短絡スイッチ８６，１８２が閉じるのみではなく、共通線接続スイッチ８４Ｃ，８５Ｃ等も閉じる。このように、図１１の表示駆動装置によると、１つのラインにおいて同じ値の画素が連続する場合に、特に効果があるといえる。

図１１の表示駆動装置では、画素の２つの列に基づいて、対応する短絡スイッチ及び共通線接続スイッチを制御するので、比較的簡単な回路で制御を行うことができる。しかし、例えば図１４の共通線接続スイッチ８４Ｃは、閉じなくてもよいはずである。短絡スイッチ８３が閉じれば出力端子間の電位は平均化されるからである。同様に、共通線接続スイッチ８７Ｃ，１８０Ｃ，１８３Ｃや、図１５の共通線接続スイッチ８４Ｃ，１８０Ｃも閉じる必要はない。そこで、閉じる必要がない共通線接続スイッチを閉じないようにした装置について説明する。

図１７は、図１１の表示駆動装置の変形例の構成を示すブロック図である。図１７の表示駆動装置は、図１１の表示駆動装置において、ＡＮＤゲート５２Ｄ，５３Ｄ，…を更に備え、各共通線接続スイッチが、対応するＡＮＤゲートの出力によって制御されるようにしたものである。図１７においては、図１１と同様の構成要素については省略してある。

ＡＮＤゲート５２Ｄは、制御信号ＳＥ１２が“Ｌ”であり、かつ、制御信号ＳＦ２３が“Ｈ”である場合にのみ、制御信号ＳＧ２３を“Ｈ”にして出力する。共通線接続スイッチ８２Ｃは、制御信号ＳＧ２３が“Ｈ”であるときにのみ閉じる。すなわち、短絡スイッチ８１が閉じない場合に限って共通線接続スイッチ８２Ｃを閉じることが可能であるようにする。ＡＮＤゲート５３Ｄ，…も、対応する制御信号に基づいて共通線接続スイッチ８２Ｃ，…を同様に制御する。すると、図１４の共通線接続スイッチ８４Ｃや、図１５の共通線接続スイッチ８４Ｃ等が閉じられなくなり、より理想的な制御を行うことができる。

図１８は、図１の表示駆動装置の他の変形例の構成を示すブロック図である。図１８の表示駆動装置は、図１の表示駆動装置１００において、データタイミング調整回路２０２と、制御タイミング調整回路２０４とを更に備えたものである。

データタイミング調整回路２０２は、第１の記憶回路２０から出力された画素データＤ１を、そのタイミングを調整して出力端子間スイッチ回路６０に出力する。制御タイミング調整回路２０４は、端子間負荷判別回路４０から出力されたスイッチ制御信号ＳＤを、そのタイミングを調整して出力端子間スイッチ回路６０に出力する。

ここで、データタイミング調整回路２０２及び制御タイミング調整回路２０４は、スイッチ制御信号ＳＤが出力端子間スイッチ回路６０に与えられた後に、画素データＤ１が出力端子間スイッチ回路６０に与えられるように、タイミングを調整する。これにより、表示ライン切り替えの直前に出力端子間を短絡制御することが確実にできるようになる。

なお、データタイミング調整回路２０２及び制御タイミング調整回路２０４のうちの一方のみを備えるようにしてもよい。

図１９（ａ）は、図１の表示駆動装置を用いたモジュールパッケージの構成図である。図１９（ｂ）は、図１９（ａ）のモジュールパッケージを用いた表示パネルモジュールの構成図である。

図１９（ａ）のモジュールパッケージ１２０は、表示駆動装置１００と、フレキシブル配線基板１２２と、入力信号端子部１２４と、出力信号端子部１２６とを備えている。フレキシブル配線基板１２２は、入力信号端子部１２４に与えられた信号を表示駆動装置１００に伝送し、表示駆動装置１００の出力を出力信号端子部１２６に伝送する。

図１９（ｂ）の表示パネルモジュールは、表示パネルとしてのＰＤＰ１１２と、共通配線基板１１４と、パネルＬＳＩ１１６と、複数のモジュールパッケージ１２０とを備えている。ＰＤＰ１１２は、複数の画素を備えており、各画素に対応したデータ電極を有している。また、ＰＤＰ１１２は、複数の画素ブロックを有しており、各モジュールパッケージ１２０は、各画素ブロックに対応している。

パネルＬＳＩ１１６は、信号処理制御を行う回路を有し、ＰＤＰ１１２の表示を制御するために、画像信号、表示制御信号、駆動すべきモジュールパッケージを示す制御信号等を共通配線基板１１４に出力する。共通配線基板１１４は、パネルＬＳＩ１１６から出力された信号を伝送する信号配線を備えている。各モジュールパッケージ１２０の入力信号端子部１２４は共通配線基板１１４と、出力信号端子部１２６はＰＤＰ１１２と電気的に接続されている。表示駆動装置１００には、パネルＬＳＩ１１６から出力された画像信号が画素データＤ０として与えられ、表示駆動装置１００の出力がＰＤＰ１１２のデータ電極に与えられるように構成されている。

このように、図１９（ｂ）の表示パネルモジュールでは、モジュールパッケージ１２０を複数用いているので、大画面のＰＤＰを駆動することができる。また、各モジュールパッケージ１２０が表示駆動装置１００を用いているので、電力消費を削減することができる。

なお、図１９（ａ），（ｂ）において、図１の表示駆動装置１００に代えて図１１、図１７又は図１８の表示駆動装置を用いるようにしてもよい。

図２０は、図１９（ｂ）の表示パネルモジュールを用いたテレビ受像機の構成例を示すブロック図である。図２０のテレビ受像機は、映像信号ＶＳを受け取り、処理する信号処理ＬＳＩ６０２と、画質ＬＳＩ６０４と、ＬＶＤＳ送信部６０６と、パネルブロック６１０とを備えている。パネルブロック６１０は、ＬＶＤＳ受信部６１２と、放電制御部６１４と、スキャンドライバ６１６と、サブＣＰＵ６１８と、表示パネルモジュール６２０と、パワーＭＯＳＦＥＴ６３２と、サステインドライバ６３４とを備えている。

表示パネルモジュール６２０は、図１９（ｂ）の表示パネルモジュールであって、ＰＤＰ１１２と、パネルＬＳＩ１１６と、データドライバ６２４とを備えている。データドライバ６２４は、図１９（ｂ）に示された複数の表示駆動装置１００に相当する。

このように本発明の表示駆動装置は、ＰＤＰ等の表示パネルを用いたテレビ受像機等の映像表示システムに容易に組み込むことができる。図２０のテレビ受像機は、表示駆動時の電力消費を大きく低減できるとともに、表示駆動の際に生ずる発熱量も低減できる。

なお、以上の実施形態においては、表示パネルとしてＰＤＰを用いる場合について説明したが、容量性の負荷を有する表示パネルであれば、ＥＬ（electro-luminescent）パネル等の他の表示パネルを用いるようにしてもよい。

以上説明したように、本発明は、電力消費を抑え、発熱を抑えることもできるので、ＰＤＰやＥＬパネル等の容量性の負荷を有する表示パネルのドライバとして有用である。

本発明の実施形態に係る表示駆動装置の構成を示すブロック図である。 図１の表示駆動装置の構成をより具体的に示すブロック図である。 （ａ）は、図１の端子間負荷判別回路で判断に用いられる画素の組合せの第１の例を示す説明図である。（ｂ）は、（ａ）の変形例を示す説明図である。 （ａ）は、図１の端子間負荷判別回路で判断に用いられる画素の組合せの第２の例を示す説明図である。（ｂ）は、（ａ）の変形例を示す説明図である。 （ａ）は、図１の端子間負荷判別回路で判断に用いられる画素の組合せの第３の例を示す説明図である。（ｂ）は、（ａ）の変形例を示す説明図である。 （ａ）は、図１の端子間負荷判別回路で判断に用いられる画素の組合せの第４の例を示す説明図である。（ｂ）は、（ａ）の変形例を示す説明図である。 （ａ）は、図１の端子間負荷判別回路で判断に用いられる画素の組合せの第５の例を示す説明図である。（ｂ）は、（ａ）の変形例を示す説明図である。 （ａ）は、図１の端子間負荷判別回路で判断に用いられる画素の組合せの第６の例を示す説明図である。（ｂ）は、（ａ）の変形例を示す説明図である。 （ａ）は、図１の端子間負荷判別回路で判断に用いられる画素の組合せの第７の例を示す説明図である。（ｂ）は、（ａ）の変形例を示す説明図である。 図２の短絡スイッチの動作の具体例を示す模式図である。 図１の表示駆動装置の変形例の構成を示すブロック図である。 図１１の２つのタイミング調整回路から出力される制御信号についてのタイミングチャートである。 図１１の短絡スイッチ及び共通線接続スイッチの動作の第１の具体例を示す模式図である。 図１１の短絡スイッチ及び共通線接続スイッチの動作の第２の具体例を示す模式図である。 図１１の短絡スイッチ及び共通線接続スイッチの動作の第３の具体例を示す模式図である。 図１１の短絡スイッチ及び共通線接続スイッチの動作の第４の具体例を示す模式図である。 図１１の表示駆動装置の変形例の構成を示すブロック図である。 図１の表示駆動装置の他の変形例の構成を示すブロック図である。 （ａ）は、図１の表示駆動装置を用いたモジュールパッケージの構成図である。（ｂ）は、（ａ）のモジュールパッケージを用いた表示パネルモジュールの構成図である。 図１９（ｂ）の表示パネルモジュールを用いたテレビ受像機の構成例を示すブロック図である。

符号の説明

８ 共通線
２０ 第１の記憶回路
３０ 第２の記憶回路
４０，２４０ 端子間負荷判別回路
６０，２６０ 出力端子間スイッチ回路
７１Ａ，７１Ｂ，７２Ａ，７２Ｂ，７３Ａ 出力スイッチ
８１〜８９，１８０〜１８４ 短絡スイッチ
８１Ｃ〜８９Ｃ，１８０Ｃ〜１８４Ｃ 共通線接続スイッチ
１００ 表示駆動装置
１１２ ＰＤＰ
２０２ データタイミング調整回路
２０４ 制御タイミング調整回路

Claims (21)

1. 画像を構成する１ラインの画素を記憶する第１の記憶回路と、
   前記第１の記憶回路に記憶されている画素の１ライン前の画素を記憶する第２の記憶回路と、
   前記第１の記憶回路に記憶されている画素の値に応じた電圧を、各画素にそれぞれ対応する複数の出力端子に出力する出力端子間スイッチ回路と、
   前記画像を構成する画素の選択された２列毎に、前記第１又は第２の記憶回路に記憶されている画素であって、前記選択された２列である第１及び第２の列に属する４画素のうち、少なくとも３画素の値に基づいて、前記複数の出力端子のうち前記第１及び第２の列にそれぞれ対応する２つの出力端子の間を短絡すべきか否かを判断する端子間負荷判別回路とを備え、
   前記出力端子間スイッチ回路は、
   短絡すべきであると判断された場合には、前記第１の記憶回路に記憶されており、前記第１及び第２の列に属する画素の値に応じた電圧が前記２つの出力端子に出力される前に、前記２つの出力端子の間を一時的に短絡する
   表示駆動装置。
2. 請求項１に記載の表示駆動装置において、
   前記出力端子間スイッチ回路は、
   前記選択された２列毎に、前記２つの出力端子の間を短絡する、独立して制御可能な短絡スイッチを有する
   ことを特徴とする表示駆動装置。
3. 請求項２に記載の表示駆動装置において、
   前記出力端子間スイッチ回路は、
   前記短絡スイッチが接続された出力端子のそれぞれと前記第１の記憶回路との間に、前記画素の値に応じた電圧を出力するか否かを制御する複数の出力スイッチを更に有する
   ことを特徴とする表示駆動装置。
4. 請求項３に記載の表示駆動装置において、
   前記端子間負荷判別回路は、
   前記短絡スイッチのそれぞれを制御する信号と、前記出力スイッチのそれぞれを制御する信号とを、スイッチ制御信号として出力する
   ことを特徴とする表示駆動装置。
5. 請求項４に記載の表示駆動装置において、
   前記端子間負荷判別回路は、
   短絡すべきであると判断された場合には、前記２つの出力端子の間の前記短絡スイッチが、前記複数の出力端子に接続された表示パネルの走査パルス信号を受けてから前記表示パネルに表示が開始されるまでの期間内において閉じるように、かつ、前記２つの出力端子のそれぞれに接続された前記出力スイッチが、前記短絡スイッチが閉じる前に開くように、前記スイッチ制御信号を出力する
   ことを特徴とする表示駆動装置。
6. 請求項４に記載の表示駆動装置において、
   前記端子間負荷判別回路は、
   短絡すべきか否かを判断する前に前記２つの出力端子のそれぞれに接続された前記出力スイッチが開くように、前記スイッチ制御信号を出力する
   ことを特徴とする表示駆動装置。
7. 請求項１に記載の表示駆動装置において、
   前記第１及び第２の列は、隣接する列である
   ことを特徴とする表示駆動装置。
8. 請求項１に記載の表示駆動装置において、
   前記第１及び第２の列は、前記画像を構成する画素の列から重複を許して選択された２列である
   ことを特徴とする表示駆動装置。
9. 請求項１に記載の表示駆動装置において、
   前記第１及び第２の列は、前記画像を構成する画素の列から重複しないように選択された２列である
   ことを特徴とする表示駆動装置。
10. 請求項１に記載の表示駆動装置において、
    共通線と、
    前記短絡スイッチが接続された前記出力端子のそれぞれと前記共通線との間を接続する複数の共通線接続スイッチとを更に備え、
    前記出力端子間スイッチ回路は、
    短絡すべきであると判断されなかった場合であって、前記第１の列に属し前記第２の記憶回路に記憶されている画素の値と、前記第１の列に属し前記第１の記憶回路に記憶されている画素の値とが異なるときには、前記第１の列に対応する出力端子と前記共通線との間の共通線接続スイッチを閉じるように制御する
    ことを特徴とする表示駆動装置。
11. 請求項１０に記載の表示駆動装置において、
    前記共通線には、前記複数の出力端子に与えられる高レベルの電圧と低レベルの電圧との平均電圧が与えられている
    ことを特徴とする表示駆動装置。
12. 請求項１０に記載の表示駆動装置において、
    前記出力端子間スイッチ回路は、
    前記第１の列に対応する出力端子と、前記第２の列に対応する出力端子以外の出力端子との間が短絡される場合には、前記第１の列に対応する出力端子と前記共通線との間の共通線接続スイッチを閉じないように制御する
    ことを特徴とする表示駆動装置。
13. 請求項１に記載の表示駆動装置において、
    前記第１の記憶回路と前記出力端子間スイッチ回路との間、及び前記端子間負荷判別回路と前記出力端子間スイッチ回路との間の少なくとも一方に、信号のタイミングを調整して出力するタイミング調整回路を更に備える
    ことを特徴とする表示駆動装置。
14. 請求項１に記載の表示駆動装置において、
    前記端子間負荷判別回路は、
    前記４画素のうち、前記第２の記憶回路に記憶されている２画素の値を比較して第１の比較結果を求め、前記４画素のうち、前記第１の列に属する２画素の値を比較して第２の比較結果を求め、比較された値が一致しないことを前記第１及び第２の比較結果のいずれもが示している場合には、前記２つの出力端子の間を短絡すべきであると判断する
    ことを特徴とする表示駆動装置。
15. 請求項１に記載の表示駆動装置において、
    前記端子間負荷判別回路は、
    前記４画素のうち、前記第２の記憶回路に記憶されている２画素の値を比較して第１の比較結果を求め、前記第１の列に属し前記第２の記憶回路に記憶されている画素の値と、前記第２の列に属し前記第１の記憶回路に記憶されている画素の値とを比較して第２の比較結果を求め、比較された値が一致しないことを前記第１の比較結果が示し、かつ、比較された値が一致することを前記第２の比較結果が示している場合には、前記２つの出力端子の間を短絡すべきであると判断する
    ことを特徴とする表示駆動装置。
16. 請求項１に記載の表示駆動装置において、
    前記端子間負荷判別回路は、
    前記第１の列に属し前記第２の記憶回路に記憶されている画素の値と、前記第２の列に属し前記第１の記憶回路に記憶されている画素の値とを比較して第１の比較結果を求め、前記４画素のうち、前記第２の列に属する２画素の値を比較して第２の比較結果を求め、比較された値が一致することを前記第１の比較結果が示し、かつ、比較された値が一致しないことを前記第２の比較結果が示している場合には、前記２つの出力端子の間を短絡すべきであると判断する
    ことを特徴とする表示駆動装置。
17. 請求項１に記載の表示駆動装置において、
    前記端子間負荷判別回路は、
    前記４画素のうち、前記第１及び第２の記憶回路のいずれか一方に記憶されている２画素の値を比較して第１の比較結果を求め、前記４画素のうち、前記第１の列に属する２画素の値を比較して第２の比較結果を求め、前記４画素のうち、前記第２の列に属する２画素の値を比較して第３の比較結果を求め、比較された値が一致しないことを前記第１〜第３の比較結果のいずれもが示している場合には、前記２つの出力端子の間を短絡すべきであると判断する
    ことを特徴とする表示駆動装置。
18. 請求項１に記載の表示駆動装置において、
    前記端子間負荷判別回路は、
    前記４画素のうち、前記第１の列に属する２画素の値を比較して第１の比較結果を求め、前記４画素のうち、前記第１の記憶回路に記憶されている２画素の値を比較して第２の比較結果を求め、前記４画素のうち、前記第２の記憶回路に記憶されている２画素の値を比較して第３の比較結果を求め、比較された値が一致しないことを前記第１〜第３の比較結果のいずれもが示している場合には、前記２つの出力端子の間を短絡すべきであると判断する
    ことを特徴とする表示駆動装置。
19. 請求項１に記載の表示駆動装置において、
    前記端子間負荷判別回路は、
    前記４画素のうち、前記第１の列に属する２画素の値を比較して第１の比較結果を求め、前記第１の列に属し前記第２の記憶回路に記憶されている画素の値と、前記第２の列に属し前記第１の記憶回路に記憶されている画素の値とを比較して第２の比較結果を求め、前記第２の列に属し前記第２の記憶回路に記憶されている画素の値と、前記第１の列に属し前記第１の記憶回路に記憶されている画素の値とを比較して第３の比較結果を求め、比較された値が一致しないことを前記第１の比較結果が示し、かつ、比較された値が一致することを前記第２及び第３の比較結果が示している場合には、前記２つの出力端子の間を短絡すべきであると判断する
    ことを特徴とする表示駆動装置。
20. 請求項１に記載の表示駆動装置において、
    前記端子間負荷判別回路は、
    前記４画素のうち、前記第１及び第２の記憶回路のいずれか一方に記憶されている２画素の値を比較して第１の比較結果を求め、前記第１の列に属し前記第２の記憶回路に記憶されている画素の値と、前記第２の列に属し前記第１の記憶回路に記憶されている画素の値とを比較して第２の比較結果を求め、前記第２の列に属し前記第２の記憶回路に記憶されている画素の値と、前記第１の列に属し前記第１の記憶回路に記憶されている画素の値とを比較して第３の比較結果を求め、比較された値が一致しないことを前記第１の比較結果が示し、かつ、比較された値が一致することを前記第２及び第３の比較結果が示している場合には、前記２つの出力端子の間を短絡すべきであると判断する
    ことを特徴とする表示駆動装置。
21. 複数の画素ブロックを有する表示パネルと、
    前記表示パネルの各画素ブロックをそれぞれ駆動する複数の表示駆動装置とを備え、
    前記表示駆動装置は、それぞれ、
    画像を構成する１ラインの画素を記憶する第１の記憶回路と、
    前記第１の記憶回路に記憶されている画素の１ライン前の画素を記憶する第２の記憶回路と、
    前記第１の記憶回路に記憶されている画素の値に応じた電圧を、各画素にそれぞれ対応する複数の出力端子に出力する出力端子間スイッチ回路と、
    前記画像を構成する画素の選択された２列毎に、前記第１又は第２の記憶回路に記憶されている画素であって、前記選択された２列である第１及び第２の列に属する４画素のうち、少なくとも３画素の値に基づいて、前記複数の出力端子のうち前記第１及び第２の列にそれぞれ対応する２つの出力端子の間を短絡すべきか否かを判断する端子間負荷判別回路とを有し、
    前記出力端子間スイッチ回路は、
    短絡すべきであると判断された場合には、前記第１の記憶回路に記憶されており、前記第１及び第２の列に属する画素の値に応じた電圧が前記２つの出力端子に出力される前に、前記２つの出力端子の間を一時的に短絡する
    表示パネルモジュール。

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