JP2008216952A - Display driver and display panel module - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To reduce the power consumption when a display panel is driven. <P>SOLUTION: A display driver includes: a first memory circuit for storing a line of pixels constituting an image; a second memory circuit for storing pixels of the immediately previous line; an output terminal pair switching circuit which outputs voltages, each corresponding to a value of a pixel stored in the first memory circuit to a plurality of output terminals, respectively corresponding to the pixels; and an inter-terminal load discrimination circuit for discriminating, for every pair of selected columns of pixels constituting the image, whether a short circuit is to be established between two of the plurality of output terminals which respectively correspond to the two selected columns, on the basis of values of at least three out of four pixels belonging to the two selected columns which are stored in the first and second memory circuits. If the inter-terminal load discrimination circuit decides that a short circuiting should be established, the output terminal pair switching circuit temporarily establishes a short circuiting between the two output terminals, before the voltages corresponding to the values of the pixels are output to the two output terminals. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、表示パネルを駆動するための表示駆動装置に関する。   The present invention relates to a display driving device for driving a display panel.

近年、ＰＤＰ（プラズマディスプレイパネル）が、薄型で大画面、高精細の表示パネルとして注目されている。ＰＤＰは、マトリックス状に配置された複数の放電セルを画素として備えており、放電セルの放電の際の発光を利用して画像を表示する。   In recent years, PDPs (plasma display panels) have attracted attention as thin, large-screen, high-definition display panels. The PDP includes a plurality of discharge cells arranged in a matrix as pixels, and displays an image using light emission during discharge of the discharge cells.

一般的なＡＣ型ＰＤＰは、平行に配置された複数の表示電極と、これらの表示電極に直交するように配置された複数のデータ電極とを有している。表示駆動装置は、これらのデータ電極を駆動するので、容量性負荷を駆動対象としていると考えることができる。   A general AC type PDP has a plurality of display electrodes arranged in parallel and a plurality of data electrodes arranged so as to be orthogonal to the display electrodes. Since the display driving device drives these data electrodes, it can be considered that the capacitive load is the driving target.

ＰＤＰの大画面化、高精細化、高輝度化が進んできており、それに伴い、ＰＤＰを駆動する表示駆動装置にも出力信号数の増加や出力信号の高電圧化が必要となってきている。このため、データ電極を駆動する際の電力消費や駆動に伴う発熱の抑制が重要になってきている。   As the screen size, resolution, and brightness of PDPs are increasing, display drive devices that drive PDPs are also required to increase the number of output signals and increase the voltage of output signals. . For this reason, it is important to suppress power consumption when driving the data electrode and to suppress heat generated by the driving.

２つのデータ電極間に異なる電位が与えられると、これらの電極が１つの容量として作用する。すなわち、電極間に容量性負荷が発生することになり、この容量性負荷を駆動する際に多くの電力が消費されている。電力消費を低減する技術として、以下の例が知られている。   When different potentials are applied between the two data electrodes, these electrodes act as one capacitor. That is, a capacitive load is generated between the electrodes, and much power is consumed when driving the capacitive load. The following examples are known as techniques for reducing power consumption.

対向する電極間の電圧が一定であり、ドット反転駆動をさせる液晶駆動装置において、出力端子間にスイッチを設けておいて、出力端子間を短絡させる。これにより、短絡された出力端子の電位が互いに近い値になり、次の表示駆動の際の電力消費を低減することができる（例えば特許文献１参照）。   In a liquid crystal driving device in which the voltage between the opposing electrodes is constant and dot inversion driving is performed, a switch is provided between the output terminals, and the output terminals are short-circuited. As a result, the potentials of the shorted output terminals become close to each other, and power consumption during the next display drive can be reduced (see, for example, Patent Document 1).

また、ライン反転駆動をさせる液晶駆動装置において、駆動出力電圧のほぼ半分の電圧である中間電圧にある共通信号線に、すべての出力端子を接続する技術もある（例えば特許文献２参照）。   In addition, in a liquid crystal driving device that performs line inversion driving, there is a technique in which all output terminals are connected to a common signal line that is at an intermediate voltage that is approximately half the driving output voltage (see, for example, Patent Document 2).

また、中間電圧ではなく、より出力電圧に近い電圧、すなわち、中間電圧よりも高電圧及び低電圧を保つようにした共通電位線をそれぞれ設けておく。表示ライン切り替えの時の出力端子における信号の電位変化方向に応じて、駆動の前に出力端子をいずれかの共通電位線に接続する。すると、負荷が減少するので、電力消費を低減することができる（例えば特許文献３参照）。
特開平９−２１２１３７号公報（第１図） 特開２００１−２５５８５７号公報（第１図） 特開２００３−２７１１０５号公報（第１図） In addition, a common potential line that maintains a voltage closer to the output voltage, that is, a higher voltage and a lower voltage than the intermediate voltage is provided instead of the intermediate voltage. Depending on the potential change direction of the signal at the output terminal at the time of switching the display line, the output terminal is connected to one of the common potential lines before driving. Then, the load is reduced, so that power consumption can be reduced (see, for example, Patent Document 3).
Japanese Patent Laid-Open No. 9-212137 (FIG. 1) JP 2001-255857 A (FIG. 1) JP 2003-271105 A (FIG. 1)

特許文献１の液晶駆動装置においては、ドット反転駆動を行うことを前提にしている。この場合には、交流駆動であるので隣接端子には必ず極性が逆の電位が与えられる。また、次のラインの表示の際には、出力端子は必ず極性が逆の電位に変化することがわかっている。このため、端子間スイッチの制御は表示される画素データに影響されない。   The liquid crystal driving device of Patent Document 1 is premised on performing dot inversion driving. In this case, since the drive is alternating current, a potential having an opposite polarity is always applied to the adjacent terminal. In addition, it is known that the output terminal always changes to a potential having the opposite polarity when the next line is displayed. For this reason, the control of the switch between terminals is not influenced by the pixel data to be displayed.

ところがＰＤＰ用のデータ表示駆動装置のように、画素データをそのまま出力するような場合には、隣接する画素が反転関係にあるか否か、同一画素列の画素がライン間で反転関係にあるか否かは画素データ次第である。様々な画像の画素データには規則性がないので、特許文献１と同様の制御を行うことはできない。   However, in the case where pixel data is output as it is, as in a data display drive device for PDP, whether adjacent pixels are in an inverted relationship or whether pixels in the same pixel column are in an inverted relationship between lines. Whether or not depends on the pixel data. Since pixel data of various images does not have regularity, the same control as in Patent Document 1 cannot be performed.

特許文献２の液晶駆動装置においても、画素に与えられる信号の極性が隣接画素間で必ず反転関係にあることが必要である。そうでない場合には、逆に駆動時に電力ロスが発生してしまう。また、中間電位を供給できるような大容量のキャパシタ等を別途備える必要がある。   Also in the liquid crystal driving device of Patent Document 2, it is necessary that the polarity of a signal given to a pixel is in an inversion relationship between adjacent pixels. Otherwise, power loss occurs during driving. In addition, it is necessary to separately provide a large capacity capacitor or the like that can supply an intermediate potential.

特許文献３の液晶駆動装置においても、所定の高電圧と低電圧とを交互に与える駆動方法が前提である。また、中間電圧よりも高電圧及び低電圧を発生する電源回路や、大容量のコンデンサ等を別途備える必要がある。これらをチップ内に内蔵した場合にはチップ面積が増大してしまうし、チップ外部に備えるようにする場合には部品数の増大につながってしまう。   The liquid crystal driving device of Patent Document 3 is also premised on a driving method that alternately applies a predetermined high voltage and a low voltage. In addition, it is necessary to separately provide a power supply circuit that generates higher and lower voltages than the intermediate voltage, a large-capacity capacitor, and the like. When these are built in the chip, the chip area increases, and when they are provided outside the chip, the number of components increases.

ＰＤＰ用の表示駆動装置においては、隣接する画素に与えられる電位の極性が反転しているとは限らないので、画素データをデータ電極にそのまま与えるのみであったり、特許文献３の液晶駆動装置のように、駆動の前にデータ電極を共通電位線に接続することが多かった。   In the display driving device for PDP, the polarity of the potential applied to the adjacent pixel is not always reversed. Therefore, the pixel data is simply applied to the data electrode as it is, or the liquid crystal driving device disclosed in Patent Document 3 is used. As described above, the data electrode is often connected to the common potential line before driving.

本発明は、表示パネルの駆動の際の電力消費を低減することを目的とする。   An object of the present invention is to reduce power consumption when driving a display panel.

本発明に係る表示駆動装置は、画像を構成する画素の１つの列に属する画素の値の変化のみではなく、もう１つの列に属する画素の値にも基づいて、前記２つの列にそれぞれ対応する２つの出力端子の間を、画素の値に応じた電圧が前記２つの出力端子に出力される前に一時的に短絡する。   The display driving device according to the present invention can deal with each of the two columns based not only on the change in the value of the pixel belonging to one column of the pixels constituting the image but also based on the value of the pixel belonging to the other column. The two output terminals are temporarily short-circuited before a voltage corresponding to the pixel value is output to the two output terminals.

より具体的には、本発明に係る表示駆動装置は、画像を構成する１ラインの画素を記憶する第１の記憶回路と、前記第１の記憶回路に記憶されている画素の１ライン前の画素を記憶する第２の記憶回路と、前記第１の記憶回路に記憶されている画素の値に応じた電圧を、各画素にそれぞれ対応する複数の出力端子に出力する出力端子間スイッチ回路と、前記画像を構成する画素の選択された２列毎に、前記第１又は第２の記憶回路に記憶されている画素であって、前記選択された２列である第１及び第２の列に属する４画素のうち、少なくとも３画素の値に基づいて、前記複数の出力端子のうち前記第１及び第２の列にそれぞれ対応する２つの出力端子の間を短絡すべきか否かを判断する端子間負荷判別回路とを有する。前記出力端子間スイッチ回路は、短絡すべきであると判断された場合には、前記第１の記憶回路に記憶されており、前記第１及び第２の列に属する画素の値に応じた電圧が前記２つの出力端子に出力される前に、前記２つの出力端子の間を一時的に短絡する。   More specifically, the display driving apparatus according to the present invention includes a first storage circuit that stores one line of pixels that form an image, and a line that is one line before the pixels stored in the first storage circuit. A second storage circuit for storing pixels, and an output-terminal switch circuit for outputting a voltage corresponding to the value of the pixel stored in the first storage circuit to a plurality of output terminals respectively corresponding to each pixel; First and second columns which are pixels stored in the first or second storage circuit for every two selected columns of pixels constituting the image, the selected two columns Based on the value of at least three pixels among the four pixels belonging to, it is determined whether or not the two output terminals respectively corresponding to the first and second columns of the plurality of output terminals should be short-circuited. And an inter-terminal load discriminating circuit. When it is determined that the output terminal switch circuit should be short-circuited, the voltage is stored in the first storage circuit and is in accordance with the values of the pixels belonging to the first and second columns. Is temporarily short-circuited between the two output terminals before being output to the two output terminals.

これによると、出力端子間を短絡するので、画素の値に応じた電圧がこれらの出力端子に出力される前に、出力端子間の電位がほぼ等しくなるようにすることができる。表示パネル等の駆動時に必要な、出力端子電位の変化を小さくすることができるので、電力消費及び発熱を抑えることができる。   According to this, since the output terminals are short-circuited, the potentials between the output terminals can be made substantially equal before the voltage corresponding to the pixel value is output to these output terminals. Since the change in the output terminal potential required when driving the display panel or the like can be reduced, power consumption and heat generation can be suppressed.

本発明によれば、駆動前に出力端子間の電位をほぼ等しくなるようにするので、駆動時の出力端子の電位変化を小さくすることができ、表示駆動装置の電力消費及び発熱を抑えることができる。また、出力端子間の電位を等しくなるようにする際に出力端子に電流を与える必要がないので、そのための配線や電源回路等の必要がない。したがって、消費される電力、回路面積、及び周辺回路の部品数を抑えることができる。   According to the present invention, since the potential between the output terminals is made substantially equal before driving, the potential change of the output terminal during driving can be reduced, and the power consumption and heat generation of the display driving device can be suppressed. it can. Further, since it is not necessary to give a current to the output terminals when equalizing the potentials between the output terminals, there is no need for wiring or a power supply circuit for that purpose. Therefore, power consumption, circuit area, and the number of peripheral circuit components can be suppressed.

以下、本発明の実施の形態について、図面を参照しながら説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

図１は、本発明の実施形態に係る表示駆動装置の構成を示すブロック図である。図１の表示駆動装置１００は、表示データ取り込み回路１０と、第１の記憶回路２０と、第２の記憶回路３０と、端子間負荷判別回路４０と、出力端子間スイッチ回路６０と、出力端子部９０とを備えている。以下では例として、表示駆動装置１００は、ＡＣ型ＰＤＰである表示パネルの駆動を行う装置であるとする。   FIG. 1 is a block diagram showing a configuration of a display driving apparatus according to an embodiment of the present invention. 1 includes a display data capture circuit 10, a first storage circuit 20, a second storage circuit 30, a load determination circuit 40 between terminals, a switch circuit 60 between output terminals, and an output terminal. Part 90. Hereinafter, as an example, it is assumed that the display driving apparatus 100 is an apparatus that drives a display panel that is an AC type PDP.

表示データ取り込み回路１０には、表示されるべき画像を構成する画素の値を示す画素データＤ０が与えられている。表示データ取り込み回路１０は、シリアルに伝送された画素データＤ０を画素クロックＣＫのパルス毎に取り込み、取り込まれた画素データＤ０をシフトさせながら１ライン分記憶する。表示データ取り込み回路１０は、記憶された画素データＤ０を、１ライン分ずつ画素データＤＳとして第１の記憶回路２０に出力する。   The display data capturing circuit 10 is provided with pixel data D0 indicating the values of the pixels constituting the image to be displayed. The display data capturing circuit 10 captures the serially transmitted pixel data D0 for each pulse of the pixel clock CK, and stores the captured pixel data D0 for one line while shifting. The display data capturing circuit 10 outputs the stored pixel data D0 to the first storage circuit 20 as pixel data DS for each line.

第１の記憶回路２０は、画素データＤＳを１ライン分ずつ表示パネルの走査パルス信号Ｐ１のタイミングで取り込んで記憶し、画素データＤ１として１ライン分ずつ第２の記憶回路３０、端子間負荷判別回路４０及び出力端子間スイッチ回路６０に出力する。走査パルス信号Ｐ１の周期は、画素クロックＣＫの周期に１走査ラインの画素数を乗じた長さに相当する。   The first storage circuit 20 captures and stores the pixel data DS for each line at the timing of the scanning pulse signal P1 of the display panel, and the second storage circuit 30 and the inter-terminal load determination for each line as the pixel data D1. It outputs to the circuit 40 and the switch circuit 60 between output terminals. The period of the scanning pulse signal P1 corresponds to a length obtained by multiplying the period of the pixel clock CK by the number of pixels of one scanning line.

第２の記憶回路３０は、画素データＤ１を１ライン分ずつ走査パルス信号Ｐ１のタイミングで取り込んで記憶し、先行表示画素データＤ２として１ライン分ずつ端子間負荷判別回路４０に出力する。   The second storage circuit 30 captures and stores the pixel data D1 line by line at the timing of the scanning pulse signal P1, and outputs it as the preceding display pixel data D2 to the inter-terminal load determination circuit 40 line by line.

以上の結果として、第１の記憶回路２０には、これから表示しようとする新たな１ライン分の画素（表示画素）の画素データＤ１が記憶され、第２の記憶回路３０には、画素データＤ１の１ライン前の既に表示された先行表示画素の画素データＤ２が１ライン分記憶されていることになる。   As a result, the first memory circuit 20 stores pixel data D1 of pixels (display pixels) for a new line to be displayed from now on, and the second memory circuit 30 stores pixel data D1. That is, the pixel data D2 of the previously displayed preceding display pixel one line before is stored for one line.

端子間負荷判別回路４０は、画像を構成する画素の列を２列ずつ対象にして処理を行う。具体的には、端子間負荷判別回路４０は、第１の記憶回路２０に記憶された画素データＤ１のうち、対象とされた２列に属する２画素と、第２の記憶回路３０に記憶された画素データＤ２のうち、これらの２列に属する２画素とに着目する。端子間負荷判別回路４０は、これらの４画素の間の関係に基づいて判断を行い、その結果に基づいてスイッチ制御信号ＳＤを生成して出力する。   The inter-terminal load determination circuit 40 performs processing on two columns of pixels constituting the image. Specifically, the inter-terminal load determination circuit 40 is stored in the second storage circuit 30 and two pixels belonging to two columns of the pixel data D1 stored in the first storage circuit 20. Of the pixel data D2, attention is paid to two pixels belonging to these two columns. The inter-terminal load determination circuit 40 makes a determination based on the relationship between these four pixels, and generates and outputs a switch control signal SD based on the result.

出力端子部９０は、表示パネルが接続されている。出力端子部９０は、複数の表示パネル電極とそれぞれ電気的に接続される複数の出力端子を備えており、負荷駆動信号ＳＯを表示パネル電極に出力する。これらの表示パネル電極は、複数のデータ電極にそれぞれ接続されている。   The output terminal unit 90 is connected to a display panel. The output terminal unit 90 includes a plurality of output terminals that are electrically connected to the plurality of display panel electrodes, respectively, and outputs a load drive signal SO to the display panel electrodes. These display panel electrodes are connected to a plurality of data electrodes, respectively.

出力端子間スイッチ回路６０は、スイッチ制御信号ＳＤに従って、画素データＤ１を１ライン分ずつ出力、又は、画素データＤ１の出力を停止するとともに出力端子部９０の端子間を短絡する。ここで、短絡を行うためのスイッチ制御信号ＳＤは、走査パルス信号Ｐ１によって表示ラインが切り替わり、端子間負荷判別回路４０における判断が確定してから、表示が開始されるまでの間、有効となる。   The inter-output terminal switch circuit 60 outputs the pixel data D1 line by line or stops outputting the pixel data D1 and shorts the terminals of the output terminal unit 90 according to the switch control signal SD. Here, the switch control signal SD for short-circuiting is effective after the display line is switched by the scanning pulse signal P1 and the determination in the inter-terminal load determination circuit 40 is established until the display is started. .

図２は、図１の表示駆動装置１００の構成をより具体的に示すブロック図である。表示データ取り込み回路１０は、記憶素子１１，１２，１３，…を備えている。記憶素子１１は、画素クロックＣＫのパルス毎に、外部よりシリアルに入力された画素データＤ０を１画素ずつ取り込み、既に取り込まれた画素データＤ０を記憶素子１２に出力する。記憶素子１２，１３，…は、画素データＤ０を記憶素子１３，…に順次シフトする。記憶素子１１，１２，１３，…は、１ライン分の画素データＤ０を取り込むまで、データの取り込み及びシフトを繰り返す。   FIG. 2 is a block diagram more specifically showing the configuration of the display driving apparatus 100 of FIG. The display data capturing circuit 10 includes storage elements 11, 12, 13,. For each pulse of the pixel clock CK, the storage element 11 takes in pixel data D0 serially input from the outside one pixel at a time, and outputs the already fetched pixel data D0 to the storage element 12. The storage elements 12, 13,... Sequentially shift the pixel data D0 to the storage elements 13,. The storage elements 11, 12, 13,... Repeat data capturing and shifting until capturing one line of pixel data D0.

第１の記憶回路２０は、記憶素子２１，２２，２３，…を備えている。記憶素子２１，２２，２３，…は、それぞれ、記憶素子１１，１２，１３，…が記憶している画素データＤ０を走査パルス信号Ｐ１に同期して読み出し、記憶する。第２の記憶回路３０は、記憶素子３１，３２，３３，…を備えている。記憶素子３１，３２，３３，…は、それぞれ、記憶素子２１，２２，２３，…が記憶している画素データを走査パルス信号Ｐ１に同期して読み出し、記憶する。   The first memory circuit 20 includes memory elements 21, 22, 23,. The storage elements 21, 22, 23,... Read and store the pixel data D0 stored in the storage elements 11, 12, 13,... In synchronization with the scanning pulse signal P1, respectively. The second memory circuit 30 includes memory elements 31, 32, 33,. The memory elements 31, 32, 33,... Read and store the pixel data stored in the memory elements 21, 22, 23,... In synchronization with the scanning pulse signal P1, respectively.

走査パルス信号Ｐ１によって記憶素子２１，２２，２３，…に記憶された画素データは、その次の走査パルス信号Ｐ１によって記憶素子３１，３２，３３，…に記憶される。このため、記憶素子３１，３２，３３，…には、記憶素子２１，２２，２３，…の画素データの１ライン前の先行表示画素データが記憶される。記憶素子２１，３１には、画像を構成する画素のうち、同一の列に属する画素が格納される。記憶素子２２，３２には、その隣の列に属する画素が格納される。   The pixel data stored in the storage elements 21, 22, 23,... By the scanning pulse signal P1 is stored in the storage elements 31, 32, 33,. For this reason, the storage elements 31, 32, 33,... Store the preceding display pixel data one line before the pixel data of the storage elements 21, 22, 23,. The storage elements 21 and 31 store pixels belonging to the same column among the pixels constituting the image. The storage elements 22 and 32 store pixels belonging to the adjacent columns.

端子間負荷判別回路４０は、論理回路４１，４２，４３，…と、タイミング調整回路５１，５２，５３，…とを備えている。論理回路４１は、第１の記憶回路２０の記憶素子２１，２２及び第２の記憶回路３０の記憶素子３１，３２に記憶された４画素のうち、少なくとも３画素の値に基づいて、論理回路４１に対応する２つの出力端子間を短絡すべきか否かを判断し、その結果を判別信号として出力する。論理回路４２は、記憶素子２２，２３及び記憶素子３２，３３に記憶された４画素のうち、少なくとも３画素の値に基づいて、論理回路４２に対応する２つの出力端子間を短絡すべきか否かを判断し、その結果を判別信号として出力する。論理回路４３，…も同様に動作する。   The inter-terminal load determination circuit 40 includes logic circuits 41, 42, 43,... And timing adjustment circuits 51, 52, 53,. The logic circuit 41 is based on the value of at least three pixels among the four pixels stored in the storage elements 21 and 22 of the first storage circuit 20 and the storage elements 31 and 32 of the second storage circuit 30. It is determined whether or not the two output terminals corresponding to 41 should be short-circuited, and the result is output as a determination signal. Whether or not the logic circuit 42 should short-circuit between two output terminals corresponding to the logic circuit 42 based on the value of at least three pixels among the four pixels stored in the storage elements 22 and 23 and the storage elements 32 and 33. And the result is output as a discrimination signal. The logic circuits 43, ... operate similarly.

タイミング調整回路５１は、論理回路４１から出力された判別信号を最適なタイミングに調整して、制御信号ＳＤ１２，ＳＥ１２（スイッチ制御信号ＳＤ）として出力する。タイミング調整回路５２は、論理回路４２の判別信号を最適なタイミングに調整して、制御信号ＳＤ２３，ＳＥ２３（スイッチ制御信号ＳＤ）として出力する。タイミング調整回路５３，…も同様に動作する。   The timing adjustment circuit 51 adjusts the discrimination signal output from the logic circuit 41 to an optimal timing, and outputs it as control signals SD12 and SE12 (switch control signal SD). The timing adjustment circuit 52 adjusts the determination signal of the logic circuit 42 to an optimal timing, and outputs it as control signals SD23 and SE23 (switch control signal SD). The timing adjustment circuits 53,... Operate similarly.

出力端子間スイッチ回路６０は、出力バッファ６１，６２，６３，…と、出力スイッチ７１Ａ，７１Ｂ，７２Ａ，７２Ｂ，７３Ａ，…と、短絡スイッチ８１，８２，８３，…とを備えている。出力端子部９０は、出力端子９１，９２，９３，…を備えている。出力スイッチ７１Ａ，７１Ｂ，７２Ａ，７２Ｂ，７３Ａ，…及び短絡スイッチ８１，８２，８３，…としては、例えばトランジスタを用いることができる。   The output terminal switch circuit 60 includes output buffers 61, 62, 63,..., Output switches 71A, 71B, 72A, 72B, 73A,. The output terminal unit 90 includes output terminals 91, 92, 93,. As the output switches 71A, 71B, 72A, 72B, 73A,... And the short-circuit switches 81, 82, 83,.

出力バッファ６１，６２，６３，…は、記憶素子２１，２２，２３，…が記憶している画素データに応じて出力する電圧を、適切な電圧に調整し、その結果を出力端子９１，９２，９３，…にそれぞれ出力する。出力バッファ６１，６２，６３，…は、適切な負荷駆動能力を有するように調整されている。   The output buffers 61, 62, 63,... Adjust the voltage output according to the pixel data stored in the storage elements 21, 22, 23,. , 93,... The output buffers 61, 62, 63,... Are adjusted so as to have an appropriate load driving capability.

出力スイッチ７１Ａ，７１Ｂは、制御信号ＳＤ１２に従って、それぞれ出力バッファ６１，６２の出力を制御する。出力スイッチ７２Ａ，７２Ｂは、制御信号ＳＤ２３に従って、ぞれぞれ出力バッファ６２，６３の出力を制御する。短絡スイッチ８１は、制御信号ＳＥ１２に従って、出力端子９１と９２との間を短絡する。短絡スイッチ８２は、制御信号ＳＥ２３に従って、出力端子９２と９３との間を短絡する。   The output switches 71A and 71B control the outputs of the output buffers 61 and 62, respectively, according to the control signal SD12. The output switches 72A and 72B control the outputs of the output buffers 62 and 63, respectively, according to the control signal SD23. Shorting switch 81 shorts between output terminals 91 and 92 in accordance with control signal SE12. The short-circuit switch 82 shorts between the output terminals 92 and 93 in accordance with the control signal SE23.

出力端子９１，９２，９３，…は、それぞれ、ＰＤＰの対応する表示パネル電極に接続され、画素データに応じた電圧を表示パネルに出力する。出力端子９１，９２，９３，…は、それぞれ、記憶素子２１，２２，２３，…に対応しており、１ライン中の連続する画素の値に応じた電圧を出力する。   The output terminals 91, 92, 93,... Are respectively connected to the corresponding display panel electrodes of the PDP, and output a voltage corresponding to the pixel data to the display panel. The output terminals 91, 92, 93,... Correspond to the storage elements 21, 22, 23,.

なお、出力バッファ６１，６２，６３，…をトライステートバッファで構成してもよい。この場合、出力バッファ６１，６２，６３，…がスイッチの役割も兼ねることができるので、出力スイッチ７１Ａ，７１Ｂ，７２Ａ，７２Ｂ，７３Ａ，…を備える必要がなくなる。   The output buffers 61, 62, 63,... May be constituted by tristate buffers. In this case, since the output buffers 61, 62, 63,... Can also serve as a switch, it is not necessary to provide the output switches 71A, 71B, 72A, 72B, 73A,.

図３（ａ）〜図５（ｂ）を参照して、先行表示画素のうちの２画素及びこれらの２画素とそれぞれ同一の列に属する次のラインの２画素を含んだ４画素のうち、３画素に基づいて、図１の端子間負荷判別回路４０が行う判断について説明する。論理回路４１等は、いずれも、第１及び第２の比較回路と、論理積回路とを備えているものとする。   3A to 5B, among the four pixels including two pixels of the preceding display pixels and two pixels of the next line belonging to the same column as these two pixels, The determination performed by the inter-terminal load determination circuit 40 in FIG. 1 based on the three pixels will be described. Each of the logic circuits 41 and the like includes first and second comparison circuits and an AND circuit.

図３（ａ）は、図１の端子間負荷判別回路４０で判断に用いられる画素の組合せの第１の例を示す説明図である。図３（ｂ）は、図３（ａ）の変形例を示す説明図である。簡単のため、図２の出力端子９１，９２に関する制御について説明する。   FIG. 3A is an explanatory diagram illustrating a first example of a combination of pixels used for determination by the inter-terminal load determination circuit 40 of FIG. FIG.3 (b) is explanatory drawing which shows the modification of Fig.3 (a). For simplicity, control related to the output terminals 91 and 92 in FIG. 2 will be described.

図３（ａ），（ｂ）の画素Ｄ１１，Ｄ１２は、同一の表示ラインに属し、第１の記憶回路２０に記憶されている。画素Ｄ２１，Ｄ２２は、画素Ｄ１１，Ｄ１２の表示ラインに隣接する同一の表示ラインに属する先行表示画素であって、第２の記憶回路３０に記憶されている。また、画素Ｄ１１，Ｄ２１は、列ＣＡに属し、画素Ｄ１２，Ｄ２２は、列ＣＡの隣の列ＣＢに属している。   The pixels D11 and D12 in FIGS. 3A and 3B belong to the same display line and are stored in the first memory circuit 20. Pixels D 21 and D 22 are preceding display pixels belonging to the same display line adjacent to the display lines of the pixels D 11 and D 12, and are stored in the second memory circuit 30. The pixels D11 and D21 belong to the column CA, and the pixels D12 and D22 belong to the column CB adjacent to the column CA.

論理回路４１等の第１及び第２の比較回路は、例えば、排他的論理和回路である。まず、第１の比較回路は、同一の表示ラインに属する画素Ｄ２１と画素Ｄ２２の値を比較する（それぞれ記憶素子３１及び記憶素子３２に記憶されている）。これらの２つの画素（図３（ａ）のグループＧ１１）は、出力端子９１，９２にそれぞれ対応している。   The first and second comparison circuits such as the logic circuit 41 are, for example, exclusive OR circuits. First, the first comparison circuit compares the values of the pixels D21 and D22 belonging to the same display line (stored in the storage element 31 and the storage element 32, respectively). These two pixels (group G11 in FIG. 3A) correspond to the output terminals 91 and 92, respectively.

これらの画素の値が異なる場合には、先行表示画素の表示の際に２つの出力端子９１，９２の間に電位差が存在しており、これらの端子間に容量性負荷ＬＴ１が存在するとみなすことができる。この場合、第１の比較回路は、これらの２画素の値が一致しないことを示す比較結果を出力する。反対に、これらの画素の値が同じである場合には、これらの２つの出力端子間には容量性負荷は存在しないとみなすことができ、端子間を短絡してもこれらの２つの出力端子の間では電荷は移動しないので、短絡することによる効果はないと判断できる。この場合、第１の比較回路は、これらの２画素の値が一致することを示す比較結果を出力する。   When the values of these pixels are different, it is considered that there is a potential difference between the two output terminals 91 and 92 when the preceding display pixel is displayed, and the capacitive load LT1 exists between these terminals. Can do. In this case, the first comparison circuit outputs a comparison result indicating that the values of these two pixels do not match. On the other hand, when the values of these pixels are the same, it can be considered that there is no capacitive load between these two output terminals, and even if the two terminals are short-circuited, these two output terminals Since no charge moves between the two, it can be determined that there is no effect due to the short circuit. In this case, the first comparison circuit outputs a comparison result indicating that the values of these two pixels match.

第２の比較回路は、同一の列に属する画素Ｄ２１と画素Ｄ１１の値を比較する（それぞれ記憶素子３１及び記憶素子２１に記憶されている）。これらの２つの画素（グループＧ２１）は、いずれも出力端子９１に対応しており、これらの２つの画素の値が異なるということは、表示ラインの切り替わり時に、出力端子９１の電位が変化することを意味する。第２の比較回路は、これらの２画素の値が一致するか否かを示す比較結果を出力する。   The second comparison circuit compares the values of the pixel D21 and the pixel D11 belonging to the same column (stored in the storage element 31 and the storage element 21, respectively). These two pixels (group G21) both correspond to the output terminal 91, and the difference between the values of these two pixels means that the potential of the output terminal 91 changes when the display line is switched. Means. The second comparison circuit outputs a comparison result indicating whether or not the values of these two pixels match.

論理積回路は、第１及び第２の比較回路による比較結果の論理積を求めて出力する。すなわち、論理積回路は、不一致であることを第１の比較回路による比較結果が示し、かつ、不一致であることを第２の比較回路による比較結果が示している場合（すなわち、画素Ｄ２１と画素Ｄ２２の値が異なり、かつ、画素Ｄ２１と画素Ｄ１１の値が異なることを検出した場合）には、出力端子９１と出力端子９２との間を短絡すべきであると判断し、制御信号ＳＤ１２，ＳＥ１２を有効にして短絡制御を行うように、判別信号を出力する。すると、短絡制御、すなわち、出力スイッチ７１Ａ，７１Ｂを開き、短絡スイッチ８１を閉じる制御が行われる。この場合には、出力端子９１と出力端子９２との間で電位が平均化される。   The logical product circuit obtains and outputs a logical product of the comparison results by the first and second comparison circuits. That is, in the AND circuit, when the comparison result by the first comparison circuit indicates that they do not match, and when the comparison result by the second comparison circuit indicates that they do not match (that is, the pixel D21 and the pixel D21) When the value of D22 is different and the values of the pixel D21 and the pixel D11 are detected to be different), it is determined that the output terminal 91 and the output terminal 92 should be short-circuited, and the control signals SD12, A discrimination signal is output so that SE12 is enabled and short-circuit control is performed. Then, short-circuit control, that is, control for opening the output switches 71A and 71B and closing the short-circuit switch 81 is performed. In this case, the potential is averaged between the output terminal 91 and the output terminal 92.

第２の比較回路が差を検出しない場合には、表示ラインの切り替わり前後で同一の列ＣＡの画素の値に変化がないので、第１の比較回路が差を検出しても出力端子間を短絡制御する必要がなく、短絡制御しない方が電力消費が小さい。第２の比較回路が差を検出しても、第１の比較回路が差を検出しない場合には、２つの出力端子間には電位差がないので、端子間を短絡制御しても効果がなく、短絡制御しない方が電力消費を抑えられる。   When the second comparison circuit does not detect the difference, the value of the pixel in the same column CA does not change before and after the display line is switched. Therefore, even if the first comparison circuit detects the difference, the output terminal is not connected. There is no need for short-circuit control, and power consumption is lower when short-circuit control is not performed. Even if the second comparator circuit detects a difference, if the first comparator circuit does not detect the difference, there is no potential difference between the two output terminals. If you do not control the short circuit, power consumption can be reduced.

このように第１又は第２の比較回路が差を検出しない場合には、論理積回路は、制御信号ＳＤ１２，ＳＥ１２を有効にしないように、判別信号を出力する。すなわち、出力スイッチ７１Ａ，７１Ｂを閉じたまま、短絡スイッチ８１を開いたままにする。   As described above, when the first or second comparison circuit does not detect the difference, the logical product circuit outputs a determination signal so as not to validate the control signals SD12 and SE12. That is, the output switches 71A and 71B are closed and the short-circuit switch 81 is kept open.

タイミング調整回路５１は、論理回路４１で生成された判別信号を、タイミングを調整して制御信号ＳＤ１２，ＳＥ１２として出力する。端子間を短絡制御する場合には、タイミング調整回路５１は、まず、走査パルス信号Ｐ１が入力され論理回路４１の判断が確定してから、制御信号ＳＤ１２を有効にして出力スイッチ７１Ａ，７１Ｂを開き、その後、制御信号ＳＥ１２を有効にして短絡スイッチ８１を閉じる。   The timing adjustment circuit 51 adjusts the timing and outputs the determination signal generated by the logic circuit 41 as control signals SD12 and SE12. In the case of short-circuit control between the terminals, the timing adjustment circuit 51 first opens the output switches 71A and 71B by enabling the control signal SD12 after the scan pulse signal P1 is input and the determination of the logic circuit 41 is confirmed. Thereafter, the control signal SE12 is enabled and the short-circuit switch 81 is closed.

所定の期間が経過すると平衡状態になり、出力端子９１，９２の電位がほぼ同電位になる。そして、表示パネルに表示が開始される直前に、タイミング調整回路５１は、制御信号ＳＥ１２を無効にして短絡スイッチ８１を開き、その後、制御信号ＳＤ１２を無効にして出力スイッチ７１Ａ，７１Ｂを閉じる。   When a predetermined period elapses, an equilibrium state is reached, and the potentials of the output terminals 91 and 92 become substantially the same. Immediately before the display on the display panel is started, the timing adjustment circuit 51 disables the control signal SE12 and opens the short-circuit switch 81, and then disables the control signal SD12 and closes the output switches 71A and 71B.

出力スイッチ７１Ａ，７１Ｂ、及び短絡スイッチ８１は、通常の状態になり、出力端子９１，９２からは、それぞれ記憶素子２１，２２の画素の値に応じた電圧が出力される。以上のように制御信号ＳＤ１２，ＳＥ１２の制御タイミングを異なるようにすることにより、出力が異常になることなく、安全に出力端子間の短絡制御を行うことができる。   The output switches 71A and 71B and the short-circuit switch 81 are in a normal state, and voltages corresponding to the pixel values of the storage elements 21 and 22 are output from the output terminals 91 and 92, respectively. As described above, by making the control timings of the control signals SD12 and SE12 different, the short-circuit control between the output terminals can be performed safely without the output becoming abnormal.

短絡制御のときに新たに消費される電力は、スイッチ制御のための制御電力程度である。出力端子間を短絡後、次のラインを表示する際には、出力端子９１，９２の電位が出力端子間短絡時と同じ方向に更に変化する。このため、このように出力端子の電位を平均化することにより、予備充電又は予備放電と同じ効果が得られる。画素Ｄ１１の値に対応する電位にするために必要な電位の変化は、通常の場合に比べて約１／２で済むので、表示パネルの駆動に必要な電力や生じる発熱を約１／２に抑えることができる。   The power that is newly consumed during the short-circuit control is about the control power for the switch control. When the next line is displayed after the output terminals are short-circuited, the potentials of the output terminals 91 and 92 further change in the same direction as when the output terminals are short-circuited. For this reason, the same effect as preliminary charging or preliminary discharging can be obtained by averaging the potentials of the output terminals in this way. The change in potential necessary to obtain the potential corresponding to the value of the pixel D11 is about ½ compared to the normal case, so that the power required for driving the display panel and the generated heat are halved. Can be suppressed.

次に、出力端子９２，９３に関して同様に制御を行う。以降、その他の隣接する２つの出力端子に関しても同様に制御を行う。また、走査パルス毎に同様の動作を繰り返す。以上により、表示パネルの駆動の際の電力消費を低減することができる。   Next, the output terminals 92 and 93 are similarly controlled. Thereafter, the same control is performed for the other two adjacent output terminals. The same operation is repeated for each scan pulse. As described above, power consumption in driving the display panel can be reduced.

このように、図１の表示駆動装置１００によると、３つの画素、すなわち、先行表示画素のうちの２画素と、これらの２画素うちのいずれかと同一の列に属する画素とにより、出力端子間を短絡することについて効果の有無を効率的に判断することができる。画素間に値の規則性は必要ない。   As described above, according to the display driving device 100 of FIG. 1, there are three pixels, that is, two of the preceding display pixels, and a pixel belonging to the same column as one of these two pixels. It is possible to efficiently determine whether or not there is an effect on short circuiting. There is no need for regularity of values between pixels.

図３（ｂ）の場合には、論理回路４１の第２の比較回路は、同一の列に属する画素Ｄ２２と画素Ｄ１２の値を比較し（それぞれ記憶素子３２及び記憶素子２２に記憶されている）、その比較結果を出力する。これらの２つの画素（グループＧ２２）は、いずれも出力端子９２に対応している。その他の点は、図３（ａ）の場合と同様である。   In the case of FIG. 3B, the second comparison circuit of the logic circuit 41 compares the values of the pixel D22 and the pixel D12 belonging to the same column (stored in the storage element 32 and the storage element 22, respectively). ), And output the comparison result. These two pixels (group G22) both correspond to the output terminal 92. Other points are the same as in the case of FIG.

なお、端子間負荷判別回路４０の論理回路４１，４２，…による判断を待たずに、走査パルス信号Ｐ１の入力後直ちに、全ての出力スイッチ７１Ａ，７１Ｂ，７２Ａ，…を開くようにしてもよい。この場合、その後、論理回路４１等によって、出力端子間を短絡制御すべきであると判断された出力端子対については、対応する短絡スイッチ８１等を閉じて端子間を短絡し、端子間を短絡制御すべきであると判断されなかった出力端子対については、対応する出力スイッチ７１Ａ等を閉じるようにする。   All the output switches 71A, 71B, 72A,... May be opened immediately after the scanning pulse signal P1 is input without waiting for the determination by the logic circuits 41, 42,. . In this case, after that, for the output terminal pair determined by the logic circuit 41 or the like to be short-circuit controlled between the output terminals, the corresponding short-circuit switch 81 or the like is closed to short-circuit between the terminals, and the terminals are short-circuited For the output terminal pair that is not determined to be controlled, the corresponding output switch 71A and the like are closed.

これによると、端子間負荷判別回路４０において判断を行う期間に出力スイッチの動作を並行して行わせるので、出力端子間を短絡して電位を平均化する期間をより長く確保することが可能となる。   According to this, since the operation of the output switch is performed in parallel during the period of determination in the inter-terminal load determination circuit 40, it is possible to secure a longer period for short-circuiting the output terminals and averaging the potential. Become.

また、例えば、制御信号ＳＤ１２と制御信号ＳＤ２３との論理和を求め、その結果に従って動作する出力スイッチを、同一の出力端子９２に接続された出力スイッチ７１Ｂ，７２Ａに代えて備えるようにしてもよい。   Further, for example, the logical sum of the control signal SD12 and the control signal SD23 is obtained, and output switches that operate according to the result may be provided instead of the output switches 71B and 72A connected to the same output terminal 92. .

また、図３（ａ），（ｂ）の場合において、論理回路４１の第１の比較回路が、画素Ｄ２１の値と画素Ｄ２２の値とではなく、画素Ｄ１１の値と画素Ｄ１２の値とを比較するようにしてもよい。   3A and 3B, the first comparison circuit of the logic circuit 41 uses the value of the pixel D11 and the value of the pixel D12 instead of the value of the pixel D21 and the value of the pixel D22. You may make it compare.

図４（ａ）は、図１の端子間負荷判別回路４０で判断に用いられる画素の組合せの第２の例を示す説明図である。図４（ｂ）は、図４（ａ）の変形例を示す説明図である。簡単のため、図２の出力端子９１，９２に関する制御について説明する。   FIG. 4A is an explanatory diagram showing a second example of a combination of pixels used for determination by the inter-terminal load determination circuit 40 of FIG. FIG. 4B is an explanatory diagram showing a modification of FIG. For simplicity, control related to the output terminals 91 and 92 in FIG. 2 will be described.

論理回路４１の第１の比較回路は、同一の表示ラインに属する画素Ｄ２１と画素Ｄ２２の値を比較する（図４（ａ）のグループＧ１１）。第１の比較回路は、これらの２画素の値が一致するか否かを示す比較結果を出力する。第２の比較回路は、異なる表示ラインの異なる列に属する画素Ｄ２１と画素Ｄ１２の値を比較する（グループＧ３１）。第２の比較回路は、これらの２画素の値が一致するか否かを示す比較結果を出力する。論理積回路は、不一致であることを第１の比較回路による比較結果が示し、かつ、一致することを第２の比較回路による比較結果が示している場合には、出力端子９１と出力端子９２との間を短絡すべきであると判断し、短絡制御を行うように、判別信号を出力する。   The first comparison circuit of the logic circuit 41 compares the values of the pixel D21 and the pixel D22 belonging to the same display line (group G11 in FIG. 4A). The first comparison circuit outputs a comparison result indicating whether or not the values of these two pixels match. The second comparison circuit compares the values of the pixel D21 and the pixel D12 belonging to different columns of different display lines (group G31). The second comparison circuit outputs a comparison result indicating whether or not the values of these two pixels match. In the AND circuit, when the comparison result by the first comparison circuit indicates that they do not match, and when the comparison result by the second comparison circuit indicates that they match, the output terminal 91 and the output terminal 92 Is determined to be short-circuited, and a determination signal is output so as to perform short-circuit control.

図４（ｂ）の場合には、論理回路４１の第２の比較回路は、異なる表示ラインの異なる列に属する画素Ｄ１１と画素Ｄ２２の値を比較し、その比較結果を出力する（グループＧ３２）。その他の点は、図４（ａ）の場合と同様である。   In the case of FIG. 4B, the second comparison circuit of the logic circuit 41 compares the values of the pixels D11 and D22 belonging to different columns of different display lines, and outputs the comparison result (group G32). . Other points are the same as in the case of FIG.

なお、図４（ａ），（ｂ）の場合において、論理回路４１の第１の比較回路が、画素Ｄ２１の値と画素Ｄ２２の値とではなく、画素Ｄ１１の値と画素Ｄ１２の値とを比較するようにしてもよい。   4A and 4B, the first comparison circuit of the logic circuit 41 does not use the value of the pixel D21 and the value of the pixel D22, but the value of the pixel D11 and the value of the pixel D12. You may make it compare.

図５（ａ）は、図１の端子間負荷判別回路４０で判断に用いられる画素の組合せの第３の例を示す説明図である。図５（ｂ）は、図５（ａ）の変形例を示す説明図である。簡単のため、図２の出力端子９１，９２に関する制御について説明する。   FIG. 5A is an explanatory diagram illustrating a third example of a combination of pixels used for determination by the inter-terminal load determination circuit 40 of FIG. FIG.5 (b) is explanatory drawing which shows the modification of Fig.5 (a). For simplicity, control related to the output terminals 91 and 92 in FIG. 2 will be described.

論理回路４１の第１の比較回路は、異なる表示ラインの異なる列に属する画素Ｄ２１と画素Ｄ１２の値を比較する（図５（ａ）のグループＧ３１）。第１の比較回路は、これらの２画素の値が一致するか否かを示す比較結果を出力する。第２の比較回路は、同一の列に属する画素Ｄ２２と画素Ｄ１２の値を比較する（グループＧ２２）。第２の比較回路は、これらの２画素の値が一致するか否かを示す比較結果を出力する。論理積回路は、一致することを第１の比較回路による比較結果が示し、かつ、不一致であることを第２の比較回路による比較結果が示している場合には、出力端子９１と出力端子９２との間を短絡すべきであると判断し、短絡制御を行うように、判別信号を出力する。   The first comparison circuit of the logic circuit 41 compares the values of the pixel D21 and the pixel D12 belonging to different columns of different display lines (group G31 in FIG. 5A). The first comparison circuit outputs a comparison result indicating whether or not the values of these two pixels match. The second comparison circuit compares the values of the pixel D22 and the pixel D12 belonging to the same column (group G22). The second comparison circuit outputs a comparison result indicating whether or not the values of these two pixels match. In the AND circuit, when the comparison result by the first comparison circuit indicates coincidence and the comparison result by the second comparison circuit indicates disagreement, the output terminal 91 and the output terminal 92 Is determined to be short-circuited, and a determination signal is output so as to perform short-circuit control.

図５（ｂ）の場合には、論理回路４１の第１の比較回路は、異なる表示ラインの異なる列に属する画素Ｄ１１と画素Ｄ２２の値を比較し、その比較結果を出力する（グループＧ３２）。論理回路４１の第２の比較回路は、同一の列に属する画素Ｄ２１と画素Ｄ１１の値を比較し、その比較結果を出力する（グループＧ２１）。その他の点は、図５（ａ）の場合と同様である。   In the case of FIG. 5B, the first comparison circuit of the logic circuit 41 compares the values of the pixels D11 and D22 belonging to different columns of different display lines and outputs the comparison result (group G32). . The second comparison circuit of the logic circuit 41 compares the values of the pixel D21 and the pixel D11 belonging to the same column, and outputs the comparison result (group G21). The other points are the same as in the case of FIG.

図６（ａ）〜図９（ｂ）を参照して、先行表示画素のうちの２画素及びこれらの２画素とそれぞれ同一の列に属する次のラインの２画素を含んだ４画素に基づいて、図１の端子間負荷判別回路４０が行う判断について説明する。簡単のため、図２の出力端子９１，９２に関する制御について説明する。その他の出力端子についても同様である。論理回路４１等は、いずれも、第１、第２及び第３の比較回路と、論理積回路とを備えているものとする。   Referring to FIGS. 6A to 9B, based on four pixels including two pixels of the preceding display pixels and two pixels of the next line belonging to the same column as these two pixels, respectively. The determination performed by the inter-terminal load determination circuit 40 in FIG. 1 will be described. For simplicity, control related to the output terminals 91 and 92 in FIG. 2 will be described. The same applies to other output terminals. It is assumed that each of the logic circuits 41 and the like includes first, second, and third comparison circuits and an AND circuit.

図６（ａ）は、図１の端子間負荷判別回路４０で判断に用いられる画素の組合せの第４の例を示す説明図である。図６（ｂ）は、図６（ａ）の変形例を示す説明図である。論理回路４１の第１の比較回路は、同一の表示ラインに属する画素Ｄ２１と画素Ｄ２２の値を比較する（図６（ａ）のグループＧ１１）。第１の比較回路は、これらの２画素の値が一致するか否かを示す比較結果を出力する。第２の比較回路は、同一の列に属する画素Ｄ２１と画素Ｄ１１の値を比較する（グループＧ２１）。第２の比較回路は、これらの２画素の値が一致するか否かを示す比較結果を出力する。   FIG. 6A is an explanatory diagram illustrating a fourth example of a combination of pixels used for determination by the inter-terminal load determination circuit 40 of FIG. FIG. 6B is an explanatory diagram showing a modification of FIG. The first comparison circuit of the logic circuit 41 compares the values of the pixel D21 and the pixel D22 belonging to the same display line (group G11 in FIG. 6A). The first comparison circuit outputs a comparison result indicating whether or not the values of these two pixels match. The second comparison circuit compares the values of the pixel D21 and the pixel D11 belonging to the same column (group G21). The second comparison circuit outputs a comparison result indicating whether or not the values of these two pixels match.

第３の比較回路は、同一の列に属する画素Ｄ２２と画素Ｄ１２の値を比較する（グループＧ２２）。第３の比較回路は、これらの２画素の値が一致するか否かを示す比較結果を出力する。論理積回路は、不一致であることを第１〜第３の比較回路による比較結果の全てが示している場合には、出力端子９１と出力端子９２との間を短絡すべきであると判断し、短絡制御を行うように、判別信号を出力する。   The third comparison circuit compares the values of the pixel D22 and the pixel D12 belonging to the same column (group G22). The third comparison circuit outputs a comparison result indicating whether or not the values of these two pixels match. The logical product circuit determines that the output terminal 91 and the output terminal 92 should be short-circuited when all of the comparison results by the first to third comparison circuits indicate that there is a mismatch. The discrimination signal is output so as to perform the short-circuit control.

図６（ｂ）の場合には、論理回路４１の第１の比較回路は、同一の表示ラインに属する画素Ｄ１１と画素Ｄ１２の値を比較し、その比較結果を出力する（グループＧ１２）。その他の点は、図６（ａ）の場合と同様である。   In the case of FIG. 6B, the first comparison circuit of the logic circuit 41 compares the values of the pixels D11 and D12 belonging to the same display line, and outputs the comparison result (group G12). The other points are the same as in the case of FIG.

図７（ａ）は、図１の端子間負荷判別回路４０で判断に用いられる画素の組合せの第５の例を示す説明図である。図７（ｂ）は、図７（ａ）の変形例を示す説明図である。論理回路４１の第１の比較回路は、同一の列に属する画素Ｄ２１と画素Ｄ１１の値を比較する（図７（ａ）のグループＧ２１）。第１の比較回路は、これらの２画素の値が一致するか否かを示す比較結果を出力する。第２の比較回路は、同一の表示ラインに属する画素Ｄ２１と画素Ｄ２２の値を比較する（グループＧ１１）。第２の比較回路は、これらの２画素の値が一致するか否かを示す比較結果を出力する。   FIG. 7A is an explanatory diagram illustrating a fifth example of a combination of pixels used for determination by the inter-terminal load determination circuit 40 of FIG. FIG.7 (b) is explanatory drawing which shows the modification of Fig.7 (a). The first comparison circuit of the logic circuit 41 compares the values of the pixel D21 and the pixel D11 belonging to the same column (group G21 in FIG. 7A). The first comparison circuit outputs a comparison result indicating whether or not the values of these two pixels match. The second comparison circuit compares the values of the pixel D21 and the pixel D22 belonging to the same display line (group G11). The second comparison circuit outputs a comparison result indicating whether or not the values of these two pixels match.

第３の比較回路は、同一の表示ラインに属する画素Ｄ１１と画素Ｄ１２の値を比較する（グループＧ１２）。第３の比較回路は、これらの２画素の値が一致するか否かを示す比較結果を出力する。論理積回路は、不一致であることを第１〜第３の比較回路による比較結果の全てが示している場合には、出力端子９１と出力端子９２との間を短絡すべきであると判断し、短絡制御を行うように、判別信号を出力する。   The third comparison circuit compares the values of the pixels D11 and D12 belonging to the same display line (group G12). The third comparison circuit outputs a comparison result indicating whether or not the values of these two pixels match. The logical product circuit determines that the output terminal 91 and the output terminal 92 should be short-circuited when all of the comparison results by the first to third comparison circuits indicate that there is a mismatch. The discrimination signal is output so as to perform the short-circuit control.

図７（ｂ）の場合には、論理回路４１の第１の比較回路は、同一の列に属する画素Ｄ２２と画素Ｄ１２の値を比較し、その比較結果を出力する（グループＧ２２）。その他の点は、図７（ａ）の場合と同様である。   In the case of FIG. 7B, the first comparison circuit of the logic circuit 41 compares the values of the pixel D22 and the pixel D12 belonging to the same column, and outputs the comparison result (group G22). Other points are the same as in the case of FIG.

図８（ａ）は、図１の端子間負荷判別回路４０で判断に用いられる画素の組合せの第６の例を示す説明図である。図８（ｂ）は、図８（ａ）の変形例を示す説明図である。論理回路４１の第１の比較回路は、同一の列に属する画素Ｄ２１と画素Ｄ１１の値を比較する（図８（ａ）のグループＧ２１）。第１の比較回路は、これらの２画素の値が一致するか否かを示す比較結果を出力する。第２の比較回路は、異なる表示ラインの異なる列に属する画素Ｄ２１と画素Ｄ１２の値を比較する（グループＧ３１）。第２の比較回路は、これらの２画素の値が一致するか否かを示す比較結果を出力する。   FIG. 8A is an explanatory diagram illustrating a sixth example of pixel combinations used for determination by the inter-terminal load determination circuit 40 of FIG. FIG. 8B is an explanatory diagram showing a modification of FIG. The first comparison circuit of the logic circuit 41 compares the values of the pixel D21 and the pixel D11 belonging to the same column (group G21 in FIG. 8A). The first comparison circuit outputs a comparison result indicating whether or not the values of these two pixels match. The second comparison circuit compares the values of the pixel D21 and the pixel D12 belonging to different columns of different display lines (group G31). The second comparison circuit outputs a comparison result indicating whether or not the values of these two pixels match.

第３の比較回路は、異なる表示ラインの異なる列に属する画素Ｄ１１と画素Ｄ２２の値を比較する（グループＧ３２）。第３の比較回路は、これらの２画素の値が一致するか否かを示す比較結果を出力する。論理積回路は、不一致であることを第１の比較回路による比較結果が示し、かつ、一致することを第２及び第３の比較回路による比較結果が示している場合には、出力端子９１と出力端子９２との間を短絡すべきであると判断し、短絡制御を行うように、判別信号を出力する。   The third comparison circuit compares the values of the pixels D11 and D22 belonging to different columns of different display lines (group G32). The third comparison circuit outputs a comparison result indicating whether or not the values of these two pixels match. In the AND circuit, when the comparison result by the first comparison circuit indicates that they do not match and the comparison result by the second and third comparison circuits indicates that they match, the output terminal 91 It is determined that the output terminal 92 should be short-circuited, and a determination signal is output so as to perform short-circuit control.

図８（ｂ）の場合には、論理回路４１の第１の比較回路は、同一の列に属する画素Ｄ２２と画素Ｄ１２の値を比較し、その比較結果を出力する（グループＧ２２）。その他の点は、図８（ａ）の場合と同様である。   In the case of FIG. 8B, the first comparison circuit of the logic circuit 41 compares the values of the pixel D22 and the pixel D12 belonging to the same column, and outputs the comparison result (group G22). Other points are the same as in the case of FIG.

図９（ａ）は、図１の端子間負荷判別回路４０で判断に用いられる画素の組合せの第７の例を示す説明図である。図９（ｂ）は、図９（ａ）の変形例を示す説明図である。論理回路４１の第１の比較回路は、同一の表示ラインに属する画素Ｄ２１と画素Ｄ２２の値を比較する（図９（ａ）のグループＧ１１）。第１の比較回路は、これらの２画素の値が一致するか否かを示す比較結果を出力する。第２及び第３の比較回路については、図８（ａ）の場合と同様であるので、説明を省略する。論理積回路は、不一致であることを第１の比較回路による比較結果が示し、かつ、一致することを第２及び第３の比較回路による比較結果が示している場合には、出力端子９１と出力端子９２との間を短絡すべきであると判断し、短絡制御を行うように、判別信号を出力する。   FIG. 9A is an explanatory diagram illustrating a seventh example of a combination of pixels used for determination by the inter-terminal load determination circuit 40 of FIG. FIG. 9B is an explanatory diagram showing a modification of FIG. The first comparison circuit of the logic circuit 41 compares the values of the pixel D21 and the pixel D22 belonging to the same display line (group G11 in FIG. 9A). The first comparison circuit outputs a comparison result indicating whether or not the values of these two pixels match. Since the second and third comparison circuits are the same as those in the case of FIG. In the AND circuit, when the comparison result by the first comparison circuit indicates that they do not match and the comparison result by the second and third comparison circuits indicates that they match, the output terminal 91 It is determined that the output terminal 92 should be short-circuited, and a determination signal is output so as to perform short-circuit control.

図９（ｂ）の場合には、論理回路４１の第１の比較回路は、同一の表示ラインに属する画素Ｄ１１と画素Ｄ１２の値を比較し、その比較結果を出力する（グループＧ１２）。その他の点は、図９（ａ）の場合と同様である。   In the case of FIG. 9B, the first comparison circuit of the logic circuit 41 compares the values of the pixel D11 and the pixel D12 belonging to the same display line, and outputs the comparison result (group G12). Other points are the same as in the case of FIG.

図４（ａ）〜図９（ｂ）の場合においても、論理回路４２等が他の出力端子について論理回路４１と同様の判断を行い、その結果に従って、短絡制御を行うように判別信号を出力する。   4 (a) to 9 (b), the logic circuit 42 and the like make the same determination as that of the logic circuit 41 for the other output terminals, and output a determination signal so as to perform the short-circuit control according to the result. To do.

なお、先行表示画素のうちの２画素と、これらの２画素とそれぞれ同一の列に属する次のラインの２画素とのうちの４画素又は３画素を対象として、図３（ａ）〜図９（ｂ）で図示されていないような組合せを採用するようにしてもよい。   3A to 9 for four pixels or three pixels of two pixels of the preceding display pixels and two pixels of the next line belonging to the same column as these two pixels. Combinations not shown in (b) may be adopted.

また、回路構成が簡単になり、回路面積の点でも効率がよいので、図３（ａ）〜図９（ｂ）では、列ＣＡ，ＣＢは、隣接する列であるとして説明した。しかし、列ＣＡ，ＣＢは、隣接しない列であってもよい。すなわち、２つの列ＣＡ，ＣＢは、異なる列であれば、どのように選択された列であってもよい。この場合には、選択された２列に対応する２つの出力端子の間に短絡スイッチを有するようにし、この短絡スイッチと、これらの出力端子に接続された出力スイッチとを、判断結果に従って制御する。   In addition, since the circuit configuration is simplified and the efficiency is high in terms of circuit area, the columns CA and CB are described as adjacent columns in FIGS. However, the columns CA and CB may be non-adjacent columns. That is, the two columns CA and CB may be any selected column as long as they are different columns. In this case, a short-circuit switch is provided between the two output terminals corresponding to the two selected rows, and the short-circuit switch and the output switch connected to these output terminals are controlled according to the determination result. .

また、１ライン分の処理を行う際に、端子間負荷判別回路４０は、判断に用いる列を、重複しないように２列ずつ選択してもよいし、重複するように２列ずつ選択してもよい。重複しないように選択する場合には、２つの出力端子毎に、出力端子間を短絡する制御が行われる。重複するように選択する場合には、端子間負荷判別回路４０は、例えば、列ＣＡ，ＣＢの画素を用いる判断だけではなく、更に他の列（列ＣＣとする）及び列ＣＢの画素を用いる判断も行う。この場合には、例えば、列ＣＡ，ＣＢ，ＣＣが図２の出力端子９１，９２，９３にそれぞれ対応しているとすると、出力端子９１と出力端子９２との間だけではなく、３つの出力端子９１，９２，及び９３の間を短絡する制御が行われる。同様に、端子間負荷判別回路４０が、更に多くの出力端子の間を短絡する制御を行うようにしてもよい。   In addition, when performing processing for one line, the inter-terminal load determination circuit 40 may select two columns so as not to overlap, or select two columns so as to overlap each other. Also good. When selecting so as not to overlap, control for short-circuiting between the output terminals is performed for every two output terminals. In the case where selection is made so as to overlap, the inter-terminal load determination circuit 40 uses not only the determination using the pixels in the columns CA and CB but also the pixels in the other columns (referred to as column CC) and the column CB. Make a judgment. In this case, for example, if the columns CA, CB, and CC correspond to the output terminals 91, 92, and 93 in FIG. 2, respectively, not only between the output terminal 91 and the output terminal 92 but also three outputs. Control for short-circuiting between the terminals 91, 92, and 93 is performed. Similarly, the inter-terminal load determination circuit 40 may perform control for short-circuiting more output terminals.

図１０は、図２の短絡スイッチの動作の具体例を示す模式図である。図１０には、第Ｎ及び第Ｎ−１ラインの画素と、短絡スイッチ８１〜８９，１８０〜１８４とが示されている。第Ｎラインの画素は、これから表示が行われる画素であり、第Ｎ−１ラインの画素は、既に表示された先行表示画素である。白丸は、その画素が点灯する（対応する出力端子から高レベル（“Ｈ”）の信号が出力される）ことを示し、黒丸は、その画素が点灯しない（対応する出力端子から低レベル（“Ｌ”）の信号が出力される）ことを示す。   FIG. 10 is a schematic diagram showing a specific example of the operation of the short-circuit switch of FIG. FIG. 10 shows pixels on the Nth and (N-1) th lines and short-circuit switches 81-89 and 180-184. The pixel on the Nth line is a pixel to be displayed from now on, and the pixel on the (N-1) th line is a preceding display pixel that has already been displayed. A white circle indicates that the pixel is lit (a high level (“H”) signal is output from the corresponding output terminal), and a black circle indicates that the pixel is not lit (low level (“ L ″) is output).

図２においては同様の回路が繰り返し含まれている。短絡スイッチ８４〜８９，１８０〜１８４は、出力端子間スイッチ回路６０に含まれており、図２の短絡スイッチ８１〜８３の下方に存在している。ここでは、端子間負荷判別回路４０は、図３（ａ）に示された画素の組合せを判断に用いるものとして説明する。   In FIG. 2, a similar circuit is repeatedly included. The short-circuit switches 84 to 89 and 180 to 184 are included in the switch circuit 60 between output terminals, and exist below the short-circuit switches 81 to 83 in FIG. Here, the description will be made assuming that the inter-terminal load determination circuit 40 uses the combination of pixels shown in FIG.

例えば、図１０の左から第１列目及び第２列目の４画素に着目すると、第Ｎ−１ラインの２画素の値が異なり、第１列目の２画素の値が異なっているので、論理回路４１は、短絡制御を行うように、判別信号を出力する。したがって、短絡スイッチ８１は導通する。また、図１０の左から第２列目及び第３列目の４画素に着目すると、第Ｎ−１ラインの２画素の値が異なり、第２列目の２画素の値が異なっているので、論理回路４２は、短絡制御を行うように、判別信号を出力する。したがって、短絡スイッチ８２は導通する。同様に、短絡スイッチ８３も導通するので、第１〜第４列目の画素に対応する出力端子の間で電位が平均化される。   For example, focusing on the four pixels in the first and second columns from the left in FIG. 10, the values of the two pixels in the (N−1) -th line are different, and the values of the two pixels in the first column are different. The logic circuit 41 outputs a determination signal so as to perform short-circuit control. Therefore, the short-circuit switch 81 becomes conductive. Further, when attention is paid to the four pixels in the second and third columns from the left in FIG. 10, the values of the two pixels in the (N−1) -th line are different, and the values of the two pixels in the second column are different. The logic circuit 42 outputs a determination signal so as to perform short circuit control. Therefore, the short-circuit switch 82 becomes conductive. Similarly, since the short-circuit switch 83 is also conducted, the potential is averaged between the output terminals corresponding to the pixels in the first to fourth columns.

図１１は、図１の表示駆動装置の変形例の構成を示すブロック図である。図１１の表示駆動装置は、端子間負荷判別回路４０及び出力端子間スイッチ回路６０に代えて、端子間負荷判別回路２４０及び出力端子間スイッチ回路２６０を有している点が、図１及び図２の表示駆動装置と異なっている。   FIG. 11 is a block diagram showing a configuration of a modification of the display driving device of FIG. The display driving device of FIG. 11 includes an inter-terminal load discriminating circuit 240 and an output inter-terminal switch circuit 260 in place of the inter-terminal load discriminating circuit 40 and the output inter-terminal switch circuit 60. FIG. 2 is different from the display driving device.

端子間負荷判別回路２４０は、論理回路２４１，２４２，２４３，…と、タイミング調整回路２５１，２５２，２５３，…とを備えている。出力端子間スイッチ回路２６０は、出力端子間スイッチ回路６０において、共通線８と、共通線接続スイッチ８１Ｃ，８２Ｃ，８３Ｃ，…とを更に有するようにしたものである。   The inter-terminal load determination circuit 240 includes logic circuits 241, 242, 243,... And timing adjustment circuits 251, 252, 253,. The inter-output-terminal switch circuit 260 is the same as the inter-output-terminal switch circuit 60, further including a common line 8 and common line connection switches 81C, 82C, 83C,.

共通線接続スイッチ８１Ｃ，８２Ｃ，８３Ｃ，…は、出力端子９１，９２，９３，…にそれぞれ対応しており、対応する出力端子と共通線８との間を接続する。共通線接続スイッチ８１Ｃ，８２Ｃ，８３Ｃ，…としては、例えばトランジスタを用いることができる。共通線８には、“Ｈ”と“Ｌ”とをほぼ平均した電圧（電源電圧ＶＤＤの約２分の１の電圧）が電源回路から与えられている。   The common line connection switches 81C, 82C, 83C, ... correspond to the output terminals 91, 92, 93, ..., respectively, and connect between the corresponding output terminals and the common line 8. As the common line connection switches 81C, 82C, 83C,..., For example, transistors can be used. The common line 8 is supplied with a voltage (approximately a half of the power supply voltage VDD) obtained by substantially averaging “H” and “L” from the power supply circuit.

論理回路２４１は、論理回路４１とほぼ同様に構成されているが、次の点が異なる。論理回路２４１は、制御信号ＳＥ１２を有効にしない（すなわち、短絡スイッチ８１が閉じられない）場合であって、かつ、画素の出力端子９１に対応する列において画素の値が変化する（すなわち、図３（ａ）等における列ＣＡの画素Ｄ２１と画素Ｄ１１とで値が異なる）ことを検出した場合には、制御信号ＳＦ１２が有効になるように、判別信号を出力する。制御信号ＳＦ１２が有効である場合には、共通線接続スイッチ８１Ｃは、出力端子９１と共通線８との間を短絡する。論理回路２４２，２４３，…、及びタイミング調整回路２５２，２５３，…も、関係する制御信号が異なる他は同様に動作する。   The logic circuit 241 is configured in substantially the same manner as the logic circuit 41, except for the following points. The logic circuit 241 does not enable the control signal SE12 (that is, the shorting switch 81 is not closed), and the value of the pixel changes in the column corresponding to the output terminal 91 of the pixel (that is, FIG. When it is detected that the value is different between the pixel D21 and the pixel D11 in the column CA in 3 (a) or the like, a determination signal is output so that the control signal SF12 becomes valid. When the control signal SF12 is valid, the common line connection switch 81C short-circuits between the output terminal 91 and the common line 8. The logic circuits 242, 243,... And the timing adjustment circuits 252, 253,... Operate similarly except that the related control signals are different.

なお、電源回路から共通線８に電圧を与えないようにしてもよい。この場合には、共通線８に接続された出力端子間で電位が平均化される。また、電源電圧ＶＤＤの約２分の１の電圧を維持するようにした大容量のキャパシタに、共通線８を接続するようにしてもよい。   Note that a voltage may not be applied to the common line 8 from the power supply circuit. In this case, the potentials are averaged between the output terminals connected to the common line 8. Alternatively, the common line 8 may be connected to a large-capacity capacitor that maintains a voltage that is approximately one half of the power supply voltage VDD.

図１２は、図１１の２つのタイミング調整回路２５１，２５２から出力される制御信号についてのタイミングチャートである。タイミング調整回路２５１は、論理回路２４１で生成された判別信号を、タイミングを調整して制御信号ＳＤ１２，ＳＥ１２，ＳＦ１２（スイッチ制御信号ＳＤ）として出力する。論理回路２４１が出力端子９１，９２間を短絡制御すべきであると判断した場合には、タイミング調整回路２５１は、まず、走査パルス信号Ｐ１が入力され論理回路２４１の判断が確定してから、制御信号ＳＤ１２を有効（“Ｌ”）にして出力スイッチ７１Ａ，７１Ｂを開き、その後、制御信号ＳＥ１２を有効（“Ｈ”）にして短絡スイッチ８１を閉じる。制御信号ＳＦ１２は無効（“Ｌ”）のままであるので、共通線接続スイッチ８１Ｃは開いたままである。   FIG. 12 is a timing chart of control signals output from the two timing adjustment circuits 251 and 252 in FIG. The timing adjustment circuit 251 adjusts the timing and outputs the determination signal generated by the logic circuit 241 as the control signals SD12, SE12, and SF12 (switch control signal SD). When the logic circuit 241 determines that the short circuit between the output terminals 91 and 92 should be controlled, the timing adjustment circuit 251 first inputs the scanning pulse signal P1 and confirms the determination of the logic circuit 241. The control signal SD12 is enabled (“L”) to open the output switches 71A and 71B, and then the control signal SE12 is enabled (“H”) to close the short circuit switch 81. Since the control signal SF12 remains invalid (“L”), the common line connection switch 81C remains open.

所定の時間が経過後、タイミング調整回路２５１は、制御信号ＳＥ１２を無効（“Ｌ”）にして短絡スイッチ８１を開き、その後、制御信号ＳＤ１２を無効（“Ｈ”）にして出力スイッチ７１Ａ，７１Ｂを閉じる。   After a predetermined time has elapsed, the timing adjustment circuit 251 disables the control signal SE12 ("L") and opens the short-circuit switch 81, and then disables the control signal SD12 ("H") and sets the output switches 71A and 71B. Close.

タイミング調整回路２５２は、論理回路２４２で生成された判別信号を、タイミングを調整して制御信号ＳＤ２３，ＳＥ２３，ＳＦ２３（スイッチ制御信号ＳＤ）として出力する。論理回路２４２が出力端子９２，９３間を短絡制御すべきではないと判断した（制御信号ＳＥ２３を有効にしない）場合であって、かつ、画素の出力端子９２に対応する列において画素の値が変化することを検出した場合には、タイミング調整回路２５２は、制御信号ＳＥ１２，ＳＥ２３等の短絡スイッチを制御する信号のレベルが変化するタイミングの後に、制御信号ＳＦ２３を有効（“Ｈ”）にする。すると、共通線接続スイッチ８２Ｃが閉じる。制御信号ＳＥ２３は無効（“Ｌ”）のままであるので、短絡スイッチ８２は開いたままである。   The timing adjustment circuit 252 adjusts the timing and outputs the determination signal generated by the logic circuit 242 as the control signals SD23, SE23, and SF23 (switch control signal SD). In the case where the logic circuit 242 determines that the output terminals 92 and 93 should not be short-circuit controlled (the control signal SE23 is not validated), and the pixel value in the column corresponding to the pixel output terminal 92 is When the change is detected, the timing adjustment circuit 252 makes the control signal SF23 valid (“H”) after the timing at which the level of the signal for controlling the short-circuit switch such as the control signals SE12 and SE23 changes. . Then, the common line connection switch 82C is closed. Since the control signal SE23 remains invalid ("L"), the short-circuit switch 82 remains open.

その後、出力端子９２の電位が共通線８の電位にほぼ等しくなる。制御信号ＳＥ１２，ＳＥ２３等の短絡スイッチを制御する信号のレベルが変化するタイミングの前に、タイミング調整回路２５２は、制御信号ＳＦ２３を無効（“Ｌ”）にして共通線接続スイッチ８２Ｃを開く。このように、共通線接続スイッチ８１Ｃ，８２Ｃ等の制御タイミングを、短絡スイッチ８１，８２等とは異なるようにしている。   Thereafter, the potential of the output terminal 92 becomes substantially equal to the potential of the common line 8. Prior to the timing when the level of the signal for controlling the short-circuit switch such as the control signals SE12 and SE23 changes, the timing adjustment circuit 252 disables the control signal SF23 ("L") and opens the common line connection switch 82C. In this way, the control timing of the common line connection switches 81C, 82C, etc. is made different from that of the short-circuit switches 81, 82, etc.

図１３は、図１１の短絡スイッチ及び共通線接続スイッチの動作の第１の具体例を示す模式図である。図１３には、第Ｎ及び第Ｎ−１ラインの画素と、短絡スイッチ８１〜８９，１８０〜１８４と、共通線接続スイッチ８１Ｃ〜８９Ｃ，１８０Ｃ〜１８４Ｃとが示されている。図１１においては同様の回路が繰り返し含まれている。共通線接続スイッチ８４Ｃ〜８９Ｃ，１８０Ｃ〜１８４Ｃは、出力端子間スイッチ回路２６０に含まれており、図１１の共通線接続スイッチ８１Ｃ〜８３Ｃの下方に存在している。図１３〜図１５では、端子間負荷判別回路２４０は、図６（ａ）に示された画素の組合せを判断に用いるものとして説明する。   FIG. 13 is a schematic diagram illustrating a first specific example of the operation of the short-circuit switch and the common line connection switch of FIG. FIG. 13 shows pixels on the Nth and (N-1) th lines, short-circuit switches 81-89, 180-184, and common line connection switches 81C-89C, 180C-184C. In FIG. 11, the same circuit is repeatedly included. The common line connection switches 84C to 89C and 180C to 184C are included in the output terminal switch circuit 260, and exist below the common line connection switches 81C to 83C in FIG. In FIG. 13 to FIG. 15, the inter-terminal load determination circuit 240 is described as using the combination of pixels shown in FIG.

図１３の場合には、画素の隣り合うどのような２列についても、対応する端子間は短絡されないが、第Ｎ−１ラインの画素と第Ｎラインの画素とで値が異なっている列については、対応する共通線接続スイッチが閉じる。すなわち、共通線接続スイッチ８４Ｃ，８５Ｃ，８６Ｃ，１８０Ｃ，１８１Ｃ，１８２Ｃがオンになる。したがって、画素が図１３のように配置される場合には、図２の表示駆動装置では出力端子の電位を平均化することができなかったが、図１１の表示駆動装置によると、次のラインの表示時に電位が変化する出力端子の電位をほぼＶＤＤ／２にすることが可能となる。   In the case of FIG. 13, for any two adjacent columns of pixels, the corresponding terminals are not short-circuited, but the columns having different values between the pixels on the (N-1) th line and the pixels on the Nth line. The corresponding common line connection switch is closed. That is, the common line connection switches 84C, 85C, 86C, 180C, 181C, and 182C are turned on. Therefore, when the pixels are arranged as shown in FIG. 13, the potential of the output terminal cannot be averaged in the display driving device of FIG. 2, but according to the display driving device of FIG. It is possible to set the potential of the output terminal that changes in potential during display to approximately VDD / 2.

図１４は、図１１の短絡スイッチ及び共通線接続スイッチの動作の第２の具体例を示す模式図である。図１４では、画素のパターンが図１３とは異なっている。この場合、短絡スイッチ８３，８６，８９，１８２が閉じるのみではなく、共通線接続スイッチ８１Ｃ，８２Ｃ等も閉じるので、より多くの出力端子の電位をほぼＶＤＤ／２にすることが可能となる。   FIG. 14 is a schematic diagram illustrating a second specific example of the operation of the short-circuit switch and the common line connection switch of FIG. In FIG. 14, the pixel pattern is different from that in FIG. In this case, not only the short-circuit switches 83, 86, 89, and 182 are closed, but also the common line connection switches 81C and 82C and the like are closed, so that the potentials of more output terminals can be set to approximately VDD / 2.

図１５は、図１１の短絡スイッチ及び共通線接続スイッチの動作の第３の具体例を示す模式図である。この場合、短絡スイッチ８１，８２等が閉じるのみではなく、共通線接続スイッチ８４Ｃ，１８０Ｃも閉じる。   FIG. 15 is a schematic diagram showing a third specific example of the operation of the short-circuit switch and the common line connection switch of FIG. In this case, not only the short-circuit switches 81 and 82 are closed, but the common line connection switches 84C and 180C are also closed.

図１６は、図１１の短絡スイッチ及び共通線接続スイッチの動作の第４の具体例を示す模式図である。ここでは、端子間負荷判別回路２４０は、図３（ａ）に示された画素の組合せを判断に用いるものとして説明する。この場合、短絡スイッチ８６，１８２が閉じるのみではなく、共通線接続スイッチ８４Ｃ，８５Ｃ等も閉じる。このように、図１１の表示駆動装置によると、１つのラインにおいて同じ値の画素が連続する場合に、特に効果があるといえる。   FIG. 16 is a schematic diagram illustrating a fourth specific example of the operation of the short-circuit switch and the common line connection switch of FIG. Here, it is assumed that the inter-terminal load determination circuit 240 uses the pixel combination shown in FIG. In this case, not only the short-circuit switches 86 and 182 are closed, but the common line connection switches 84C and 85C are also closed. As described above, according to the display driving device of FIG. 11, it can be said that this is particularly effective when pixels having the same value continue in one line.

図１１の表示駆動装置では、画素の２つの列に基づいて、対応する短絡スイッチ及び共通線接続スイッチを制御するので、比較的簡単な回路で制御を行うことができる。しかし、例えば図１４の共通線接続スイッチ８４Ｃは、閉じなくてもよいはずである。短絡スイッチ８３が閉じれば出力端子間の電位は平均化されるからである。同様に、共通線接続スイッチ８７Ｃ，１８０Ｃ，１８３Ｃや、図１５の共通線接続スイッチ８４Ｃ，１８０Ｃも閉じる必要はない。そこで、閉じる必要がない共通線接続スイッチを閉じないようにした装置について説明する。   In the display drive device of FIG. 11, the corresponding short-circuit switch and common line connection switch are controlled based on the two columns of pixels, so that the control can be performed with a relatively simple circuit. However, for example, the common line connection switch 84C in FIG. 14 should not be closed. This is because the potential between the output terminals is averaged when the short-circuit switch 83 is closed. Similarly, it is not necessary to close the common line connection switches 87C, 180C, and 183C and the common line connection switches 84C and 180C of FIG. An apparatus that prevents the common line connection switch that does not need to be closed from being closed will be described.

図１７は、図１１の表示駆動装置の変形例の構成を示すブロック図である。図１７の表示駆動装置は、図１１の表示駆動装置において、ＡＮＤゲート５２Ｄ，５３Ｄ，…を更に備え、各共通線接続スイッチが、対応するＡＮＤゲートの出力によって制御されるようにしたものである。図１７においては、図１１と同様の構成要素については省略してある。   FIG. 17 is a block diagram showing a configuration of a modified example of the display driving device of FIG. The display drive device of FIG. 17 further includes AND gates 52D, 53D,... In the display drive device of FIG. 11, and each common line connection switch is controlled by the output of the corresponding AND gate. . In FIG. 17, the same components as in FIG. 11 are omitted.

ＡＮＤゲート５２Ｄは、制御信号ＳＥ１２が“Ｌ”であり、かつ、制御信号ＳＦ２３が“Ｈ”である場合にのみ、制御信号ＳＧ２３を“Ｈ”にして出力する。共通線接続スイッチ８２Ｃは、制御信号ＳＧ２３が“Ｈ”であるときにのみ閉じる。すなわち、短絡スイッチ８１が閉じない場合に限って共通線接続スイッチ８２Ｃを閉じることが可能であるようにする。ＡＮＤゲート５３Ｄ，…も、対応する制御信号に基づいて共通線接続スイッチ８２Ｃ，…を同様に制御する。すると、図１４の共通線接続スイッチ８４Ｃや、図１５の共通線接続スイッチ８４Ｃ等が閉じられなくなり、より理想的な制御を行うことができる。   The AND gate 52D sets the control signal SG23 to “H” and outputs it only when the control signal SE12 is “L” and the control signal SF23 is “H”. The common line connection switch 82C is closed only when the control signal SG23 is “H”. That is, the common line connection switch 82C can be closed only when the short-circuit switch 81 is not closed. The AND gates 53D,... Similarly control the common line connection switches 82C,. Then, the common line connection switch 84C in FIG. 14 and the common line connection switch 84C in FIG. 15 are not closed, and more ideal control can be performed.

図１８は、図１の表示駆動装置の他の変形例の構成を示すブロック図である。図１８の表示駆動装置は、図１の表示駆動装置１００において、データタイミング調整回路２０２と、制御タイミング調整回路２０４とを更に備えたものである。   FIG. 18 is a block diagram showing a configuration of another modification of the display driving device of FIG. The display driving device of FIG. 18 is the same as the display driving device 100 of FIG. 1, further including a data timing adjustment circuit 202 and a control timing adjustment circuit 204.

データタイミング調整回路２０２は、第１の記憶回路２０から出力された画素データＤ１を、そのタイミングを調整して出力端子間スイッチ回路６０に出力する。制御タイミング調整回路２０４は、端子間負荷判別回路４０から出力されたスイッチ制御信号ＳＤを、そのタイミングを調整して出力端子間スイッチ回路６０に出力する。   The data timing adjustment circuit 202 adjusts the timing of the pixel data D1 output from the first storage circuit 20 and outputs the pixel data D1 to the output terminal switch circuit 60. The control timing adjustment circuit 204 adjusts the timing of the switch control signal SD output from the inter-terminal load determination circuit 40 and outputs the switch control signal SD to the output inter-terminal switch circuit 60.

ここで、データタイミング調整回路２０２及び制御タイミング調整回路２０４は、スイッチ制御信号ＳＤが出力端子間スイッチ回路６０に与えられた後に、画素データＤ１が出力端子間スイッチ回路６０に与えられるように、タイミングを調整する。これにより、表示ライン切り替えの直前に出力端子間を短絡制御することが確実にできるようになる。   Here, the data timing adjustment circuit 202 and the control timing adjustment circuit 204 are arranged so that the pixel data D1 is supplied to the output terminal switch circuit 60 after the switch control signal SD is supplied to the output terminal switch circuit 60. Adjust. As a result, it is possible to reliably perform short-circuit control between the output terminals immediately before switching the display lines.

なお、データタイミング調整回路２０２及び制御タイミング調整回路２０４のうちの一方のみを備えるようにしてもよい。   Note that only one of the data timing adjustment circuit 202 and the control timing adjustment circuit 204 may be provided.

図１９（ａ）は、図１の表示駆動装置を用いたモジュールパッケージの構成図である。図１９（ｂ）は、図１９（ａ）のモジュールパッケージを用いた表示パネルモジュールの構成図である。   FIG. 19A is a configuration diagram of a module package using the display driving device of FIG. FIG. 19B is a configuration diagram of a display panel module using the module package of FIG.

図１９（ａ）のモジュールパッケージ１２０は、表示駆動装置１００と、フレキシブル配線基板１２２と、入力信号端子部１２４と、出力信号端子部１２６とを備えている。フレキシブル配線基板１２２は、入力信号端子部１２４に与えられた信号を表示駆動装置１００に伝送し、表示駆動装置１００の出力を出力信号端子部１２６に伝送する。   The module package 120 of FIG. 19A includes the display driving device 100, a flexible wiring board 122, an input signal terminal portion 124, and an output signal terminal portion 126. The flexible wiring board 122 transmits a signal given to the input signal terminal unit 124 to the display driving device 100 and transmits an output of the display driving device 100 to the output signal terminal unit 126.

図１９（ｂ）の表示パネルモジュールは、表示パネルとしてのＰＤＰ１１２と、共通配線基板１１４と、パネルＬＳＩ１１６と、複数のモジュールパッケージ１２０とを備えている。ＰＤＰ１１２は、複数の画素を備えており、各画素に対応したデータ電極を有している。また、ＰＤＰ１１２は、複数の画素ブロックを有しており、各モジュールパッケージ１２０は、各画素ブロックに対応している。   The display panel module of FIG. 19B includes a PDP 112 as a display panel, a common wiring board 114, a panel LSI 116, and a plurality of module packages 120. The PDP 112 includes a plurality of pixels and has a data electrode corresponding to each pixel. The PDP 112 has a plurality of pixel blocks, and each module package 120 corresponds to each pixel block.

パネルＬＳＩ１１６は、信号処理制御を行う回路を有し、ＰＤＰ１１２の表示を制御するために、画像信号、表示制御信号、駆動すべきモジュールパッケージを示す制御信号等を共通配線基板１１４に出力する。共通配線基板１１４は、パネルＬＳＩ１１６から出力された信号を伝送する信号配線を備えている。各モジュールパッケージ１２０の入力信号端子部１２４は共通配線基板１１４と、出力信号端子部１２６はＰＤＰ１１２と電気的に接続されている。表示駆動装置１００には、パネルＬＳＩ１１６から出力された画像信号が画素データＤ０として与えられ、表示駆動装置１００の出力がＰＤＰ１１２のデータ電極に与えられるように構成されている。   The panel LSI 116 includes a circuit that performs signal processing control, and outputs an image signal, a display control signal, a control signal indicating a module package to be driven, and the like to the common wiring substrate 114 in order to control display of the PDP 112. The common wiring board 114 includes a signal wiring that transmits a signal output from the panel LSI 116. The input signal terminal portion 124 of each module package 120 is electrically connected to the common wiring substrate 114, and the output signal terminal portion 126 is electrically connected to the PDP 112. The display driving device 100 is configured such that the image signal output from the panel LSI 116 is given as pixel data D0, and the output of the display driving device 100 is given to the data electrode of the PDP 112.

このように、図１９（ｂ）の表示パネルモジュールでは、モジュールパッケージ１２０を複数用いているので、大画面のＰＤＰを駆動することができる。また、各モジュールパッケージ１２０が表示駆動装置１００を用いているので、電力消費を削減することができる。   Thus, in the display panel module of FIG. 19B, since a plurality of module packages 120 are used, a large-screen PDP can be driven. Further, since each module package 120 uses the display driving device 100, power consumption can be reduced.

なお、図１９（ａ），（ｂ）において、図１の表示駆動装置１００に代えて図１１、図１７又は図１８の表示駆動装置を用いるようにしてもよい。   In FIGS. 19A and 19B, the display driving device of FIG. 11, FIG. 17, or FIG. 18 may be used instead of the display driving device 100 of FIG.

図２０は、図１９（ｂ）の表示パネルモジュールを用いたテレビ受像機の構成例を示すブロック図である。図２０のテレビ受像機は、映像信号ＶＳを受け取り、処理する信号処理ＬＳＩ６０２と、画質ＬＳＩ６０４と、ＬＶＤＳ送信部６０６と、パネルブロック６１０とを備えている。パネルブロック６１０は、ＬＶＤＳ受信部６１２と、放電制御部６１４と、スキャンドライバ６１６と、サブＣＰＵ６１８と、表示パネルモジュール６２０と、パワーＭＯＳＦＥＴ６３２と、サステインドライバ６３４とを備えている。   FIG. 20 is a block diagram illustrating a configuration example of a television receiver using the display panel module of FIG. The television receiver in FIG. 20 includes a signal processing LSI 602 that receives and processes a video signal VS, an image quality LSI 604, an LVDS transmission unit 606, and a panel block 610. The panel block 610 includes an LVDS receiver 612, a discharge controller 614, a scan driver 616, a sub CPU 618, a display panel module 620, a power MOSFET 632, and a sustain driver 634.

表示パネルモジュール６２０は、図１９（ｂ）の表示パネルモジュールであって、ＰＤＰ１１２と、パネルＬＳＩ１１６と、データドライバ６２４とを備えている。データドライバ６２４は、図１９（ｂ）に示された複数の表示駆動装置１００に相当する。   The display panel module 620 is the display panel module of FIG. 19B, and includes a PDP 112, a panel LSI 116, and a data driver 624. The data driver 624 corresponds to the plurality of display driving devices 100 shown in FIG.

このように本発明の表示駆動装置は、ＰＤＰ等の表示パネルを用いたテレビ受像機等の映像表示システムに容易に組み込むことができる。図２０のテレビ受像機は、表示駆動時の電力消費を大きく低減できるとともに、表示駆動の際に生ずる発熱量も低減できる。   As described above, the display driving device of the present invention can be easily incorporated into a video display system such as a television receiver using a display panel such as a PDP. The television receiver of FIG. 20 can greatly reduce the power consumption during display driving, and can also reduce the amount of heat generated during display driving.

なお、以上の実施形態においては、表示パネルとしてＰＤＰを用いる場合について説明したが、容量性の負荷を有する表示パネルであれば、ＥＬ（electro-luminescent）パネル等の他の表示パネルを用いるようにしてもよい。   In the above embodiment, the case where the PDP is used as the display panel has been described. However, if the display panel has a capacitive load, another display panel such as an EL (electro-luminescent) panel is used. May be.

以上説明したように、本発明は、電力消費を抑え、発熱を抑えることもできるので、ＰＤＰやＥＬパネル等の容量性の負荷を有する表示パネルのドライバとして有用である。   As described above, since the present invention can suppress power consumption and suppress heat generation, it is useful as a driver for a display panel having a capacitive load such as a PDP or an EL panel.

本発明の実施形態に係る表示駆動装置の構成を示すブロック図である。It is a block diagram which shows the structure of the display drive device which concerns on embodiment of this invention. 図１の表示駆動装置の構成をより具体的に示すブロック図である。It is a block diagram which shows more concretely the structure of the display drive device of FIG. （ａ）は、図１の端子間負荷判別回路で判断に用いられる画素の組合せの第１の例を示す説明図である。（ｂ）は、（ａ）の変形例を示す説明図である。(A) is explanatory drawing which shows the 1st example of the combination of the pixel used for determination in the load determination circuit between terminals of FIG. (B) is explanatory drawing which shows the modification of (a). （ａ）は、図１の端子間負荷判別回路で判断に用いられる画素の組合せの第２の例を示す説明図である。（ｂ）は、（ａ）の変形例を示す説明図である。(A) is explanatory drawing which shows the 2nd example of the combination of the pixel used for determination in the load determination circuit between terminals of FIG. (B) is explanatory drawing which shows the modification of (a). （ａ）は、図１の端子間負荷判別回路で判断に用いられる画素の組合せの第３の例を示す説明図である。（ｂ）は、（ａ）の変形例を示す説明図である。(A) is explanatory drawing which shows the 3rd example of the combination of the pixel used for determination by the load determination circuit between terminals of FIG. (B) is explanatory drawing which shows the modification of (a). （ａ）は、図１の端子間負荷判別回路で判断に用いられる画素の組合せの第４の例を示す説明図である。（ｂ）は、（ａ）の変形例を示す説明図である。(A) is explanatory drawing which shows the 4th example of the combination of the pixel used for determination in the load determination circuit between terminals of FIG. (B) is explanatory drawing which shows the modification of (a). （ａ）は、図１の端子間負荷判別回路で判断に用いられる画素の組合せの第５の例を示す説明図である。（ｂ）は、（ａ）の変形例を示す説明図である。(A) is explanatory drawing which shows the 5th example of the combination of the pixel used for determination by the load determination circuit between terminals of FIG. (B) is explanatory drawing which shows the modification of (a). （ａ）は、図１の端子間負荷判別回路で判断に用いられる画素の組合せの第６の例を示す説明図である。（ｂ）は、（ａ）の変形例を示す説明図である。(A) is explanatory drawing which shows the 6th example of the combination of the pixel used for determination in the load determination circuit between terminals of FIG. (B) is explanatory drawing which shows the modification of (a). （ａ）は、図１の端子間負荷判別回路で判断に用いられる画素の組合せの第７の例を示す説明図である。（ｂ）は、（ａ）の変形例を示す説明図である。(A) is explanatory drawing which shows the 7th example of the combination of the pixel used for determination by the load determination circuit between terminals of FIG. (B) is explanatory drawing which shows the modification of (a). 図２の短絡スイッチの動作の具体例を示す模式図である。It is a schematic diagram which shows the specific example of operation | movement of the short circuit switch of FIG. 図１の表示駆動装置の変形例の構成を示すブロック図である。It is a block diagram which shows the structure of the modification of the display drive device of FIG. 図１１の２つのタイミング調整回路から出力される制御信号についてのタイミングチャートである。12 is a timing chart for control signals output from two timing adjustment circuits in FIG. 11. 図１１の短絡スイッチ及び共通線接続スイッチの動作の第１の具体例を示す模式図である。It is a schematic diagram which shows the 1st specific example of operation | movement of the short circuit switch of FIG. 11, and a common line connection switch. 図１１の短絡スイッチ及び共通線接続スイッチの動作の第２の具体例を示す模式図である。It is a schematic diagram which shows the 2nd specific example of operation | movement of the short circuit switch of FIG. 11, and a common line connection switch. 図１１の短絡スイッチ及び共通線接続スイッチの動作の第３の具体例を示す模式図である。It is a schematic diagram which shows the 3rd specific example of operation | movement of the short circuit switch of FIG. 11, and a common line connection switch. 図１１の短絡スイッチ及び共通線接続スイッチの動作の第４の具体例を示す模式図である。It is a schematic diagram which shows the 4th specific example of operation | movement of the short circuit switch of FIG. 11, and a common line connection switch. 図１１の表示駆動装置の変形例の構成を示すブロック図である。It is a block diagram which shows the structure of the modification of the display drive device of FIG. 図１の表示駆動装置の他の変形例の構成を示すブロック図である。It is a block diagram which shows the structure of the other modification of the display drive apparatus of FIG. （ａ）は、図１の表示駆動装置を用いたモジュールパッケージの構成図である。（ｂ）は、（ａ）のモジュールパッケージを用いた表示パネルモジュールの構成図である。(A) is a block diagram of the module package using the display drive device of FIG. (B) is a block diagram of a display panel module using the module package of (a). 図１９（ｂ）の表示パネルモジュールを用いたテレビ受像機の構成例を示すブロック図である。FIG. 20 is a block diagram illustrating a configuration example of a television receiver using the display panel module of FIG.

符号の説明Explanation of symbols

８ 共通線
２０ 第１の記憶回路
３０ 第２の記憶回路
４０，２４０ 端子間負荷判別回路
６０，２６０ 出力端子間スイッチ回路
７１Ａ，７１Ｂ，７２Ａ，７２Ｂ，７３Ａ 出力スイッチ
８１〜８９，１８０〜１８４ 短絡スイッチ
８１Ｃ〜８９Ｃ，１８０Ｃ〜１８４Ｃ 共通線接続スイッチ
１００ 表示駆動装置
１１２ ＰＤＰ
２０２ データタイミング調整回路
２０４ 制御タイミング調整回路 8 Common line 20 First storage circuit 30 Second storage circuit 40, 240 Load determination circuit 60 between terminals 60, 260 Switch circuit 71A, 71B, 72A, 72B, 73A between output terminals Output switches 81-89, 180-184 short-circuited Switches 81C to 89C, 180C to 184C Common line connection switch 100 Display driver 112 PDP
202 Data timing adjustment circuit 204 Control timing adjustment circuit

Claims (21)

画像を構成する１ラインの画素を記憶する第１の記憶回路と、
前記第１の記憶回路に記憶されている画素の１ライン前の画素を記憶する第２の記憶回路と、
前記第１の記憶回路に記憶されている画素の値に応じた電圧を、各画素にそれぞれ対応する複数の出力端子に出力する出力端子間スイッチ回路と、
前記画像を構成する画素の選択された２列毎に、前記第１又は第２の記憶回路に記憶されている画素であって、前記選択された２列である第１及び第２の列に属する４画素のうち、少なくとも３画素の値に基づいて、前記複数の出力端子のうち前記第１及び第２の列にそれぞれ対応する２つの出力端子の間を短絡すべきか否かを判断する端子間負荷判別回路とを備え、
前記出力端子間スイッチ回路は、
短絡すべきであると判断された場合には、前記第１の記憶回路に記憶されており、前記第１及び第２の列に属する画素の値に応じた電圧が前記２つの出力端子に出力される前に、前記２つの出力端子の間を一時的に短絡する
表示駆動装置。 A first storage circuit for storing one line of pixels constituting an image;
A second storage circuit for storing a pixel one line before the pixel stored in the first storage circuit;
A switch circuit between output terminals that outputs a voltage corresponding to a value of a pixel stored in the first storage circuit to a plurality of output terminals respectively corresponding to each pixel;
For every two selected columns of pixels constituting the image, the pixels stored in the first or second storage circuit are the first and second columns that are the selected two columns. A terminal that determines whether or not two output terminals corresponding to the first and second columns, among the plurality of output terminals, should be short-circuited based on the value of at least three pixels among the four pixels belonging An inter-load determination circuit,
The output terminal switch circuit is
If it is determined that a short circuit should be made, the voltage is stored in the first memory circuit and the voltage corresponding to the value of the pixel belonging to the first and second columns is output to the two output terminals. A display driving device for temporarily short-circuiting between the two output terminals before being performed. 請求項１に記載の表示駆動装置において、
前記出力端子間スイッチ回路は、
前記選択された２列毎に、前記２つの出力端子の間を短絡する、独立して制御可能な短絡スイッチを有する
ことを特徴とする表示駆動装置。 The display drive device according to claim 1,
The output terminal switch circuit is
A display driving device comprising an independently controllable short-circuit switch that short-circuits between the two output terminals for each of the two selected rows. 請求項２に記載の表示駆動装置において、
前記出力端子間スイッチ回路は、
前記短絡スイッチが接続された出力端子のそれぞれと前記第１の記憶回路との間に、前記画素の値に応じた電圧を出力するか否かを制御する複数の出力スイッチを更に有する
ことを特徴とする表示駆動装置。 The display driving device according to claim 2,
The output terminal switch circuit is
A plurality of output switches for controlling whether or not to output a voltage corresponding to the value of the pixel is provided between each of the output terminals connected to the short-circuit switch and the first memory circuit. A display driving device. 請求項３に記載の表示駆動装置において、
前記端子間負荷判別回路は、
前記短絡スイッチのそれぞれを制御する信号と、前記出力スイッチのそれぞれを制御する信号とを、スイッチ制御信号として出力する
ことを特徴とする表示駆動装置。 The display driving device according to claim 3,
The inter-terminal load discrimination circuit is:
A display driving device that outputs a signal for controlling each of the short-circuit switches and a signal for controlling each of the output switches as a switch control signal. 請求項４に記載の表示駆動装置において、
前記端子間負荷判別回路は、
短絡すべきであると判断された場合には、前記２つの出力端子の間の前記短絡スイッチが、前記複数の出力端子に接続された表示パネルの走査パルス信号を受けてから前記表示パネルに表示が開始されるまでの期間内において閉じるように、かつ、前記２つの出力端子のそれぞれに接続された前記出力スイッチが、前記短絡スイッチが閉じる前に開くように、前記スイッチ制御信号を出力する
ことを特徴とする表示駆動装置。 The display driving device according to claim 4,
The inter-terminal load discrimination circuit is:
When it is determined that a short-circuit should be made, the short-circuit switch between the two output terminals receives a scanning pulse signal of the display panel connected to the plurality of output terminals and then displays on the display panel. The switch control signal is output so that the output switch connected to each of the two output terminals is opened before the short-circuit switch is closed so that the switch is closed within a period until the operation is started. A display driving device. 請求項４に記載の表示駆動装置において、
前記端子間負荷判別回路は、
短絡すべきか否かを判断する前に前記２つの出力端子のそれぞれに接続された前記出力スイッチが開くように、前記スイッチ制御信号を出力する
ことを特徴とする表示駆動装置。 The display driving device according to claim 4,
The inter-terminal load discrimination circuit is:
A display driving device that outputs the switch control signal so that the output switch connected to each of the two output terminals is opened before determining whether or not to short-circuit. 請求項１に記載の表示駆動装置において、
前記第１及び第２の列は、隣接する列である
ことを特徴とする表示駆動装置。 The display drive device according to claim 1,
The display driving device, wherein the first and second columns are adjacent columns. 請求項１に記載の表示駆動装置において、
前記第１及び第２の列は、前記画像を構成する画素の列から重複を許して選択された２列である
ことを特徴とする表示駆動装置。 The display drive device according to claim 1,
The display driving device according to claim 1, wherein the first and second columns are two columns selected by allowing duplication from a column of pixels constituting the image. 請求項１に記載の表示駆動装置において、
前記第１及び第２の列は、前記画像を構成する画素の列から重複しないように選択された２列である
ことを特徴とする表示駆動装置。 The display drive device according to claim 1,
The display driving device according to claim 1, wherein the first and second columns are two columns selected so as not to overlap from the columns of pixels constituting the image. 請求項１に記載の表示駆動装置において、
共通線と、
前記短絡スイッチが接続された前記出力端子のそれぞれと前記共通線との間を接続する複数の共通線接続スイッチとを更に備え、
前記出力端子間スイッチ回路は、
短絡すべきであると判断されなかった場合であって、前記第１の列に属し前記第２の記憶回路に記憶されている画素の値と、前記第１の列に属し前記第１の記憶回路に記憶されている画素の値とが異なるときには、前記第１の列に対応する出力端子と前記共通線との間の共通線接続スイッチを閉じるように制御する
ことを特徴とする表示駆動装置。 The display drive device according to claim 1,
A common line,
A plurality of common line connection switches that connect between each of the output terminals to which the short-circuit switch is connected and the common line;
The output terminal switch circuit is
If it is not determined that a short circuit should be made, the value of the pixel belonging to the first column and stored in the second storage circuit and the first storage belonging to the first column When the value of the pixel stored in the circuit is different, the display drive device controls to close the common line connection switch between the output terminal corresponding to the first column and the common line . 請求項１０に記載の表示駆動装置において、
前記共通線には、前記複数の出力端子に与えられる高レベルの電圧と低レベルの電圧との平均電圧が与えられている
ことを特徴とする表示駆動装置。 The display driving device according to claim 10,
The display driving device according to claim 1, wherein an average voltage of a high level voltage and a low level voltage applied to the plurality of output terminals is applied to the common line. 請求項１０に記載の表示駆動装置において、
前記出力端子間スイッチ回路は、
前記第１の列に対応する出力端子と、前記第２の列に対応する出力端子以外の出力端子との間が短絡される場合には、前記第１の列に対応する出力端子と前記共通線との間の共通線接続スイッチを閉じないように制御する
ことを特徴とする表示駆動装置。 The display driving device according to claim 10,
The output terminal switch circuit is
When the output terminal corresponding to the first column and the output terminal other than the output terminal corresponding to the second column are short-circuited, the output terminal corresponding to the first column and the common A display driving device which controls so as not to close a common line connection switch between the lines. 請求項１に記載の表示駆動装置において、
前記第１の記憶回路と前記出力端子間スイッチ回路との間、及び前記端子間負荷判別回路と前記出力端子間スイッチ回路との間の少なくとも一方に、信号のタイミングを調整して出力するタイミング調整回路を更に備える
ことを特徴とする表示駆動装置。 The display drive device according to claim 1,
Timing adjustment for adjusting and outputting signal timing between the first memory circuit and the output terminal switch circuit and between at least one of the inter-terminal load determination circuit and the output terminal switch circuit A display driving device further comprising a circuit. 請求項１に記載の表示駆動装置において、
前記端子間負荷判別回路は、
前記４画素のうち、前記第２の記憶回路に記憶されている２画素の値を比較して第１の比較結果を求め、前記４画素のうち、前記第１の列に属する２画素の値を比較して第２の比較結果を求め、比較された値が一致しないことを前記第１及び第２の比較結果のいずれもが示している場合には、前記２つの出力端子の間を短絡すべきであると判断する
ことを特徴とする表示駆動装置。 The display drive device according to claim 1,
The inter-terminal load discrimination circuit is:
Of the four pixels, values of two pixels stored in the second storage circuit are compared to obtain a first comparison result, and among the four pixels, values of two pixels belonging to the first column Are compared to obtain a second comparison result, and if both of the first and second comparison results indicate that the compared values do not match, the two output terminals are short-circuited. A display driving device characterized in that it should be determined. 請求項１に記載の表示駆動装置において、
前記端子間負荷判別回路は、
前記４画素のうち、前記第２の記憶回路に記憶されている２画素の値を比較して第１の比較結果を求め、前記第１の列に属し前記第２の記憶回路に記憶されている画素の値と、前記第２の列に属し前記第１の記憶回路に記憶されている画素の値とを比較して第２の比較結果を求め、比較された値が一致しないことを前記第１の比較結果が示し、かつ、比較された値が一致することを前記第２の比較結果が示している場合には、前記２つの出力端子の間を短絡すべきであると判断する
ことを特徴とする表示駆動装置。 The display drive device according to claim 1,
The inter-terminal load discrimination circuit is:
Among the four pixels, values of two pixels stored in the second storage circuit are compared to obtain a first comparison result, which belongs to the first column and is stored in the second storage circuit. A second comparison result is obtained by comparing the value of the pixel that is present and the value of the pixel that belongs to the second column and is stored in the first memory circuit, and that the compared value does not match If the second comparison result indicates that the first comparison result indicates that the compared values match, it is determined that the two output terminals should be short-circuited. A display driving device. 請求項１に記載の表示駆動装置において、
前記端子間負荷判別回路は、
前記第１の列に属し前記第２の記憶回路に記憶されている画素の値と、前記第２の列に属し前記第１の記憶回路に記憶されている画素の値とを比較して第１の比較結果を求め、前記４画素のうち、前記第２の列に属する２画素の値を比較して第２の比較結果を求め、比較された値が一致することを前記第１の比較結果が示し、かつ、比較された値が一致しないことを前記第２の比較結果が示している場合には、前記２つの出力端子の間を短絡すべきであると判断する
ことを特徴とする表示駆動装置。 The display drive device according to claim 1,
The inter-terminal load discrimination circuit is:
The pixel value belonging to the first column and stored in the second memory circuit is compared with the pixel value belonging to the second column and stored in the first memory circuit. The first comparison result is obtained, the values of two pixels belonging to the second column among the four pixels are compared to obtain the second comparison result, and the first comparison indicates that the compared values match. When the second comparison result indicates that the result indicates that the compared values do not match, it is determined that the two output terminals should be short-circuited. Display drive device. 請求項１に記載の表示駆動装置において、
前記端子間負荷判別回路は、
前記４画素のうち、前記第１及び第２の記憶回路のいずれか一方に記憶されている２画素の値を比較して第１の比較結果を求め、前記４画素のうち、前記第１の列に属する２画素の値を比較して第２の比較結果を求め、前記４画素のうち、前記第２の列に属する２画素の値を比較して第３の比較結果を求め、比較された値が一致しないことを前記第１〜第３の比較結果のいずれもが示している場合には、前記２つの出力端子の間を短絡すべきであると判断する
ことを特徴とする表示駆動装置。 The display drive device according to claim 1,
The inter-terminal load discrimination circuit is:
Among the four pixels, the value of two pixels stored in one of the first and second memory circuits is compared to obtain a first comparison result, and the first pixel among the four pixels is calculated. The second comparison result is obtained by comparing the values of two pixels belonging to the column, and the third comparison result is obtained by comparing the values of two pixels belonging to the second column among the four pixels. If any of the first to third comparison results indicates that the measured values do not match, it is determined that the two output terminals should be short-circuited. apparatus. 請求項１に記載の表示駆動装置において、
前記端子間負荷判別回路は、
前記４画素のうち、前記第１の列に属する２画素の値を比較して第１の比較結果を求め、前記４画素のうち、前記第１の記憶回路に記憶されている２画素の値を比較して第２の比較結果を求め、前記４画素のうち、前記第２の記憶回路に記憶されている２画素の値を比較して第３の比較結果を求め、比較された値が一致しないことを前記第１〜第３の比較結果のいずれもが示している場合には、前記２つの出力端子の間を短絡すべきであると判断する
ことを特徴とする表示駆動装置。 The display drive device according to claim 1,
The inter-terminal load discrimination circuit is:
Among the four pixels, the values of two pixels belonging to the first column are compared to obtain a first comparison result, and among the four pixels, the values of two pixels stored in the first storage circuit The second comparison result is obtained by comparing the values of two pixels stored in the second memory circuit among the four pixels, and the third comparison result is obtained. The display driving apparatus according to claim 1, wherein when any of the first to third comparison results indicates that they do not match, it is determined that the two output terminals should be short-circuited. 請求項１に記載の表示駆動装置において、
前記端子間負荷判別回路は、
前記４画素のうち、前記第１の列に属する２画素の値を比較して第１の比較結果を求め、前記第１の列に属し前記第２の記憶回路に記憶されている画素の値と、前記第２の列に属し前記第１の記憶回路に記憶されている画素の値とを比較して第２の比較結果を求め、前記第２の列に属し前記第２の記憶回路に記憶されている画素の値と、前記第１の列に属し前記第１の記憶回路に記憶されている画素の値とを比較して第３の比較結果を求め、比較された値が一致しないことを前記第１の比較結果が示し、かつ、比較された値が一致することを前記第２及び第３の比較結果が示している場合には、前記２つの出力端子の間を短絡すべきであると判断する
ことを特徴とする表示駆動装置。 The display drive device according to claim 1,
The inter-terminal load discrimination circuit is:
Among the four pixels, values of two pixels belonging to the first column are compared to obtain a first comparison result, and values of pixels belonging to the first column and stored in the second storage circuit And a value of a pixel belonging to the second column and stored in the first storage circuit to obtain a second comparison result, and belonging to the second column, to the second storage circuit A third comparison result is obtained by comparing the value of the stored pixel with the value of the pixel belonging to the first column and stored in the first storage circuit, and the compared values do not match. When the first comparison result indicates that the compared values match, the second and third comparison results indicate that the two output terminals should be short-circuited. It is judged that it is. The display drive device characterized by the above-mentioned. 請求項１に記載の表示駆動装置において、
前記端子間負荷判別回路は、
前記４画素のうち、前記第１及び第２の記憶回路のいずれか一方に記憶されている２画素の値を比較して第１の比較結果を求め、前記第１の列に属し前記第２の記憶回路に記憶されている画素の値と、前記第２の列に属し前記第１の記憶回路に記憶されている画素の値とを比較して第２の比較結果を求め、前記第２の列に属し前記第２の記憶回路に記憶されている画素の値と、前記第１の列に属し前記第１の記憶回路に記憶されている画素の値とを比較して第３の比較結果を求め、比較された値が一致しないことを前記第１の比較結果が示し、かつ、比較された値が一致することを前記第２及び第３の比較結果が示している場合には、前記２つの出力端子の間を短絡すべきであると判断する
ことを特徴とする表示駆動装置。 The display drive device according to claim 1,
The inter-terminal load discrimination circuit is:
Of the four pixels, a value of two pixels stored in one of the first and second memory circuits is compared to obtain a first comparison result, and the second pixel belongs to the first column. A second comparison result is obtained by comparing the value of the pixel stored in the storage circuit and the value of the pixel belonging to the second column and stored in the first storage circuit; A third comparison by comparing the value of the pixel belonging to the second column and stored in the second storage circuit with the value of the pixel belonging to the first column and stored in the first storage circuit When the first comparison result indicates that the compared values do not match, and the second and third comparison results indicate that the compared values match, It is judged that the two output terminals should be short-circuited. 複数の画素ブロックを有する表示パネルと、
前記表示パネルの各画素ブロックをそれぞれ駆動する複数の表示駆動装置とを備え、
前記表示駆動装置は、それぞれ、
画像を構成する１ラインの画素を記憶する第１の記憶回路と、
前記第１の記憶回路に記憶されている画素の１ライン前の画素を記憶する第２の記憶回路と、
前記第１の記憶回路に記憶されている画素の値に応じた電圧を、各画素にそれぞれ対応する複数の出力端子に出力する出力端子間スイッチ回路と、
前記画像を構成する画素の選択された２列毎に、前記第１又は第２の記憶回路に記憶されている画素であって、前記選択された２列である第１及び第２の列に属する４画素のうち、少なくとも３画素の値に基づいて、前記複数の出力端子のうち前記第１及び第２の列にそれぞれ対応する２つの出力端子の間を短絡すべきか否かを判断する端子間負荷判別回路とを有し、
前記出力端子間スイッチ回路は、
短絡すべきであると判断された場合には、前記第１の記憶回路に記憶されており、前記第１及び第２の列に属する画素の値に応じた電圧が前記２つの出力端子に出力される前に、前記２つの出力端子の間を一時的に短絡する
表示パネルモジュール。 A display panel having a plurality of pixel blocks;
A plurality of display driving devices for driving each pixel block of the display panel,
The display driving devices are respectively
A first storage circuit for storing one line of pixels constituting an image;
A second storage circuit for storing a pixel one line before the pixel stored in the first storage circuit;
A switch circuit between output terminals that outputs a voltage corresponding to a value of a pixel stored in the first storage circuit to a plurality of output terminals respectively corresponding to each pixel;
For every two selected columns of pixels constituting the image, the pixels stored in the first or second storage circuit are the first and second columns that are the selected two columns. A terminal that determines whether or not two output terminals corresponding to the first and second columns, among the plurality of output terminals, should be short-circuited based on the value of at least three pixels among the four pixels belonging An inter-load determination circuit,
The output terminal switch circuit is
If it is determined that a short circuit should be made, the voltage is stored in the first memory circuit and the voltage corresponding to the value of the pixel belonging to the first and second columns is output to the two output terminals. A display panel module that temporarily shorts between the two output terminals before being performed.
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