JP2008216952A - Display driver and display panel module - Google Patents
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Abstract
Description
本発明は、表示パネルを駆動するための表示駆動装置に関する。 The present invention relates to a display driving device for driving a display panel.
近年、PDP(プラズマディスプレイパネル)が、薄型で大画面、高精細の表示パネルとして注目されている。PDPは、マトリックス状に配置された複数の放電セルを画素として備えており、放電セルの放電の際の発光を利用して画像を表示する。 In recent years, PDPs (plasma display panels) have attracted attention as thin, large-screen, high-definition display panels. The PDP includes a plurality of discharge cells arranged in a matrix as pixels, and displays an image using light emission during discharge of the discharge cells.
一般的なAC型PDPは、平行に配置された複数の表示電極と、これらの表示電極に直交するように配置された複数のデータ電極とを有している。表示駆動装置は、これらのデータ電極を駆動するので、容量性負荷を駆動対象としていると考えることができる。 A general AC type PDP has a plurality of display electrodes arranged in parallel and a plurality of data electrodes arranged so as to be orthogonal to the display electrodes. Since the display driving device drives these data electrodes, it can be considered that the capacitive load is the driving target.
PDPの大画面化、高精細化、高輝度化が進んできており、それに伴い、PDPを駆動する表示駆動装置にも出力信号数の増加や出力信号の高電圧化が必要となってきている。このため、データ電極を駆動する際の電力消費や駆動に伴う発熱の抑制が重要になってきている。 As the screen size, resolution, and brightness of PDPs are increasing, display drive devices that drive PDPs are also required to increase the number of output signals and increase the voltage of output signals. . For this reason, it is important to suppress power consumption when driving the data electrode and to suppress heat generated by the driving.
2つのデータ電極間に異なる電位が与えられると、これらの電極が1つの容量として作用する。すなわち、電極間に容量性負荷が発生することになり、この容量性負荷を駆動する際に多くの電力が消費されている。電力消費を低減する技術として、以下の例が知られている。 When different potentials are applied between the two data electrodes, these electrodes act as one capacitor. That is, a capacitive load is generated between the electrodes, and much power is consumed when driving the capacitive load. The following examples are known as techniques for reducing power consumption.
対向する電極間の電圧が一定であり、ドット反転駆動をさせる液晶駆動装置において、出力端子間にスイッチを設けておいて、出力端子間を短絡させる。これにより、短絡された出力端子の電位が互いに近い値になり、次の表示駆動の際の電力消費を低減することができる(例えば特許文献1参照)。 In a liquid crystal driving device in which the voltage between the opposing electrodes is constant and dot inversion driving is performed, a switch is provided between the output terminals, and the output terminals are short-circuited. As a result, the potentials of the shorted output terminals become close to each other, and power consumption during the next display drive can be reduced (see, for example, Patent Document 1).
また、ライン反転駆動をさせる液晶駆動装置において、駆動出力電圧のほぼ半分の電圧である中間電圧にある共通信号線に、すべての出力端子を接続する技術もある(例えば特許文献2参照)。 In addition, in a liquid crystal driving device that performs line inversion driving, there is a technique in which all output terminals are connected to a common signal line that is at an intermediate voltage that is approximately half the driving output voltage (see, for example, Patent Document 2).
また、中間電圧ではなく、より出力電圧に近い電圧、すなわち、中間電圧よりも高電圧及び低電圧を保つようにした共通電位線をそれぞれ設けておく。表示ライン切り替えの時の出力端子における信号の電位変化方向に応じて、駆動の前に出力端子をいずれかの共通電位線に接続する。すると、負荷が減少するので、電力消費を低減することができる(例えば特許文献3参照)。
特許文献1の液晶駆動装置においては、ドット反転駆動を行うことを前提にしている。この場合には、交流駆動であるので隣接端子には必ず極性が逆の電位が与えられる。また、次のラインの表示の際には、出力端子は必ず極性が逆の電位に変化することがわかっている。このため、端子間スイッチの制御は表示される画素データに影響されない。
The liquid crystal driving device of
ところがPDP用のデータ表示駆動装置のように、画素データをそのまま出力するような場合には、隣接する画素が反転関係にあるか否か、同一画素列の画素がライン間で反転関係にあるか否かは画素データ次第である。様々な画像の画素データには規則性がないので、特許文献1と同様の制御を行うことはできない。
However, in the case where pixel data is output as it is, as in a data display drive device for PDP, whether adjacent pixels are in an inverted relationship or whether pixels in the same pixel column are in an inverted relationship between lines. Whether or not depends on the pixel data. Since pixel data of various images does not have regularity, the same control as in
特許文献2の液晶駆動装置においても、画素に与えられる信号の極性が隣接画素間で必ず反転関係にあることが必要である。そうでない場合には、逆に駆動時に電力ロスが発生してしまう。また、中間電位を供給できるような大容量のキャパシタ等を別途備える必要がある。
Also in the liquid crystal driving device of
特許文献3の液晶駆動装置においても、所定の高電圧と低電圧とを交互に与える駆動方法が前提である。また、中間電圧よりも高電圧及び低電圧を発生する電源回路や、大容量のコンデンサ等を別途備える必要がある。これらをチップ内に内蔵した場合にはチップ面積が増大してしまうし、チップ外部に備えるようにする場合には部品数の増大につながってしまう。 The liquid crystal driving device of Patent Document 3 is also premised on a driving method that alternately applies a predetermined high voltage and a low voltage. In addition, it is necessary to separately provide a power supply circuit that generates higher and lower voltages than the intermediate voltage, a large-capacity capacitor, and the like. When these are built in the chip, the chip area increases, and when they are provided outside the chip, the number of components increases.
PDP用の表示駆動装置においては、隣接する画素に与えられる電位の極性が反転しているとは限らないので、画素データをデータ電極にそのまま与えるのみであったり、特許文献3の液晶駆動装置のように、駆動の前にデータ電極を共通電位線に接続することが多かった。 In the display driving device for PDP, the polarity of the potential applied to the adjacent pixel is not always reversed. Therefore, the pixel data is simply applied to the data electrode as it is, or the liquid crystal driving device disclosed in Patent Document 3 is used. As described above, the data electrode is often connected to the common potential line before driving.
本発明は、表示パネルの駆動の際の電力消費を低減することを目的とする。 An object of the present invention is to reduce power consumption when driving a display panel.
本発明に係る表示駆動装置は、画像を構成する画素の1つの列に属する画素の値の変化のみではなく、もう1つの列に属する画素の値にも基づいて、前記2つの列にそれぞれ対応する2つの出力端子の間を、画素の値に応じた電圧が前記2つの出力端子に出力される前に一時的に短絡する。 The display driving device according to the present invention can deal with each of the two columns based not only on the change in the value of the pixel belonging to one column of the pixels constituting the image but also based on the value of the pixel belonging to the other column. The two output terminals are temporarily short-circuited before a voltage corresponding to the pixel value is output to the two output terminals.
より具体的には、本発明に係る表示駆動装置は、画像を構成する1ラインの画素を記憶する第1の記憶回路と、前記第1の記憶回路に記憶されている画素の1ライン前の画素を記憶する第2の記憶回路と、前記第1の記憶回路に記憶されている画素の値に応じた電圧を、各画素にそれぞれ対応する複数の出力端子に出力する出力端子間スイッチ回路と、前記画像を構成する画素の選択された2列毎に、前記第1又は第2の記憶回路に記憶されている画素であって、前記選択された2列である第1及び第2の列に属する4画素のうち、少なくとも3画素の値に基づいて、前記複数の出力端子のうち前記第1及び第2の列にそれぞれ対応する2つの出力端子の間を短絡すべきか否かを判断する端子間負荷判別回路とを有する。前記出力端子間スイッチ回路は、短絡すべきであると判断された場合には、前記第1の記憶回路に記憶されており、前記第1及び第2の列に属する画素の値に応じた電圧が前記2つの出力端子に出力される前に、前記2つの出力端子の間を一時的に短絡する。 More specifically, the display driving apparatus according to the present invention includes a first storage circuit that stores one line of pixels that form an image, and a line that is one line before the pixels stored in the first storage circuit. A second storage circuit for storing pixels, and an output-terminal switch circuit for outputting a voltage corresponding to the value of the pixel stored in the first storage circuit to a plurality of output terminals respectively corresponding to each pixel; First and second columns which are pixels stored in the first or second storage circuit for every two selected columns of pixels constituting the image, the selected two columns Based on the value of at least three pixels among the four pixels belonging to, it is determined whether or not the two output terminals respectively corresponding to the first and second columns of the plurality of output terminals should be short-circuited. And an inter-terminal load discriminating circuit. When it is determined that the output terminal switch circuit should be short-circuited, the voltage is stored in the first storage circuit and is in accordance with the values of the pixels belonging to the first and second columns. Is temporarily short-circuited between the two output terminals before being output to the two output terminals.
これによると、出力端子間を短絡するので、画素の値に応じた電圧がこれらの出力端子に出力される前に、出力端子間の電位がほぼ等しくなるようにすることができる。表示パネル等の駆動時に必要な、出力端子電位の変化を小さくすることができるので、電力消費及び発熱を抑えることができる。 According to this, since the output terminals are short-circuited, the potentials between the output terminals can be made substantially equal before the voltage corresponding to the pixel value is output to these output terminals. Since the change in the output terminal potential required when driving the display panel or the like can be reduced, power consumption and heat generation can be suppressed.
本発明によれば、駆動前に出力端子間の電位をほぼ等しくなるようにするので、駆動時の出力端子の電位変化を小さくすることができ、表示駆動装置の電力消費及び発熱を抑えることができる。また、出力端子間の電位を等しくなるようにする際に出力端子に電流を与える必要がないので、そのための配線や電源回路等の必要がない。したがって、消費される電力、回路面積、及び周辺回路の部品数を抑えることができる。 According to the present invention, since the potential between the output terminals is made substantially equal before driving, the potential change of the output terminal during driving can be reduced, and the power consumption and heat generation of the display driving device can be suppressed. it can. Further, since it is not necessary to give a current to the output terminals when equalizing the potentials between the output terminals, there is no need for wiring or a power supply circuit for that purpose. Therefore, power consumption, circuit area, and the number of peripheral circuit components can be suppressed.
以下、本発明の実施の形態について、図面を参照しながら説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
図1は、本発明の実施形態に係る表示駆動装置の構成を示すブロック図である。図1の表示駆動装置100は、表示データ取り込み回路10と、第1の記憶回路20と、第2の記憶回路30と、端子間負荷判別回路40と、出力端子間スイッチ回路60と、出力端子部90とを備えている。以下では例として、表示駆動装置100は、AC型PDPである表示パネルの駆動を行う装置であるとする。
FIG. 1 is a block diagram showing a configuration of a display driving apparatus according to an embodiment of the present invention. 1 includes a display
表示データ取り込み回路10には、表示されるべき画像を構成する画素の値を示す画素データD0が与えられている。表示データ取り込み回路10は、シリアルに伝送された画素データD0を画素クロックCKのパルス毎に取り込み、取り込まれた画素データD0をシフトさせながら1ライン分記憶する。表示データ取り込み回路10は、記憶された画素データD0を、1ライン分ずつ画素データDSとして第1の記憶回路20に出力する。
The display
第1の記憶回路20は、画素データDSを1ライン分ずつ表示パネルの走査パルス信号P1のタイミングで取り込んで記憶し、画素データD1として1ライン分ずつ第2の記憶回路30、端子間負荷判別回路40及び出力端子間スイッチ回路60に出力する。走査パルス信号P1の周期は、画素クロックCKの周期に1走査ラインの画素数を乗じた長さに相当する。
The
第2の記憶回路30は、画素データD1を1ライン分ずつ走査パルス信号P1のタイミングで取り込んで記憶し、先行表示画素データD2として1ライン分ずつ端子間負荷判別回路40に出力する。
The
以上の結果として、第1の記憶回路20には、これから表示しようとする新たな1ライン分の画素(表示画素)の画素データD1が記憶され、第2の記憶回路30には、画素データD1の1ライン前の既に表示された先行表示画素の画素データD2が1ライン分記憶されていることになる。
As a result, the
端子間負荷判別回路40は、画像を構成する画素の列を2列ずつ対象にして処理を行う。具体的には、端子間負荷判別回路40は、第1の記憶回路20に記憶された画素データD1のうち、対象とされた2列に属する2画素と、第2の記憶回路30に記憶された画素データD2のうち、これらの2列に属する2画素とに着目する。端子間負荷判別回路40は、これらの4画素の間の関係に基づいて判断を行い、その結果に基づいてスイッチ制御信号SDを生成して出力する。
The inter-terminal
出力端子部90は、表示パネルが接続されている。出力端子部90は、複数の表示パネル電極とそれぞれ電気的に接続される複数の出力端子を備えており、負荷駆動信号SOを表示パネル電極に出力する。これらの表示パネル電極は、複数のデータ電極にそれぞれ接続されている。
The
出力端子間スイッチ回路60は、スイッチ制御信号SDに従って、画素データD1を1ライン分ずつ出力、又は、画素データD1の出力を停止するとともに出力端子部90の端子間を短絡する。ここで、短絡を行うためのスイッチ制御信号SDは、走査パルス信号P1によって表示ラインが切り替わり、端子間負荷判別回路40における判断が確定してから、表示が開始されるまでの間、有効となる。
The inter-output
図2は、図1の表示駆動装置100の構成をより具体的に示すブロック図である。表示データ取り込み回路10は、記憶素子11,12,13,…を備えている。記憶素子11は、画素クロックCKのパルス毎に、外部よりシリアルに入力された画素データD0を1画素ずつ取り込み、既に取り込まれた画素データD0を記憶素子12に出力する。記憶素子12,13,…は、画素データD0を記憶素子13,…に順次シフトする。記憶素子11,12,13,…は、1ライン分の画素データD0を取り込むまで、データの取り込み及びシフトを繰り返す。
FIG. 2 is a block diagram more specifically showing the configuration of the
第1の記憶回路20は、記憶素子21,22,23,…を備えている。記憶素子21,22,23,…は、それぞれ、記憶素子11,12,13,…が記憶している画素データD0を走査パルス信号P1に同期して読み出し、記憶する。第2の記憶回路30は、記憶素子31,32,33,…を備えている。記憶素子31,32,33,…は、それぞれ、記憶素子21,22,23,…が記憶している画素データを走査パルス信号P1に同期して読み出し、記憶する。
The
走査パルス信号P1によって記憶素子21,22,23,…に記憶された画素データは、その次の走査パルス信号P1によって記憶素子31,32,33,…に記憶される。このため、記憶素子31,32,33,…には、記憶素子21,22,23,…の画素データの1ライン前の先行表示画素データが記憶される。記憶素子21,31には、画像を構成する画素のうち、同一の列に属する画素が格納される。記憶素子22,32には、その隣の列に属する画素が格納される。
The pixel data stored in the
端子間負荷判別回路40は、論理回路41,42,43,…と、タイミング調整回路51,52,53,…とを備えている。論理回路41は、第1の記憶回路20の記憶素子21,22及び第2の記憶回路30の記憶素子31,32に記憶された4画素のうち、少なくとも3画素の値に基づいて、論理回路41に対応する2つの出力端子間を短絡すべきか否かを判断し、その結果を判別信号として出力する。論理回路42は、記憶素子22,23及び記憶素子32,33に記憶された4画素のうち、少なくとも3画素の値に基づいて、論理回路42に対応する2つの出力端子間を短絡すべきか否かを判断し、その結果を判別信号として出力する。論理回路43,…も同様に動作する。
The inter-terminal
タイミング調整回路51は、論理回路41から出力された判別信号を最適なタイミングに調整して、制御信号SD12,SE12(スイッチ制御信号SD)として出力する。タイミング調整回路52は、論理回路42の判別信号を最適なタイミングに調整して、制御信号SD23,SE23(スイッチ制御信号SD)として出力する。タイミング調整回路53,…も同様に動作する。
The
出力端子間スイッチ回路60は、出力バッファ61,62,63,…と、出力スイッチ71A,71B,72A,72B,73A,…と、短絡スイッチ81,82,83,…とを備えている。出力端子部90は、出力端子91,92,93,…を備えている。出力スイッチ71A,71B,72A,72B,73A,…及び短絡スイッチ81,82,83,…としては、例えばトランジスタを用いることができる。
The output
出力バッファ61,62,63,…は、記憶素子21,22,23,…が記憶している画素データに応じて出力する電圧を、適切な電圧に調整し、その結果を出力端子91,92,93,…にそれぞれ出力する。出力バッファ61,62,63,…は、適切な負荷駆動能力を有するように調整されている。
The output buffers 61, 62, 63,... Adjust the voltage output according to the pixel data stored in the
出力スイッチ71A,71Bは、制御信号SD12に従って、それぞれ出力バッファ61,62の出力を制御する。出力スイッチ72A,72Bは、制御信号SD23に従って、ぞれぞれ出力バッファ62,63の出力を制御する。短絡スイッチ81は、制御信号SE12に従って、出力端子91と92との間を短絡する。短絡スイッチ82は、制御信号SE23に従って、出力端子92と93との間を短絡する。
The output switches 71A and 71B control the outputs of the output buffers 61 and 62, respectively, according to the control signal SD12. The output switches 72A and 72B control the outputs of the output buffers 62 and 63, respectively, according to the control signal SD23. Shorting
出力端子91,92,93,…は、それぞれ、PDPの対応する表示パネル電極に接続され、画素データに応じた電圧を表示パネルに出力する。出力端子91,92,93,…は、それぞれ、記憶素子21,22,23,…に対応しており、1ライン中の連続する画素の値に応じた電圧を出力する。
The
なお、出力バッファ61,62,63,…をトライステートバッファで構成してもよい。この場合、出力バッファ61,62,63,…がスイッチの役割も兼ねることができるので、出力スイッチ71A,71B,72A,72B,73A,…を備える必要がなくなる。
The output buffers 61, 62, 63,... May be constituted by tristate buffers. In this case, since the output buffers 61, 62, 63,... Can also serve as a switch, it is not necessary to provide the
図3(a)〜図5(b)を参照して、先行表示画素のうちの2画素及びこれらの2画素とそれぞれ同一の列に属する次のラインの2画素を含んだ4画素のうち、3画素に基づいて、図1の端子間負荷判別回路40が行う判断について説明する。論理回路41等は、いずれも、第1及び第2の比較回路と、論理積回路とを備えているものとする。
3A to 5B, among the four pixels including two pixels of the preceding display pixels and two pixels of the next line belonging to the same column as these two pixels, The determination performed by the inter-terminal
図3(a)は、図1の端子間負荷判別回路40で判断に用いられる画素の組合せの第1の例を示す説明図である。図3(b)は、図3(a)の変形例を示す説明図である。簡単のため、図2の出力端子91,92に関する制御について説明する。
FIG. 3A is an explanatory diagram illustrating a first example of a combination of pixels used for determination by the inter-terminal
図3(a),(b)の画素D11,D12は、同一の表示ラインに属し、第1の記憶回路20に記憶されている。画素D21,D22は、画素D11,D12の表示ラインに隣接する同一の表示ラインに属する先行表示画素であって、第2の記憶回路30に記憶されている。また、画素D11,D21は、列CAに属し、画素D12,D22は、列CAの隣の列CBに属している。
The pixels D11 and D12 in FIGS. 3A and 3B belong to the same display line and are stored in the
論理回路41等の第1及び第2の比較回路は、例えば、排他的論理和回路である。まず、第1の比較回路は、同一の表示ラインに属する画素D21と画素D22の値を比較する(それぞれ記憶素子31及び記憶素子32に記憶されている)。これらの2つの画素(図3(a)のグループG11)は、出力端子91,92にそれぞれ対応している。
The first and second comparison circuits such as the logic circuit 41 are, for example, exclusive OR circuits. First, the first comparison circuit compares the values of the pixels D21 and D22 belonging to the same display line (stored in the storage element 31 and the
これらの画素の値が異なる場合には、先行表示画素の表示の際に2つの出力端子91,92の間に電位差が存在しており、これらの端子間に容量性負荷LT1が存在するとみなすことができる。この場合、第1の比較回路は、これらの2画素の値が一致しないことを示す比較結果を出力する。反対に、これらの画素の値が同じである場合には、これらの2つの出力端子間には容量性負荷は存在しないとみなすことができ、端子間を短絡してもこれらの2つの出力端子の間では電荷は移動しないので、短絡することによる効果はないと判断できる。この場合、第1の比較回路は、これらの2画素の値が一致することを示す比較結果を出力する。
When the values of these pixels are different, it is considered that there is a potential difference between the two
第2の比較回路は、同一の列に属する画素D21と画素D11の値を比較する(それぞれ記憶素子31及び記憶素子21に記憶されている)。これらの2つの画素(グループG21)は、いずれも出力端子91に対応しており、これらの2つの画素の値が異なるということは、表示ラインの切り替わり時に、出力端子91の電位が変化することを意味する。第2の比較回路は、これらの2画素の値が一致するか否かを示す比較結果を出力する。
The second comparison circuit compares the values of the pixel D21 and the pixel D11 belonging to the same column (stored in the storage element 31 and the
論理積回路は、第1及び第2の比較回路による比較結果の論理積を求めて出力する。すなわち、論理積回路は、不一致であることを第1の比較回路による比較結果が示し、かつ、不一致であることを第2の比較回路による比較結果が示している場合(すなわち、画素D21と画素D22の値が異なり、かつ、画素D21と画素D11の値が異なることを検出した場合)には、出力端子91と出力端子92との間を短絡すべきであると判断し、制御信号SD12,SE12を有効にして短絡制御を行うように、判別信号を出力する。すると、短絡制御、すなわち、出力スイッチ71A,71Bを開き、短絡スイッチ81を閉じる制御が行われる。この場合には、出力端子91と出力端子92との間で電位が平均化される。
The logical product circuit obtains and outputs a logical product of the comparison results by the first and second comparison circuits. That is, in the AND circuit, when the comparison result by the first comparison circuit indicates that they do not match, and when the comparison result by the second comparison circuit indicates that they do not match (that is, the pixel D21 and the pixel D21) When the value of D22 is different and the values of the pixel D21 and the pixel D11 are detected to be different), it is determined that the
第2の比較回路が差を検出しない場合には、表示ラインの切り替わり前後で同一の列CAの画素の値に変化がないので、第1の比較回路が差を検出しても出力端子間を短絡制御する必要がなく、短絡制御しない方が電力消費が小さい。第2の比較回路が差を検出しても、第1の比較回路が差を検出しない場合には、2つの出力端子間には電位差がないので、端子間を短絡制御しても効果がなく、短絡制御しない方が電力消費を抑えられる。 When the second comparison circuit does not detect the difference, the value of the pixel in the same column CA does not change before and after the display line is switched. Therefore, even if the first comparison circuit detects the difference, the output terminal is not connected. There is no need for short-circuit control, and power consumption is lower when short-circuit control is not performed. Even if the second comparator circuit detects a difference, if the first comparator circuit does not detect the difference, there is no potential difference between the two output terminals. If you do not control the short circuit, power consumption can be reduced.
このように第1又は第2の比較回路が差を検出しない場合には、論理積回路は、制御信号SD12,SE12を有効にしないように、判別信号を出力する。すなわち、出力スイッチ71A,71Bを閉じたまま、短絡スイッチ81を開いたままにする。
As described above, when the first or second comparison circuit does not detect the difference, the logical product circuit outputs a determination signal so as not to validate the control signals SD12 and SE12. That is, the
タイミング調整回路51は、論理回路41で生成された判別信号を、タイミングを調整して制御信号SD12,SE12として出力する。端子間を短絡制御する場合には、タイミング調整回路51は、まず、走査パルス信号P1が入力され論理回路41の判断が確定してから、制御信号SD12を有効にして出力スイッチ71A,71Bを開き、その後、制御信号SE12を有効にして短絡スイッチ81を閉じる。
The
所定の期間が経過すると平衡状態になり、出力端子91,92の電位がほぼ同電位になる。そして、表示パネルに表示が開始される直前に、タイミング調整回路51は、制御信号SE12を無効にして短絡スイッチ81を開き、その後、制御信号SD12を無効にして出力スイッチ71A,71Bを閉じる。
When a predetermined period elapses, an equilibrium state is reached, and the potentials of the
出力スイッチ71A,71B、及び短絡スイッチ81は、通常の状態になり、出力端子91,92からは、それぞれ記憶素子21,22の画素の値に応じた電圧が出力される。以上のように制御信号SD12,SE12の制御タイミングを異なるようにすることにより、出力が異常になることなく、安全に出力端子間の短絡制御を行うことができる。
The output switches 71A and 71B and the short-
短絡制御のときに新たに消費される電力は、スイッチ制御のための制御電力程度である。出力端子間を短絡後、次のラインを表示する際には、出力端子91,92の電位が出力端子間短絡時と同じ方向に更に変化する。このため、このように出力端子の電位を平均化することにより、予備充電又は予備放電と同じ効果が得られる。画素D11の値に対応する電位にするために必要な電位の変化は、通常の場合に比べて約1/2で済むので、表示パネルの駆動に必要な電力や生じる発熱を約1/2に抑えることができる。
The power that is newly consumed during the short-circuit control is about the control power for the switch control. When the next line is displayed after the output terminals are short-circuited, the potentials of the
次に、出力端子92,93に関して同様に制御を行う。以降、その他の隣接する2つの出力端子に関しても同様に制御を行う。また、走査パルス毎に同様の動作を繰り返す。以上により、表示パネルの駆動の際の電力消費を低減することができる。
Next, the
このように、図1の表示駆動装置100によると、3つの画素、すなわち、先行表示画素のうちの2画素と、これらの2画素うちのいずれかと同一の列に属する画素とにより、出力端子間を短絡することについて効果の有無を効率的に判断することができる。画素間に値の規則性は必要ない。
As described above, according to the
図3(b)の場合には、論理回路41の第2の比較回路は、同一の列に属する画素D22と画素D12の値を比較し(それぞれ記憶素子32及び記憶素子22に記憶されている)、その比較結果を出力する。これらの2つの画素(グループG22)は、いずれも出力端子92に対応している。その他の点は、図3(a)の場合と同様である。
In the case of FIG. 3B, the second comparison circuit of the logic circuit 41 compares the values of the pixel D22 and the pixel D12 belonging to the same column (stored in the
なお、端子間負荷判別回路40の論理回路41,42,…による判断を待たずに、走査パルス信号P1の入力後直ちに、全ての出力スイッチ71A,71B,72A,…を開くようにしてもよい。この場合、その後、論理回路41等によって、出力端子間を短絡制御すべきであると判断された出力端子対については、対応する短絡スイッチ81等を閉じて端子間を短絡し、端子間を短絡制御すべきであると判断されなかった出力端子対については、対応する出力スイッチ71A等を閉じるようにする。
All the
これによると、端子間負荷判別回路40において判断を行う期間に出力スイッチの動作を並行して行わせるので、出力端子間を短絡して電位を平均化する期間をより長く確保することが可能となる。
According to this, since the operation of the output switch is performed in parallel during the period of determination in the inter-terminal
また、例えば、制御信号SD12と制御信号SD23との論理和を求め、その結果に従って動作する出力スイッチを、同一の出力端子92に接続された出力スイッチ71B,72Aに代えて備えるようにしてもよい。
Further, for example, the logical sum of the control signal SD12 and the control signal SD23 is obtained, and output switches that operate according to the result may be provided instead of the output switches 71B and 72A connected to the
また、図3(a),(b)の場合において、論理回路41の第1の比較回路が、画素D21の値と画素D22の値とではなく、画素D11の値と画素D12の値とを比較するようにしてもよい。 3A and 3B, the first comparison circuit of the logic circuit 41 uses the value of the pixel D11 and the value of the pixel D12 instead of the value of the pixel D21 and the value of the pixel D22. You may make it compare.
図4(a)は、図1の端子間負荷判別回路40で判断に用いられる画素の組合せの第2の例を示す説明図である。図4(b)は、図4(a)の変形例を示す説明図である。簡単のため、図2の出力端子91,92に関する制御について説明する。
FIG. 4A is an explanatory diagram showing a second example of a combination of pixels used for determination by the inter-terminal
論理回路41の第1の比較回路は、同一の表示ラインに属する画素D21と画素D22の値を比較する(図4(a)のグループG11)。第1の比較回路は、これらの2画素の値が一致するか否かを示す比較結果を出力する。第2の比較回路は、異なる表示ラインの異なる列に属する画素D21と画素D12の値を比較する(グループG31)。第2の比較回路は、これらの2画素の値が一致するか否かを示す比較結果を出力する。論理積回路は、不一致であることを第1の比較回路による比較結果が示し、かつ、一致することを第2の比較回路による比較結果が示している場合には、出力端子91と出力端子92との間を短絡すべきであると判断し、短絡制御を行うように、判別信号を出力する。
The first comparison circuit of the logic circuit 41 compares the values of the pixel D21 and the pixel D22 belonging to the same display line (group G11 in FIG. 4A). The first comparison circuit outputs a comparison result indicating whether or not the values of these two pixels match. The second comparison circuit compares the values of the pixel D21 and the pixel D12 belonging to different columns of different display lines (group G31). The second comparison circuit outputs a comparison result indicating whether or not the values of these two pixels match. In the AND circuit, when the comparison result by the first comparison circuit indicates that they do not match, and when the comparison result by the second comparison circuit indicates that they match, the
図4(b)の場合には、論理回路41の第2の比較回路は、異なる表示ラインの異なる列に属する画素D11と画素D22の値を比較し、その比較結果を出力する(グループG32)。その他の点は、図4(a)の場合と同様である。 In the case of FIG. 4B, the second comparison circuit of the logic circuit 41 compares the values of the pixels D11 and D22 belonging to different columns of different display lines, and outputs the comparison result (group G32). . Other points are the same as in the case of FIG.
なお、図4(a),(b)の場合において、論理回路41の第1の比較回路が、画素D21の値と画素D22の値とではなく、画素D11の値と画素D12の値とを比較するようにしてもよい。 4A and 4B, the first comparison circuit of the logic circuit 41 does not use the value of the pixel D21 and the value of the pixel D22, but the value of the pixel D11 and the value of the pixel D12. You may make it compare.
図5(a)は、図1の端子間負荷判別回路40で判断に用いられる画素の組合せの第3の例を示す説明図である。図5(b)は、図5(a)の変形例を示す説明図である。簡単のため、図2の出力端子91,92に関する制御について説明する。
FIG. 5A is an explanatory diagram illustrating a third example of a combination of pixels used for determination by the inter-terminal
論理回路41の第1の比較回路は、異なる表示ラインの異なる列に属する画素D21と画素D12の値を比較する(図5(a)のグループG31)。第1の比較回路は、これらの2画素の値が一致するか否かを示す比較結果を出力する。第2の比較回路は、同一の列に属する画素D22と画素D12の値を比較する(グループG22)。第2の比較回路は、これらの2画素の値が一致するか否かを示す比較結果を出力する。論理積回路は、一致することを第1の比較回路による比較結果が示し、かつ、不一致であることを第2の比較回路による比較結果が示している場合には、出力端子91と出力端子92との間を短絡すべきであると判断し、短絡制御を行うように、判別信号を出力する。
The first comparison circuit of the logic circuit 41 compares the values of the pixel D21 and the pixel D12 belonging to different columns of different display lines (group G31 in FIG. 5A). The first comparison circuit outputs a comparison result indicating whether or not the values of these two pixels match. The second comparison circuit compares the values of the pixel D22 and the pixel D12 belonging to the same column (group G22). The second comparison circuit outputs a comparison result indicating whether or not the values of these two pixels match. In the AND circuit, when the comparison result by the first comparison circuit indicates coincidence and the comparison result by the second comparison circuit indicates disagreement, the
図5(b)の場合には、論理回路41の第1の比較回路は、異なる表示ラインの異なる列に属する画素D11と画素D22の値を比較し、その比較結果を出力する(グループG32)。論理回路41の第2の比較回路は、同一の列に属する画素D21と画素D11の値を比較し、その比較結果を出力する(グループG21)。その他の点は、図5(a)の場合と同様である。 In the case of FIG. 5B, the first comparison circuit of the logic circuit 41 compares the values of the pixels D11 and D22 belonging to different columns of different display lines and outputs the comparison result (group G32). . The second comparison circuit of the logic circuit 41 compares the values of the pixel D21 and the pixel D11 belonging to the same column, and outputs the comparison result (group G21). The other points are the same as in the case of FIG.
図6(a)〜図9(b)を参照して、先行表示画素のうちの2画素及びこれらの2画素とそれぞれ同一の列に属する次のラインの2画素を含んだ4画素に基づいて、図1の端子間負荷判別回路40が行う判断について説明する。簡単のため、図2の出力端子91,92に関する制御について説明する。その他の出力端子についても同様である。論理回路41等は、いずれも、第1、第2及び第3の比較回路と、論理積回路とを備えているものとする。
Referring to FIGS. 6A to 9B, based on four pixels including two pixels of the preceding display pixels and two pixels of the next line belonging to the same column as these two pixels, respectively. The determination performed by the inter-terminal
図6(a)は、図1の端子間負荷判別回路40で判断に用いられる画素の組合せの第4の例を示す説明図である。図6(b)は、図6(a)の変形例を示す説明図である。論理回路41の第1の比較回路は、同一の表示ラインに属する画素D21と画素D22の値を比較する(図6(a)のグループG11)。第1の比較回路は、これらの2画素の値が一致するか否かを示す比較結果を出力する。第2の比較回路は、同一の列に属する画素D21と画素D11の値を比較する(グループG21)。第2の比較回路は、これらの2画素の値が一致するか否かを示す比較結果を出力する。
FIG. 6A is an explanatory diagram illustrating a fourth example of a combination of pixels used for determination by the inter-terminal
第3の比較回路は、同一の列に属する画素D22と画素D12の値を比較する(グループG22)。第3の比較回路は、これらの2画素の値が一致するか否かを示す比較結果を出力する。論理積回路は、不一致であることを第1〜第3の比較回路による比較結果の全てが示している場合には、出力端子91と出力端子92との間を短絡すべきであると判断し、短絡制御を行うように、判別信号を出力する。
The third comparison circuit compares the values of the pixel D22 and the pixel D12 belonging to the same column (group G22). The third comparison circuit outputs a comparison result indicating whether or not the values of these two pixels match. The logical product circuit determines that the
図6(b)の場合には、論理回路41の第1の比較回路は、同一の表示ラインに属する画素D11と画素D12の値を比較し、その比較結果を出力する(グループG12)。その他の点は、図6(a)の場合と同様である。 In the case of FIG. 6B, the first comparison circuit of the logic circuit 41 compares the values of the pixels D11 and D12 belonging to the same display line, and outputs the comparison result (group G12). The other points are the same as in the case of FIG.
図7(a)は、図1の端子間負荷判別回路40で判断に用いられる画素の組合せの第5の例を示す説明図である。図7(b)は、図7(a)の変形例を示す説明図である。論理回路41の第1の比較回路は、同一の列に属する画素D21と画素D11の値を比較する(図7(a)のグループG21)。第1の比較回路は、これらの2画素の値が一致するか否かを示す比較結果を出力する。第2の比較回路は、同一の表示ラインに属する画素D21と画素D22の値を比較する(グループG11)。第2の比較回路は、これらの2画素の値が一致するか否かを示す比較結果を出力する。
FIG. 7A is an explanatory diagram illustrating a fifth example of a combination of pixels used for determination by the inter-terminal
第3の比較回路は、同一の表示ラインに属する画素D11と画素D12の値を比較する(グループG12)。第3の比較回路は、これらの2画素の値が一致するか否かを示す比較結果を出力する。論理積回路は、不一致であることを第1〜第3の比較回路による比較結果の全てが示している場合には、出力端子91と出力端子92との間を短絡すべきであると判断し、短絡制御を行うように、判別信号を出力する。
The third comparison circuit compares the values of the pixels D11 and D12 belonging to the same display line (group G12). The third comparison circuit outputs a comparison result indicating whether or not the values of these two pixels match. The logical product circuit determines that the
図7(b)の場合には、論理回路41の第1の比較回路は、同一の列に属する画素D22と画素D12の値を比較し、その比較結果を出力する(グループG22)。その他の点は、図7(a)の場合と同様である。 In the case of FIG. 7B, the first comparison circuit of the logic circuit 41 compares the values of the pixel D22 and the pixel D12 belonging to the same column, and outputs the comparison result (group G22). Other points are the same as in the case of FIG.
図8(a)は、図1の端子間負荷判別回路40で判断に用いられる画素の組合せの第6の例を示す説明図である。図8(b)は、図8(a)の変形例を示す説明図である。論理回路41の第1の比較回路は、同一の列に属する画素D21と画素D11の値を比較する(図8(a)のグループG21)。第1の比較回路は、これらの2画素の値が一致するか否かを示す比較結果を出力する。第2の比較回路は、異なる表示ラインの異なる列に属する画素D21と画素D12の値を比較する(グループG31)。第2の比較回路は、これらの2画素の値が一致するか否かを示す比較結果を出力する。
FIG. 8A is an explanatory diagram illustrating a sixth example of pixel combinations used for determination by the inter-terminal
第3の比較回路は、異なる表示ラインの異なる列に属する画素D11と画素D22の値を比較する(グループG32)。第3の比較回路は、これらの2画素の値が一致するか否かを示す比較結果を出力する。論理積回路は、不一致であることを第1の比較回路による比較結果が示し、かつ、一致することを第2及び第3の比較回路による比較結果が示している場合には、出力端子91と出力端子92との間を短絡すべきであると判断し、短絡制御を行うように、判別信号を出力する。
The third comparison circuit compares the values of the pixels D11 and D22 belonging to different columns of different display lines (group G32). The third comparison circuit outputs a comparison result indicating whether or not the values of these two pixels match. In the AND circuit, when the comparison result by the first comparison circuit indicates that they do not match and the comparison result by the second and third comparison circuits indicates that they match, the
図8(b)の場合には、論理回路41の第1の比較回路は、同一の列に属する画素D22と画素D12の値を比較し、その比較結果を出力する(グループG22)。その他の点は、図8(a)の場合と同様である。 In the case of FIG. 8B, the first comparison circuit of the logic circuit 41 compares the values of the pixel D22 and the pixel D12 belonging to the same column, and outputs the comparison result (group G22). Other points are the same as in the case of FIG.
図9(a)は、図1の端子間負荷判別回路40で判断に用いられる画素の組合せの第7の例を示す説明図である。図9(b)は、図9(a)の変形例を示す説明図である。論理回路41の第1の比較回路は、同一の表示ラインに属する画素D21と画素D22の値を比較する(図9(a)のグループG11)。第1の比較回路は、これらの2画素の値が一致するか否かを示す比較結果を出力する。第2及び第3の比較回路については、図8(a)の場合と同様であるので、説明を省略する。論理積回路は、不一致であることを第1の比較回路による比較結果が示し、かつ、一致することを第2及び第3の比較回路による比較結果が示している場合には、出力端子91と出力端子92との間を短絡すべきであると判断し、短絡制御を行うように、判別信号を出力する。
FIG. 9A is an explanatory diagram illustrating a seventh example of a combination of pixels used for determination by the inter-terminal
図9(b)の場合には、論理回路41の第1の比較回路は、同一の表示ラインに属する画素D11と画素D12の値を比較し、その比較結果を出力する(グループG12)。その他の点は、図9(a)の場合と同様である。 In the case of FIG. 9B, the first comparison circuit of the logic circuit 41 compares the values of the pixel D11 and the pixel D12 belonging to the same display line, and outputs the comparison result (group G12). Other points are the same as in the case of FIG.
図4(a)〜図9(b)の場合においても、論理回路42等が他の出力端子について論理回路41と同様の判断を行い、その結果に従って、短絡制御を行うように判別信号を出力する。
4 (a) to 9 (b), the
なお、先行表示画素のうちの2画素と、これらの2画素とそれぞれ同一の列に属する次のラインの2画素とのうちの4画素又は3画素を対象として、図3(a)〜図9(b)で図示されていないような組合せを採用するようにしてもよい。 3A to 9 for four pixels or three pixels of two pixels of the preceding display pixels and two pixels of the next line belonging to the same column as these two pixels. Combinations not shown in (b) may be adopted.
また、回路構成が簡単になり、回路面積の点でも効率がよいので、図3(a)〜図9(b)では、列CA,CBは、隣接する列であるとして説明した。しかし、列CA,CBは、隣接しない列であってもよい。すなわち、2つの列CA,CBは、異なる列であれば、どのように選択された列であってもよい。この場合には、選択された2列に対応する2つの出力端子の間に短絡スイッチを有するようにし、この短絡スイッチと、これらの出力端子に接続された出力スイッチとを、判断結果に従って制御する。 In addition, since the circuit configuration is simplified and the efficiency is high in terms of circuit area, the columns CA and CB are described as adjacent columns in FIGS. However, the columns CA and CB may be non-adjacent columns. That is, the two columns CA and CB may be any selected column as long as they are different columns. In this case, a short-circuit switch is provided between the two output terminals corresponding to the two selected rows, and the short-circuit switch and the output switch connected to these output terminals are controlled according to the determination result. .
また、1ライン分の処理を行う際に、端子間負荷判別回路40は、判断に用いる列を、重複しないように2列ずつ選択してもよいし、重複するように2列ずつ選択してもよい。重複しないように選択する場合には、2つの出力端子毎に、出力端子間を短絡する制御が行われる。重複するように選択する場合には、端子間負荷判別回路40は、例えば、列CA,CBの画素を用いる判断だけではなく、更に他の列(列CCとする)及び列CBの画素を用いる判断も行う。この場合には、例えば、列CA,CB,CCが図2の出力端子91,92,93にそれぞれ対応しているとすると、出力端子91と出力端子92との間だけではなく、3つの出力端子91,92,及び93の間を短絡する制御が行われる。同様に、端子間負荷判別回路40が、更に多くの出力端子の間を短絡する制御を行うようにしてもよい。
In addition, when performing processing for one line, the inter-terminal
図10は、図2の短絡スイッチの動作の具体例を示す模式図である。図10には、第N及び第N−1ラインの画素と、短絡スイッチ81〜89,180〜184とが示されている。第Nラインの画素は、これから表示が行われる画素であり、第N−1ラインの画素は、既に表示された先行表示画素である。白丸は、その画素が点灯する(対応する出力端子から高レベル(“H”)の信号が出力される)ことを示し、黒丸は、その画素が点灯しない(対応する出力端子から低レベル(“L”)の信号が出力される)ことを示す。 FIG. 10 is a schematic diagram showing a specific example of the operation of the short-circuit switch of FIG. FIG. 10 shows pixels on the Nth and (N-1) th lines and short-circuit switches 81-89 and 180-184. The pixel on the Nth line is a pixel to be displayed from now on, and the pixel on the (N-1) th line is a preceding display pixel that has already been displayed. A white circle indicates that the pixel is lit (a high level (“H”) signal is output from the corresponding output terminal), and a black circle indicates that the pixel is not lit (low level (“ L ″) is output).
図2においては同様の回路が繰り返し含まれている。短絡スイッチ84〜89,180〜184は、出力端子間スイッチ回路60に含まれており、図2の短絡スイッチ81〜83の下方に存在している。ここでは、端子間負荷判別回路40は、図3(a)に示された画素の組合せを判断に用いるものとして説明する。
In FIG. 2, a similar circuit is repeatedly included. The short-
例えば、図10の左から第1列目及び第2列目の4画素に着目すると、第N−1ラインの2画素の値が異なり、第1列目の2画素の値が異なっているので、論理回路41は、短絡制御を行うように、判別信号を出力する。したがって、短絡スイッチ81は導通する。また、図10の左から第2列目及び第3列目の4画素に着目すると、第N−1ラインの2画素の値が異なり、第2列目の2画素の値が異なっているので、論理回路42は、短絡制御を行うように、判別信号を出力する。したがって、短絡スイッチ82は導通する。同様に、短絡スイッチ83も導通するので、第1〜第4列目の画素に対応する出力端子の間で電位が平均化される。
For example, focusing on the four pixels in the first and second columns from the left in FIG. 10, the values of the two pixels in the (N−1) -th line are different, and the values of the two pixels in the first column are different. The logic circuit 41 outputs a determination signal so as to perform short-circuit control. Therefore, the short-
図11は、図1の表示駆動装置の変形例の構成を示すブロック図である。図11の表示駆動装置は、端子間負荷判別回路40及び出力端子間スイッチ回路60に代えて、端子間負荷判別回路240及び出力端子間スイッチ回路260を有している点が、図1及び図2の表示駆動装置と異なっている。
FIG. 11 is a block diagram showing a configuration of a modification of the display driving device of FIG. The display driving device of FIG. 11 includes an inter-terminal
端子間負荷判別回路240は、論理回路241,242,243,…と、タイミング調整回路251,252,253,…とを備えている。出力端子間スイッチ回路260は、出力端子間スイッチ回路60において、共通線8と、共通線接続スイッチ81C,82C,83C,…とを更に有するようにしたものである。
The inter-terminal
共通線接続スイッチ81C,82C,83C,…は、出力端子91,92,93,…にそれぞれ対応しており、対応する出力端子と共通線8との間を接続する。共通線接続スイッチ81C,82C,83C,…としては、例えばトランジスタを用いることができる。共通線8には、“H”と“L”とをほぼ平均した電圧(電源電圧VDDの約2分の1の電圧)が電源回路から与えられている。
The common line connection switches 81C, 82C, 83C, ... correspond to the
論理回路241は、論理回路41とほぼ同様に構成されているが、次の点が異なる。論理回路241は、制御信号SE12を有効にしない(すなわち、短絡スイッチ81が閉じられない)場合であって、かつ、画素の出力端子91に対応する列において画素の値が変化する(すなわち、図3(a)等における列CAの画素D21と画素D11とで値が異なる)ことを検出した場合には、制御信号SF12が有効になるように、判別信号を出力する。制御信号SF12が有効である場合には、共通線接続スイッチ81Cは、出力端子91と共通線8との間を短絡する。論理回路242,243,…、及びタイミング調整回路252,253,…も、関係する制御信号が異なる他は同様に動作する。
The
なお、電源回路から共通線8に電圧を与えないようにしてもよい。この場合には、共通線8に接続された出力端子間で電位が平均化される。また、電源電圧VDDの約2分の1の電圧を維持するようにした大容量のキャパシタに、共通線8を接続するようにしてもよい。
Note that a voltage may not be applied to the
図12は、図11の2つのタイミング調整回路251,252から出力される制御信号についてのタイミングチャートである。タイミング調整回路251は、論理回路241で生成された判別信号を、タイミングを調整して制御信号SD12,SE12,SF12(スイッチ制御信号SD)として出力する。論理回路241が出力端子91,92間を短絡制御すべきであると判断した場合には、タイミング調整回路251は、まず、走査パルス信号P1が入力され論理回路241の判断が確定してから、制御信号SD12を有効(“L”)にして出力スイッチ71A,71Bを開き、その後、制御信号SE12を有効(“H”)にして短絡スイッチ81を閉じる。制御信号SF12は無効(“L”)のままであるので、共通線接続スイッチ81Cは開いたままである。
FIG. 12 is a timing chart of control signals output from the two
所定の時間が経過後、タイミング調整回路251は、制御信号SE12を無効(“L”)にして短絡スイッチ81を開き、その後、制御信号SD12を無効(“H”)にして出力スイッチ71A,71Bを閉じる。
After a predetermined time has elapsed, the
タイミング調整回路252は、論理回路242で生成された判別信号を、タイミングを調整して制御信号SD23,SE23,SF23(スイッチ制御信号SD)として出力する。論理回路242が出力端子92,93間を短絡制御すべきではないと判断した(制御信号SE23を有効にしない)場合であって、かつ、画素の出力端子92に対応する列において画素の値が変化することを検出した場合には、タイミング調整回路252は、制御信号SE12,SE23等の短絡スイッチを制御する信号のレベルが変化するタイミングの後に、制御信号SF23を有効(“H”)にする。すると、共通線接続スイッチ82Cが閉じる。制御信号SE23は無効(“L”)のままであるので、短絡スイッチ82は開いたままである。
The
その後、出力端子92の電位が共通線8の電位にほぼ等しくなる。制御信号SE12,SE23等の短絡スイッチを制御する信号のレベルが変化するタイミングの前に、タイミング調整回路252は、制御信号SF23を無効(“L”)にして共通線接続スイッチ82Cを開く。このように、共通線接続スイッチ81C,82C等の制御タイミングを、短絡スイッチ81,82等とは異なるようにしている。
Thereafter, the potential of the
図13は、図11の短絡スイッチ及び共通線接続スイッチの動作の第1の具体例を示す模式図である。図13には、第N及び第N−1ラインの画素と、短絡スイッチ81〜89,180〜184と、共通線接続スイッチ81C〜89C,180C〜184Cとが示されている。図11においては同様の回路が繰り返し含まれている。共通線接続スイッチ84C〜89C,180C〜184Cは、出力端子間スイッチ回路260に含まれており、図11の共通線接続スイッチ81C〜83Cの下方に存在している。図13〜図15では、端子間負荷判別回路240は、図6(a)に示された画素の組合せを判断に用いるものとして説明する。
FIG. 13 is a schematic diagram illustrating a first specific example of the operation of the short-circuit switch and the common line connection switch of FIG. FIG. 13 shows pixels on the Nth and (N-1) th lines, short-circuit switches 81-89, 180-184, and common line connection switches 81C-89C, 180C-184C. In FIG. 11, the same circuit is repeatedly included. The common line connection switches 84C to 89C and 180C to 184C are included in the output
図13の場合には、画素の隣り合うどのような2列についても、対応する端子間は短絡されないが、第N−1ラインの画素と第Nラインの画素とで値が異なっている列については、対応する共通線接続スイッチが閉じる。すなわち、共通線接続スイッチ84C,85C,86C,180C,181C,182Cがオンになる。したがって、画素が図13のように配置される場合には、図2の表示駆動装置では出力端子の電位を平均化することができなかったが、図11の表示駆動装置によると、次のラインの表示時に電位が変化する出力端子の電位をほぼVDD/2にすることが可能となる。 In the case of FIG. 13, for any two adjacent columns of pixels, the corresponding terminals are not short-circuited, but the columns having different values between the pixels on the (N-1) th line and the pixels on the Nth line. The corresponding common line connection switch is closed. That is, the common line connection switches 84C, 85C, 86C, 180C, 181C, and 182C are turned on. Therefore, when the pixels are arranged as shown in FIG. 13, the potential of the output terminal cannot be averaged in the display driving device of FIG. 2, but according to the display driving device of FIG. It is possible to set the potential of the output terminal that changes in potential during display to approximately VDD / 2.
図14は、図11の短絡スイッチ及び共通線接続スイッチの動作の第2の具体例を示す模式図である。図14では、画素のパターンが図13とは異なっている。この場合、短絡スイッチ83,86,89,182が閉じるのみではなく、共通線接続スイッチ81C,82C等も閉じるので、より多くの出力端子の電位をほぼVDD/2にすることが可能となる。
FIG. 14 is a schematic diagram illustrating a second specific example of the operation of the short-circuit switch and the common line connection switch of FIG. In FIG. 14, the pixel pattern is different from that in FIG. In this case, not only the short-
図15は、図11の短絡スイッチ及び共通線接続スイッチの動作の第3の具体例を示す模式図である。この場合、短絡スイッチ81,82等が閉じるのみではなく、共通線接続スイッチ84C,180Cも閉じる。
FIG. 15 is a schematic diagram showing a third specific example of the operation of the short-circuit switch and the common line connection switch of FIG. In this case, not only the short-
図16は、図11の短絡スイッチ及び共通線接続スイッチの動作の第4の具体例を示す模式図である。ここでは、端子間負荷判別回路240は、図3(a)に示された画素の組合せを判断に用いるものとして説明する。この場合、短絡スイッチ86,182が閉じるのみではなく、共通線接続スイッチ84C,85C等も閉じる。このように、図11の表示駆動装置によると、1つのラインにおいて同じ値の画素が連続する場合に、特に効果があるといえる。
FIG. 16 is a schematic diagram illustrating a fourth specific example of the operation of the short-circuit switch and the common line connection switch of FIG. Here, it is assumed that the inter-terminal
図11の表示駆動装置では、画素の2つの列に基づいて、対応する短絡スイッチ及び共通線接続スイッチを制御するので、比較的簡単な回路で制御を行うことができる。しかし、例えば図14の共通線接続スイッチ84Cは、閉じなくてもよいはずである。短絡スイッチ83が閉じれば出力端子間の電位は平均化されるからである。同様に、共通線接続スイッチ87C,180C,183Cや、図15の共通線接続スイッチ84C,180Cも閉じる必要はない。そこで、閉じる必要がない共通線接続スイッチを閉じないようにした装置について説明する。
In the display drive device of FIG. 11, the corresponding short-circuit switch and common line connection switch are controlled based on the two columns of pixels, so that the control can be performed with a relatively simple circuit. However, for example, the common
図17は、図11の表示駆動装置の変形例の構成を示すブロック図である。図17の表示駆動装置は、図11の表示駆動装置において、ANDゲート52D,53D,…を更に備え、各共通線接続スイッチが、対応するANDゲートの出力によって制御されるようにしたものである。図17においては、図11と同様の構成要素については省略してある。
FIG. 17 is a block diagram showing a configuration of a modified example of the display driving device of FIG. The display drive device of FIG. 17 further includes AND
ANDゲート52Dは、制御信号SE12が“L”であり、かつ、制御信号SF23が“H”である場合にのみ、制御信号SG23を“H”にして出力する。共通線接続スイッチ82Cは、制御信号SG23が“H”であるときにのみ閉じる。すなわち、短絡スイッチ81が閉じない場合に限って共通線接続スイッチ82Cを閉じることが可能であるようにする。ANDゲート53D,…も、対応する制御信号に基づいて共通線接続スイッチ82C,…を同様に制御する。すると、図14の共通線接続スイッチ84Cや、図15の共通線接続スイッチ84C等が閉じられなくなり、より理想的な制御を行うことができる。
The AND
図18は、図1の表示駆動装置の他の変形例の構成を示すブロック図である。図18の表示駆動装置は、図1の表示駆動装置100において、データタイミング調整回路202と、制御タイミング調整回路204とを更に備えたものである。
FIG. 18 is a block diagram showing a configuration of another modification of the display driving device of FIG. The display driving device of FIG. 18 is the same as the
データタイミング調整回路202は、第1の記憶回路20から出力された画素データD1を、そのタイミングを調整して出力端子間スイッチ回路60に出力する。制御タイミング調整回路204は、端子間負荷判別回路40から出力されたスイッチ制御信号SDを、そのタイミングを調整して出力端子間スイッチ回路60に出力する。
The data timing
ここで、データタイミング調整回路202及び制御タイミング調整回路204は、スイッチ制御信号SDが出力端子間スイッチ回路60に与えられた後に、画素データD1が出力端子間スイッチ回路60に与えられるように、タイミングを調整する。これにより、表示ライン切り替えの直前に出力端子間を短絡制御することが確実にできるようになる。
Here, the data timing
なお、データタイミング調整回路202及び制御タイミング調整回路204のうちの一方のみを備えるようにしてもよい。
Note that only one of the data timing
図19(a)は、図1の表示駆動装置を用いたモジュールパッケージの構成図である。図19(b)は、図19(a)のモジュールパッケージを用いた表示パネルモジュールの構成図である。 FIG. 19A is a configuration diagram of a module package using the display driving device of FIG. FIG. 19B is a configuration diagram of a display panel module using the module package of FIG.
図19(a)のモジュールパッケージ120は、表示駆動装置100と、フレキシブル配線基板122と、入力信号端子部124と、出力信号端子部126とを備えている。フレキシブル配線基板122は、入力信号端子部124に与えられた信号を表示駆動装置100に伝送し、表示駆動装置100の出力を出力信号端子部126に伝送する。
The
図19(b)の表示パネルモジュールは、表示パネルとしてのPDP112と、共通配線基板114と、パネルLSI116と、複数のモジュールパッケージ120とを備えている。PDP112は、複数の画素を備えており、各画素に対応したデータ電極を有している。また、PDP112は、複数の画素ブロックを有しており、各モジュールパッケージ120は、各画素ブロックに対応している。
The display panel module of FIG. 19B includes a
パネルLSI116は、信号処理制御を行う回路を有し、PDP112の表示を制御するために、画像信号、表示制御信号、駆動すべきモジュールパッケージを示す制御信号等を共通配線基板114に出力する。共通配線基板114は、パネルLSI116から出力された信号を伝送する信号配線を備えている。各モジュールパッケージ120の入力信号端子部124は共通配線基板114と、出力信号端子部126はPDP112と電気的に接続されている。表示駆動装置100には、パネルLSI116から出力された画像信号が画素データD0として与えられ、表示駆動装置100の出力がPDP112のデータ電極に与えられるように構成されている。
The
このように、図19(b)の表示パネルモジュールでは、モジュールパッケージ120を複数用いているので、大画面のPDPを駆動することができる。また、各モジュールパッケージ120が表示駆動装置100を用いているので、電力消費を削減することができる。
Thus, in the display panel module of FIG. 19B, since a plurality of
なお、図19(a),(b)において、図1の表示駆動装置100に代えて図11、図17又は図18の表示駆動装置を用いるようにしてもよい。
In FIGS. 19A and 19B, the display driving device of FIG. 11, FIG. 17, or FIG. 18 may be used instead of the
図20は、図19(b)の表示パネルモジュールを用いたテレビ受像機の構成例を示すブロック図である。図20のテレビ受像機は、映像信号VSを受け取り、処理する信号処理LSI602と、画質LSI604と、LVDS送信部606と、パネルブロック610とを備えている。パネルブロック610は、LVDS受信部612と、放電制御部614と、スキャンドライバ616と、サブCPU618と、表示パネルモジュール620と、パワーMOSFET632と、サステインドライバ634とを備えている。
FIG. 20 is a block diagram illustrating a configuration example of a television receiver using the display panel module of FIG. The television receiver in FIG. 20 includes a
表示パネルモジュール620は、図19(b)の表示パネルモジュールであって、PDP112と、パネルLSI116と、データドライバ624とを備えている。データドライバ624は、図19(b)に示された複数の表示駆動装置100に相当する。
The
このように本発明の表示駆動装置は、PDP等の表示パネルを用いたテレビ受像機等の映像表示システムに容易に組み込むことができる。図20のテレビ受像機は、表示駆動時の電力消費を大きく低減できるとともに、表示駆動の際に生ずる発熱量も低減できる。 As described above, the display driving device of the present invention can be easily incorporated into a video display system such as a television receiver using a display panel such as a PDP. The television receiver of FIG. 20 can greatly reduce the power consumption during display driving, and can also reduce the amount of heat generated during display driving.
なお、以上の実施形態においては、表示パネルとしてPDPを用いる場合について説明したが、容量性の負荷を有する表示パネルであれば、EL(electro-luminescent)パネル等の他の表示パネルを用いるようにしてもよい。 In the above embodiment, the case where the PDP is used as the display panel has been described. However, if the display panel has a capacitive load, another display panel such as an EL (electro-luminescent) panel is used. May be.
以上説明したように、本発明は、電力消費を抑え、発熱を抑えることもできるので、PDPやELパネル等の容量性の負荷を有する表示パネルのドライバとして有用である。 As described above, since the present invention can suppress power consumption and suppress heat generation, it is useful as a driver for a display panel having a capacitive load such as a PDP or an EL panel.
8 共通線
20 第1の記憶回路
30 第2の記憶回路
40,240 端子間負荷判別回路
60,260 出力端子間スイッチ回路
71A,71B,72A,72B,73A 出力スイッチ
81〜89,180〜184 短絡スイッチ
81C〜89C,180C〜184C 共通線接続スイッチ
100 表示駆動装置
112 PDP
202 データタイミング調整回路
204 制御タイミング調整回路
8
202 Data
Claims (21)
前記第1の記憶回路に記憶されている画素の1ライン前の画素を記憶する第2の記憶回路と、
前記第1の記憶回路に記憶されている画素の値に応じた電圧を、各画素にそれぞれ対応する複数の出力端子に出力する出力端子間スイッチ回路と、
前記画像を構成する画素の選択された2列毎に、前記第1又は第2の記憶回路に記憶されている画素であって、前記選択された2列である第1及び第2の列に属する4画素のうち、少なくとも3画素の値に基づいて、前記複数の出力端子のうち前記第1及び第2の列にそれぞれ対応する2つの出力端子の間を短絡すべきか否かを判断する端子間負荷判別回路とを備え、
前記出力端子間スイッチ回路は、
短絡すべきであると判断された場合には、前記第1の記憶回路に記憶されており、前記第1及び第2の列に属する画素の値に応じた電圧が前記2つの出力端子に出力される前に、前記2つの出力端子の間を一時的に短絡する
表示駆動装置。 A first storage circuit for storing one line of pixels constituting an image;
A second storage circuit for storing a pixel one line before the pixel stored in the first storage circuit;
A switch circuit between output terminals that outputs a voltage corresponding to a value of a pixel stored in the first storage circuit to a plurality of output terminals respectively corresponding to each pixel;
For every two selected columns of pixels constituting the image, the pixels stored in the first or second storage circuit are the first and second columns that are the selected two columns. A terminal that determines whether or not two output terminals corresponding to the first and second columns, among the plurality of output terminals, should be short-circuited based on the value of at least three pixels among the four pixels belonging An inter-load determination circuit,
The output terminal switch circuit is
If it is determined that a short circuit should be made, the voltage is stored in the first memory circuit and the voltage corresponding to the value of the pixel belonging to the first and second columns is output to the two output terminals. A display driving device for temporarily short-circuiting between the two output terminals before being performed.
前記出力端子間スイッチ回路は、
前記選択された2列毎に、前記2つの出力端子の間を短絡する、独立して制御可能な短絡スイッチを有する
ことを特徴とする表示駆動装置。 The display drive device according to claim 1,
The output terminal switch circuit is
A display driving device comprising an independently controllable short-circuit switch that short-circuits between the two output terminals for each of the two selected rows.
前記出力端子間スイッチ回路は、
前記短絡スイッチが接続された出力端子のそれぞれと前記第1の記憶回路との間に、前記画素の値に応じた電圧を出力するか否かを制御する複数の出力スイッチを更に有する
ことを特徴とする表示駆動装置。 The display driving device according to claim 2,
The output terminal switch circuit is
A plurality of output switches for controlling whether or not to output a voltage corresponding to the value of the pixel is provided between each of the output terminals connected to the short-circuit switch and the first memory circuit. A display driving device.
前記端子間負荷判別回路は、
前記短絡スイッチのそれぞれを制御する信号と、前記出力スイッチのそれぞれを制御する信号とを、スイッチ制御信号として出力する
ことを特徴とする表示駆動装置。 The display driving device according to claim 3,
The inter-terminal load discrimination circuit is:
A display driving device that outputs a signal for controlling each of the short-circuit switches and a signal for controlling each of the output switches as a switch control signal.
前記端子間負荷判別回路は、
短絡すべきであると判断された場合には、前記2つの出力端子の間の前記短絡スイッチが、前記複数の出力端子に接続された表示パネルの走査パルス信号を受けてから前記表示パネルに表示が開始されるまでの期間内において閉じるように、かつ、前記2つの出力端子のそれぞれに接続された前記出力スイッチが、前記短絡スイッチが閉じる前に開くように、前記スイッチ制御信号を出力する
ことを特徴とする表示駆動装置。 The display driving device according to claim 4,
The inter-terminal load discrimination circuit is:
When it is determined that a short-circuit should be made, the short-circuit switch between the two output terminals receives a scanning pulse signal of the display panel connected to the plurality of output terminals and then displays on the display panel. The switch control signal is output so that the output switch connected to each of the two output terminals is opened before the short-circuit switch is closed so that the switch is closed within a period until the operation is started. A display driving device.
前記端子間負荷判別回路は、
短絡すべきか否かを判断する前に前記2つの出力端子のそれぞれに接続された前記出力スイッチが開くように、前記スイッチ制御信号を出力する
ことを特徴とする表示駆動装置。 The display driving device according to claim 4,
The inter-terminal load discrimination circuit is:
A display driving device that outputs the switch control signal so that the output switch connected to each of the two output terminals is opened before determining whether or not to short-circuit.
前記第1及び第2の列は、隣接する列である
ことを特徴とする表示駆動装置。 The display drive device according to claim 1,
The display driving device, wherein the first and second columns are adjacent columns.
前記第1及び第2の列は、前記画像を構成する画素の列から重複を許して選択された2列である
ことを特徴とする表示駆動装置。 The display drive device according to claim 1,
The display driving device according to claim 1, wherein the first and second columns are two columns selected by allowing duplication from a column of pixels constituting the image.
前記第1及び第2の列は、前記画像を構成する画素の列から重複しないように選択された2列である
ことを特徴とする表示駆動装置。 The display drive device according to claim 1,
The display driving device according to claim 1, wherein the first and second columns are two columns selected so as not to overlap from the columns of pixels constituting the image.
共通線と、
前記短絡スイッチが接続された前記出力端子のそれぞれと前記共通線との間を接続する複数の共通線接続スイッチとを更に備え、
前記出力端子間スイッチ回路は、
短絡すべきであると判断されなかった場合であって、前記第1の列に属し前記第2の記憶回路に記憶されている画素の値と、前記第1の列に属し前記第1の記憶回路に記憶されている画素の値とが異なるときには、前記第1の列に対応する出力端子と前記共通線との間の共通線接続スイッチを閉じるように制御する
ことを特徴とする表示駆動装置。 The display drive device according to claim 1,
A common line,
A plurality of common line connection switches that connect between each of the output terminals to which the short-circuit switch is connected and the common line;
The output terminal switch circuit is
If it is not determined that a short circuit should be made, the value of the pixel belonging to the first column and stored in the second storage circuit and the first storage belonging to the first column When the value of the pixel stored in the circuit is different, the display drive device controls to close the common line connection switch between the output terminal corresponding to the first column and the common line .
前記共通線には、前記複数の出力端子に与えられる高レベルの電圧と低レベルの電圧との平均電圧が与えられている
ことを特徴とする表示駆動装置。 The display driving device according to claim 10,
The display driving device according to claim 1, wherein an average voltage of a high level voltage and a low level voltage applied to the plurality of output terminals is applied to the common line.
前記出力端子間スイッチ回路は、
前記第1の列に対応する出力端子と、前記第2の列に対応する出力端子以外の出力端子との間が短絡される場合には、前記第1の列に対応する出力端子と前記共通線との間の共通線接続スイッチを閉じないように制御する
ことを特徴とする表示駆動装置。 The display driving device according to claim 10,
The output terminal switch circuit is
When the output terminal corresponding to the first column and the output terminal other than the output terminal corresponding to the second column are short-circuited, the output terminal corresponding to the first column and the common A display driving device which controls so as not to close a common line connection switch between the lines.
前記第1の記憶回路と前記出力端子間スイッチ回路との間、及び前記端子間負荷判別回路と前記出力端子間スイッチ回路との間の少なくとも一方に、信号のタイミングを調整して出力するタイミング調整回路を更に備える
ことを特徴とする表示駆動装置。 The display drive device according to claim 1,
Timing adjustment for adjusting and outputting signal timing between the first memory circuit and the output terminal switch circuit and between at least one of the inter-terminal load determination circuit and the output terminal switch circuit A display driving device further comprising a circuit.
前記端子間負荷判別回路は、
前記4画素のうち、前記第2の記憶回路に記憶されている2画素の値を比較して第1の比較結果を求め、前記4画素のうち、前記第1の列に属する2画素の値を比較して第2の比較結果を求め、比較された値が一致しないことを前記第1及び第2の比較結果のいずれもが示している場合には、前記2つの出力端子の間を短絡すべきであると判断する
ことを特徴とする表示駆動装置。 The display drive device according to claim 1,
The inter-terminal load discrimination circuit is:
Of the four pixels, values of two pixels stored in the second storage circuit are compared to obtain a first comparison result, and among the four pixels, values of two pixels belonging to the first column Are compared to obtain a second comparison result, and if both of the first and second comparison results indicate that the compared values do not match, the two output terminals are short-circuited. A display driving device characterized in that it should be determined.
前記端子間負荷判別回路は、
前記4画素のうち、前記第2の記憶回路に記憶されている2画素の値を比較して第1の比較結果を求め、前記第1の列に属し前記第2の記憶回路に記憶されている画素の値と、前記第2の列に属し前記第1の記憶回路に記憶されている画素の値とを比較して第2の比較結果を求め、比較された値が一致しないことを前記第1の比較結果が示し、かつ、比較された値が一致することを前記第2の比較結果が示している場合には、前記2つの出力端子の間を短絡すべきであると判断する
ことを特徴とする表示駆動装置。 The display drive device according to claim 1,
The inter-terminal load discrimination circuit is:
Among the four pixels, values of two pixels stored in the second storage circuit are compared to obtain a first comparison result, which belongs to the first column and is stored in the second storage circuit. A second comparison result is obtained by comparing the value of the pixel that is present and the value of the pixel that belongs to the second column and is stored in the first memory circuit, and that the compared value does not match If the second comparison result indicates that the first comparison result indicates that the compared values match, it is determined that the two output terminals should be short-circuited. A display driving device.
前記端子間負荷判別回路は、
前記第1の列に属し前記第2の記憶回路に記憶されている画素の値と、前記第2の列に属し前記第1の記憶回路に記憶されている画素の値とを比較して第1の比較結果を求め、前記4画素のうち、前記第2の列に属する2画素の値を比較して第2の比較結果を求め、比較された値が一致することを前記第1の比較結果が示し、かつ、比較された値が一致しないことを前記第2の比較結果が示している場合には、前記2つの出力端子の間を短絡すべきであると判断する
ことを特徴とする表示駆動装置。 The display drive device according to claim 1,
The inter-terminal load discrimination circuit is:
The pixel value belonging to the first column and stored in the second memory circuit is compared with the pixel value belonging to the second column and stored in the first memory circuit. The first comparison result is obtained, the values of two pixels belonging to the second column among the four pixels are compared to obtain the second comparison result, and the first comparison indicates that the compared values match. When the second comparison result indicates that the result indicates that the compared values do not match, it is determined that the two output terminals should be short-circuited. Display drive device.
前記端子間負荷判別回路は、
前記4画素のうち、前記第1及び第2の記憶回路のいずれか一方に記憶されている2画素の値を比較して第1の比較結果を求め、前記4画素のうち、前記第1の列に属する2画素の値を比較して第2の比較結果を求め、前記4画素のうち、前記第2の列に属する2画素の値を比較して第3の比較結果を求め、比較された値が一致しないことを前記第1〜第3の比較結果のいずれもが示している場合には、前記2つの出力端子の間を短絡すべきであると判断する
ことを特徴とする表示駆動装置。 The display drive device according to claim 1,
The inter-terminal load discrimination circuit is:
Among the four pixels, the value of two pixels stored in one of the first and second memory circuits is compared to obtain a first comparison result, and the first pixel among the four pixels is calculated. The second comparison result is obtained by comparing the values of two pixels belonging to the column, and the third comparison result is obtained by comparing the values of two pixels belonging to the second column among the four pixels. If any of the first to third comparison results indicates that the measured values do not match, it is determined that the two output terminals should be short-circuited. apparatus.
前記端子間負荷判別回路は、
前記4画素のうち、前記第1の列に属する2画素の値を比較して第1の比較結果を求め、前記4画素のうち、前記第1の記憶回路に記憶されている2画素の値を比較して第2の比較結果を求め、前記4画素のうち、前記第2の記憶回路に記憶されている2画素の値を比較して第3の比較結果を求め、比較された値が一致しないことを前記第1〜第3の比較結果のいずれもが示している場合には、前記2つの出力端子の間を短絡すべきであると判断する
ことを特徴とする表示駆動装置。 The display drive device according to claim 1,
The inter-terminal load discrimination circuit is:
Among the four pixels, the values of two pixels belonging to the first column are compared to obtain a first comparison result, and among the four pixels, the values of two pixels stored in the first storage circuit The second comparison result is obtained by comparing the values of two pixels stored in the second memory circuit among the four pixels, and the third comparison result is obtained. The display driving apparatus according to claim 1, wherein when any of the first to third comparison results indicates that they do not match, it is determined that the two output terminals should be short-circuited.
前記端子間負荷判別回路は、
前記4画素のうち、前記第1の列に属する2画素の値を比較して第1の比較結果を求め、前記第1の列に属し前記第2の記憶回路に記憶されている画素の値と、前記第2の列に属し前記第1の記憶回路に記憶されている画素の値とを比較して第2の比較結果を求め、前記第2の列に属し前記第2の記憶回路に記憶されている画素の値と、前記第1の列に属し前記第1の記憶回路に記憶されている画素の値とを比較して第3の比較結果を求め、比較された値が一致しないことを前記第1の比較結果が示し、かつ、比較された値が一致することを前記第2及び第3の比較結果が示している場合には、前記2つの出力端子の間を短絡すべきであると判断する
ことを特徴とする表示駆動装置。 The display drive device according to claim 1,
The inter-terminal load discrimination circuit is:
Among the four pixels, values of two pixels belonging to the first column are compared to obtain a first comparison result, and values of pixels belonging to the first column and stored in the second storage circuit And a value of a pixel belonging to the second column and stored in the first storage circuit to obtain a second comparison result, and belonging to the second column, to the second storage circuit A third comparison result is obtained by comparing the value of the stored pixel with the value of the pixel belonging to the first column and stored in the first storage circuit, and the compared values do not match. When the first comparison result indicates that the compared values match, the second and third comparison results indicate that the two output terminals should be short-circuited. It is judged that it is. The display drive device characterized by the above-mentioned.
前記端子間負荷判別回路は、
前記4画素のうち、前記第1及び第2の記憶回路のいずれか一方に記憶されている2画素の値を比較して第1の比較結果を求め、前記第1の列に属し前記第2の記憶回路に記憶されている画素の値と、前記第2の列に属し前記第1の記憶回路に記憶されている画素の値とを比較して第2の比較結果を求め、前記第2の列に属し前記第2の記憶回路に記憶されている画素の値と、前記第1の列に属し前記第1の記憶回路に記憶されている画素の値とを比較して第3の比較結果を求め、比較された値が一致しないことを前記第1の比較結果が示し、かつ、比較された値が一致することを前記第2及び第3の比較結果が示している場合には、前記2つの出力端子の間を短絡すべきであると判断する
ことを特徴とする表示駆動装置。 The display drive device according to claim 1,
The inter-terminal load discrimination circuit is:
Of the four pixels, a value of two pixels stored in one of the first and second memory circuits is compared to obtain a first comparison result, and the second pixel belongs to the first column. A second comparison result is obtained by comparing the value of the pixel stored in the storage circuit and the value of the pixel belonging to the second column and stored in the first storage circuit; A third comparison by comparing the value of the pixel belonging to the second column and stored in the second storage circuit with the value of the pixel belonging to the first column and stored in the first storage circuit When the first comparison result indicates that the compared values do not match, and the second and third comparison results indicate that the compared values match, It is judged that the two output terminals should be short-circuited.
前記表示パネルの各画素ブロックをそれぞれ駆動する複数の表示駆動装置とを備え、
前記表示駆動装置は、それぞれ、
画像を構成する1ラインの画素を記憶する第1の記憶回路と、
前記第1の記憶回路に記憶されている画素の1ライン前の画素を記憶する第2の記憶回路と、
前記第1の記憶回路に記憶されている画素の値に応じた電圧を、各画素にそれぞれ対応する複数の出力端子に出力する出力端子間スイッチ回路と、
前記画像を構成する画素の選択された2列毎に、前記第1又は第2の記憶回路に記憶されている画素であって、前記選択された2列である第1及び第2の列に属する4画素のうち、少なくとも3画素の値に基づいて、前記複数の出力端子のうち前記第1及び第2の列にそれぞれ対応する2つの出力端子の間を短絡すべきか否かを判断する端子間負荷判別回路とを有し、
前記出力端子間スイッチ回路は、
短絡すべきであると判断された場合には、前記第1の記憶回路に記憶されており、前記第1及び第2の列に属する画素の値に応じた電圧が前記2つの出力端子に出力される前に、前記2つの出力端子の間を一時的に短絡する
表示パネルモジュール。 A display panel having a plurality of pixel blocks;
A plurality of display driving devices for driving each pixel block of the display panel,
The display driving devices are respectively
A first storage circuit for storing one line of pixels constituting an image;
A second storage circuit for storing a pixel one line before the pixel stored in the first storage circuit;
A switch circuit between output terminals that outputs a voltage corresponding to a value of a pixel stored in the first storage circuit to a plurality of output terminals respectively corresponding to each pixel;
For every two selected columns of pixels constituting the image, the pixels stored in the first or second storage circuit are the first and second columns that are the selected two columns. A terminal that determines whether or not two output terminals corresponding to the first and second columns, among the plurality of output terminals, should be short-circuited based on the value of at least three pixels among the four pixels belonging An inter-load determination circuit,
The output terminal switch circuit is
If it is determined that a short circuit should be made, the voltage is stored in the first memory circuit and the voltage corresponding to the value of the pixel belonging to the first and second columns is output to the two output terminals. A display panel module that temporarily shorts between the two output terminals before being performed.
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