JP2008205422A - 半導体装置 - Google Patents

Abstract

【課題】インダクタの磁界によりパッドに渦電流が発生すると、レンツの法則に従い、その渦電流により上記磁界を打ち消す方向の磁界が発生し、磁界の強度が低下する。
【解決手段】半導体装置１は、半導体チップを備えている。半導体チップは、半導体基板、配線層、インダクタ１６、および導電性のパッド１８（第１パッド）を有している。半導体基板上には、配線層が設けられている。配線層は、インダクタ１６を含んでいる。配線層上には、パッド１８が設けられている。パッド１８は、半導体チップの回路形成領域内Ｄ１であって、インダクタ１６と重ならない領域に設けられている。
【選択図】図１

Description

本発明は、インダクタを有する半導体装置に関する。

従来から、ＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）の整合回路等においては、インダクタが設けられることがある（例えば特許文献１）。また、近年では、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路のローカルオシレータとして、並列ＬＣタンク回路の共振現象を利用した電圧制御発振器が用いられることがある。かかる電圧制御発振器にも、当然にインダクタが設けられる（例えば非特許文献１）。

図７は、特許文献１に開示されたＭＭＩＣを模式的に示す平面図である。このＭＭＩＣには、整合回路を構成するインダクタ１０１が形成されている。また、当該ＭＭＩＣを実装基板にフリップチップ実装するためのバンプが接続されるパッド１０２が形成されている。これらのパッド１０２は、当該ＭＭＩＣの回路形成領域Ｄ２の外に配置されている。
特開２００２−２８９７８２号公報 Ａｌｉ Ｈａｊｉｍｉｒｉ ｅｔ ａｌ．，"Ｄｅｓｉｇｎ Ｉｓｓｕｅｓ ｉｎ ＣＭＯＳ Ｄｉｆｆｅｒｅｎｔｉａｌ ＬＣ Ｏｓｃｉｌｌａｔｏｒｓ"，ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ， Ｖｏｌ．３４，Ｎｏ．５，Ｍａｙ １９９９，ｐｐ．７１７−７２４

図７のＭＭＩＣでは、回路規模が大きくないため、パッド１０２を回路形成領域Ｄ２の外に配置することができる。しかしながら、ＬＳＩ等のように回路規模が大きくなるとパッド１０２の数が多くなるため、それらを回路形成領域Ｄ２の外に配置するとチップサイズが大きくなってしまう。

そこで、図８に示すように、パッド１０２を回路形成領域Ｄ２内に配置することが考えられる。こうすることにより、チップサイズを大きくすることなく、多数のパッド１０２を設けることができる。

ところが、図８では、インダクタ１０１の磁界により、その上部に位置するパッド１０２（斜線が付されている）に渦電流が発生する。すると、レンツの法則に従い、その渦電流により上記磁界を打ち消す方向の磁界が発生し、磁界の強度が低下する。磁界の強度の低下は、Ｑ値の劣化につながってしまう。

本発明による半導体装置は、半導体基板と、上記半導体基板上に設けられ、インダクタを含む配線層と、上記配線層上に設けられた導電性の第１パッドと、を有する半導体チップを備え、上記第１パッドの直下には回路形成領域が設けられているとともに、上記第１パッドは、平面視で、上記インダクタと重ならない領域に設けられていることを特徴とする。

この半導体装置においては、パッドの直下には回路形成領域が設けられている。これにより、チップサイズを大きくすることなく、充分な数のパッドを設けることができる。また、当該パッドは、インダクタの上部を避けるようにして配置されている。これにより、インダクタの磁界によりパッドに渦電流が発生するのを抑えることができる。

本発明によれば、チップサイズの増大を回避しつつ、パッドに渦電流が発生するのを抑えることが可能な半導体装置が実現される。

以下、図面を参照しつつ、本発明による半導体装置の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
（第１実施形態）

図１は、本発明による半導体装置の第１実施形態を示す平面図である。図２は、図１の半導体装置のＩＩ−ＩＩ線に沿った断面図である。半導体装置１は、半導体チップ１０を備えている。半導体チップ１０は、半導体基板１２、配線層１４、インダクタ１６、および導電性のパッド１８（第１パッド）を有している。半導体基板１２は、例えばシリコン基板である。

半導体基板１２上には、配線層１４が設けられている。配線層１４は、インダクタ１６および配線２９を含んでいる。インダクタ１６は、コイル状に形成された、配線層１４中の配線によって構成されている。

配線層１４上には、パッド１８が設けられている。パッド１８は、半導体チップ１０の回路形成領域Ｄ１内に設けられている。すなわち、パッド１８の直下には、回路形成領域が設けられている。回路形成領域とは、回路素子および配線が形成された領域である。ここでいう回路素子は、トランジスタ等の能動素子、および、抵抗、キャパシタまたはインダクタ等の受動素子が該当し、配線は含まれない。例えば、図２において、パッド１８の直下には、ゲート電極２６とゲート絶縁膜２８とソース／ドレイン領域２４からなるＭＯＳトランジスタ２２と、配線２９とが形成されている。なお、回路形成領域は、回路素子および配線のすくなくとも一方が形成された領域であってもよい。パッド１８は、平面視で、半導体チップ１０のインダクタ１６と重ならない領域に設けられている。すなわち、インダクタ１６の上部には、パッド１８が存在しない。

図１からわかるように、パッド１８は、平面視で、インダクタ１６と重なる領域を除いて規則的に（本実施形態においては正方格子状に）配列されている。図１におけるパッド１８の配置は、上述の図８において斜線を付した５つのパッド１０２およびそれらの近傍の４つのパッド１０２からなる９つのパッド１０２を取り除いて得られる配置に相当する。

半導体チップ１０のパッド１８上には、バンプ２０が設けられている。バンプ２０も、パッド１８と同様に、平面視でインダクタ１６と重ならない領域に設けられている。バンプ２０は、例えば、半田バンプまたは金バンプである。バンプ２０は、半導体装置１の外部電極端子として機能する。半導体装置１が配線基板等の実装基板に実装される際には、これらのバンプ２０を介して半導体装置１と実装基板とが互いに接続される。なお、図１の平面図においては、バンプ２０の図示が省略されている。

本実施形態の効果を説明する。半導体装置１においては、パッド１８の直下には回路形成領域が設けられている。これにより、チップサイズを大きくすることなく、充分な数のパッド１８を設けることができる。また、パッド１８は、インダクタ１６の上部を避けるようにして配置されている。これにより、インダクタ１６の磁界によりパッド１８に渦電流が発生するのを抑えることができる。よって、チップサイズの増大を回避しつつ、パッド１８に渦電流が発生するのを抑えることが可能な半導体装置１が実現されている。

さらに、バンプ２０も、平面視でインダクタ１６と重ならない領域に設けられている。これにより、インダクタ１６の磁界によりバンプ２０に渦電流が発生するのも抑えることができる。バンプ２０に渦電流が発生すると、パッド１８に渦電流が発生した場合と同様に、インダクタの磁界の強度が低下してしまう。

パッド１８が、平面視で、インダクタ１６と重なる領域を除いて正方格子状に配列されている。これにより、多数のパッド１８を設けることができる。ただし、パッド１８は、正方格子状でなく斜格子状に配列されていてもよい。

コイル状に形成された配線層１４中の配線によってインダクタ１６が構成されている。これにより、インダクタ１６を半導体チップ１０内に容易に設けることができる。

本実施形態においては全てのパッド１８が回路形成領域Ｄ１内に存在しているため、チップサイズを特に小さく抑えることができる。
（第２実施形態）

図３（ａ）は、本発明による半導体装置の第２実施形態を示す断面図である。半導体装置２は、半導体チップ１０、および実装基板３０を備えている。半導体チップ１０の構成は、第１実施形態で説明したとおりである。実装基板３０は、その上面に設けられた導電性のパッド３２（第２パッド）を有している。このパッド３２にバンプ２０が接続されることにより、実装基板３０に半導体チップ１０がフリップチップ実装されている。実装基板３０は、例えば、プリント配線基板またはシリコンインターポーザである。また、実装基板３０は、半導体チップ１０とは別の半導体チップであってもよい。

パッド３２も、パッド１８およびバンプ２０と同様に、平面視で半導体チップ１０のインダクタ１６と重ならない領域に設けられている。さらに、実装基板３０の内部に設けられた配線３４も、平面視で半導体チップ１０のインダクタ１６と重ならない領域に設けられている。配線３４は、パッド３２と電気的に接続されている。

本実施形態においては、パッド３２および配線３４が、平面視でインダクタ１６と重ならない領域に設けられている。これにより、インダクタ１６の磁界によりパッド３２や配線３４に渦電流が発生するのを抑えることができる。パッド３２や配線３４に渦電流が発生すると、パッド１８に渦電流が発生した場合と同様に、インダクタの磁界の強度が低下してしまう。本実施形態のその他の効果は、第１実施形態と同様である。

なお、本実施形態において、パッド３２および配線３４のうち一方のみがインダクタ１６の下部を避けて配置されていてもよい。パッド３２のみがインダクタ１６の下部を避けて配置された場合の例を図３（ｂ）に示す。このような場合であっても、双方がインダクタ１６の下部に配置されている場合に比して、磁界強度の低下を小さく抑えることができる。
（第３実施形態）

図９（ａ）は、本発明による半導体装置の第３実施形態を示す断面図である。半導体装置３は、半導体チップ１０、および実装基板３０を備えている。半導体チップ１０の構成は、第１実施形態で説明したとおりである。実装基板３０の配線３４は、配線３４ａ（第１配線）、配線３４ｂ（第２配線）、配線３４ｃ（第３配線）および配線３４ｄからなる多層配線構造を有している。配線３４ａは、最上層配線であり、パッド３２と同層に設けられている。配線３４ｂは、配線３４ａの１層下に位置している。同様に、配線３４ｃおよび配線３４ｄは、それぞれ配線３４ｂおよび配線３４ｃの１層下に位置している。

半導体装置３において、配線３４ａ，３４ｂ，３４ｃ，３４ｄの一部が、平面視でインダクタ１６と重ならない領域に設けられていてもよい。そうすることにより、インダクタ１６の磁界によって配線３４に発生する渦電流を小さく抑えることができる。また、かかる効果を効率的に得るという観点からは、インダクタ１６の下部から外す配線として、インダクタ１６に近い配線を優先的に選択することが好ましい。

したがって、配線３４ａ，３４ｂ，３４ｃ，３４ｄのうち何れか１つの配線をインダクタ１６の下部から外す場合であれば、図９（ｂ）に示すように、配線３４ａを外すのが好ましい。あるいは、配線３４ａ，３４ｂ，３４ｃ，３４ｄのうち何れか２つの配線を外す場合であれば、図１０（ａ）に示すように、配線３４ａ，３４ｂを外すのが好ましい。あるいは、配線３４ａ，３４ｂ，３４ｃ，３４ｄのうち何れか３つの配線を外す場合であれば、図１０（ｂ）に示すように、配線３４ａ，３４ｂ，３４ｃを外すのが好ましい。

本発明による半導体装置は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、パッド１８が回路形成領域Ｄ１内のインダクタ１６と重ならない領域に設けられている限り、パッド１８の配置としては図１に示した例の他にも様々なものが考えられる。

ただし、パッドリソースを充分に確保するという観点からは、以下に定義する第１、第２、第３および第４の領域のうち少なくとも１つの領域において、パッド１８が複数の列に渡って設けられていることが好ましい。これらの領域を定義するため、図４（ａ）および図４（ｂ）に示すように半導体チップ１０の４つの側面のうち対向する１組の側面を第１の側面Ｓ１および第２の側面Ｓ２、対向するもう１組の側面を第３の側面Ｓ３および第４の側面Ｓ４とする。このとき、インダクタ１６よりも第１の側面Ｓ１、第２の側面Ｓ２、第３の側面Ｓ３および第４の側面Ｓ４に近い領域が、それぞれ第１の領域Ｒ１、第２の領域Ｒ２、第３の領域Ｒ３および第４の領域Ｒ４である。便宜上、領域Ｒ１，Ｒ２を図４（ａ）に示し、領域Ｒ３，Ｒ４を図４（ｂ）に示したが、これらの図４（ａ）および図４（ｂ）は同一の半導体チップ１０を示している。

さらに、図５に示すように、側面Ｓ１に垂直な方向（図中上下方向）に沿って、側面Ｓ１および側面Ｓ２までインダクタ１６を延長して得られる領域をそれぞれ第５の領域Ｒ５および第６の領域Ｒ６、側面Ｓ３に垂直な方向（図中左右方向）に沿って、側面Ｓ３および側面Ｓ４までインダクタ１６を延長して得られる領域をそれぞれ第７の領域Ｒ７および第８の領域Ｒ８と定義する。ただし、インダクタ１６が元々存在する領域は、領域Ｒ５，Ｒ６，Ｒ７，Ｒ８のうち何れの領域にも含まれないものとする。

このように定義された領域Ｒ５，Ｒ６，Ｒ７，Ｒ８について、パッドリソースを充分に確保するという観点からは、領域Ｒ５，Ｒ６のうち少なくとも１つの領域にパッド１８が設けられているとともに、領域Ｒ７，Ｒ８のうち少なくとも１つの領域にパッド１８が設けられていることが好ましい。

ここで導入された領域Ｒ１〜Ｒ８の概念を用いて、上述した図１と図７とを比較する。すると、図１では、「領域Ｒ１〜Ｒ４のうち少なくとも１つの領域においてパッドが複数の列に渡って設けられている」という条件が満たされている。領域Ｒ２，Ｒ４の２つの領域においてパッド１８が複数の列に渡って設けられているからである。一方、図７では、領域Ｒ１〜Ｒ４のうち何れの領域においてもパッド１０２が複数の列に渡って設けられていないため、この条件が満たされていない。

また、図１では、「領域Ｒ５，Ｒ６のうち少なくとも１つの領域にパッドが設けられているとともに、領域Ｒ７，Ｒ８のうち少なくとも１つの領域にパッドが設けられている」という条件が満たされている。領域Ｒ５，Ｒ６，Ｒ７，Ｒ８の４つの領域にパッド１８が設けられているからである。一方、図７では、領域Ｒ７，Ｒ８の何れにもパッド１０２が設けられていないため、この条件が満たされていない。

なお、図１および図７においても、図４（ａ）および図４（ｂ）と同様に、インダクタ１６の図中上側、下側、左側および右側の領域をそれぞれ領域Ｒ１、領域Ｒ２、領域Ｒ３および領域Ｒ４と定めている。

また、図１においては、平面視でインダクタ１６と重なる領域を除く回路形成領域Ｄ１の略全体に渡って、パッド１８を配列する例を示した。しかし、図６（ａ）および図６（ｂ）に示すように、回路形成領域Ｄ１内のインダクタ１６と重ならない領域に、パッド１８が配列されない部分（斜線が付された部分）が存在してもよい。図６（ａ）におけるパッド１８の配置は、図１において中央部に位置する４つのパッド１８を取り除いて得られる配置に相当する。また、図６（ｂ）におけるパッド１８の配置は、図１において中央部に位置する４つのパッド１８の周囲に沿って設けられた１１個のパッド１８を取り除いて得られる配置に相当する。

また、上記実施形態においては全てのパッド１８が回路形成領域Ｄ１内に設けられた例を示したが、一部のパッド１８が回路形成領域Ｄ１の外に設けられていてもよい。

本発明による半導体装置の第１実施形態を示す平面図である。 図１の半導体装置のＩＩ−ＩＩ線に沿った断面図である。 （ａ）および（ｂ）は、本発明による半導体装置の第２実施形態を示す断面図である。 （ａ）および（ｂ）は、第１〜第４の領域の定義を説明するための平面図である。 第５〜第８の領域の定義を説明するための平面図である。 （ａ）および（ｂ）は、実施形態の変形例を説明するための平面図である。 従来の半導体装置の一例を示す平面図である。 従来の半導体装置の他の例を示す平面図である。 （ａ）および（ｂ）は、本発明による半導体装置の第３実施形態を示す断面図である。 （ａ）および（ｂ）は、本発明による半導体装置の第３実施形態を示す断面図である。

符号の説明

１ 半導体装置
２ 半導体装置
３ 半導体装置
１０ 半導体チップ
１２ 半導体基板
１４ 配線層
１６ インダクタ
１８ パッド
２０ バンプ
２２ ＭＯＳトランジスタ
２４ ソースドレイン領域
２６ ゲート電極
２８ ゲート絶縁膜
２９ 配線
３０ 実装基板
３２ パッド
３４ 配線
３４ａ 配線
３４ｂ 配線
３４ｃ 配線
３４ｄ 配線
Ｄ１ 回路形成領域
Ｒ１ 第１の領域
Ｒ２ 第２の領域
Ｒ３ 第３の領域
Ｒ４ 第４の領域
Ｒ５ 第５の領域
Ｒ６ 第６の領域
Ｒ７ 第７の領域
Ｒ８ 第８の領域
Ｓ１ 第１の側面
Ｓ２ 第２の側面
Ｓ３ 第３の側面
Ｓ４ 第４の側面

Claims (12)

1. 半導体基板と、
   前記半導体基板上に設けられ、インダクタを含む配線層と、
   前記配線層上に設けられた導電性の第１パッドと、を有する半導体チップを備え、
   前記第１パッドの直下には、回路形成領域が設けられているとともに、前記第１パッドは、平面視で、前記インダクタと重ならない領域に設けられていることを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   平面視で、前記インダクタよりも前記半導体チップの第１、第２、第３および第４の側面に近い領域を、それぞれ第１、第２、第３および第４の領域としたとき、
   前記第１パッドは、前記第１、第２、第３および第４の領域のうち少なくとも１つの領域において、複数の列に渡って設けられている半導体装置。
3. 請求項１または２に記載の半導体装置において、
   前記半導体チップの第１、第２、第３および第４の側面のうち、対向する１組の側面を第１および第２の側面、対向するもう１組の側面を第３および第４の側面とし、
   前記第１の側面に垂直な方向に沿って、前記第１および第２の側面まで前記インダクタを延長して得られる領域をそれぞれ第５および第６の領域、前記第３の側面に垂直な方向に沿って、前記第３および第４の側面まで前記インダクタを延長して得られる領域をそれぞれ第７および第８の領域としたとき、
   前記第１パッドは、前記第５および第６の領域のうち少なくとも１つの領域に設けられているとともに、前記第７および第８の領域のうち少なくとも１つの領域に設けられている半導体装置。
4. 請求項１乃至３いずれかに記載の半導体装置において、
   前記第１パッドは、平面視で、前記インダクタと重なる領域を除いて、規則的に配列されている半導体装置。
5. 請求項４に記載の半導体装置において、
   前記第１パッドは、平面視で、前記インダクタと重なる領域を除いて、正方格子状に配列されている半導体装置。
6. 請求項１乃至５いずれかに記載の半導体装置において、
   前記第１パッド上に設けられたバンプを備え、
   前記バンプは、平面視で、前記インダクタと重ならない領域に設けられている半導体装置。
7. 請求項６に記載の半導体装置において、
   導電性の第２パッドを有し、当該第２パッドに前記バンプが接続されることにより前記半導体チップが実装された実装基板を備え、
   前記第２パッドは、平面視で、前記半導体チップの前記インダクタと重ならない領域に設けられている半導体装置。
8. 請求項７に記載の半導体装置において、
   前記実装基板は、前記第２パッドと同層に設けられた第１配線を有しており、
   前記第１配線は、平面視で、前記半導体チップの前記インダクタと重ならない領域に設けられている半導体装置。
9. 請求項８に記載の半導体装置において、
   前記実装基板は、前記第１配線の１層下に位置する第２配線を有しており、
   前記第２配線は、平面視で、前記半導体チップの前記インダクタと重ならない領域に設けられている半導体装置。
10. 請求項９に記載の半導体装置において、
    前記実装基板は、前記第２配線の１層下に位置する第３配線を有しており、
    前記第３配線は、平面視で、前記半導体チップの前記インダクタと重ならない領域に設けられている半導体装置。
11. 請求項７乃至１０いずれかに記載の半導体装置において、
    前記実装基板の全ての配線は、平面視で、前記半導体チップの前記インダクタと重ならない領域に設けられている半導体装置。
12. 請求項１乃至１１いずれかに記載の半導体装置において、
    前記インダクタは、コイル状に形成された、前記配線層中の配線によって構成されている半導体装置。

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