KR101271645B1 - 신호 간섭 방지 패턴을 구비하는 적층 칩 패키지, 그 제조 방법, 적층 칩 패키지를 포함하는 반도체 모듈, 및 그 제조 방법 - Google Patents

신호 간섭 방지 패턴을 구비하는 적층 칩 패키지, 그 제조 방법, 적층 칩 패키지를 포함하는 반도체 모듈, 및 그 제조 방법 Download PDF

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Abstract

적층 칩 패키지는 제1 반도체 칩 및 제2 반도체 칩을 포함한다. 제1 반도체 칩은 복수의 제1 소자들을 포함하는 제1 반도체 다이 및 제1 반도체 다이의 상면에 형성되는 제1 배선층을 구비한다. 제2 반도체 칩은 복수의 제2 소자들을 포함하는 제2 반도체 다이, 제2 반도체 다이를 관통하는 복수의 TSV들, 제2 반도체 다이의 상면에 형성되는 제2 배선층, 및 제2 반도체 다이의 하면에 형성되는 제3 배선층을 구비하고, 제1 반도체 칩 상에 적층된다. 제3 배선층은 메시(mesh) 형태로 형성되어 제1 반도체 칩과 제2 반도체 칩 사이의 신호 간섭을 방지하는 신호 간섭 방지 패턴을 포함한다.

Description

신호 간섭 방지 패턴을 구비하는 적층 칩 패키지, 그 제조 방법, 적층 칩 패키지를 포함하는 반도체 모듈, 및 그 제조 방법{STACKED CHIP PACKAGE HAVING PATTERN FOR PREVENTING SIGNAL INTERFERENCE, MANUFACTURING METHOD THEREOF, SEMICONDUCTOR MODULE INCLUDING THE STACKED CHIP PACKAGE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 패키지에 관한 것으로서, 더욱 상세하게는 적층된 복수의 반도체 칩들을 포함하고 신호 간섭 방지 패턴을 구비하는 적층 칩 패키지, 상기 적층 칩 패키지의 제조 방법, 상기 적층 칩 패키지를 포함하는 반도체 모듈 및 상기 반도체 모듈의 제조 방법에 관한 것이다.
본 발명은 지식경제부 및 한국산업기술평가관리원의 국가연구개발사업의 일환으로 한국과학기술원이 주관기관인 과제고유번호: KI002134, 연구사업명: 산업원천기술개발사업, 연구과제명: "웨이퍼레벨 3차원 IC 설계 및 집적기술" 및 (주)동부하이텍이 주관기관인 과제고유번호: 10039232, 연구사업명: 산업융합원천기술개발사업, 연구과제명: "시스템 반도체를 위한 3D Integration 요소 공정 기술 개발"에 관한 것이다.
반도체 장치의 소형화, 경량화 및 고집적화가 요구됨에 따라, 최근에는 SiP(System-in Package)보다 집적도가 향상된, 관통 실리콘 비아(Through Silicon Via; TSV)를 이용하는 적층 칩 패키지가 연구되고 있다. 적층 칩 패키지를 제조함에 있어서, 현재까지는 주로 메모리 칩 및/또는 프로세서 칩과 같이 상대적으로 신호 간섭에 강한 칩들을 적층하여 적층 칩 패키지를 제조하였기 때문에, 적층되는 칩들 사이에서의 전기장과 자기장에 의한 신호 간섭을 감소시키는 기술에 대한 연구가 미약하였다. 또한, 실리콘 기판 자체의 벌크 전도도(bulk conductivity)로 인하여 적층되는 칩들 사이의 신호 간섭이 일정 부분 감소되는 것으로 인식되었으나, 실리콘 기판 자체의 벌크 전도도는 상대적으로 크기가 작기 때문에, 실리콘 기판 자체만으로는 전기장에 의한 신호 간섭을 감소시킬 수 있을 뿐이며, 자기장에 의한 신호 간섭을 감소시키기 어렵다.
따라서 통신용 무선 주파수(radio frequency; RF) 칩 또는 아날로그 칩을 메모리 칩 및/또는 프로세서 칩과 함께 적층하여 적층 칩 패키지를 구현하는 경우에, 상대적으로 신호 간섭에 취약한 통신용 RF 칩 또는 아날로그 칩의 성능이 열화되는 문제가 있었다.
본 발명의 일 목적은 신호 간섭 방지 패턴을 구비하여 인접하는 칩들 사이의 신호 간섭을 효율적으로 방지할 수 있는 적층 칩 패키지를 제공하는 것이다.
본 발명의 다른 목적은 상기 적층 칩 패키지의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 상기 적층 칩 패키지를 포함하는 반도체 모듈 및 상기 반도체 모듈의 제조 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 적층 칩 패키지는 제1 반도체 칩 및 제2 반도체 칩을 포함한다. 상기 제1 반도체 칩은 복수의 제1 소자들을 포함하는 제1 반도체 다이, 및 상기 제1 반도체 다이의 상면에 형성되어 상기 복수의 제1 소자들을 전기적으로 연결하는 제1 배선층을 구비한다. 상기 제2 반도체 칩은 복수의 제2 소자들을 포함하는 제2 반도체 다이, 상기 제2 반도체 다이를 관통하는 복수의 관통 실리콘 비아(Through Silicon Via; TSV)들, 상기 제2 반도체 다이의 상면에 형성되어 상기 복수의 제2 소자들 및 상기 복수의 TSV들을 전기적으로 연결하는 제2 배선층, 및 상기 제2 반도체 다이의 하면에 형성되는 제3 배선층을 구비하고, 상기 제1 반도체 칩 상에 적층된다. 상기 제3 배선층은 메시(mesh) 형태로 형성되어 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이의 신호 간섭을 방지하는 신호 간섭 방지 패턴을 포함한다.
상기 제2 반도체 다이는 상기 신호 간섭 방지 패턴의 형상에 상응하는 제1 영역 및 상기 제1 영역에 의해 둘러싸이는 복수의 제2 영역들을 포함할 수 있다. 상기 복수의 TSV들은 상기 제2 반도체 다이의 복수의 제2 영역들 내에 형성될 수 있다.
상기 적층 칩 패키지는 상기 제1 반도체 칩과 상기 제2 반도체 칩을 전기적으로 연결하는 복수의 솔더 범프들을 더 포함할 수 있다. 상기 제3 배선층은 상기 복수의 TSV들과 상기 복수의 솔더 범프들을 전기적으로 연결하고 상기 신호 간섭 방지 패턴 사이에 형성되는 복수의 수직 전극들을 더 포함할 수 있다.
상기 적층 칩 패키지는 상기 제1 반도체 칩과 상기 제2 반도체 칩을 전기적으로 연결하는 복수의 솔더 범프들을 더 포함할 수 있다. 상기 제1 배선층은 상기 제1 반도체 칩에 접지 전압을 공급하는 접지 전압 공급용 금속 배선을 포함할 수 있다. 상기 신호 간섭 방지 패턴은 상기 복수의 솔더 범프들 중 적어도 하나를 통하여 상기 접지 전압 공급용 금속 배선과 전기적으로 연결될 수 있다.
상기 제2 배선층은 상기 제2 반도체 칩에 접지 전압을 공급하는 접지 전압 공급용 금속 배선을 포함할 수 있다. 상기 신호 간섭 방지 패턴은 상기 복수의 TSV들 중 적어도 하나를 통하여 상기 접지 전압 공급용 금속 배선과 전기적으로 연결될 수 있다.
상기 제1 반도체 칩은 프로세서이고, 상기 제2 반도체 칩은 통신용 무선 주파수(radio frequency; RF) 칩 또는 통신용 아날로그 칩일 수 있다.
상기 다른 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 적층 칩 패키지의 제조 방법에서는, 제1 반도체 다이 내에 복수의 제1 소자들을 형성하고, 상기 제1 반도체 다이의 상면에 상기 복수의 제1 소자들을 전기적으로 연결하는 제1 배선층을 형성하여 제1 반도체 칩을 제공하고, 제2 반도체 다이 내에 복수의 제2 소자들 및 상기 제2 반도체 다이를 관통하는 복수의 관통 실리콘 비아(Through Silicon Via; TSV)들을 형성하고, 상기 제2 반도체 다이의 상면에 상기 복수의 제2 소자들 및 상기 복수의 TSV들을 전기적으로 연결하는 제2 배선층을 형성하여 제2 반도체 칩을 제공하고, 메시(mesh) 형태로 형성되어 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이의 신호 간섭을 방지하는 신호 간섭 방지 패턴을 포함하는 제3 배선층을 상기 제2 반도체 다이의 하면에 형성하며, 상기 제1 반도체 칩 상에 상기 제2 반도체 칩을 적층한다.
상기 또 다른 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 반도체 모듈은 베이스 기판 및 상기 베이스 기판 상에 장착되는 적층 칩 패키지를 포함한다. 상기 적층 칩 패키지는 제1 반도체 칩 및 제2 반도체 칩을 포함한다. 상기 제1 반도체 칩은 복수의 제1 소자들을 포함하는 제1 반도체 다이, 상기 제1 반도체 다이를 관통하는 복수의 제1 관통 실리콘 비아(Through Silicon Via; TSV)들, 및 상기 제1 반도체 다이의 상면에 형성되어 상기 복수의 제1 소자들 및 상기 복수의 제1 TSV들을 전기적으로 연결하는 제1 배선층을 구비한다. 상기 제2 반도체 칩은 복수의 제2 소자들을 포함하는 제2 반도체 다이, 상기 제2 반도체 다이를 관통하는 복수의 제2 TSV들, 상기 제2 반도체 다이의 상면에 형성되어 상기 복수의 제2 소자들 및 상기 복수의 제2 TSV들을 전기적으로 연결하는 제2 배선층, 및 상기 제2 반도체 다이의 하면에 형성되는 제3 배선층을 구비하고, 상기 제1 반도체 칩 상에 적층된다. 상기 제3 배선층은 메시(mesh) 형태로 형성되어 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이의 신호 간섭을 방지하는 신호 간섭 방지 패턴을 포함한다.
상기 제2 반도체 다이는 상기 신호 간섭 방지 패턴의 형상에 상응하는 제1 영역 및 상기 제1 영역에 의해 둘러싸이는 복수의 제2 영역들을 포함할 수 있다. 상기 복수의 제2 TSV들은 상기 제2 반도체 다이의 복수의 제2 영역들 내에 형성될 수 있다.
상기 적층 칩 패키지는 상기 제1 반도체 칩과 상기 제2 반도체 칩을 전기적으로 연결하는 복수의 솔더 범프들을 더 포함할 수 있다. 상기 제3 배선층은 상기 복수의 제2 TSV들과 상기 복수의 솔더 범프들을 전기적으로 연결하고 상기 신호 간섭 방지 패턴 사이에 형성되는 복수의 수직 전극들을 더 포함할 수 있다.
상기 적층 칩 패키지는 상기 제1 반도체 칩과 상기 제2 반도체 칩을 전기적으로 연결하는 복수의 솔더 범프들을 더 포함할 수 있다. 상기 제1 배선층은 상기 제1 반도체 칩에 접지 전압을 공급하는 접지 전압 공급용 금속 배선을 포함할 수 있다. 상기 신호 간섭 방지 패턴은 상기 복수의 솔더 범프들 중 적어도 하나를 통하여 상기 접지 전압 공급용 금속 배선과 전기적으로 연결될 수 있다.
상기 제2 배선층은 상기 제2 반도체 칩에 접지 전압을 공급하는 접지 전압 공급용 금속 배선을 포함할 수 있다. 상기 신호 간섭 방지 패턴은 상기 복수의 제2 TSV들 중 적어도 하나를 통하여 상기 접지 전압 공급용 금속 배선과 전기적으로 연결될 수 있다.
상기 제1 반도체 칩은 프로세서이고, 상기 제2 반도체 칩은 통신용 무선 주파수(radio frequency; RF) 칩 또는 통신용 아날로그 칩일 수 있다.
상기 또 다른 목적을 달성하기 위해, 본 발명의 다른 실시예에 따른 반도체 모듈의 제조 방법에서는, 제1 반도체 다이 내에 복수의 제1 소자들 및 상기 제1 반도체 다이를 관통하는 복수의 제1 관통 실리콘 비아(Through Silicon Via; TSV)들을 형성하고, 상기 제1 반도체 다이의 상면에 상기 복수의 제1 소자들 및 상기 복수의 제1 TSV들을 전기적으로 연결하는 제1 배선층을 형성하여 제1 반도체 칩을 제공하고, 제2 반도체 다이 내에 복수의 제2 소자들 및 상기 제2 반도체 다이를 관통하는 복수의 제2 TSV들을 형성하고, 상기 제2 반도체 다이의 상면에 상기 복수의 제2 소자들 및 상기 복수의 제2 TSV들을 전기적으로 연결하는 제2 배선층을 형성하여 제2 반도체 칩을 제공하고, 메시(mesh) 형태로 형성되어 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이의 신호 간섭을 방지하는 신호 간섭 방지 패턴을 포함하는 제3 배선층을 상기 제2 반도체 다이의 하면에 형성하고, 상기 제1 반도체 칩 상에 상기 제2 반도체 칩을 적층하여 적층 칩 패키지를 제공하며, 베이스 기판 상에 상기 적층 칩 패키지를 장착한다.
상기와 같은 본 발명의 실시예들에 따른 적층 칩 패키지는, 인접하는 반도체 칩들 사이에 신호 간섭 방지 패턴을 형성하며 상기 신호 간섭 방지 패턴이 메시 형태로 구현됨으로써, 적층 칩 패키지의 크기 증가 없이 인접하는 반도체 칩들 사이의 신호 간섭을 효율적으로 방지할 수 있다. 또한 반도체 칩들이 복수의 TSV들을 포함함으로써, 적층 칩 패키지 내부의 신호 전송 경로의 길이를 감소시킬 수 있고 적층 칩 패키지의 동작 특성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 적층 칩 패키지를 나타내는 단면도이다.
도 2a 및 2b는 도 1의 적층 칩 패키지를 설명하기 위한 도면들이다.
도 3a 및 3b는 도 1의 적층 칩 패키지의 예들을 나타내는 단면도들이다.
도 4는 본 발명의 일 실시예에 따른 적층 칩 패키지의 제조 방법을 나타내는 순서도이다.
도 5는 본 발명의 다른 실시예에 따른 적층 칩 패키지를 나타내는 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 모듈을 나타내는 단면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 모듈의 제조 방법을 나타내는 순서도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
도 1은 본 발명의 일 실시예에 따른 적층 칩 패키지를 나타내는 단면도이다. 도 2a 및 2b는 도 1의 적층 칩 패키지를 설명하기 위한 도면들이다. 도 2a는 도 1의 적층 칩 패키지를 나타내는 사시도이며, 편의상 신호 간섭 방지 패턴의 형상이 부각되도록 도시하였다. 도 2b는 도 1의 적층 칩 패키지에 포함되는 제2 반도체 칩의 후면에서 바라본 평면도이며, 편의상 신호 간섭 방지 패턴 및 관통 실리콘 비아(Through Silicon Via; TSV)들의 배치만을 도시하였다.
도 1, 2a 및 2b를 참조하면, 적층 칩 패키지(100)는 제1 반도체 칩(110) 및 제2 반도체 칩(130)을 포함한다.
제1 반도체 칩(110)은 제2 반도체 칩(120)에 비하여 상대적으로 신호 간섭에 강한 칩일 수 있다. 본 발명의 실시예들에 따른 적층 칩 패키지(100)에서는 신호 간섭에 상대적으로 강한 제1 반도체 칩(110)이 적층 칩 패키지(100)의 하단에 배치된다.
일 실시예에서, 제1 반도체 칩(110)은 적층 칩 패키지(100)를 포함하는 전자 시스템에서 특정 계산들 또는 태스크(task)들을 수행하는 프로세서일 수 있고, 제2 반도체 칩(120)은 통신용 칩일 수 있다. 예를 들어, 제1 반도체 칩(110)은 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU) 또는 그래픽 처리 장치(Graphic Processing Unit; GPU) 등과 같은 임의의 프로세서 또는 디지털 논리(digital logic) 칩일 수 있고, 제2 반도체 칩(120)은 통신용 무선 주파수(radio frequency; RF) 칩 또는 통신용 아날로그 칩일 수 있으며, 특히 무선 통신용 칩일 수 있다.
제1 반도체 칩(110)은 제1 반도체 다이(112) 및 제1 배선층(114)을 포함한다.
제1 반도체 다이(112)는 복수의 제1 소자들(113)을 포함한다. 예를 들어, 제1 반도체 다이(112)는 실리콘 재질인 반도체 기판일 수 있고, CMOS 공정 등을 통하여 복수의 제1 소자들(113)을 포함하는 반도체 칩을 구현하기 위해 사용될 수 있다. 상기 복수의 제1 소자들(112)은 트랜지스터 또는 다이오드 등과 같은 능동 소자들일 수도 있고, 커패시터 또는 인덕터 등과 같은 수동 소자들일 수도 있다.
제1 배선층(114)은 제1 반도체 다이(112)의 상면에 형성되어 복수의 제1 소자들(113)을 전기적으로 연결하거나, 입출력 단자의 위치가 동일하지 않은 이종 칩 또는 인터포저들을 전기적으로 연결할 수 있다. 제1 배선층(114)은 복수의 금속 배선들(115) 및 절연층들을 포함할 수 있다. 복수의 금속 배선들(115)은 제1 반도체 칩(110)(즉, 제1 반도체 칩(110)에 포함되는 제1 소자들(113))에 전원 전압을 공급하는 전원 전압 공급용 금속 배선, 접지 전압을 공급하는 접지 전압 공급용 금속 배선, 및 그 밖의 전기적 신호들을 전달하는 신호 공급용 금속 배선을 포함할 수 있다.
제2 반도체 칩(130)은 제2 반도체 다이(132), 복수의 TSV들(134), 제2 배선층(136) 및 제3 배선층(138)을 포함한다.
제2 반도체 다이(132)는 복수의 제2 소자들(133)을 포함하며, 실리콘 기판일 수 있다. 복수의 TSV들(134)은 제2 반도체 다이(132)를 관통하여 형성된다. 예를 들어, 복수의 TSV들(134)은 레이저를 이용하여 형성될 수 있다. 구체적으로, 레이저 공정을 통해 제2 반도체 다이(132)에 복수의 관통 홀들이 생성되고, 상기 복수의 관통 홀들에 전도성 물질이 충전되어 복수의 TSV들(134)이 형성될 수 있다. 화학적 식각 공정을 이용하여 관통 홀들을 생성하는 경우 TSV의 깊이는 약 수 ㎛이지만, 상기와 같이 레이저 공정을 이용하여 TSV들(134)을 형성하는 경우 TSV들(134)의 깊이는 약 50~500㎛ 정도가 되며, 따라서 화학적 식각 공정을 이용하는 경우에 비해 기생 인덕턴스를 감소시키고 신호 전달 특성을 향상시킬 수 있다.
일 실시예에서, 복수의 TSV들(134)의 둘레에는, 제2 반도체 다이(132)와의 직접적인 전기적 접촉을 막기 위해 절연막(미도시)이 형성될 수 있다. 즉, 상기 복수의 관통 홀들의 안쪽 면에는 상기 전도성 물질과 제2 반도체 다이(132)와의 직접적인 전기적 접촉을 막기 위해 절연막(미도시)이 형성될 수 있다. 예를 들어, 상기 절연막은 이산화규소(SiO2) 성분을 포함할 수 있다. 이 경우, 상기 복수의 관통 홀들이 형성되고 상기 절연막이 형성된 이후에, 상기 전도성 물질이 충전될 수 있다. 또한, 복수의 TSV들(134)과 상기 절연막 사이에는 복수의 TSV들(134)과 상기 절연막 사이의 밀착력을 증가시키기 위해 탄탈막(미도시)이 형성될 수 있다. 즉, 상기 절연막의 안쪽면에는 상기 전도성 물질과 상기 절연막 사이의 밀착력을 증가시키기 위해 탄탈막이 형성될 수 있다. 이 경우, 상기 복수의 관통 홀들이 형성되고 상기 절연막이 형성되며 상기 탄탈막이 형성된 이후에, 상기 전도성 물질이 충전될 수 있다. 한편 다른 실시예에서, 복수의 TSV들(134)의 둘레에는 절연막이 형성되지 않을 수도 있다.
제2 배선층(136)은 제2 반도체 다이(132)의 상면에 형성되어 복수의 제2 소자들(133) 및 복수의 TSV들(134)을 전기적으로 연결한다. 제1 배선층(114)과 마찬가지로, 제2 배선층(136)은 복수의 금속 배선들(137) 및 절연층들을 포함할 수 있으며, 복수의 금속 배선들(137)은 전원 전압 공급용 금속 배선, 접지 전압 공급용 금속 배선 및 신호 공급용 금속 배선을 포함할 수 있다. 복수의 금속 배선들(137) 및 복수의 TSV들(134)을 통하여 제2 반도체 칩(130)(즉, 제2 반도체 칩(130)에 포함되는 제2 소자들(133))에 전압들 및/또는 신호들이 공급될 수 있다.
제3 배선층(138)은 제2 반도체 다이(132)의 하면에 형성되며, 신호 간섭 방지 패턴(140) 및 절연층들을 포함한다. 도 2a에 도시된 것처럼, 신호 간섭 방지 패턴(140)은 행 방향 및 열 방향을 가지는 메시(mesh) 형태(즉, 그리드(grid) 형태)로 형성되어 제1 반도체 칩(110)과 제2 반도체 칩(130) 사이의 신호 간섭을 방지한다. 예를 들어, 신호 간섭 방지 패턴(140)은 후면 메탈(back metal) 공정을 이용하여 약 2~5㎛의 두께를 가지도록 형성될 수 있으며, 반도체 다이들(112, 132)보다 높은 전도도를 가질 수 있다.
실시예에 따라서, 도 3a를 참조하여 후술하는 바와 같이 접지 전압이 제1 반도체 칩(110)으로부터 신호 간섭 방지 패턴(140)에 공급될 수도 있고, 도 3b를 참조하여 후술하는 바와 같이 상기 접지 전압이 제2 반도체 칩(130)으로부터 신호 간섭 방지 패턴(140)에 공급될 수도 있다.
신호 간섭 방지 패턴(140)이 상기와 같은 메시 형태로 구현되고 상기 접지 전압을 공급 받는 경우에, 하단에 배치되는 제1 반도체 칩(110)으로부터 제공되어 신호 간섭을 일으키는 제1 자기장에 의하여 신호 간섭 방지 패턴(140) 내에 와전류(eddy current)가 발생될 수 있으며, 상기 와전류에 의하여 상기 제1 자기장과 반대 방향의 제2 자기장이 형성될 수 있다. 따라서 상기 제1 자기장과 상기 제2 자기장이 서로 상쇄됨으로써, 제1 반도체 칩(110)으로부터 제2 반도체 칩(130)에 제공되는 자기장이 효율적으로 차폐될 수 있어 제1 반도체 칩(110)과 제2 반도체 칩(130) 사이의 신호 간섭을 효율적으로 방지할 수 있다.
일 실시예에서, 제2 반도체 다이(132)는 신호 간섭 방지 패턴(140)의 형상(즉, 메시 형태)에 상응하는 제1 영역(R1) 및 제1 영역(R1)에 의해 둘러싸이는 복수의 제2 영역들(R2)을 포함할 수 있다. 이 경우, 복수의 TSV들(134)은 제2 반도체 다이(132)의 복수의 제2 영역들(R2) 내에 형성될 수 있다. 즉, 제1 영역(R1)은 도 2b의 빗금 친 영역에 상응하고 복수의 제2 영역들(R2)은 도 2b의 빗금치지 않은 영역들에 상응할 수 있으며, 복수의 TSV들(134)은 도 2b에 도시된 것처럼 신호 간섭 방지 패턴(140) 사이의 제2 반도체 다이(132) 내에 형성될 수 있다.
적층 칩 패키지(100)는 복수의 솔더 범프들(150)을 더 포함할 수 있다. 복수의 솔더 범프들(150)은 제1 반도체 칩(110)과 제2 반도체 칩(130)을 전기적으로 연결할 수 있다. 도시하지는 않았지만, 복수의 솔더 범프들(150)의 주변에는 단락(short) 방지 및 완충 작용을 위한 언더필(underfill) 수지층이 형성될 수 있다. 제3 배선층(138)은 복수의 수직 전극들(142)을 더 포함할 수 있다. 복수의 수직 전극들(142)은 복수의 TSV들(134)과 복수의 솔더 범프들(150)을 전기적으로 연결하고, 신호 간섭 방지 패턴(140) 사이에 형성될 수 있다. 제2 반도체 칩(130)은 복수의 TSV(134)들, 복수의 수직 전극들(142) 및 복수의 솔더 범프들(150)들을 통하여 제1 반도체 칩(110)과 전기적으로 연결될 수 있다.
한편, 도시하지는 않았지만, 적층 칩 패키지(100)는 인터포저(interposer)를 더 포함할 수 있다. 상기 인터포저는 제1 반도체 칩(110)과 제2 반도체 칩(130) 사이에 배치되며, 서로 다른 종류의 칩들인 제1 반도체 칩(110)과 제2 반도체 칩(130)의 배선을 연결시키는, 즉 배선을 풀어주는 역할을 할 수 있다.
본 발명의 일 실시예에 따른 적층 칩 패키지(100)는 인접하는 반도체 칩들 사이에 신호 간섭 방지 패턴(140)을 형성함으로써, 반도체 칩들 사이의 신호 간섭을 효율적으로 방지할 수 있다. 또한, 신호 간섭 방지 패턴(140)이 메시 형태로 구현됨으로써, 신호 간섭 방지 패턴(140)과 복수의 TSV들(134), 복수의 수직 전극들(142) 및 복수의 솔더 범프들(150)이 겹치지(overlapped) 않도록 배치될 수 있으며, 따라서 적층 칩 패키지(100)의 크기 증가 없이 인접하는 반도체 칩들 사이의 신호 간섭을 효율적으로 방지할 수 있다. 게다가, 제2 반도체 다이(132)를 관통하는 복수의 TSV들(134)을 포함함으로써, 적층 칩 패키지(100) 내부의 신호 전송 경로의 길이를 감소시킬 수 있고 적층 칩 패키지(100)의 동작 특성을 향상시킬 수 있다.
도 3a 및 3b는 도 1의 적층 칩 패키지의 예들을 나타내는 단면도들이다.
도 3a를 참조하면, 적층 칩 패키지(100a)는 제1 반도체 칩(110) 및 제2 반도체 칩(130)을 포함할 수 있다. 적층 칩 패키지(100a)는 제1 반도체 칩(110)을 통하여 신호 간섭 방지 패턴(140)에 접지 전압을 공급하기 위하여 금속 배선(144) 및 접지 전압 공급용 금속 배선(115a)을 더 포함하는 것을 제외하고는 도 1의 적층 칩 패키지(100)와 실질적으로 동일한 구조를 가진다. 따라서 중복되는 설명을 생략하며, 이하의 실시예들에서도 중복되는 설명은 생략하도록 한다.
제1 배선층(114)은 제1 반도체 칩(110)에 접지 전압을 공급하는 접지 전압 공급용 금속 배선(115a)을 포함할 수 있으며, 제3 배선층(138)은 신호 간섭 방지 패턴(140)과 복수의 솔더 범프들(150) 중 적어도 하나를 전기적으로 연결하는 금속 배선(144)을 포함할 수 있다. 따라서 신호 간섭 방지 패턴(140)은 금속 배선(144), 복수의 솔더 범프들(150) 중 적어도 하나 및 접지 전압 공급용 금속 배선(115a)을 통하여 상기 접지 전압을 공급받을 수 있으며, 상술한 바와 같이 제1 반도체 칩(110)으로부터 제2 반도체 칩(130)에 제공되는 자기장을 효율적으로 차폐시킬 수 있어 제1 반도체 칩(110)과 제2 반도체 칩(130) 사이의 신호 간섭을 효율적으로 방지할 수 있다.
도 3b를 참조하면, 적층 칩 패키지(100b)는 제1 반도체 칩(110) 및 제2 반도체 칩(130)을 포함할 수 있다. 적층 칩 패키지(100b)는 제2 반도체 칩(130)을 통하여 신호 간섭 방지 패턴(140)에 접지 전압을 공급하기 위하여 금속 배선(145) 및 접지 전압 공급용 금속 배선(137a)을 더 포함하는 것을 제외하고는 도 1의 적층 칩 패키지(100)와 실질적으로 동일한 구조를 가진다.
제2 배선층(136)은 제2 반도체 칩(130)에 접지 전압을 공급하는 접지 전압 공급용 금속 배선(137a)을 포함할 수 있으며, 제3 배선층(138)은 신호 간섭 방지 패턴(140)과 복수의 TSV들(134) 중 적어도 하나를 전기적으로 연결하는 금속 배선(145)을 포함할 수 있다. 따라서 신호 간섭 방지 패턴(140)은 금속 배선(145), 복수의 TSV들(134) 중 적어도 하나 및 접지 전압 공급용 금속 배선(137a)을 통하여 상기 접지 전압을 공급받을 수 있으며, 상술한 바와 같이 제1 반도체 칩(110)으로부터 제2 반도체 칩(130)에 제공되는 자기장을 효율적으로 차폐시킬 수 있어 제1 반도체 칩(110)과 제2 반도체 칩(130) 사이의 신호 간섭을 효율적으로 방지할 수 있다.
도 4는 본 발명의 일 실시예에 따른 적층 칩 패키지의 제조 방법을 나타내는 순서도이다.
도 1 및 도 4를 참조하면, 본 발명의 일 실시예에 따른 적층 칩 패키지의 제조 방법에서는, CMOS 공정 등을 이용하여 제1 반도체 다이(112) 내에 복수의 제1 소자들(113)을 형성하고(단계 S110), 제1 반도체 다이(112)의 상면에 복수의 제1 소자들(113)을 전기적으로 연결하도록 복수의 금속 배선들(115)을 포함하는 제1 배선층(114)을 형성하여 제1 반도체 칩(110)을 제공하고(단계 S120), CMOS 공정 및 식각 공정 등을 이용하여 제2 반도체 다이(132) 내에 복수의 제2 소자들(133) 및 제2 반도체 다이(132)를 관통하는 복수의 TSV들(134)을 형성하고(단계 S130), 제2 반도체 다이(132)의 상면에 복수의 제2 소자들(133) 및 복수의 TSV들(134)을 전기적으로 연결하도록 복수의 금속 배선들(137)을 포함하는 제2 배선층(136)을 형성하여 제2 반도체 칩(130)을 제공하고(단계 S140), 후면 메탈 공정 등을 이용하여 제3 배선층(138)을 제2 반도체 다이(132)의 하면에 형성하며(단계 S150), 제1 반도체 칩(110) 상에 제2 반도체 칩(130)을 적층하고(단계 S160) 복수의 솔더 범프들(150)을 이용하여 제1 반도체 칩(110)과 제2 반도체 칩(130)을 전기적으로 연결함으로써, 적층 칩 패키지(100)가 제조된다. 제3 배선층(138)은, 메시 형태로 형성되어 제1 반도체 칩(110)과 제2 반도체 칩(130) 사이의 신호 간섭을 방지하는 신호 간섭 방지 패턴(140)을 포함한다.
도 5는 본 발명의 다른 실시예에 따른 적층 칩 패키지를 나타내는 단면도이다.
도 5를 참조하면, 적층 칩 패키지(200)는 제1 반도체 칩(110) 및 복수의 제2 반도체 칩들(130, 170)을 포함한다. 적층 칩 패키지(200)는 제2 반도체 칩들을 복수 개(특히, 두 개) 포함하는 것을 제외하고는 도 1의 적층 칩 패키지(100)와 실질적으로 동일한 구조를 가진다. 따라서 제1 반도체 칩(110)과 상기 복수의 제2 반도체 칩들 중 하나(130)와 관련하여 중복되는 설명을 생략한다.
상기 복수의 제2 반도체 칩들 중 다른 하나(170)는 상기 복수의 제2 반도체 칩들 중 하나(130)와 마찬가지로, 복수의 제2 소자들(173)을 포함하는 제2 반도체 다이(172), 제2 반도체 다이(172)를 관통하여 형성되는 복수의 TSV들(174), 제2 반도체 다이(172)의 상면에 형성되어 복수의 제2 소자들(173) 및 복수의 TSV들(174)을 전기적으로 연결하고 복수의 금속 배선들(177)을 포함하는 제2 배선층(176), 및 메시 형태로 형성되어 제2 반도체 칩들(130, 170) 사이의 신호 간섭을 방지하는 신호 간섭 방지 패턴(180)을 포함하며 제2 반도체 다이(172)의 하면에 형성되는 제3 배선층(178)을 포함한다. 신호 간섭 방지 패턴(180)은 상술한 바와 같이 아래에 배치된 제2 반도체 칩(130)으로부터 위에 배치된 제2 반도체 칩(170)에 제공되는 자기장을 효율적으로 차폐시킬 수 있어 제2 반도체 칩들(130, 170) 사이의 신호 간섭을 효율적으로 방지할 수 있다.
한편, 적층 칩 패키지(200)는 제2 반도체 칩들(130, 170)을 전기적으로 연결하는 복수의 솔더 범프들(190)을 더 포함할 수 있으며, 제3 배선층(178)은 복수의 TSV들(174)과 복수의 솔더 범프들(190)을 전기적으로 연결하고, 신호 간섭 방지 패턴(180) 사이에 형성되는 복수의 수직 전극들(182)을 더 포함할 수 있다. 일 실시예에서, 적층 칩 패키지(200)가 복수의 제2 반도체 칩들(130, 170)을 포함하는 경우에, 복수의 제2 반도체 칩들(130, 170) 내에서 복수의 TSV들(134, 174)이 형성되는 좌표는 각각 실질적으로 동일할 수 있다.
도 5에서는 적층 칩 패키지(200)가 두 개의 제2 반도체 칩들(130, 170)을 포함하는 것으로 도시하였지만, 실시예에 따라서 적층 칩 패키지는 임의의 개수의 제2 반도체 칩들을 포함하여 구현될 수 있다.
본 발명의 다른 실시예에 따른 적층 칩 패키지(200)는 인접하는 반도체 칩들 사이에 메시 형태의 신호 간섭 방지 패턴(140, 180)을 형성함으로써, 적층 칩 패키지(200)의 크기 증가 없이 인접하는 반도체 칩들 사이의 신호 간섭을 효율적으로 방지할 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 모듈을 나타내는 단면도이다.
도 6을 참조하면, 반도체 모듈(300)은 베이스 기판(301) 및 베이스 기판(301) 상에 장착되는 적층 칩 패키지를 포함한다. 예를 들어, 베이스 기판(301)은 PCB 기판일 수 있다.
상기 적층 칩 패키지는 제1 반도체 칩(310) 및 제2 반도체 칩(130)을 포함한다.
제1 반도체 칩(310)은 제1 반도체 다이(312)를 관통하여 형성되는 복수의 제1 TSV들(316)을 더 포함하는 것을 제외하면 도 1에 포함된 제1 반도체 칩(110)과 실질적으로 동일한 구조를 가진다. 즉, 제1 반도체 칩(310)은 복수의 제1 소자들(313)을 포함하는 제1 반도체 다이(312), 복수의 제1 TSV들(316), 및 제1 반도체 다이(312)의 상면에 형성되어 복수의 제1 소자들(313) 및 복수의 제1 TSV들(316)을 전기적으로 연결하도록 복수의 금속 배선들(315)을 포함하는 제1 배선층(314)을 포함한다.
제2 반도체 칩(130)은 도 1에 포함된 제2 반도체 칩(130)과 실질적으로 동일한 구조를 가지며 이와 관련하여 중복되는 설명을 생략한다. 한편, 상기 적층 칩 패키지는 제1 반도체 칩(310)과 제2 반도체 칩(130)을 전기적으로 연결하는 복수의 솔더 범프들(150)을 더 포함할 수 있으며, 반도체 모듈(300)은 상기 적층 칩 패키지와 베이스 기판(301)을 전기적으로 연결하는 복수의 솔더 범프들(320)을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 모듈(300)은 인접하는 반도체 칩들 사이에 메시 형태의 신호 간섭 방지 패턴(140)을 형성함으로써, 반도체 모듈(300)의 크기 증가 없이 인접하는 반도체 칩들 사이의 신호 간섭을 효율적으로 방지할 수 있다. 또한, 제1 반도체 다이(312)를 관통하는 복수의 제1 TSV(316)들을 포함함으로써, 반도체 모듈(300)에 포함되는 상기 적층 칩 패키지와 외부 장치들의 신호 전송 경로의 길이를 감소시킬 수 있고 상기 적층 칩 패키지의 동작 특성을 향상시킬 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 모듈의 제조 방법을 나타내는 순서도이다.
도 6 및 도 7을 참조하면, 본 발명의 일 실시예에 따른 반도체 모듈의 제조 방법에서는, CMOS 공정 및 식각 공정 등을 이용하여 제1 반도체 다이(312) 내에 복수의 제1 소자들(313) 및 제1 반도체 다이(312)를 관통하는 복수의 제1 TSV들(316)을 형성하고(단계 S210), 제1 반도체 다이(312)의 상면에 복수의 제1 소자들(313) 및 복수의 제1 TSV들(316)을 전기적으로 연결하도록 복수의 금속 배선들(315)을 포함하는 제1 배선층(314)을 형성하여 제1 반도체 칩(310)을 제공하고(단계 S220), CMOS 공정 및 식각 공정 등을 이용하여 제2 반도체 다이(132) 내에 복수의 제2 소자들(133) 및 제2 반도체 다이(132)를 관통하는 복수의 제2 TSV들(134)을 형성하고(단계 S230), 제2 반도체 다이(132)의 상면에 복수의 제2 소자들(133) 및 복수의 제2 TSV들(134)을 전기적으로 연결하도록 복수의 금속 배선들(137)을 포함하는 제2 배선층(136)을 형성하여 제2 반도체 칩(130)을 제공하고(단계 S240), 후면 메탈 공정 등을 이용하여 제3 배선층(138)을 제2 반도체 다이(132)의 하면에 형성하고(단계 S250), 제1 반도체 칩(310) 상에 제2 반도체 칩(130)을 적층하고 복수의 솔더 범프들(150)을 이용하여 제1 반도체 칩(310)과 제2 반도체 칩(130)을 전기적으로 연결하여 적층 칩 패키지를 제공하며(단계 S260), 베이스 기판(301) 상에 상기 적층 칩 패키지를 장착하고(단계 S270) 복수의 솔더 범프들(320)을 이용하여 베이스 기판(301)과 상기 적층 칩 패키지를 전기적으로 연결함으로써, 반도체 모듈(300)이 제조된다. 제3 배선층(138)은, 메시 형태로 형성되어 제1 반도체 칩(310)과 제2 반도체 칩(130) 사이의 신호 간섭을 방지하는 신호 간섭 방지 패턴(140)을 포함한다.
본 발명의 실시예들에 따른 적층 칩 패키지는 다양한 반도체 모듈 및 이를 포함하는 전자 시스템에 적용될 수 있으며, 특히 컴퓨터, 디지털 카메라, 3차원 카메라, 휴대폰, PDA, 스캐너, 차량용 네비게이션, 비디오 폰, 감시 시스템, 자동 포커스 시스템, 추적 시스템, 동작 감지 시스템, 이미지 안정화 시스템 등에 유용하게 이용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (14)

  1. 복수의 제1 소자들을 포함하는 제1 반도체 다이, 및 상기 제1 반도체 다이의 상면에 형성되어 상기 복수의 제1 소자들을 전기적으로 연결하는 제1 배선층을 구비하는 제1 반도체 칩; 및
    복수의 제2 소자들을 포함하는 제2 반도체 다이, 상기 제2 반도체 다이를 관통하는 복수의 관통 실리콘 비아(Through Silicon Via; TSV)들, 상기 제2 반도체 다이의 상면에 형성되어 상기 복수의 제2 소자들 및 상기 복수의 TSV들을 전기적으로 연결하는 제2 배선층, 및 상기 제2 반도체 다이의 하면에 형성되는 제3 배선층을 구비하고, 상기 제1 반도체 칩 상에 적층되는 제2 반도체 칩을 포함하고,
    상기 제3 배선층은 메시(mesh) 형태로 형성되어 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이의 신호 간섭을 방지하는 신호 간섭 방지 패턴을 포함하는 적층 칩 패키지.
  2. 제 1 항에 있어서, 상기 제2 반도체 다이는 상기 신호 간섭 방지 패턴의 형상에 상응하는 제1 영역 및 상기 제1 영역에 의해 둘러싸이는 복수의 제2 영역들을 포함하고, 상기 복수의 TSV들은 상기 제2 반도체 다이의 복수의 제2 영역들 내에 형성되는 것을 특징으로 하는 적층 칩 패키지.
  3. 제 2 항에 있어서, 상기 제1 반도체 칩과 상기 제2 반도체 칩을 전기적으로 연결하는 복수의 솔더 범프들을 더 포함하고,
    상기 제3 배선층은 상기 복수의 TSV들과 상기 복수의 솔더 범프들을 전기적으로 연결하고 상기 신호 간섭 방지 패턴 사이에 형성되는 복수의 수직 전극들을 더 포함하는 것을 특징으로 하는 적층 칩 패키지.
  4. 제 1 항에 있어서, 상기 제1 반도체 칩과 상기 제2 반도체 칩을 전기적으로 연결하는 복수의 솔더 범프들을 더 포함하고,
    상기 제1 배선층은 상기 제1 반도체 칩에 접지 전압을 공급하는 접지 전압 공급용 금속 배선을 포함하며, 상기 신호 간섭 방지 패턴은 상기 복수의 솔더 범프들 중 적어도 하나를 통하여 상기 접지 전압 공급용 금속 배선과 전기적으로 연결되는 것을 특징으로 하는 적층 칩 패키지.
  5. 제 1 항에 있어서, 상기 제2 배선층은 상기 제2 반도체 칩에 접지 전압을 공급하는 접지 전압 공급용 금속 배선을 포함하며, 상기 신호 간섭 방지 패턴은 상기 복수의 TSV들 중 적어도 하나를 통하여 상기 접지 전압 공급용 금속 배선과 전기적으로 연결되는 것을 특징으로 하는 적층 칩 패키지.
  6. 제 1 항에 있어서, 상기 제1 반도체 칩은 프로세서이고, 상기 제2 반도체 칩은 통신용 무선 주파수(radio frequency; RF) 칩 또는 통신용 아날로그 칩인 것을 특징으로 하는 적층 칩 패키지.
  7. 제1 반도체 다이 내에 복수의 제1 소자들을 형성하는 단계;
    상기 제1 반도체 다이의 상면에 상기 복수의 제1 소자들을 전기적으로 연결하는 제1 배선층을 형성하여 제1 반도체 칩을 제공하는 단계;
    제2 반도체 다이 내에 복수의 제2 소자들 및 상기 제2 반도체 다이를 관통하는 복수의 관통 실리콘 비아(Through Silicon Via; TSV)들을 형성하는 단계;
    상기 제2 반도체 다이의 상면에 상기 복수의 제2 소자들 및 상기 복수의 TSV들을 전기적으로 연결하는 제2 배선층을 형성하여 제2 반도체 칩을 제공하는 단계;
    메시(mesh) 형태로 형성되어 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이의 신호 간섭을 방지하는 신호 간섭 방지 패턴을 포함하는 제3 배선층을 상기 제2 반도체 다이의 하면에 형성하는 단계; 및
    상기 제1 반도체 칩 상에 상기 제2 반도체 칩을 적층하는 단계를 포함하는 적층 칩 패키지의 제조 방법.
  8. 베이스 기판; 및
    상기 베이스 기판 상에 장착되는 적층 칩 패키지를 포함하고,
    상기 적층 칩 패키지는,
    복수의 제1 소자들을 포함하는 제1 반도체 다이, 상기 제1 반도체 다이를 관통하는 복수의 제1 관통 실리콘 비아(Through Silicon Via; TSV)들, 및 상기 제1 반도체 다이의 상면에 형성되어 상기 복수의 제1 소자들 및 상기 복수의 제1 TSV들을 전기적으로 연결하는 제1 배선층을 구비하는 제1 반도체 칩; 및
    복수의 제2 소자들을 포함하는 제2 반도체 다이, 상기 제2 반도체 다이를 관통하는 복수의 제2 TSV들, 상기 제2 반도체 다이의 상면에 형성되어 상기 복수의 제2 소자들 및 상기 복수의 제2 TSV들을 전기적으로 연결하는 제2 배선층, 및 상기 제2 반도체 다이의 하면에 형성되는 제3 배선층을 구비하고, 상기 제1 반도체 칩 상에 적층되는 제2 반도체 칩을 포함하며,
    상기 제3 배선층은 메시(mesh) 형태로 형성되어 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이의 신호 간섭을 방지하는 신호 간섭 방지 패턴을 포함하는 반도체 모듈.
  9. 제 8 항에 있어서, 상기 제2 반도체 다이는 상기 신호 간섭 방지 패턴의 형상에 상응하는 제1 영역 및 상기 제1 영역에 의해 둘러싸이는 복수의 제2 영역들을 포함하고, 상기 복수의 제2 TSV들은 상기 제2 반도체 다이의 복수의 제2 영역들 내에 형성되는 것을 특징으로 하는 반도체 모듈.
  10. 제 9 항에 있어서, 상기 적층 칩 패키지는 상기 제1 반도체 칩과 상기 제2 반도체 칩을 전기적으로 연결하는 복수의 솔더 범프들을 더 포함하고,
    상기 제3 배선층은 상기 복수의 제2 TSV들과 상기 복수의 솔더 범프들을 전기적으로 연결하고 상기 신호 간섭 방지 패턴 사이에 형성되는 복수의 수직 전극들을 더 포함하는 것을 특징으로 하는 반도체 모듈.
  11. 제 8 항에 있어서, 상기 적층 칩 패키지는 상기 제1 반도체 칩과 상기 제2 반도체 칩을 전기적으로 연결하는 복수의 솔더 범프들을 더 포함하고,
    상기 제1 배선층은 상기 제1 반도체 칩에 접지 전압을 공급하는 접지 전압 공급용 금속 배선을 포함하며, 상기 신호 간섭 방지 패턴은 상기 복수의 솔더 범프들 중 적어도 하나를 통하여 상기 접지 전압 공급용 금속 배선과 전기적으로 연결되는 것을 특징으로 하는 반도체 모듈.
  12. 제 8 항에 있어서, 상기 제2 배선층은 상기 제2 반도체 칩에 접지 전압을 공급하는 접지 전압 공급용 금속 배선을 포함하며, 상기 신호 간섭 방지 패턴은 상기 복수의 제2 TSV들 중 적어도 하나를 통하여 상기 접지 전압 공급용 금속 배선과 전기적으로 연결되는 것을 특징으로 하는 반도체 모듈.
  13. 제 8 항에 있어서, 상기 제1 반도체 칩은 프로세서이고, 상기 제2 반도체 칩은 통신용 무선 주파수(radio frequency; RF) 칩 또는 통신용 아날로그 칩인 것을 특징으로 하는 반도체 모듈.
  14. 제1 반도체 다이 내에 복수의 제1 소자들 및 상기 제1 반도체 다이를 관통하는 복수의 제1 관통 실리콘 비아(Through Silicon Via; TSV)들을 형성하는 단계;
    상기 제1 반도체 다이의 상면에 상기 복수의 제1 소자들 및 상기 복수의 제1 TSV들을 전기적으로 연결하는 제1 배선층을 형성하여 제1 반도체 칩을 제공하는 단계;
    제2 반도체 다이 내에 복수의 제2 소자들 및 상기 제2 반도체 다이를 관통하는 복수의 제2 TSV들을 형성하는 단계;
    상기 제2 반도체 다이의 상면에 상기 복수의 제2 소자들 및 상기 복수의 제2 TSV들을 전기적으로 연결하는 제2 배선층을 형성하여 제2 반도체 칩을 제공하는 단계;
    메시(mesh) 형태로 형성되어 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이의 신호 간섭을 방지하는 신호 간섭 방지 패턴을 포함하는 제3 배선층을 상기 제2 반도체 다이의 하면에 형성하는 단계;
    상기 제1 반도체 칩 상에 상기 제2 반도체 칩을 적층하여 적층 칩 패키지를 제공하는 단계; 및
    베이스 기판 상에 상기 적층 칩 패키지를 장착하는 단계를 포함하는 반도체 모듈의 제조 방법.
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