JP2008205030A - Wiring method for semiconductor integrated circuit - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a wiring method capable of reducing an effect of a crosstalk between adjacent wirings in the same wiring layer or between the upper and lower wirings concerning a semiconductor integrated circuit having not less than two wiring layers. <P>SOLUTION: The wirings L11, L12 are adjacently wired by alternately deviating the arrangement positions of inverters IV 111-IV 122 and a shield wire S11 is wired adjacently to the wiring L12 concerning the first wiring layer M1. In the second wiring layer M2, the wirings L21, L22 are adjacently wired by alternately deviating the arrangement positions of the inverters IV 211-IV 222 at intervals, being the same as that of the inverters IV 111-IV 122, so as to hold a position, where the shield wire S11 of the first wiring layer M1 is wired, and also a shield wire S21 is wired at a position adjacent to the wiring L21 and between the wirings L11, L12 of the first wiring layer M1. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、半導体集積回路の配線方法に関する。   The present invention relates to a wiring method for a semiconductor integrated circuit.

近年、半導体集積回路の製造プロセスの微細化に伴い、半導体集積回路内で隣接して配線される信号配線間の容量が増大し、容量結合による隣接信号配線間のクロストークが、半導体集積回路の動作速度に大きな影響を与えるようになってきた。   In recent years, with the miniaturization of the manufacturing process of a semiconductor integrated circuit, the capacitance between adjacent signal wirings in the semiconductor integrated circuit has increased, and crosstalk between adjacent signal wirings due to capacitive coupling has increased. It has come to have a big influence on the operation speed.

このクロストークは、隣接する信号配線が同時に逆相に遷移する場合は信号の伝播遅延時間が増大する方向に作用し、隣接する信号配線が同時に同相に遷移する場合は信号の伝播遅延時間が減少する方向に作用する。   This crosstalk acts in the direction that the signal propagation delay time increases when adjacent signal wirings simultaneously shift to the opposite phase, and the signal propagation delay time decreases when adjacent signal wirings simultaneously shift to the same phase. It acts in the direction to do.

従来、このクロストークの発生を防止するため、信号配線間にシールド用配線を追加するなどの対策がとられていた。   Conventionally, in order to prevent the occurrence of the crosstalk, measures such as adding a shield wiring between the signal wirings have been taken.

また、逆に、隣接配線信号の同時遷移時のクロストークによる遅延がその位相関係によって変動することを利用して、信号伝播時間を安定させる方法も提案されている（例えば、特許文献１参照。）。   Conversely, a method of stabilizing the signal propagation time by utilizing the fact that the delay due to crosstalk at the time of simultaneous transition of adjacent wiring signals varies depending on the phase relationship has also been proposed (see, for example, Patent Document 1). ).

この提案された方法では、隣接して配設された少なくとも２本の信号伝送路を有する信号伝送装置において、隣り合う一対の信号伝送路の内、一方の第１信号伝送路において任意の信号を連続した信号線で伝送する１区間に着目したときに、この区間に対応する他方の第２信号伝送路に信号を反転して伝えるインバータ手段が設けられ、上記第２信号伝送路から第１信号伝送路に及ぼされるクロストークの影響が、上記インバータ手段よりも前方の部分の信号から及ぼされるクロストークと、上記インバータ手段よりも後方の部分の反転信号から及ぼされるクロストークとの相殺により、低減されるように構成されている。   In the proposed method, in a signal transmission apparatus having at least two signal transmission lines arranged adjacent to each other, an arbitrary signal is transmitted in one first signal transmission line among a pair of adjacent signal transmission lines. When attention is paid to one section transmitted by a continuous signal line, inverter means for inverting and transmitting the signal to the other second signal transmission path corresponding to this section is provided, and the first signal is transmitted from the second signal transmission path. The influence of crosstalk exerted on the transmission path is reduced by canceling out the crosstalk exerted from the signal in the front part of the inverter means and the crosstalk exerted from the inverted signal in the part behind the inverter means. It is configured to be.

しかし、上述の方法では、同一配線層の隣接配線間のみにしか、クロストーク低減の効果が及ばず、２層以上の多層配線を用いる半導体集積回路において、上下の配線層の間で、上下方向に重ねて配線された信号線があった場合、それぞれの配線層の配線に対して上述のクロストーク低減方法をとったとしても、上下方向に隣接する配線の間には、信号の伝播遅延時間にクロストークが影響する、という問題が依然として残っていた。
特開２００１−４４３７２号公報 （第４ページ、図１） However, in the above-described method, the effect of reducing the crosstalk is exerted only between adjacent wirings of the same wiring layer. In a semiconductor integrated circuit using two or more layers of wiring, the vertical direction between the upper and lower wiring layers is reduced. When there is a signal line that is overlaid on each other, even if the above-described crosstalk reduction method is applied to the wiring of each wiring layer, the signal propagation delay time is between the adjacent wirings in the vertical direction. There still remained a problem that crosstalk affected.
JP 2001-44372 A (page 4, FIG. 1)

そこで、本発明の目的は、２層以上の配線層を有する半導体集積回路において、同一配線層の隣接する配線のみならず、上下の配線層間で隣接する配線に対してもクロストークの影響を低減させることのできる配線方法を提供することにある。   Therefore, an object of the present invention is to reduce the influence of crosstalk not only on adjacent wirings in the same wiring layer but also on adjacent wirings between upper and lower wiring layers in a semiconductor integrated circuit having two or more wiring layers. It is to provide a wiring method that can be performed.

本発明の一態様によれば、２層の配線層を有する半導体集積回路の第１の配線層に、複数のインバータが配置位置を交互にずらして配設された２本の配線を隣接させて配線するとともに、前記２本の配線のいずれかに隣接させてシールド線を配線し、第２の配線層に、前記第１の配線層の前記インバータの配置間隔と同じ間隔で複数のインバータが配置位置を交互にずらして配設された２本の配線を、前記第１の配線層の前記シールド線が配線された位置を挟むように、隣接させて配線するとともに、前記２本の配線に隣接し、かつ前記第１の配線層の前記２本の配線の間となる位置に、シールド線を配線することを特徴とする半導体集積回路の配線方法が提供される。   According to one embodiment of the present invention, two wirings in which a plurality of inverters are alternately arranged are disposed adjacent to a first wiring layer of a semiconductor integrated circuit having two wiring layers. In addition to wiring, a shield line is wired adjacent to one of the two wirings, and a plurality of inverters are arranged in the second wiring layer at the same interval as the inverters in the first wiring layer. The two wirings arranged with the positions shifted alternately are arranged adjacent to each other so as to sandwich the position where the shield line of the first wiring layer is arranged, and adjacent to the two wirings. In addition, there is provided a wiring method for a semiconductor integrated circuit, wherein a shield line is wired at a position between the two wirings of the first wiring layer.

また、本発明の別の一態様によれば、多層の配線層を有する半導体集積回路の奇数層の配線層に、複数のインバータが配置位置を交互にずらして配設された２本の配線を隣接させて配線するとともに、前記２本の配線のいずれかに隣接させてシールド線を配線し、偶数層の配線層に、前記奇数層の配線層の前記インバータの配置間隔と同じ間隔で複数のインバータが配置位置を交互にずらして配設された２本の配線を、前記奇数層の配線層の前記シールド線が配線された位置を挟むように、隣接させて配線するとともに、前記２本の配線に隣接し、かつ前記奇数層の配線層の前記２本の配線の間となる位置に、シールド線を配線することを特徴とする半導体集積回路の配線方法が提供される。   Further, according to another aspect of the present invention, two wirings in which a plurality of inverters are alternately arranged in a wiring layer of an odd layer of a semiconductor integrated circuit having a multilayer wiring layer are arranged. Wiring adjacent to each other, wiring a shield line adjacent to one of the two wirings, and arranging an even number of wiring layers at a plurality of intervals at the same spacing as the inverters in the odd wiring layers. The two wirings in which the inverters are alternately shifted are arranged adjacent to each other so as to sandwich the position where the shield line of the odd-numbered wiring layer is sandwiched, and the two wirings A wiring method of a semiconductor integrated circuit is provided, wherein a shield line is wired at a position adjacent to the wiring and between the two wirings of the odd-numbered wiring layer.

本発明によれば、２層以上の配線層を有する半導体集積回路において、同一配線層の隣接する配線のみならず、上下の配線層間で隣接する配線に対してもクロストークの影響を低減させることができる。   According to the present invention, in a semiconductor integrated circuit having two or more wiring layers, the influence of crosstalk is reduced not only on adjacent wirings in the same wiring layer but also on adjacent wirings between upper and lower wiring layers. Can do.

以下、本発明の実施例を図面を参照して説明する。   Embodiments of the present invention will be described below with reference to the drawings.

図１は、本発明の実施例１に係る半導体集積回路の配線レイアウトを模式的に示す斜視図である。   FIG. 1 is a perspective view schematically showing a wiring layout of a semiconductor integrated circuit according to the first embodiment of the present invention.

本実施例の半導体集積回路は、第１配線層Ｍ１および第２配線層Ｍ２を有する２層配線構造の半導体集積回路である。   The semiconductor integrated circuit of this example is a semiconductor integrated circuit having a two-layer wiring structure having a first wiring layer M1 and a second wiring layer M2.

図１には、この半導体集積回路の第１配線層Ｍ１に配線した配線の上に、第２配線層Ｍ２の配線を重ねて配線するときの配線レイアウトを示している。   FIG. 1 shows a wiring layout when the wiring of the second wiring layer M2 is overlaid on the wiring wired to the first wiring layer M1 of this semiconductor integrated circuit.

この配線レイアウトを行うときの配線方法について、ここでは、第１配線層Ｍ１に配線Ｌ１１、Ｌ１２を隣接させて配線し、第２配線層Ｍ２に配線Ｌ２１、Ｌ２２を隣接させて配線するものとして、説明する。   As for the wiring method when performing this wiring layout, here, the wirings L11 and L12 are wired adjacent to the first wiring layer M1, and the wirings L21 and L22 are wired adjacent to the second wiring layer M2. explain.

まず、第１配線層Ｍ１に、配線Ｌ１１、Ｌ１２を配線する。このとき、従来のクロストーク低減方法と同様、複数のインバータの配置位置を交互にずらして配設しながら、配線Ｌ１１、Ｌ１２を隣接させて配線する。   First, the wirings L11 and L12 are wired in the first wiring layer M1. At this time, similarly to the conventional method for reducing crosstalk, the wirings L11 and L12 are arranged adjacent to each other while the arrangement positions of the plurality of inverters are alternately shifted.

例えば、配線Ｌ１１には、インバータＩＶ１１１、ＩＶ１１２、ＩＶ１１３をある間隔で配設し、配線Ｌ１２には、インバータＩＶ１１１とインバータＩＶ１１２の間に相当する位置にインバータＩＶ１２１を配設し、インバータＩＶ１１２とインバータＩＶ１１３の間に相当する位置にインバータＩＶ１２２を配設するものとする。   For example, inverters IV111, IV112, and IV113 are arranged at a certain interval on the wiring L11, and an inverter IV121 is arranged on the wiring L12 at a position corresponding to between the inverters IV111 and IV112, and the inverters IV112 and IV113 are arranged. It is assumed that the inverter IV122 is disposed at a position corresponding to between the two.

次に、配線Ｌ１２に隣接させて、シールド線Ｓ１１を配線する。なお、シールド線Ｓ１１の配線位置は、配線Ｌ１２に隣接する位置に限るものではなく、配線Ｌ１１に隣接する位置としてもよい。   Next, the shield line S11 is wired adjacent to the wiring L12. The wiring position of the shield line S11 is not limited to the position adjacent to the wiring L12, and may be a position adjacent to the wiring L11.

この第１配線層Ｍ１の配線レイアウトに対して、次に、第２配線層Ｍ２の配線を行う。   Next, wiring of the second wiring layer M2 is performed on the wiring layout of the first wiring layer M1.

最初に、第２配線層Ｍ２に、配線Ｌ２１、Ｌ２２を配線するときの配線方法について説明する。   First, a wiring method when wirings L21 and L22 are wired in the second wiring layer M2 will be described.

配線Ｌ２１、Ｌ２２を配線するときは、第１配線層Ｍ１の配線Ｌ１１、Ｌ１２と同様、複数のインバータの配置位置を交互にずらして配設しながら、配線Ｌ２１、Ｌ２２を隣接させて配線する。例えば、配線Ｌ２１にはインバータＩＶ２１１、ＩＶ２１２、ＩＶ２１３を配設し、配線Ｌ２２にはインバータＩＶ２２１、ＩＶ２２２を配設するものとする。   When wiring the wirings L21 and L22, similarly to the wirings L11 and L12 of the first wiring layer M1, the wirings L21 and L22 are arranged adjacent to each other while arranging the plurality of inverters alternately shifted. For example, it is assumed that inverters IV211, IV212, and IV213 are disposed on the wiring L21, and inverters IV221 and IV222 are disposed on the wiring L22.

このとき、インバータＩＶ２１１、ＩＶ２１２、ＩＶ２１３の配置間隔は、第１配線層Ｍ１のインバータＩＶ１１１、ＩＶ１１２、ＩＶ１１３の配置間隔と同じにし、インバータＩＶ２２１、ＩＶ２２２の配置間隔は、第１配線層Ｍ１のインバータＩＶ１２１、ＩＶ１２２の配置間隔と同じにする。   At this time, the arrangement intervals of the inverters IV211, IV212, IV213 are the same as the arrangement intervals of the inverters IV111, IV112, IV113 of the first wiring layer M1, and the arrangement intervals of the inverters IV221, IV222 are the inverter IV121 of the first wiring layer M1. , IV122 is the same as the arrangement interval.

また、配線Ｌ２１と配線Ｌ２２は、その配線位置が、第１配線層Ｍ１のシールド線Ｓ１１の配線位置を挟む位置となるように、配線する。すなわち、第２配線層Ｍ２に、シールド線Ｓ１１と同じ位置に仮想配線を配線したと仮定し、その仮想配線を間に挟んで、その両側に、配線Ｌ２１と配線Ｌ２２を配線する。   Further, the wiring L21 and the wiring L22 are wired so that their wiring positions are positioned so as to sandwich the wiring position of the shield line S11 of the first wiring layer M1. That is, it is assumed that a virtual wiring is wired at the same position as the shield line S11 on the second wiring layer M2, and the wiring L21 and the wiring L22 are wired on both sides of the virtual wiring.

次に、配線Ｌ２１に隣接し、かつ第１配線層Ｍ１の配線Ｌ１１と配線Ｌ１２の間となる位置に、シールド線Ｓ２１を配線する。すなわち、第１配線層Ｍ１の配線Ｌ１１と配線Ｌ１２の間となる位置に仮想配線を配線したと仮定し、その仮想配線と同じ位置となるようにシールド線Ｓ２１を配線する。   Next, the shield line S21 is wired at a position adjacent to the wiring L21 and between the wiring L11 and the wiring L12 of the first wiring layer M1. That is, assuming that a virtual wiring is wired at a position between the wiring L11 and the wiring L12 of the first wiring layer M1, the shield line S21 is wired so as to be at the same position as the virtual wiring.

図２は、図１に示した配線レイアウトを平面的に示した図である。   FIG. 2 is a plan view showing the wiring layout shown in FIG.

第１配線層Ｍ１の配線Ｌ１１と配線Ｌ１２は、複数のインバータが配置位置を交互にずらして配設されているため、この配線Ｌ１１と配線Ｌ１２の間では、クロストークの影響が相殺される。   The wiring L11 and the wiring L12 of the first wiring layer M1 are arranged such that a plurality of inverters are alternately shifted in position, so that the influence of crosstalk is offset between the wiring L11 and the wiring L12.

例えば、配線Ｌ１１のインバータＩＶ１１１とインバータＩＶ１１２の間の区間ｋ１１には、配線Ｌ１２のインバータＩＶ１２１の前後の配線から逆位相のクロストークが伝播し、その影響が相殺される。同じように、配線Ｌ１２のインバータＩＶ１２１とインバータＩＶ１２２の間の区間ｋ１２には、配線Ｌ１１のインバータＩＶ１１２の前後の配線から逆位相のクロストークが伝播し、その影響が相殺される。   For example, in the section k11 between the inverter IV111 and the inverter IV112 of the wiring L11, antiphase crosstalk is propagated from the wiring before and after the inverter IV121 of the wiring L12, and the influence is offset. Similarly, in the section k12 between the inverter IV121 and the inverter IV122 of the wiring L12, anti-phase crosstalk propagates from the wiring before and after the inverter IV112 of the wiring L11, and the influence is canceled out.

同様に、第２配線層Ｍ２の配線Ｌ２１と配線Ｌ２２も、複数のインバータが配置位置を交互にずらして配設されているため、この配線Ｌ１１と配線Ｌ１２の間でも、クロストークの影響が相殺される。   Similarly, the wiring L21 and the wiring L22 of the second wiring layer M2 are also arranged with a plurality of inverters that are alternately shifted in position, so that the influence of crosstalk is offset between the wiring L11 and the wiring L12. Is done.

例えば、配線Ｌ２１の区間ｋ２１には、配線Ｌ２２のインバータＩＶ２２１の前後の配線から逆位相のクロストークが伝播し、配線Ｌ２２の区間ｋ２２には、配線Ｌ２１のインバータＩＶ１１２の前後の配線から逆位相のクロストークが伝播するので、それぞれクロストークの影響が相殺される。   For example, in the section k21 of the wiring L21, anti-phase crosstalk propagates from the wiring before and after the inverter IV221 of the wiring L22, and in the section k22 of the wiring L22, the antiphase crosstalk from the wiring before and after the inverter IV112 of the wiring L21. Since the crosstalk propagates, the influence of the crosstalk is canceled out.

また、２つの配線層のインバータの配置関係を平面的に見れば、配線Ｌ１１のインバータＩＶ１１１、ＩＶ１１２、ＩＶ１１３の配置位置と、配線Ｌ２１のインバータＩＶ２１１、ＩＶ２１２、ＩＶ２１３の配置位置は同じであり、配線Ｌ１２のインバータＩＶ１２１、インバータＩＶ１２２の配置位置と、配線Ｌ２２のインバータＩＶ２２１、インバータＩＶ２２２の配置位置は同じである。   Further, when the arrangement relationship of the inverters of the two wiring layers is viewed in plan, the arrangement position of the inverters IV111, IV112, IV113 of the wiring L11 and the arrangement position of the inverters IV211, IV212, IV213 of the wiring L21 are the same. The arrangement positions of the inverters IV121 and IV122 of L12 and the arrangement positions of the inverters IV221 and IV222 of the wiring L22 are the same.

したがって、この配置関係をクロストーク伝播の位相関係から見ると、配線Ｌ１１と配線Ｌ２１、配線Ｌ１２と配線Ｌ２２が、それぞれ同一の位相関係を有する同相グループとみなすことができる。また、この２つの同相グループは逆相関系にある、といえる。   Therefore, when this arrangement relationship is viewed from the crosstalk propagation phase relationship, the wiring L11 and the wiring L21, and the wiring L12 and the wiring L22 can be regarded as in-phase groups having the same phase relationship. Moreover, it can be said that these two in-phase groups are in an inverse correlation system.

図３は、図１に示した配線レイアウトを模式的に示した断面図である。ここでは、上述のクロストーク伝播の位相関係のグループがわかりやすいように、同じ同相グループに含まれる配線を同じシンボルで表している。すなわち、配線Ｌ１１と配線Ｌ２１の同相グループを丸形、配線Ｌ１２と配線Ｌ２２の同相グループを四角形で表し、また、シールド線Ｓ１１、Ｓ２１を三角形で表している。   FIG. 3 is a cross-sectional view schematically showing the wiring layout shown in FIG. Here, the wirings included in the same in-phase group are represented by the same symbol so that the above-described group of cross-talk propagation phase relationships can be easily understood. That is, the in-phase group of the wiring L11 and the wiring L21 is represented by a round shape, the in-phase group of the wiring L12 and the wiring L22 is represented by a rectangle, and the shield lines S11 and S21 are represented by a triangle.

本実施例の配線レイアウトでは、第１配線層Ｍ１の配線Ｌ１２の斜め上方に隣接して、第２配線層Ｍ２の第２配線層Ｍ２の配線Ｌ２１が配線される。この配線Ｌ１２と配線Ｌ２１は、逆相関系のグループに属している。したがって、配線Ｌ１２と配線Ｌ２１の間では、逆相関系のクロストークが伝播され、クロストークの影響が相殺される。   In the wiring layout of the present embodiment, the wiring L21 of the second wiring layer M2 of the second wiring layer M2 is wired adjacently obliquely above the wiring L12 of the first wiring layer M1. The wiring L12 and the wiring L21 belong to an inverse correlation group. Therefore, cross-correlation crosstalk is propagated between the wiring L12 and the wiring L21, and the influence of the crosstalk is offset.

一方、同相グループの配線である配線Ｌ１１と配線Ｌ２１、および配線Ｌ１２と配線Ｌ２２は、それぞれ、シールド線Ｓ２１、シールド線Ｓ２２を挟んで、離れた位置に配線される。したがって、配線Ｌ１１と配線Ｌ２１の間のクロストーク、および配線Ｌ１２と配線Ｌ２２の間のクロストークは、ともに低減される。   On the other hand, the wiring L11 and the wiring L21, and the wiring L12 and the wiring L22, which are the wirings of the in-phase group, are wired at positions separated from each other with the shield line S21 and the shield line S22 interposed therebetween. Therefore, both the crosstalk between the wiring L11 and the wiring L21 and the crosstalk between the wiring L12 and the wiring L22 are reduced.

このような本実施例によれば、２層配線層の配線層間で、クロストーク伝播の位相関係が逆相関系である配線は近くに配線され、同相グループの配線はシールド線を挟んで離れた位置に配線されるため、同一配線層の隣接する配線のみならず、２層配線層間で上下方向に隣接する配線に対してもクロストークの影響を低減させることができる。   According to the present embodiment as described above, between the wiring layers of the two-layer wiring layer, the wiring having the cross-correlation propagation phase relationship that is an anticorrelation system is routed nearby, and the wiring of the in-phase group is separated with the shield wire interposed therebetween. Since wiring is performed at a position, the influence of crosstalk can be reduced not only for adjacent wirings in the same wiring layer but also for wirings adjacent in the vertical direction between the two-layer wiring layers.

本実施例では、実施例１に示した第１配線層Ｍ１および第２配線層Ｍ２を有する２層配線構造の半導体集積回路の各配線層に、さらに多くの配線を配線するときの配線方法について示す。   In the present embodiment, a wiring method for wiring more wirings in each wiring layer of the semiconductor integrated circuit having the two-layer wiring structure having the first wiring layer M1 and the second wiring layer M2 shown in the first embodiment. Show.

図４は、本実施例の半導体集積回路の配線レイアウトを模式的に示した断面図である。   FIG. 4 is a cross-sectional view schematically showing the wiring layout of the semiconductor integrated circuit of this embodiment.

本実施例では、第１配線層Ｍ１に、実施例１で示した配線Ｌ１１、Ｌ１２のほかに配線Ｌ１３、Ｌ１４を配線し、第２配線層Ｍ２に、実施例１で示した配線Ｌ２１、Ｌ２２のほかに配線Ｌ２３、Ｌ２４を配線する場合を例にとって説明する。   In this embodiment, in addition to the wirings L11 and L12 shown in the first embodiment, wirings L13 and L14 are provided in the first wiring layer M1, and the wirings L21 and L22 shown in the first embodiment are provided in the second wiring layer M2. In addition to the above, the case where the wirings L23 and L24 are wired will be described as an example.

ここで、第１配線層Ｍ１の配線Ｌ１１、Ｌ１２、シールド線Ｓ１１、および第２配線層Ｍ２の配線Ｌ２１、Ｌ２２、シールド線Ｓ２１は、実施例１に示した方法で配線するものとする。   Here, the wirings L11 and L12 of the first wiring layer M1, the shield line S11, and the wirings L21 and L22 and the shield line S21 of the second wiring layer M2 are wired by the method described in the first embodiment.

次に、第１配線層Ｍ１の配線Ｌ１３、Ｌ１４をシールド線Ｓ１１に隣接させて配線し、さらに配線Ｌ１４に隣接させてシールド線Ｓ１２を配線する。このとき、配線Ｌ１３、Ｌ１４には、配線Ｌ１１、Ｌ１２への配置と同じ位置関係で、複数のインバータを配置位置を交互にずらして配設する。   Next, the wirings L13 and L14 of the first wiring layer M1 are wired adjacent to the shield line S11, and further the shield line S12 is wired adjacent to the wiring L14. At this time, a plurality of inverters are alternately arranged on the wirings L13 and L14 with the same positional relationship as the arrangement on the wirings L11 and L12.

これにより、クロストーク伝播の位相関係から見ると、配線Ｌ１３は、配線Ｌ１１と同じ同相グループとなる。また、配線Ｌ１４は、配線Ｌ１２と同じ同相グループとなる。   Thereby, when viewed from the phase relationship of crosstalk propagation, the wiring L13 is in the same in-phase group as the wiring L11. Further, the wiring L14 is in the same in-phase group as the wiring L12.

次に、第２配線層Ｍ２の配線を行う。   Next, wiring of the second wiring layer M2 is performed.

この場合、配線Ｌ２２に隣接させてシールド線Ｓ２２を配線し、さらにシールド線Ｓ２２に隣接させて配線Ｌ２３、Ｌ２４を配線する。このとき、配線Ｌ２３、Ｌ２４には、配線Ｌ２１、Ｌ２２への配置と同じ位置関係で、複数のインバータを配置位置を交互にずらして配設する。   In this case, the shield line S22 is routed adjacent to the wire L22, and the wires L23 and L24 are routed adjacent to the shield wire S22. At this time, a plurality of inverters are arranged on the wirings L23 and L24 with the same positional relationship as the arrangement on the wirings L21 and L22, with the arrangement positions being alternately shifted.

これにより、クロストーク伝播の位相関係から見ると、配線Ｌ２３は、配線Ｌ２１と同じ同相グループとなる。また、配線Ｌ２４は、配線Ｌ２２と同じ同相グループとなる。   Accordingly, when viewed from the phase relationship of crosstalk propagation, the wiring L23 is in the same in-phase group as the wiring L21. Also, the wiring L24 is in the same in-phase group as the wiring L22.

図４では、各配線の同相グループの関係を、図３で用いたシンボルと同じシンボルを用いて表している。   In FIG. 4, the relationship between the in-phase groups of each wiring is represented using the same symbols as those used in FIG.

このようなシールド線を用いる本実施例の配線レイアウトによるクロストークの低減効果を、図５に示すシールド線を用いない比較例を参照しながら説明する。   The effect of reducing crosstalk by the wiring layout of this embodiment using such a shield line will be described with reference to a comparative example using no shield line shown in FIG.

図５（ａ）は、第１配線層Ｍ１に、上述の配線Ｌ１１、Ｌ１２に隣接させて配線Ｌ１３、Ｌ１４を配線し、第２配線層Ｍ２には、第１配線層Ｍ１の配線位置と同じ位置に、上述の配線Ｌ２１、Ｌ２２に隣接させて配線Ｌ２３、Ｌ２４を配線した、としたときの例である。   5A, the first wiring layer M1 is provided with wirings L13 and L14 adjacent to the above-described wirings L11 and L12, and the second wiring layer M2 has the same wiring position as the first wiring layer M1. In this example, the wirings L23 and L24 are arranged adjacent to the above-described wirings L21 and L22 at the position.

このような配線を行うと、各配線層における隣接配線間では、クロストークの影響が相殺される。しかし、配線層上下間では、クロストーク伝播の位相関係が同相であるグループの配線が重なって配線される。したがって、この上下に重なる配線間では、クロストークが増大する。   When such wiring is performed, the influence of crosstalk is offset between adjacent wirings in each wiring layer. However, between the upper and lower wiring layers, the wirings of the groups having the same phase relationship of the crosstalk propagation are overlapped. Therefore, crosstalk increases between the wirings that overlap above and below.

この上下で重なる配線間のクロストークを避けるため、図５（ｂ）では、上下で重なる配線を逆相関系のグループとした例である。この配線レイアウトにより、上下で重なる配線間のクロストークの影響は相殺される。しかし、上下の斜め方向には、同相グループの配線が配線されるため、この方向でのクロストークは増大する。   In order to avoid crosstalk between the upper and lower overlapping lines, FIG. 5B shows an example in which the upper and lower overlapping lines are grouped in an inverse correlation system. By this wiring layout, the influence of crosstalk between the overlapping wirings is offset. However, since in-phase group wiring is routed in the upper and lower diagonal directions, crosstalk in this direction increases.

このように、図５に示した比較例の配線レイアウトでは、いずれの場合も、配線層間の上下方向で隣接する配線間のクロストークが増大することになる。   As described above, in the wiring layout of the comparative example shown in FIG. 5, in any case, crosstalk between adjacent wirings in the vertical direction between the wiring layers increases.

これに対して、本実施例の場合、図４に示すように、配線層間の上下方向で隣接する配線は、いずれも逆相関系のグループの配線であり、クロストークの影響が相殺される。   On the other hand, in the case of the present embodiment, as shown in FIG. 4, the wirings adjacent in the vertical direction between the wiring layers are all the wirings of the inverse correlation group, and the influence of the crosstalk is offset.

一方、同相グループの配線は、シールド線を挟んで離れた位置に配線されるため、クロストークの影響が低減される。   On the other hand, since the wiring of the in-phase group is wired away from the shield wire, the influence of crosstalk is reduced.

なお、図５では、各配線層に２組の配線を配線する場合を例にとったが、さらに多くの配線を配線する場合は、上述した２本の配線とシールド線を１組の配線として、必要な配線数分、繰り返し配線すればよい。   In FIG. 5, the case where two sets of wirings are wired in each wiring layer is taken as an example. However, in the case where a larger number of wirings are wired, the above-described two wirings and shield wires are used as one set of wirings. What is necessary is just to repeat wiring for the required number of wiring.

このような本実施例によれば、２層配線層の各配線層間に多数の配線を配線する場合においても、クロストーク伝播の位相関係が逆相関系である配線は近くに配線され、同相グループの配線はシールド線を挟んで離れた位置に配線されるため、同一配線層の隣接する配線のみならず、２層配線層間で上下方向に隣接する配線に対してもクロストークの影響を低減させることができる。   According to the present embodiment, even when a large number of wirings are wired between the wiring layers of the two-layer wiring layer, the wirings whose crosstalk propagation phase relationship is an anticorrelation system are routed close to each other. Since the wiring of this is wired at a position separated by the shield line, the influence of crosstalk is reduced not only on the adjacent wiring of the same wiring layer but also on the wiring adjacent in the vertical direction between the two-layer wiring layers. be able to.

実施例１および実施例２では、２層配線構造の半導体集積回路における配線方法についての例を示したが、本実施例では、３層以上の多層配線構造を有する半導体集積回路における配線方法についての例を示す。   In the first embodiment and the second embodiment, the example of the wiring method in the semiconductor integrated circuit having the two-layer wiring structure is shown. However, in this embodiment, the wiring method in the semiconductor integrated circuit having the multilayer wiring structure of three or more layers is described. An example is shown.

図６は、３層構造の半導体集積回路における配線レイアウトを模式的に示した断面図である。本実施例では、第１配線層Ｍ１、第２配線層Ｍ２の上に、さらに第３配線層Ｍ３が設けられる。   FIG. 6 is a cross-sectional view schematically showing a wiring layout in a semiconductor integrated circuit having a three-layer structure. In the present embodiment, a third wiring layer M3 is further provided on the first wiring layer M1 and the second wiring layer M2.

このような半導体集積回路に対して、第１配線層Ｍ１および第２配線層Ｍ２の配線は、図４に示した実施例２と同じ配線を行うものとする。そこで、図６においても、各配線の、クロストーク伝播の位相関係における同相グループを、図４と同じシンボルを用いて表す。   For such a semiconductor integrated circuit, the wiring of the first wiring layer M1 and the second wiring layer M2 is the same as that of the second embodiment shown in FIG. Therefore, also in FIG. 6, the in-phase group in the phase relationship of the crosstalk propagation of each wiring is represented using the same symbol as in FIG. 4.

このような第１配線層Ｍ１および第２配線層Ｍ２の配線に、第３配線層Ｍ３の配線として、配線Ｌ３１、Ｌ３２および配線Ｌ３３、Ｌ３４を行う。   Wirings L31 and L32 and wirings L33 and L34 are provided as wirings of the third wiring layer M3 on the wirings of the first wiring layer M1 and the second wiring layer M2.

このとき、配線Ｌ３１、Ｌ３２には、配線Ｌ１１、Ｌ１２への配置と同じ位置関係で、複数のインバータを配置位置を交互にずらして配設する。また、配線Ｌ３３、Ｌ３４には、配線Ｌ１３、Ｌ１４への配置と同じ位置関係で、複数のインバータを配置位置を交互にずらして配設する。   At this time, a plurality of inverters are arranged on the wirings L31 and L32 with the same positional relationship as the arrangement on the wirings L11 and L12, with the arrangement positions being alternately shifted. In addition, a plurality of inverters are arranged on the wirings L33 and L34 with the same positional relationship as the arrangement on the wirings L13 and L14 with the arrangement positions being alternately shifted.

これにより、クロストーク伝播の位相関係から見ると、配線Ｌ３１、Ｌ３３は、配線Ｌ１１、Ｌ１３と同じ同相グループとなり、配線Ｌ３２、Ｌ３４は、配線Ｌ１２、Ｌ１４と同じ同相グループとなる。   Accordingly, when viewed from the phase relationship of crosstalk propagation, the wirings L31 and L33 are in the same in-phase group as the wirings L11 and L13, and the wirings L32 and L34 are in the same in-phase group as the wirings L12 and L14.

この配線Ｌ３１、Ｌ３２および配線Ｌ３２、Ｌ３４の配線位置は、同じ奇数配線層の第１配線層Ｍ１の配線Ｌ１１、Ｌ１２および配線Ｌ１３、Ｌ１４と配線層間方向の位置が同じ位置になるように揃える。   The wiring positions of the wirings L31 and L32 and the wirings L32 and L34 are aligned so that the wirings L11 and L12 and the wirings L13 and L14 of the first wiring layer M1 of the same odd wiring layer have the same position in the wiring interlayer direction.

また、第３配線層Ｍ３には、シールド線Ｓ３１、Ｓ３２を配線する。その配線位置は、第１配線層Ｍ１のシールド線Ｓ１１、Ｓ１２と配線層間方向の位置が同じ位置になるように揃える。   In addition, shield lines S31 and S32 are wired in the third wiring layer M3. The wiring positions are aligned so that the shield lines S11 and S12 of the first wiring layer M1 and the wiring layer direction are the same position.

このような配線レイアウトにより、第３配線層Ｍ３の配線Ｌ３２、Ｌ３３、Ｌ３４は、それぞれ、その斜め下方に隣接する第２配線層Ｍ２の配線Ｌ２１、Ｌ２２、Ｌ２３と逆相関係になり、隣接配線間のクロストークの影響が相殺される。   With such a wiring layout, the wirings L32, L33, and L34 of the third wiring layer M3 are in a reverse phase relationship with the wirings L21, L22, and L23 of the second wiring layer M2 adjacent to the lower side of the third wiring layer M3. The effect of crosstalk between them is offset.

また、第３配線層Ｍ３の配線Ｌ３１は、同相グループとなる第２配線層Ｍ２の配線Ｌ２１からは、シールド線Ｓ２１を挟んで離れた位置に配線されるため、クロストークの影響が低減される。   In addition, since the wiring L31 of the third wiring layer M3 is wired at a position away from the wiring L21 of the second wiring layer M2 that is an in-phase group with the shield line S21 interposed therebetween, the influence of crosstalk is reduced. .

図７は、４層構造の半導体集積回路における配線レイアウトを模式的に示した断面図である。本実施例では、図６に示した第３配線層Ｍ３の上に、さらに第４配線層Ｍ４が設けられる。   FIG. 7 is a cross-sectional view schematically showing a wiring layout in a semiconductor integrated circuit having a four-layer structure. In the present embodiment, a fourth wiring layer M4 is further provided on the third wiring layer M3 shown in FIG.

このような半導体集積回路に対して、第１配線層Ｍ１から第３配線層Ｍ３までは、図６に示した配線レイアウトと同じ配線を行うものとする。そこで、図７においても、各配線のクロストーク伝播に関するグループ関係を、図６と同じシンボルを用いて表すものとする。   For such a semiconductor integrated circuit, the same wiring as the wiring layout shown in FIG. 6 is performed from the first wiring layer M1 to the third wiring layer M3. Therefore, also in FIG. 7, the group relationship regarding the crosstalk propagation of each wiring is represented using the same symbols as in FIG.

本実施例では、第３配線層Ｍ３までの配線に、第４配線層Ｍ４の配線として、配線Ｌ４１、Ｌ４２および配線Ｌ４３、Ｌ４４を行う。   In the present embodiment, wirings L41 and L42 and wirings L43 and L44 are performed as wirings of the fourth wiring layer M4 in wirings up to the third wiring layer M3.

このとき、配線Ｌ４１、Ｌ４２には、配線Ｌ２１、Ｌ２２への配置と同じ位置関係で、複数のインバータを配置位置を交互にずらして配設する。また、配線Ｌ４３、Ｌ４４には、配線Ｌ２３、Ｌ２４への配置と同じ位置関係で、複数のインバータを配置位置を交互にずらして配設する。   At this time, a plurality of inverters are arranged on the wirings L41 and L42 with the same positional relationship as the arrangement on the wirings L21 and L22, with the arrangement positions being alternately shifted. In addition, a plurality of inverters are arranged on the wirings L43 and L44 with the same positional relationship as the arrangement on the wirings L23 and L24, with the arrangement positions being alternately shifted.

これにより、クロストーク伝播の位相関係から見ると、配線Ｌ４１、Ｌ４３は、配線Ｌ２１、Ｌ２３と同じグループとなり、配線Ｌ４２、Ｌ４４は、配線Ｌ２２、Ｌ２４と同じグループとなる。   Accordingly, when viewed from the phase relationship of crosstalk propagation, the wirings L41 and L43 are in the same group as the wirings L21 and L23, and the wirings L42 and L44 are in the same group as the wirings L22 and L24.

この配線Ｌ４１、Ｌ４２および配線Ｌ４２、Ｌ４４の配線位置は、同じ偶数配線層の第２配線層Ｍ２の配線Ｌ２１１、Ｌ２２および配線Ｌ２３、Ｌ２４と配線層間方向の位置が同じ位置になるように揃える。   The wiring positions of the wirings L41 and L42 and the wirings L42 and L44 are aligned so that the positions in the wiring interlayer direction are the same as the wirings L211 and L22 and the wirings L23 and L24 of the second wiring layer M2 of the same even wiring layer.

また、第４配線層Ｍ４には、シールド線Ｓ４１、Ｓ４２を配線する。その配線位置は、第２配線層Ｍ２のシールド線Ｓ２１、Ｓ２２と配線層間方向の位置が同じ位置になるように揃える。   In addition, shield lines S41 and S42 are wired in the fourth wiring layer M4. The wiring positions are aligned so that the shield lines S21 and S22 of the second wiring layer M2 are in the same position in the wiring layer direction.

このような配線レイアウトにより、第４配線層Ｍ４の配線Ｌ４１、Ｌ４２、Ｌ４３は、それぞれ、その斜め下方に隣接する第３配線層Ｍ３の配線Ｌ３２、Ｌ３３、Ｌ３４と逆相関係になり、隣接配線間のクロストークの影響が相殺される。   With such a wiring layout, the wirings L41, L42, and L43 of the fourth wiring layer M4 are in a reverse phase relationship with the wirings L32, L33, and L34 of the third wiring layer M3 that are obliquely below and adjacent to each other. The effect of crosstalk between them is offset.

また、第４配線層Ｍ４の配線Ｌ４４は、同相グループとなる第３配線層Ｍ３の配線Ｌ３４からは、シールド線Ｓ３２を挟んで離れた位置に配線されるため、クロストークの影響が低減される。   Further, since the wiring L44 of the fourth wiring layer M4 is wired at a position away from the wiring L34 of the third wiring layer M3 that is the in-phase group with the shield line S32 interposed therebetween, the influence of crosstalk is reduced. .

このような本実施例によれば、３層以上の多層配線構造を有する半導体集積回路において、２層目までの配線レイアウトを基準に、奇数層の配線は奇数層の配線どうし、偶数層の配線は偶数層の配線どうしで、それぞれ、配線位置を配線層間方向の同じ位置に揃えて配線することにより、配線密度を高くすることが可能でありながら、同一配線層の隣接する配線のみならず、各配線層間で上下方向に隣接する配線に対してもクロストークの影響を低減させることができる。   According to this embodiment, in the semiconductor integrated circuit having a multilayer wiring structure of three or more layers, the odd layer wirings are connected to the odd layer wirings and the even layer wirings based on the wiring layout up to the second layer. Is the wiring of even layers, and by arranging the wiring positions at the same position in the wiring interlayer direction, it is possible to increase the wiring density, but not only the adjacent wiring of the same wiring layer, The influence of crosstalk can be reduced even for wirings adjacent in the vertical direction between the wiring layers.

本発明の実施例１に係る半導体集積回路の配線レイアウトを模式的に示す斜視図。1 is a perspective view schematically showing a wiring layout of a semiconductor integrated circuit according to Embodiment 1 of the present invention. 本発明の実施例１に係る半導体集積回路の配線レイアウトの平面図。1 is a plan view of a wiring layout of a semiconductor integrated circuit according to Embodiment 1 of the present invention. 本発明の実施例１に係る半導体集積回路の配線レイアウトを模式的に示す断面図。1 is a cross-sectional view schematically showing a wiring layout of a semiconductor integrated circuit according to a first embodiment of the present invention. 本発明の実施例２に係る半導体集積回路の配線レイアウトを模式的に示す断面図。Sectional drawing which shows typically the wiring layout of the semiconductor integrated circuit which concerns on Example 2 of this invention. 本発明の実施例２に係る半導体集積回路の配線方法の効果を説明するための比較図。FIG. 10 is a comparative diagram for explaining the effect of the semiconductor integrated circuit wiring method according to the second embodiment of the present invention; 本発明の実施例３に係る半導体集積回路の配線レイアウトを模式的に示す断面図。Sectional drawing which shows typically the wiring layout of the semiconductor integrated circuit which concerns on Example 3 of this invention. 本発明の実施例３に係る半導体集積回路の配線レイアウトを模式的に示す断面図。Sectional drawing which shows typically the wiring layout of the semiconductor integrated circuit which concerns on Example 3 of this invention.

符号の説明Explanation of symbols

Ｌ１１〜Ｌ４４ 配線
Ｓ１１〜Ｓ４２ シールド線
Ｍ１ 第１配線層
Ｍ２ 第２配線層
Ｍ３ 第３配線層
Ｍ４ 第４配線層
ＩＶ１１１〜ＩＶ２２２ インバータ L11 to L44 Wiring S11 to S42 Shield line M1 First wiring layer M2 Second wiring layer M3 Third wiring layer M4 Fourth wiring layers IV111 to IV222 Inverter

Claims (5)

２層の配線層を有する半導体集積回路の
第１の配線層に、
複数のインバータが配置位置を交互にずらして配設された２本の配線を隣接させて配線するとともに、前記２本の配線のいずれかに隣接させてシールド線を配線し、
第２の配線層に、
前記第１の配線層の前記インバータの配置間隔と同じ間隔で複数のインバータが配置位置を交互にずらして配設された２本の配線を、前記第１の配線層の前記シールド線が配線された位置を挟むように、隣接させて配線するとともに、
前記２本の配線に隣接し、かつ前記第１の配線層の前記２本の配線の間となる位置に、シールド線を配線する
ことを特徴とする半導体集積回路の配線方法。 In the first wiring layer of the semiconductor integrated circuit having two wiring layers,
A plurality of inverters are arranged adjacent to each other with two wirings arranged by alternately shifting the arrangement positions, and a shield line is arranged adjacent to one of the two wirings,
In the second wiring layer,
A plurality of inverters are alternately arranged at the same interval as that of the inverters in the first wiring layer, and the shield lines in the first wiring layer are wired to the two wirings. In addition to wiring adjacent to each other,
A wiring method of a semiconductor integrated circuit, wherein a shield line is wired at a position adjacent to the two wirings and between the two wirings of the first wiring layer. 前記第１の配線層に、
前記シールド線に隣接させて、
前記２本の配線および前記シールド線を１組の配線とした複数組の配線を繰り返し配線し、
前記第２の配線層に、
前記２本の配線に隣接させて、
前記シールド線および前記２本の配線を１組の配線とした複数組の配線を繰り返し配線する
ことを特徴とする請求項１に記載の半導体集積回路の配線方法。 In the first wiring layer,
Adjacent to the shield wire,
Repeatedly wiring a plurality of sets of the two wires and the shielded wire as a set of wires;
In the second wiring layer,
Adjacent to the two wires,
2. The method of wiring a semiconductor integrated circuit according to claim 1, wherein a plurality of sets of wirings in which the shield line and the two wirings are used as one set are repeatedly wired. 多層の配線層を有する半導体集積回路の
奇数層の配線層に、
複数のインバータが配置位置を交互にずらして配設された２本の配線を隣接させて配線するとともに、前記２本の配線のいずれかに隣接させてシールド線を配線し、
偶数層の配線層に、
前記奇数層の配線層の前記インバータの配置間隔と同じ間隔で複数のインバータが配置位置を交互にずらして配設された２本の配線を、前記奇数層の配線層の前記シールド線が配線された位置を挟むように、隣接させて配線するとともに、
前記２本の配線に隣接し、かつ前記奇数層の配線層の前記２本の配線の間となる位置に、シールド線を配線する
ことを特徴とする半導体集積回路の配線方法。 In an odd-numbered wiring layer of a semiconductor integrated circuit having a multilayer wiring layer,
A plurality of inverters are arranged adjacent to each other with two wirings arranged by alternately shifting the arrangement positions, and a shield line is arranged adjacent to one of the two wirings,
Even number of wiring layers
A plurality of inverters are alternately arranged at the same interval as the inverter arrangement interval of the odd-numbered wiring layer, and the shield line of the odd-numbered wiring layer is wired with two wirings arranged alternately. In addition to wiring adjacent to each other,
A wiring method of a semiconductor integrated circuit, wherein a shield line is wired at a position adjacent to the two wirings and between the two wirings of the odd-numbered wiring layer. 多層の配線層を有する半導体集積回路の
奇数層の配線層に、
前記シールド線に隣接させて、
前記２本の配線および前記シールド線を１組の配線とした複数組の配線を繰り返し配線し、
偶数層の配線層に、
前記２本の配線に隣接させて、
前記シールド線および前記２本の配線を１組の配線とした複数組の配線を繰り返し配線する
ことを特徴とする請求項３に記載の半導体集積回路の配線方法。 In an odd-numbered wiring layer of a semiconductor integrated circuit having a multilayer wiring layer,
Adjacent to the shield wire,
Repeatedly wiring a plurality of sets of the two wires and the shielded wire as a set of wires;
Even number of wiring layers
Adjacent to the two wires,
4. The wiring method for a semiconductor integrated circuit according to claim 3, wherein a plurality of sets of wirings in which the shield line and the two wirings are used as one set are repeatedly wired. 前記奇数層の各配線層に配線された前記２本の配線、前記シールド線および前記複数組の配線の配線位置を配線層間方向の同じ位置に揃え、
前記偶数層の各配線層に配線された前記２本の配線、前記シールド線および前記複数組の配線の配線位置を配線層間方向の同じ位置に揃える
ことを特徴とする請求項４に記載の半導体集積回路の配線方法。 Aligning the wiring positions of the two wirings, the shield lines, and the plurality of sets of wirings that are wired to the wiring layers of the odd-numbered layers at the same position in the wiring layer direction,
5. The semiconductor according to claim 4, wherein the wiring positions of the two wirings, the shield lines, and the plurality of sets of wirings that are wired in each of the even-numbered wiring layers are aligned at the same position in a wiring interlayer direction. Integrated circuit wiring method.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010186304A (en) * 2009-02-12 2010-08-26 Nec Corp Semiconductor layout system, method, and program
JP2010192534A (en) * 2009-02-16 2010-09-02 Renesas Electronics Corp Semiconductor integrated circuit device

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