JP4800668B2 - Semiconductor integrated circuit - Google Patents

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Description

本発明は半導体集積回路に関し、特にセルを密集させて配置させた構造に関わる。   The present invention relates to a semiconductor integrated circuit, and more particularly to a structure in which cells are densely arranged.

半導体集積回路の設計方式においては、論理回路としての機能を有する論理セルを組み合わせて配置することで、チップ全体を設計するセミカスタム方式のスタンダードセル方式と呼ばれるものがある。
係るスタンダードセル方式においては、よりチップ面積を小さくするために、上記論理セルを密集させて配置すると共に、セル同士の配線領域を少なくすることが求められている。
特開平10−313060号公報 Among semiconductor integrated circuit design methods, there is a so-called semi-custom standard cell method in which the entire chip is designed by combining and arranging logic cells having functions as logic circuits.
In such a standard cell system, in order to further reduce the chip area, it is required to arrange the logic cells densely and reduce the wiring area between the cells.
JP-A-10-313060

ところで、セル幅とセルの幅方向における入力ピンの位置とが略等しいセルを上記幅方向（列方向）に並べたセル列を、上記幅方向に直交する高さ方向（行方向）に格子状（マトリックス状）に並べ、例えば上記高さ方向から入力信号用の配線を行うような場合には、同列異行間のセル同士で幅方向の入力ピン位置が重なる。
このため、上記入力信号用の配線を同一配線層では直線で配線しにくく、迂回して配線する必要が生じ、配線リソースが増大するという問題がある。 By the way, a cell column in which cells having substantially the same cell width and input pin position in the cell width direction are arranged in the width direction (column direction) is formed in a lattice shape in the height direction (row direction) orthogonal to the width direction. For example, when input signal wiring is performed from the height direction, the input pin positions in the width direction overlap between cells in the same row.
For this reason, it is difficult to wire the input signal wiring in a straight line in the same wiring layer, and there is a problem in that it is necessary to make a detour wiring, which increases wiring resources.

係る問題は、入力ピンを多数有するセルを配置に用いる場合に顕著となる。
本発明は、上記した問題に鑑みてなされたものであって、セル幅とセルの幅方向における入力ピンの位置とが略等しい複数セルを有する半導体集積回路において、入力信号用の配線を直線に近い形で配して、配線リソースの削減を可能とする半導体集積回路を提供することを目的としている。 Such a problem becomes conspicuous when a cell having a large number of input pins is used for the arrangement.
The present invention has been made in view of the above problems, and in a semiconductor integrated circuit having a plurality of cells in which the cell width and the position of the input pin in the cell width direction are substantially equal, the wiring for the input signal is linear. An object of the present invention is to provide a semiconductor integrated circuit which can be arranged in a close form and can reduce wiring resources.

上記目的を達成するために本発明に係る半導体集積回路は、セル幅とセルの幅方向における入力ピンの位置とが規定寸法であるセルを複数有し、前記セルを少なくとも１つ前記幅方向に並べたセル列を、前記幅方向に直交する方向に少なくとも２つ配置した半導体集積回路であって、少なくとも２列のセル列間で、セルの位置が前記幅方向にズレていることを特徴としている。  In order to achieve the above object, a semiconductor integrated circuit according to the present invention includes a plurality of cells each having a cell width and a position of an input pin in the cell width direction having a prescribed dimension, and at least one of the cells in the width direction. A semiconductor integrated circuit in which at least two arranged cell rows are arranged in a direction orthogonal to the width direction, and the cell positions are shifted in the width direction between at least two cell rows. Yes.

この構成によれば、ズレ距離分だけ、異なるセル列間のセルにおける入力ピン位置を幅方向にずらすことできるので、入力信号用の配線を直線に近い形で配することが可能なり、配線リソースの増大を防止することができる。
また、前記入力ピンは、セル上で、前記幅方向の第１の端部寄りに偏って配置され、前記セル列間でのセルのズレ距離は、前記第１の端部側の辺から、当該第１の側の辺と幅方向に最も遠い入力ピン位置までの長さ以上であることを特徴としている。 According to this configuration, the input pin position in the cell between the different cell columns can be shifted in the width direction by the shift distance, so that the input signal wiring can be arranged in a shape close to a straight line, and the wiring resource Can be prevented from increasing.
Further, the input pin is arranged on the cell so as to be biased toward the first end portion in the width direction, and the shift distance of the cell between the cell rows is from the side on the first end side, It is characterized in that the length is equal to or longer than the input pin position furthest in the width direction with respect to the first side.

また、本発明に係る半導体集積回路は、セルを複数配した半導体集積回路であって、２つのセルにおいて、セル幅とセルの幅方向における入力ピンの位置とが等しいが、一方のセルを左右反転しても入力ピン同士が重ならない構造のセルを、少なくとも１つ前記幅方向に並べた第１のセル列と、前記セルを左右反転した構造を有するミラーセルを、少なくとも１つ前記幅方向に並べた第２のセル列とを、前記幅方向に直交する方向に配置することを特徴としている。   The semiconductor integrated circuit according to the present invention is a semiconductor integrated circuit in which a plurality of cells are arranged. In two cells, the cell width and the position of the input pin in the cell width direction are equal, but one cell is At least one cell having a structure in which the input pins do not overlap each other even if it is inverted is arranged in the width direction, and at least one mirror cell having a structure in which the cell is horizontally reversed is arranged in the width direction. The arranged second cell rows are arranged in a direction orthogonal to the width direction.

この構成によれば、例えば、第１のセル列のセルと第２のセル列のミラーセルとの幅方向の位置を揃えて配置すれば、両セルの入力ピン位置を幅方向にずらすことができるので、入力信号用の配線を直線に近い形で配することが可能なり、配線リソースの増大を防止することができる。
また、前記入力ピンは、セル上で、前記幅方向の第１の端部寄りに偏って配置されていることを特徴としている。 According to this configuration, for example, if the positions in the width direction of the cells in the first cell row and the mirror cells in the second cell row are aligned, the input pin positions of both cells can be shifted in the width direction. Therefore, the input signal wiring can be arranged in a shape close to a straight line, and an increase in wiring resources can be prevented.
In addition, the input pin is arranged on the cell so as to be biased toward the first end in the width direction.

また、さらに、前記セル列が位置する層の上層または下層に、電源配線またはグランド配線を有し、前記半導体集積回路を平面視した場合に、前記電源配線またはグランド配線は、前記幅方向と略直交する方向に延びており、前記セル列に含まれるセルは、その入力ピン位置が前記電源配線またはグランド配線の上または下となる位置から退避して配されていることを特徴としている。   Further, when the semiconductor integrated circuit is viewed in plan view, the power supply wiring or the ground wiring is substantially the same as the width direction when the semiconductor integrated circuit is seen in a plan view. The cells extending in the orthogonal direction are arranged such that the cells included in the cell row are retracted from positions where the input pin positions are above or below the power supply wiring or ground wiring.

この構成によれば、入力ピン位置が上記電源配線またはグランド配線の上下の位置から退避しているので、これらの配線位置に起因した入力ピン配線の迂回を防ぐことができる。
また、さらに、前記幅方向と直交する高さ方向に隣接する所定数のセル列から構成されるセル群を複数備え、各セル群間で同ビットのセルには同一の入力信号が入力される構成をしており、各セル群間において、同ビットのセルの幅方向の位置が揃って配されていることを特徴としている。 According to this configuration, since the input pin position is retracted from the upper and lower positions of the power supply wiring or the ground wiring, it is possible to prevent detouring of the input pin wiring due to these wiring positions.
In addition, a plurality of cell groups each including a predetermined number of cell rows adjacent in the height direction orthogonal to the width direction are provided, and the same input signal is input to cells of the same bit between the cell groups. This is characterized by the fact that the cells in the same direction in the width direction are arranged between the cell groups.

また、前記セルへ入力系統は複数あり、前記入力ピンは、セル上で、前記入力系統に対応して複数種類配置されており、前記複数の種類の入力ピンのピン位置は、前記幅方向と略直交する方向及び前記幅方向において、互いに異なることを特徴としている。
また、前記セル群間で、一部分の同ビットのセルの幅方向の位置が異なることを特徴としている。 Also, there are a plurality of input systems to the cell, the input pins are arranged on the cell in a plurality of types corresponding to the input systems, and the pin positions of the plurality of types of input pins are the width direction and In the substantially orthogonal direction and the width direction, they are different from each other.
Further, the position in the width direction of a part of the cells of the same bit is different between the cell groups.

また、同セル列のセル同士の間に、バッファを配することを特徴としている。
また、さらに、前記セルとセル幅が略等しいが、幅方向の入力ピン位置が異なる第２のセルを、前記セル列中に配することを特徴としている。
また、さらに、前記セルへの入力信号をドライブする複数のバッファから構成されるバッファ群を備え、前記バッファを、対応するセルの入力のピンの幅方向における位置と、略同位置上に配することを特徴としている。 In addition, a buffer is arranged between cells in the same cell row.
Furthermore, a second cell having a cell width substantially equal to the cell but having a different input pin position in the width direction is arranged in the cell row.
Further, a buffer group including a plurality of buffers for driving an input signal to the cell is provided, and the buffer is arranged at substantially the same position as the position in the width direction of the input pin of the corresponding cell. It is characterized by that.

また、前記バッファは、対応するセルに隣接して配されていることを特徴としている。
また、前記バッファ群は、所定のセル列に含まれる所定数のセルに対応した所定数のバッファから構成され、当該所定数のバッファは、前記所定のセル列と、当該所定のセル列の手前のセル列との間に介挿されて配置されていることを特徴としている。
また、前記バッファ群は、所定のセル列の所定数のセルに対応した所定数のバッファから構成され、前記所定数のバッファは、対応するセルのセル列の配置位置から、前記セルの幅方向に直交するセルの高さ分以上離れて配されていることを特徴としている。 The buffer is arranged adjacent to a corresponding cell.
The buffer group includes a predetermined number of buffers corresponding to a predetermined number of cells included in the predetermined cell column, and the predetermined number of buffers includes the predetermined cell column and a front of the predetermined cell column. It is characterized by being interposed between the cell rows.
In addition, the buffer group includes a predetermined number of buffers corresponding to a predetermined number of cells in a predetermined cell column, and the predetermined number of buffers from the arrangement position of the cell column of the corresponding cell to the width direction of the cell It is characterized by being arranged at a distance equal to or more than the height of the cell orthogonal to the.

また、前記セル列のセルは所定の領域を囲繞して並べられており、当該所定の領域にはクロックゲーティングセルまたはクロックバッファが配されていることを特徴としている。
また、前記セルはフリップフロップ機能を有することを特徴としている。 The cells in the cell row are arranged so as to surround a predetermined area, and a clock gating cell or a clock buffer is arranged in the predetermined area.
The cell has a flip-flop function.

以下、本発明の実施の形態について、図面を参照して説明する。
以下の実施の形態では、入力信号はデータ信号とイネーブル信号を示す。
（実施の形態１）
図１は、本実施の形態に係るスタンダードセルの配置構成を示す平面図である。
図１に示すように、９つの長方形状をしたスタンダードセル１１〜１９が密集して配置されている。スタンダードセル１１〜１３，１４〜１６，１７〜１９はそれぞれセルの幅方向に隣接して配置されている。なお、図１においては、入力ピンＤＩの位置に注目し易くするため、出力ピンＤＯ等の他のピンの図示を省略している。また、各スタンダードセル１１〜１９用の配線２１〜２９は、セルが位置する層の上の配線層に位置しており、図中では配線２１〜２９を実線で示すのに対して、スタンダードセル１１〜１９を破線で示している。 Embodiments of the present invention will be described below with reference to the drawings.
In the following embodiments, the input signal indicates a data signal and an enable signal.
(Embodiment 1)
FIG. 1 is a plan view showing an arrangement configuration of standard cells according to the present embodiment.
As shown in FIG. 1, nine rectangular standard cells 11 to 19 are densely arranged. Standard cells 11 to 13, 14 to 16, and 17 to 19 are arranged adjacent to each other in the cell width direction. In FIG. 1, other pins such as the output pin DO are not shown in order to make it easier to focus on the position of the input pin DI. In addition, the wirings 21 to 29 for the standard cells 11 to 19 are located in the wiring layer above the layer in which the cells are located. In the figure, the wirings 21 to 29 are indicated by solid lines, whereas the standard cells 11 to 19 are indicated by broken lines.

図２は、図１において配置に供されているスタンダードセル１１の構造を示す図である。
スタンダードセル１１〜１９（以下、単に「セル」と呼ぶ場合がある。）は、同様の形状をしているので、ここではスタンダードセル１１のみを説明して他のセル１２〜１９の説明に代える。 FIG. 2 is a diagram showing the structure of the standard cell 11 provided for the arrangement in FIG.
Since the standard cells 11 to 19 (hereinafter may be simply referred to as “cells”) have the same shape, only the standard cell 11 will be described here to replace the description of the other cells 12 to 19. .

図２に示すように、本明細書においては、セル１１の幅方向に平行な方向をＸ方向とし、Ｘ方向に直交する方向をＹ方向と定義する。
スタンダードセル１１は、横長の長方形状をしており、短辺ａ１，ａ２の長さは例えば４μm、長辺ｂの長さは例えば３０μm程度である。
スタンダードセル１１は主表面上に、入力ピンＤＩと出力ピンＤＯを有している。入力ピンＤＩは、短辺ａ１，ａ２の内の入力ピンＤＩに幅方向に近い側端部の短辺ａ１から、セルの幅方向の距離ｄ１だけ離れている。この距離ｄ１は長辺ｂよりかなり短く、長くても例えばｂの３分の１程度（d1≦1/3b)であることが通常である。 As shown in FIG. 2, in this specification, a direction parallel to the width direction of the cell 11 is defined as an X direction, and a direction orthogonal to the X direction is defined as a Y direction.
The standard cell 11 has a horizontally long rectangular shape, and the length of the short sides a1 and a2 is, for example, 4 μm, and the length of the long side b is, for example, about 30 μm.
The standard cell 11 has an input pin DI and an output pin DO on the main surface. The input pin DI is separated by a distance d1 in the cell width direction from the short side a1 at the side end close to the width direction of the input pin DI in the short sides a1 and a2. This distance d1 is considerably shorter than the long side b, and is usually about one third of b (d1 ≦ 1 / 3b) at most.

図１に戻って、配置されたスタンダードセル１１〜１９を、セル１１〜１３をＡ行セル列、セル１４〜１６をＢ行セル列、セル１７〜１９をＣ行セル列とグループ化して呼ぶこととする。
スタンダードセル１１〜１９の幅方向に略直交する方向の上層には、データ信号生成回路１が位置しており、各セル１１〜１９の入力ピンＤＩにはデータ信号生成回路１が出力する信号用の配線２１〜２９が接続されている。 Returning to FIG. 1, the arranged standard cells 11 to 19 are called the cells 11 to 13 as A row cell columns, the cells 14 to 16 as B row cell columns, and the cells 17 to 19 as C row cell columns. I will do it.
The data signal generation circuit 1 is located in an upper layer in a direction substantially orthogonal to the width direction of the standard cells 11 to 19, and the signals output from the data signal generation circuit 1 are input to the input pins DI of the cells 11 to 19, respectively. Wirings 21 to 29 are connected.

この配線２１〜２９は、セル１１〜１９より上層の配線層に位置しており、図示しないビアを介して入力ピンＤＩと接続されているものである。
Ｂ行セル列のセル１４〜１６は、Ａ行セル列のセル１１〜１３とセルの幅方向に距離ｄ２だけ位置がずれている（幅方向の位置座標がｄ２だけ異なる。）。
Ｃ行セル列のセル１７〜１９も、Ｂ行セル列のセル１４〜１６とセルの幅方向かつＡ行セル列とＢ行セル列とのずれ方向に距離ｄ２だけ位置がずれている。 The wirings 21 to 29 are located in a wiring layer above the cells 11 to 19 and are connected to the input pin DI through a via (not shown).
The cells 14 to 16 in the B row cell column are displaced from the cells 11 to 13 in the A row cell column by a distance d2 in the cell width direction (position coordinates in the width direction are different by d2).
The cells 17 to 19 in the C row cell column are also shifted in position by a distance d2 from the cells 14 to 16 in the B row cell column in the cell width direction and the shift direction between the A row cell column and the B row cell column.

これらの距離ｄ２は、上記距離ｄ１と略等しくなっている（d2=d1)。
このように、異行のセル列間において、セル１１〜１３，１４〜１６，１７〜１９の幅方向の位置をずらして配置することで、異行のセル列間で同列のセルの入力ピンの幅方向の位置をずらすことができ、入力信号用配線２１〜２９を同一配線層でもって直線で配線することが可能となる。 These distances d2 are substantially equal to the distance d1 (d2 = d1).
As described above, by shifting the positions of the cells 11 to 13, 14 to 16, and 17 to 19 in the width direction between the different cell columns, the input pins of the cells in the same column between the different cell columns are arranged. The input signal wirings 21 to 29 can be wired in a straight line with the same wiring layer.

（複数の入力ピンを備えたセルにおけるずれ距離ｄ２の最適範囲）
図３は、複数の入力ピンを備えたスタンダードセルの構造を示す図である。
スタンダードセル１０は、３個の入力ピンＤＩ０，ＤＩ１，ＤＩ２と出力ピンＤＯとを有している。
このように入力ピンを３個有するスタンダードセル１０も図１のようにセル列間で幅方向にセル位置をずらして配置することで、配線リソースを削減することができる。 (Optimum range of displacement distance d2 in a cell having a plurality of input pins)
FIG. 3 is a diagram showing the structure of a standard cell having a plurality of input pins.
The standard cell 10 has three input pins DI0, DI1, DI2 and an output pin DO.
As described above, the standard cell 10 having three input pins is also arranged by shifting the cell position in the width direction between the cell columns as shown in FIG. 1, thereby reducing the wiring resources.

この場合のずれ距離ｄ２（図１参照）は、短辺ａ１，ａ２の内、入力ピンが列設されている側の短辺ａ１からの距離ｄ３以上と設定すれば（d2≧d3）、同列で異配置行間のセル同士の幅方向入力の入力ピン位置を確実に重ならないようにできる。
なお、ずれ距離ｄ２の上限は、例えば、長辺ｂと距離ｄ３の差である（d2≦b-d3)。
（実施の形態２）
実施の形態１では、セル幅と入力ピンの幅方向の位置とが略等しい（規定寸法である）セルを複数配置する構成であったが、本実施の形態では、セル列中のセルの一部に、入力ピン位置が異なるセルを用いることで、直線配線を維持しつつ、配線間の配線容量を調整するものである。 In this case, the shift distance d2 (see FIG. 1) is set to be equal to or longer than the distance d3 from the short side a1 on the side where the input pins are arranged in the short sides a1 and a2 (d2 ≧ d3). Thus, it is possible to ensure that the input pin positions of the input in the width direction between cells between differently arranged rows do not overlap.
The upper limit of the shift distance d2 is, for example, the difference between the long side b and the distance d3 (d2 ≦ b−d3).
(Embodiment 2)
In the first embodiment, a plurality of cells having the same cell width and the position in the width direction of the input pin (having the prescribed dimensions) are arranged. However, in the present embodiment, one cell in the cell row is arranged. By using cells with different input pin positions for the part, the wiring capacity between the wirings is adjusted while maintaining the straight wirings.

実施の形態２は、基本的には実施の形態１と同様であるので、同様の構成要素には図面上同様の符号を付してその説明を省略する（以下の他の実施の形態も同様である。）。
図４は、実施の形態２に係るスタンダードセルの配置構成を示す平面図である。
本実施の形態では、Ｂ行セル列の２列目には、セル１５（図１参照）に代えて、セル３を用いている。 Since the second embodiment is basically the same as the first embodiment, the same components are denoted by the same reference numerals in the drawings, and the description thereof is omitted (the same applies to the other embodiments below). .)
FIG. 4 is a plan view showing an arrangement configuration of standard cells according to the second embodiment.
In the present embodiment, the cell 3 is used in the second column of the B row cell column instead of the cell 15 (see FIG. 1).

セル３は、他のセル１１〜１４，１６〜１９とセル幅は同じであるが、入力ピンＤＩの位置が異なりセルの中央（右方）より位置している。
このため、セル３の入力ピンＤＩの直線配線２０も右方にずれるので、配線２８と配線２０との距離ｄ４を、配線２８と配線２５（図１参照）との距離に比べて広くなる。このため、配線２８と配線２０の間における配線容量を削減することが可能となる。
（実施の形態３）
実施の形態３では、スタンダードセルの密集配置領域の上層に電源配線が位置している場合にも、スタンダードセルの配置位置を工夫して、各セルの入力ピンへの直線配線を堅持するものである。 The cell 3 has the same cell width as the other cells 11 to 14 and 16 to 19, but the input pin DI is different and is located from the center (right side) of the cell.
For this reason, since the straight line 20 of the input pin DI of the cell 3 is also shifted to the right, the distance d4 between the line 28 and the line 20 becomes wider than the distance between the line 28 and the line 25 (see FIG. 1). For this reason, the wiring capacity between the wiring 28 and the wiring 20 can be reduced.
(Embodiment 3)
In the third embodiment, even when the power supply wiring is located in the upper layer of the standard cell densely arranged region, the arrangement position of the standard cell is devised to maintain the straight wiring to the input pin of each cell. is there.

図５〜図７を参照しながら実施の形態３について説明する。
図５は、実施の形態３に係るスタンダードセルの配置構成を示す平面図であり、セルの位置より上層の配線層２（図７参照）に位置した配線４１〜４９と、この配線層２のさらに上層の配線層３に位置する電源配線５０をも示している。
セル３１〜３９の密集配置領域中央の上層には、電源配線５０が位置している。 The third embodiment will be described with reference to FIGS.
FIG. 5 is a plan view showing the arrangement configuration of the standard cells according to the third embodiment. The wirings 41 to 49 positioned in the wiring layer 2 (see FIG. 7) above the cell position and the wiring layers 2 are arranged. Furthermore, the power supply wiring 50 located in the upper wiring layer 3 is also shown.
The power supply wiring 50 is located in the upper layer in the center of the dense arrangement area of the cells 31 to 39.

セル３２及びセル３９はその入力ピンDIが上記電源配線と重なることを避けるため、セル３１，３８から離れて、幅方向右方に移動した配置位置となっている。セル３３，３６も上記セル３１，３８に伴って同じ距離だけ右方に移動した配置位置となっている。
図６は、図５の長方形Ｋで囲まれている領域付近の拡大図であり、３つの配線層における配線構造に注目した図である。 The cells 32 and 39 are arranged away from the cells 31 and 38 and moved to the right in the width direction in order to prevent the input pins DI from overlapping the power supply wiring. The cells 33 and 36 are also arranged at positions that are moved to the right by the same distance along with the cells 31 and 38.
FIG. 6 is an enlarged view of the vicinity of the region surrounded by the rectangle K in FIG. 5 and is a view focusing on the wiring structure in the three wiring layers.

図７は、図６のL-L線における断面図であり、３つの配線層を示す図である。
図７に示すように、配線層３は電源配線５０で構成され、配線層２は各スタンダードセルへの入力信号配線４１〜４９で構成され、配線層１は電源配線５４ａ，５４ｂで構成されている。
配線層３の電源配線５０と、配線層１の電源配線５４ａ，５４ｂとは電源ビア５２ａ，５２ｂを介して接続されている。 FIG. 7 is a cross-sectional view taken along line LL in FIG. 6 and shows three wiring layers.
As shown in FIG. 7, the wiring layer 3 is composed of power supply wirings 50, the wiring layer 2 is composed of input signal wirings 41 to 49 for each standard cell, and the wiring layer 1 is composed of power supply wirings 54a and 54b. Yes.
The power supply wiring 50 of the wiring layer 3 and the power supply wirings 54a and 54b of the wiring layer 1 are connected through power supply vias 52a and 52b.

一方の電源配線５０は配線層３に位置し、他方の電源配線５４ａ，５４ｂは配線層１に位置しているため、電源ビア５２ａ，５２ｂは配線層２の領域を通ることとなる。
このため、配線層２に位置するセル３１〜３９の入力ピンDI位置が、電源ビア５２ａ、５２ｂの位置と重なると、入力ピンDIへの配線を迂回する必要が生じる。
そこで、本実施の形態のように、仮にそのまま密集配置すると、電源配線５０と入力ピンDI位置が重なってしまうセル３２，３９を、電源配線５０（または電源ビア５２ａ、５２ｂ）を避けて重ならない位置までずらして配置することで、直線配線を維持することができる。
（実施の形態４）
実施の形態４では、データ信号生成回路とスタンダードセルとの間のバッファを配し、当該バッファの配置位置を工夫することで、直線配線を維持しつつ、セルへの入力信号の制御をも可能とするものである。 Since one power supply wiring 50 is located in the wiring layer 3 and the other power supply wirings 54 a and 54 b are located in the wiring layer 1, the power supply vias 52 a and 52 b pass through the region of the wiring layer 2.
For this reason, when the input pin DI positions of the cells 31 to 39 located in the wiring layer 2 overlap with the positions of the power supply vias 52a and 52b, it is necessary to bypass the wiring to the input pin DI.
Therefore, as in the present embodiment, if densely arranged as they are, the cells 32 and 39 in which the positions of the power supply wiring 50 and the input pin DI overlap do not overlap with the power supply wiring 50 (or power supply vias 52a and 52b). A straight line can be maintained by shifting the position to the position.
(Embodiment 4)
In the fourth embodiment, by arranging a buffer between the data signal generation circuit and the standard cell and devising the arrangement position of the buffer, it is possible to control the input signal to the cell while maintaining the straight wiring. It is what.

図８は、実施の形態４に係るスタンダードセルの配置構成を示す平面図である。
スタンダードセル１１〜１９の近くの手前には、リピータバッファ群５６が配されている。
リピータバッファ群５６は、波形なまりを抑制する機能を有するリピータバッファ５７ａ〜５７ｉからなる。 FIG. 8 is a plan view showing an arrangement configuration of standard cells according to the fourth embodiment.
A repeater buffer group 56 is arranged in front of the standard cells 11 to 19.
The repeater buffer group 56 includes repeater buffers 57a to 57i having a function of suppressing waveform rounding.

各リピータバッファ５７ａ〜５７ｉの位置は、対応するセル１１〜１９の入力ピンＤＩの幅方向の位置と略同じである。例えば、リピータバッファ５７ａの位置は、セル１１の入力ピンＤＩの幅方向の位置と略同じである。
このため、リピータバッファ５７ａ〜５７ｉの配置により直線配線が阻害されることはなく、セル１１〜１９への直線配線を維持しつつ、データ信号生成回路１から出力された信号波形の波形なまりを抑制して各セル１１〜１９に入力することが可能となる。 The positions of the repeater buffers 57a to 57i are substantially the same as the positions in the width direction of the input pins DI of the corresponding cells 11 to 19. For example, the position of the repeater buffer 57a is substantially the same as the position of the input pin DI of the cell 11 in the width direction.
For this reason, the arrangement of the repeater buffers 57a to 57i does not hinder the straight line wiring, and suppresses the waveform rounding of the signal waveform output from the data signal generation circuit 1 while maintaining the straight line wiring to the cells 11 to 19. Then, it becomes possible to input to each cell 11-19.

なお、リピータバッファ５７ａ〜５７ｉをデータ信号生成回路１の近くに配する[例えば、Ａ行セル列のセル１１〜１３から、セル列一行分[セル幅方向に直交する方向の高さ分（セルの背の高さ分）以上離れたデータ信号生成回路１寄りの位置に配する。]ことで限られた信号出力量を有効に利用することができる。
（実施の形態４の変形例）
実施の形態４に係る変形例は、リピータバッファ群の位置を、対応するセル列の間近に配置することで、スタンダードセルへの入力信号の波形なまりをより効果的に抑制しようとするものである。 The repeater buffers 57a to 57i are arranged close to the data signal generation circuit 1. [For example, from the cells 11 to 13 in the A row cell column, the cell row 1 row [the height in the direction orthogonal to the cell width direction (cell Is arranged at a position near the data signal generation circuit 1 that is more than the height of the data signal generation circuit 1. ], The limited signal output can be used effectively.
(Modification of Embodiment 4)
In the modification according to the fourth embodiment, the waveform of the input signal to the standard cell is more effectively suppressed by arranging the positions of the repeater buffer groups close to the corresponding cell columns. .

図９は、実施の形態４の変形例に係るスタンダードセルの配置構成を示す平面図である。
同図に示すように、リピータバッファ５９ａ〜５９ｃ（第１のリピータバッファ群５８）は、図８と同様にＡ行セル列のセル１１〜１３の入力ピンＤＩとデータ信号生成回路との間に配されている。 FIG. 9 is a plan view showing an arrangement configuration of standard cells according to a modification of the fourth embodiment.
As shown in FIG. 8, the repeater buffers 59a to 59c (first repeater buffer group 58) are arranged between the input pins DI of the cells 11 to 13 in the A-row cell column and the data signal generation circuit as in FIG. It is arranged.

これに対して、リピータバッファ６１ｄ〜６１ｆ（第２のリピータバッファ群６０）は、Ａ行セル列のセル１１〜１３とＢ行セル列のセル１４〜１６との間に配置されている。
図１０では、この第２のリピータ群６０をＡ’行のリピータバッファ群６０として示している
このように、リピータバッファ群６０を、Ａ行セル列とＢ行セル列との間に介挿して、対応するＢ行セル列の直前の位置に配することで、セル１４〜１６への入力信号の波形なまりをより効果的に抑制することが可能となる。 In contrast, the repeater buffers 61d to 61f (second repeater buffer group 60) are arranged between the cells 11 to 13 in the A row cell column and the cells 14 to 16 in the B row cell column.
In FIG. 10, the second repeater group 60 is shown as the A′-row repeater buffer group 60. Thus, the repeater buffer group 60 is inserted between the A-row cell column and the B-row cell column. By arranging it at the position immediately before the corresponding B row cell column, it becomes possible to more effectively suppress the waveform rounding of the input signals to the cells 14-16.

なお、本実施の形態では、バッファの一例としてリピータバッファを用いて説明したが、セルへの入力信号をドライブし得るバッファであればこれに限らず用いることができる。
（実施の形態５）
実施の形態５では、密集配置されたスタンダードセル付近にクロックゲーティングセルまたはクロックバッファを配置することにより、上記スタンダードセル間のクロック信号を制御するものである。 In this embodiment, a repeater buffer is used as an example of a buffer. However, any buffer can be used as long as it can drive an input signal to a cell.
(Embodiment 5)
In the fifth embodiment, clock signals between the standard cells are controlled by arranging clock gating cells or clock buffers near the densely arranged standard cells.

図１０は、実施の形態５に係るスタンダードセルの配置構成を示す平面図である。
本実施の形態では、Ｂ行セル列の２列目の位置、すなわち、８つのセル７１〜７４,７６〜７９に囲繞された領域６４は、セルが配置されていない空白の領域６４となっている。
この空白領域６４内には、クロックゲーティングセル６５が配置されている。 FIG. 10 is a plan view showing an arrangement configuration of standard cells according to the fifth embodiment.
In the present embodiment, the position of the second column of the B row cell column, that is, the region 64 surrounded by the eight cells 71 to 74 and 76 to 79 is a blank region 64 in which no cells are arranged. Yes.
In this blank area 64, a clock gating cell 65 is arranged.

このように、密集配置されたセル７１〜７４,７６〜７９の中央に、クロックゲーティングセル６５を配置することで、クロックゲーティングセル６５と各セル７１〜７４,７６〜７９のクロック入力ピンＣＫとの間のクロック配線長のばらつきを抑制し、クロックゲーティングセル６５以降のクロックスキューの削減ができる。
なお、本実施の形態では、一例として密集配置の中央にクロックゲーティングセルを配置した場合を説明したが、リピータバッファなどのクロックバッファを配置するようにしても、セル間のクロック信号のばらつきを抑制できる。 As described above, the clock gating cell 65 and the clock input pins of the cells 71 to 74 and 76 to 79 are arranged in the center of the densely arranged cells 71 to 74 and 76 to 79. Variations in clock wiring length with CK can be suppressed, and clock skew after the clock gating cell 65 can be reduced.
In this embodiment, as an example, the case where the clock gating cell is arranged in the center of the dense arrangement has been described. However, even if a clock buffer such as a repeater buffer is arranged, the variation in the clock signal between the cells can be reduced. Can be suppressed.

また、クロックゲーティングセルの配置位置は、密集配置したセルの中央でなくとも、そのセル密集領域の付近であればある程度は同様の効果を得ることが可能である。
（実施の形態６）
実施の形態６では、隣接配置されているセル同士の間にバッファを配することで、セル間の信号伝達を制御するものである。 Further, even if the clock gating cell is not located in the center of the densely arranged cells, the same effect can be obtained to some extent as long as it is in the vicinity of the dense cell area.
(Embodiment 6)
In the sixth embodiment, signal transmission between cells is controlled by arranging a buffer between adjacent cells.

図１１は、実施の形態６に係るスタンダードセルの配置構成を示す平面図である。
同図に示すように、セル９１〜９９のセル同士の間には、ホールドバッファ１１０ａ〜１１０ｆが配置されている。
ホールドバッファ１１０ａ〜１１０ｆの位置は、ピン同士の配線を直線にするべく、出力ピンＱと入力ピンＤＩとを結ぶ線分上にある。 FIG. 11 is a plan view showing an arrangement configuration of standard cells according to the sixth embodiment.
As shown in the figure, hold buffers 110a to 110f are arranged between the cells 91 to 99.
The positions of the hold buffers 110a to 110f are on a line segment connecting the output pin Q and the input pin DI so that the wiring between the pins is a straight line.

なお、ホールドバッファ１１０ａ〜１１０ｆは、ピン同士の横方向（幅方向）の配線層に位置しており、縦方向の配線１０１〜１０９が位置している層とは異なる層に在る。
スタンダードセルを密集して隣接配置すると、セル間の信号伝達時間は非常に速い。このため、セル間の信号伝達時間がクロックの伝達時間に比べて速くなりすぎるおそれがある。 The hold buffers 110a to 110f are located in a wiring layer in the horizontal direction (width direction) between the pins, and are in a layer different from the layer in which the vertical wirings 101 to 109 are located.
When standard cells are densely arranged adjacent to each other, signal transmission time between cells is very fast. For this reason, there is a possibility that the signal transmission time between cells becomes too fast compared to the clock transmission time.

本実施の形態に係る構成によれば、係る事態を防止することができる。
（実施の形態７）
実施の形態７は、ビットスライス型のデータパスを有するスタンダードセルおいても、セルの配置位置と各セルの入力ピン位置を工夫することで、配線リソースを従来より削減するものである。 According to the configuration according to the present embodiment, such a situation can be prevented.
(Embodiment 7)
In the seventh embodiment, even in a standard cell having a bit slice type data path, wiring resources are reduced as compared with the prior art by devising the cell arrangement position and the input pin position of each cell.

図１２は、実施の形態７に係るスタンダードセルの配置構成を示す平面図である。
Ａ３行からＦ３行の６つセル列は、それぞれ幅方向に隣接した３つのセルを含んでいる。
ここで、Ａ３行セル列からＣ３行セル列までから構成されるグループを「セル群ａ」と分類し、同様にＤ３行セル列からＦ３行セル列までから構成されるグループを「セル群ｂ」と分類する。 FIG. 12 is a plan view showing an arrangement configuration of standard cells according to the seventh embodiment.
The six cell columns A3 to F3 each include three cells adjacent in the width direction.
Here, a group composed of the A3 row cell column to the C3 row cell column is classified as “cell group a”, and similarly, a group composed of the D3 row cell column to the F3 row cell column is classified as “cell group b”. ".

セル群ａ，セル群ｂの同一のビットにおける配置の幅方向の位置（入力ピンＤＩの位置）は揃っているので、異なるセル群の同一のビットに対して、同一の直線配線１１１〜１１９を用いることができる。
また、各スタンダードセルは、主表面の左方上部の入力ピンDIと右方下部のイネーブル信号用のピンENとを有しており、セレクタとフリップフロップとしての機能を備えている。また、イネーブル信号がアサートされたときの入力データをフリップフロップに保持する。 Since the positions in the width direction (positions of the input pins DI) of the same bit of the cell group a and the cell group b are aligned, the same straight wirings 111 to 119 are connected to the same bit of different cell groups. Can be used.
Each standard cell has an input pin DI on the upper left side of the main surface and an enable signal pin EN on the lower right side, and functions as a selector and a flip-flop. Further, the input data when the enable signal is asserted is held in the flip-flop.

イネーブル信号生成回路２は、イネーブル信号を生成する回路であり、セル群ａのセル用の配線１２１、セル群ｂのセル用の配線１２２を通して、グループごとのセルに同一のイネーブル信号を供給する。これらの横方向の配線１２１，１２２は、縦方向の配線１１１〜１１９と異なる配線層に位置している。
そして、スタンダードセルのピンENの位置は、入力ピンＤＩの位置と、幅方向及び幅方向に直交する方向に異なっている。 The enable signal generation circuit 2 is a circuit that generates an enable signal, and supplies the same enable signal to the cells of each group through the cell wiring 121 of the cell group a and the cell wiring 122 of the cell group b. These horizontal wirings 121 and 122 are located in different wiring layers from the vertical wirings 111 to 119.
The position of the pin EN of the standard cell is different from the position of the input pin DI in the width direction and the direction orthogonal to the width direction.

このため、同セル列におけるピンENへの幅方向の配線（同行異列の配線）１２１，１２２は、入力ピンＤＩと重なることはなく、幅方向に直線で引くことができる。
以上説明したように、ビットスライス型のデータパス構成を有する場合に、異なるセル群の同一ビットのセルの配置位置、及び複数種類の入力ピン位置を工夫することで、データ入力信号用配線を共通化することができるので、配線リソースを削減できる。 For this reason, the wirings 121 and 122 in the width direction (wirings in the same row and different columns) 121 and 122 to the pins EN in the same cell column do not overlap the input pins DI and can be drawn in a straight line in the width direction.
As described above, when having a bit slice type data path configuration, the data input signal wiring is shared by devising the arrangement position of cells of the same bit in different cell groups and the positions of multiple types of input pins. Wiring resources can be reduced.

なお、実施の形態７では、２つの異なるデータパスを有するスタンダードセルを例として示したが、２つより多い複数の入力系統を有するスタンダードセルについても適用することができる。
（実施の形態７の変形例１）
実施の形態７に係る変形例１は、同じセル列のセル同士（同行異列間のセル同士）の間に隙間を開けて、当該隙間にバッファを配置して、同じセル列のセル同士間の信号を制御するものである。 In the seventh embodiment, a standard cell having two different data paths is shown as an example, but the present invention can also be applied to a standard cell having a plurality of input systems greater than two.
(Modification 1 of Embodiment 7)
In Modification 1 according to Embodiment 7, a gap is opened between cells in the same cell column (cells in the same row and different columns), and a buffer is arranged in the gap, so that cells in the same cell column The signal is controlled.

図１３は、実施の形態７の変形例１に係るスタンダードセルの配置構成を示す平面図である。
図１３に示すように、Ａ３行セル列における２列目のセル（bit7)と、３列目のセル(bit8)との間には空隙が設けられており、この空隙にリピータバッファ１２４が配されている。 FIG. 13 is a plan view showing an arrangement configuration of standard cells according to the first modification of the seventh embodiment.
As shown in FIG. 13, a gap is provided between the cell (bit 7) in the second column and the cell (bit 8) in the third column in the A3 row cell column, and the repeater buffer 124 is arranged in this gap. Has been.

このようにリピータバッファ１２４を配置することにより、上記２，３列目のセル（bit7,bit8)へのイネーブル信号の波形なまりを抑制することができる。
なお、リピータバッファに限られず、ホールドバッファ等の他のバッファを用いても良い。
（実施の形態７の変形例２）
実施の形態７に係る変形例２は、セル群間において、一部分の同ビットのセルの幅方向の位置を異なるようにすることで、敢えて配線を迂回させ、配線遅延を付加するものである。 By arranging the repeater buffer 124 in this way, the waveform rounding of the enable signal to the cells (bit7, bit8) in the second and third columns can be suppressed.
The buffer is not limited to the repeater buffer, and other buffers such as a hold buffer may be used.
(Modification 2 of Embodiment 7)
In the second modification according to the seventh embodiment, the positions of the cells of the same bit in the same direction in the width direction are different between the cell groups, so that the wiring is detoured and the wiring delay is added.

図１４は、変形例２に係るスタンダードセルの配置構成を示す平面図である。
図１４を、図１２と見比べれば明らかなように、本変形例２では、F3行セル列の１列目のセル(bit1)と、これに隣接する２列目のセル(bit0)の配置位置が、図１２のものとは入れ替わっている。
F3行１列目のセルの入力ピンDIの配線１２６、F3行２列目の配線１２８は、対応したビットのグループ間で幅方向の位置が一致していないため、迂回している部分を有する。 FIG. 14 is a plan view showing an arrangement configuration of standard cells according to the second modification.
As is apparent from comparing FIG. 14 with FIG. 12, in the second modification, the first column cell (bit 1) in the F3 row cell column and the second column cell (bit 0) adjacent thereto are arranged. The position is switched from that in FIG.
The wiring 126 of the input pin DI of the cell in the F3 row 1st column and the wiring 128 in the F3 row 2nd column have a detoured portion because the positions in the width direction do not match between the corresponding bit groups. .

なお、配線１２８の位置している層は、他の配線１１１〜１１６，１１９及び配線１２６とは異なる層である。
このような構成によれば、配線の引き回しにより配線リソースが多少犠牲となるものの、ホールドバッファを別途追加することなく、F3行AA列〜ＢＢ列のセルに対する配線遅延の付加を可能にする。
（実施の形態８）
図１５は、実施の形態８に係るスタンダードセルの配置構成を示す平面図である。 Note that the layer in which the wiring 128 is located is a layer different from the other wirings 111 to 116 and 119 and the wiring 126.
According to such a configuration, although wiring resources are somewhat sacrificed by the routing of wiring, it is possible to add wiring delay to the cells in the F3 row AA column to the BB column without adding a separate hold buffer.
(Embodiment 8)
FIG. 15 is a plan view showing an arrangement configuration of standard cells according to the eighth embodiment.

Ａ１行セル列はスタンダードセル１３１〜１３３から構成され、Ｂ１行セル列はスタンダードセル１３４〜１３６から構成されている。他の実施の形態とは異なり、セル列間のセルの位置はずれておらず、略等しくなっている（A1行セル列とB1行セル列のセルは互いに幅方向に揃った位置にある。）。
Ａ１行セル列のセル１３１〜１３３と、Ｂ１行セル列のセル１３４〜１３６とは、セル幅が同じであるが、入力ピンＤＩの位置が、左右対称となっている。セル１３４〜１３６は、セル１３１〜１３３のミラーセルと呼びことができる。 The A1 row cell column is composed of standard cells 131 to 133, and the B1 row cell column is composed of standard cells 134 to 136. Unlike the other embodiments, the positions of the cells between the cell columns are not shifted and are substantially equal (the cells in the A1 row cell column and the B1 row cell column are aligned in the width direction). .
The cells 131 to 133 in the A1 row cell column and the cells 134 to 136 in the B1 row cell column have the same cell width, but the positions of the input pins DI are symmetrical. Cells 134-136 can be referred to as mirror cells of cells 131-133.

Ｂ１行セル列のセル１３４〜１３６の入力ピンＤＩ位置は、Ａ１行の入力ピンＤＩ位置と重なっていないので、Ｂ１行セル列のセル１３４〜１３６への配線１４４〜１４６を直線で行うことが可能となる。
なお、本実施の形態では、左寄りに入力ピン位置が偏っているセルに適用した場合について説明したが。これに限らず、セル幅と入力ピンの幅方向の位置とが略等しく、左右反転しても前記入力ピンの位置が重ならない構造をしたセルであれば同様に適用することができる。 Since the input pin DI positions of the cells 134 to 136 in the B1 row cell column do not overlap with the input pin DI positions in the A1 row, wirings 144 to 146 to the cells 134 to 136 in the B1 row cell column can be performed in a straight line. It becomes possible.
In the present embodiment, the case where the present invention is applied to a cell whose input pin position is biased to the left has been described. The present invention is not limited to this, and the present invention can be similarly applied to any cell having a structure in which the cell width and the position in the width direction of the input pin are substantially equal, and the position of the input pin does not overlap even when reversed left and right.

また、本実施の形態８と、実施の形態２〜７の構成とを組み合わせることも可能である。
（その他の事項）
以上、本発明の実施の形態について説明したが、本発明の実施の態様はこれに限られるものではない。 Moreover, it is possible to combine this Embodiment 8 and the structure of Embodiments 2-7.
(Other matters)
The embodiment of the present invention has been described above, but the embodiment of the present invention is not limited to this.

（１）各実施の形態においては、スタンダードセル方式の半導体集積回路について説明しているが、この方式に限られず他の方式のものにも適用することができる。   (1) In each of the embodiments, a standard cell type semiconductor integrated circuit has been described. However, the present invention is not limited to this type and can be applied to other types.

本発明に係る半導体集積回路によれば、従来より配線リソースを削減できるので有用である。   The semiconductor integrated circuit according to the present invention is useful because the wiring resources can be reduced as compared with the prior art.

実施の形態１に係るスタンダードセルの配置構成を示す平面図である。FIG. 3 is a plan view showing an arrangement configuration of standard cells according to the first embodiment. 図１において配置に供されているスタンダードセル１１の構造を示す図である。It is a figure which shows the structure of the standard cell 11 with which arrangement | positioning is provided in FIG. 複数の入力ピンを備えたスタンダードセルの構造を示す図である。It is a figure which shows the structure of the standard cell provided with the several input pin. 実施の形態２に係るスタンダードセルの配置構成を示す平面図である。FIG. 6 is a plan view showing an arrangement configuration of standard cells according to a second embodiment. 実施の形態３に係るスタンダードセルの配置構成を示す平面図であり、セルの位置より上層の配線層２に位置した配線４１〜４９と、この配線層のさらに上層の配線層３に位置する電源配線５０をも示している。FIG. 10 is a plan view showing an arrangement configuration of standard cells according to the third embodiment, and wirings 41 to 49 positioned in a wiring layer 2 higher than the cell position, and a power supply positioned in a wiring layer 3 further above this wiring layer The wiring 50 is also shown. 図５の長方形Ｋで囲まれている領域付近の拡大図であり、３つの配線層における配線構造に注目した図である。FIG. 6 is an enlarged view of the vicinity of a region surrounded by a rectangle K in FIG. 5, focusing on a wiring structure in three wiring layers. 図６のL-L線における断面図であり、３つの配線層を示す図である。It is sectional drawing in the LL line | wire of FIG. 6, It is a figure which shows three wiring layers. 実施の形態４に係るスタンダードセルの配置構成を示す平面図である。FIG. 10 is a plan view showing an arrangement configuration of standard cells according to a fourth embodiment. 実施の形態４の変形例に係るスタンダードセルの配置構成を示す平面図である。FIG. 10 is a plan view showing an arrangement configuration of standard cells according to a modification of the fourth embodiment. 実施の形態５に係るスタンダードセルの配置構成を示す平面図である。FIG. 10 is a plan view showing an arrangement configuration of standard cells according to a fifth embodiment. 実施の形態６に係るスタンダードセルの配置構成を示す平面図である。FIG. 10 is a plan view showing an arrangement configuration of standard cells according to a sixth embodiment. 実施の形態７に係るスタンダードセルの配置構成を示す平面図である。FIG. 10 is a plan view showing an arrangement configuration of standard cells according to a seventh embodiment. 実施の形態７の変形例１に係るスタンダードセルの配置構成を示す平面図である。FIG. 38 is a plan view showing a configuration configuration of standard cells according to the first modification of the seventh embodiment. 実施の形態７の変形例２に係るスタンダードセルの配置構成を示す平面図である。FIG. 38 is a plan view showing an arrangement configuration of standard cells according to the second modification of the seventh embodiment. 実施の形態８に係るスタンダードセルの配置構成を示す平面図である。FIG. 10 is a plan view showing an arrangement configuration of standard cells according to an eighth embodiment.

符号の説明Explanation of symbols

１ データ信号生成回路
２ イネーブル信号生成回路
１０，１１〜１９，３１〜３９，７１〜７４，７６〜７９，９１〜９９，１３１〜１３３ スタンダードセル（セル）
１３４〜１３６ ミラーセル
２１〜２９，４１〜４９，８１〜８９，１０１〜１０９，１１１〜１１９，１２６，１２８，１４１〜１４６ 配線（データ信号用）
１２１，１２２ 配線（イネーブル信号用）
５０ 電源配線（配線層３の電源配線）
５２ａ，５２ｂ 電源ビア
５４ａ，５４ｂ 電源配線（配線層１の電源配線）
５６ リピータバッファ群
５７ａ〜５７ｉ リピータバッファ
５８ 第１のリピータバッファ群
５９ａ〜５９ｃ リピータバッファ
６０ 第２のリピータバッファ群
６１ｄ〜６１ｆ リピータバッファ
６４ 空白領域
６５ クロックゲーティングセル
１１０ａ〜１１０ｆ ホールドバッファ
１２４ リピータバッファ
ａ１ セル１１の入力ピンＤＩに幅方向で近い方の短辺
ａ２ ａ１と向かい合う短辺
ｂ セル１１の長辺
ｄ１ 短辺ａ１から入力ピンＤＩまでのセルの幅方向の距離
ｄ２ 異なる行のセル列間のセルのずれ距離 DESCRIPTION OF SYMBOLS 1 Data signal generation circuit 2 Enable signal generation circuit 10, 11-19, 31-39, 71-74, 76-79, 91-99, 131-133 Standard cell (cell)
134-136 Mirror cells 21-29, 41-49, 81-89, 101-109, 111-119, 126, 128, 141-146 Wiring (for data signal)
121,122 wiring (for enable signal)
50 Power supply wiring (Power supply wiring of wiring layer 3)
52a, 52b Power supply vias 54a, 54b Power supply wiring (power supply wiring of wiring layer 1)
56 repeater buffer group 57a to 57i repeater buffer 58 first repeater buffer group 59a to 59c repeater buffer 60 second repeater buffer group 61d to 61f repeater buffer 64 blank area 65 clock gating cell 110a to 110f hold buffer 124 repeater buffer a1 The short side of the cell 11 closer to the input pin DI in the width direction a2 The short side facing the a1 b The long side of the cell 11 d1 The distance in the cell width direction from the short side a1 to the input pin DI d2 Between the cell columns of different rows Cell displacement distance

Claims (6)

セル幅とセルの幅方向における入力ピンの位置とが規定寸法であるセルを複数有し、前記セルを少なくとも１つ前記幅方向に並べたセル列を、前記幅方向に直交する方向に少なくとも２つ配置した半導体集積回路であって、
少なくとも２列のセル列間で、セルの位置が前記幅方向にズレており、
さらに、前記幅方向と直交する高さ方向に隣接する所定数のセル列から構成されるセル群を複数備え、
各セル群間で同ビットのセルには同一の入力信号が入力される構成をしており、
各セル群間において、同ビットのセルの幅方向の位置が揃って配されていること
を特徴とする半導体集積回路。 There are a plurality of cells each having a cell width and a position of an input pin in the cell width direction having a prescribed dimension, and at least two cells arranged in the width direction are arranged in a direction orthogonal to the width direction. Two semiconductor integrated circuits,
The cell position is shifted in the width direction between at least two cell rows ,
Furthermore, a plurality of cell groups comprising a predetermined number of cell rows adjacent in the height direction orthogonal to the width direction,
The same input signal is input to cells of the same bit between each cell group,
In between each cell group, semiconductors integrated circuits you characterized in that it is arranged equipped with widthwise position of the bit cell. 前記セルへの入力系統は複数あり、
前記入力ピンは、セル上で、前記入力系統に対応して複数種類配置されており、
前記複数の種類の入力ピンのピン位置は、前記幅方向と略直交する方向及び前記幅方向において、互いに異なること
を特徴とする請求項１に記載の半導体集積回路。 There are multiple input systems to the cell,
A plurality of types of the input pins are arranged on the cell corresponding to the input system,
The pin position of the plurality of types of input pins in the width direction substantially perpendicular to the direction and the width direction, the semiconductor integrated circuit according to claim 1, wherein different from each other. 前記セル群間で、一部分の同ビットのセルの幅方向の位置が異なること
を特徴とする請求項１または２に記載の半導体集積回路 Among the cell groups, the semiconductor integrated circuit according to claim 1 or 2 characterized in that the widthwise position of the cells in the same bit of a portion different セル幅とセルの幅方向における入力ピンの位置とが規定寸法であるセルを複数有し、前記セルを少なくとも１つ前記幅方向に並べたセル列を、前記幅方向に直交する方向に少なくとも２つ配置した半導体集積回路であって、
少なくとも２列のセル列間で、セルの位置が前記幅方向にズレており、
さらに、前記セルへの入力信号をドライブする複数のバッファから構成されるバッファ群を備え、
前記バッファを、対応するセルの入力のピンの幅方向における位置と、略同位置上に配しており、
前記バッファ群は、所定のセル列に含まれる所定数のセルに対応した所定数のバッファから構成され、
当該所定数のバッファは、前記所定のセル列と、当該所定のセル列の手前のセル列との間に介挿されて配置されていること
を特徴とする半導体集積回路。 There are a plurality of cells each having a cell width and a position of an input pin in the cell width direction having a prescribed dimension, and at least two cells arranged in the width direction are arranged in a direction orthogonal to the width direction. Two semiconductor integrated circuits,
The cell position is shifted in the width direction between at least two cell rows ,
Furthermore, a buffer group composed of a plurality of buffers for driving input signals to the cells is provided,
The buffer, the position in the width direction of the pin of the input of the corresponding cell, and coordinated on the same position substantially,
The buffer group includes a predetermined number of buffers corresponding to a predetermined number of cells included in a predetermined cell column,
The predetermined number of buffers, wherein the predetermined cell columns, semi-conductor integrated circuit you characterized in that interposed in is disposed between the front of the cell columns of the predetermined cell column. セル幅とセルの幅方向における入力ピンの位置とが規定寸法であるセルを複数有し、前記セルを少なくとも１つ前記幅方向に並べたセル列を、前記幅方向に直交する方向に少なくとも２つ配置した半導体集積回路であって、
少なくとも２列のセル列間で、セルの位置が前記幅方向にズレており、
さらに、前記セルへの入力信号をドライブする複数のバッファから構成されるバッファ群を備え、
前記バッファを、対応するセルの入力のピンの幅方向における位置と、略同位置上に配しており、
前記バッファ群は、所定のセル列の所定数のセルに対応した所定数のバッファから構成され、
前記所定数のバッファは、対応するセルのセル列の配置位置から、前記セルの幅方向に直交するセルの高さ分以上離れて配されていること
を特徴とする半導体集積回路。 There are a plurality of cells each having a cell width and a position of an input pin in the cell width direction having a prescribed dimension, and at least two cells arranged in the width direction are arranged in a direction orthogonal to the width direction. Two semiconductor integrated circuits,
The cell position is shifted in the width direction between at least two cell rows ,
Furthermore, a buffer group composed of a plurality of buffers for driving input signals to the cells is provided,
The buffer, the position in the width direction of the pin of the input of the corresponding cell, and coordinated on the same position substantially,
The buffer group includes a predetermined number of buffers corresponding to a predetermined number of cells in a predetermined cell row,
Said predetermined number of buffers, corresponding from the arrangement position of the cell column of the cell, semi-conductor integrated circuit characterized in that arranged apart over the height of the cells perpendicular to the width direction of the cell. セル幅とセルの幅方向における入力ピンの位置とが規定寸法であるセルを複数有し、前記セルを少なくとも１つ前記幅方向に並べたセル列を、前記幅方向に直交する方向に少なくとも２つ配置した半導体集積回路であって、
少なくとも２列のセル列間で、セルの位置が前記幅方向にズレており、
前記セル列のセルは所定の領域を囲繞して並べられており、当該所定の領域にはクロックゲーティングセルまたはクロックバッファが配されていること
を特徴とする半導体集積回路。 There are a plurality of cells each having a cell width and a position of an input pin in the cell width direction having a prescribed dimension, and at least two cells arranged in the width direction are arranged in a direction orthogonal to the width direction. Two semiconductor integrated circuits,
The cell position is shifted in the width direction between at least two cell rows ,
Cells of the cell column is arranged so as to surround a predetermined region, a semi-conductor integrated circuit you characterized in that it is arranged for the clock gating cell or clock buffer in the predetermined region.
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