JP2008204966A - 半導体装置及びその製造方法並びに液晶表示装置 - Google Patents
半導体装置及びその製造方法並びに液晶表示装置 Download PDFInfo
- Publication number
- JP2008204966A JP2008204966A JP2005149426A JP2005149426A JP2008204966A JP 2008204966 A JP2008204966 A JP 2008204966A JP 2005149426 A JP2005149426 A JP 2005149426A JP 2005149426 A JP2005149426 A JP 2005149426A JP 2008204966 A JP2008204966 A JP 2008204966A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- semiconductor device
- layer
- semiconductor
- angle compensation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 130
- 239000004973 liquid crystal related substance Substances 0.000 title claims description 28
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 239000000758 substrate Substances 0.000 claims abstract description 141
- 239000011159 matrix material Substances 0.000 claims abstract description 34
- 239000010408 film Substances 0.000 claims description 208
- 239000010410 layer Substances 0.000 claims description 154
- 239000011229 interlayer Substances 0.000 claims description 37
- 238000000034 method Methods 0.000 claims description 30
- 239000000463 material Substances 0.000 claims description 12
- 239000011347 resin Substances 0.000 claims description 9
- 229920005989 resin Polymers 0.000 claims description 9
- 239000011521 glass Substances 0.000 abstract description 25
- 239000012535 impurity Substances 0.000 description 24
- 230000001681 protective effect Effects 0.000 description 24
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 17
- 229910052710 silicon Inorganic materials 0.000 description 17
- 239000010703 silicon Substances 0.000 description 17
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 10
- 229910052739 hydrogen Inorganic materials 0.000 description 10
- 239000001257 hydrogen Substances 0.000 description 10
- 238000000206 photolithography Methods 0.000 description 9
- 229910004298 SiO 2 Inorganic materials 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 8
- 239000004020 conductor Substances 0.000 description 8
- 230000000149 penetrating effect Effects 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 239000011241 protective layer Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 240000006829 Ficus sundaica Species 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- -1 mechanical polishing Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910021426 porous silicon Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
- H01L27/1244—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits for preventing breakage, peeling or short circuiting
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
- H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
- H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
- H01L27/1229—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with different crystal properties within a device or between different devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1251—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs comprising TFTs having a different architecture, e.g. top- and bottom gate TFTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
- H01L27/1266—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate the substrate on which the devices are formed not being the final device substrate, e.g. using a temporary substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical & Material Sciences (AREA)
- Nonlinear Science (AREA)
- High Energy & Nuclear Physics (AREA)
- Optics & Photonics (AREA)
- Mathematical Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
【課題】段差部の凹角部分における配線層の断線を防止する。
【解決手段】アクティブマトリクス基板42は、ガラス基板22と、ガラス基板22に突出した状態で設けられたドライバ部50と、ドライバ部50の表面とガラス基板22の表面とに沿って形成された段差部53と、段差部53の表面に設けられ、段差部53における少なくとも一部の凹角形状を補償する絶縁性の凹角補償膜54と、凹角補償膜54の表面に沿って形成されると共にドライバ部50に接続された配線層37とを備えている。
【選択図】図1
【解決手段】アクティブマトリクス基板42は、ガラス基板22と、ガラス基板22に突出した状態で設けられたドライバ部50と、ドライバ部50の表面とガラス基板22の表面とに沿って形成された段差部53と、段差部53の表面に設けられ、段差部53における少なくとも一部の凹角形状を補償する絶縁性の凹角補償膜54と、凹角補償膜54の表面に沿って形成されると共にドライバ部50に接続された配線層37とを備えている。
【選択図】図1
Description
本発明は、半導体装置及びその製造方法、並びにその半導体装置を備えた液晶表示装置に関するものである。
従来より、絶縁層の表面に単結晶のシリコン層が形成されたシリコン基板であるSOI(Silicon On Insulator)基板が知られている。SOI基板にトランジスタ等のデバイスを形成することにより、寄生容量を低減すると共に絶縁抵抗を高くすることができる。すなわち、デバイスの高集積化や高性能化を図ることができる。上記絶縁層は、例えばシリコン酸化膜(SiO2)により形成されている。
上記SOI基板は、デバイスの動作速度を高めると共に寄生容量をさらに低減するために、単結晶シリコン層の膜厚を薄く形成することが望ましい。そこで、従来より、シリコン基板をガラス基板等の他の基板に貼り合わせた後に、シリコン基板の一部を分離除去することにより、SOI基板を作製する方法が知られている(例えば、非特許文献1参照)。
ここで、上記貼り合わせによるSOI基板の作製方法について、図10〜図13を参照して説明する。なお、SOI層の薄膜化の方法は、機械研磨や化学ポリッシングやポーラスシリコンを利用した手法など種々あるが、ここでは、水素注入による方法について示す。まず、図10に示すように、第1の基板であるシリコン基板201の表面を酸化処理することにより、絶縁層である酸化シリコン(SiO2)層202を形成する。次に、図11に示すように、酸化シリコン(SiO2)層202を介してシリコン基板201中に、剥離用物質である水素をイオン注入する。このことにより、シリコン基板201の所定の深さ位置に剥離層である水素注入層204を形成する。続いて、RCA洗浄等の基板表面洗浄処理を行った後、図12に示すように、上記酸化シリコン層202の表面に第2の基板である例えばシリコン基板203を貼り付ける。その後、熱処理を行うことにより、水素イオン注入深さ部分にマイクロクラックが形成されるため、図13に示すように、シリコン基板201の一部を上記水素注入層204に沿って分離する。こうして、シリコン基板201を薄膜化してシリコン層201を形成する。なお、分離後、必要に応じて研磨、エッチング等の種々の手法によって所望の膜厚に薄膜化し、また、熱処理等により水素注入によって生成される結晶欠陥修復やシリコン表面の平滑化等を行う。
以上のようにして、シリコン基板(第2の基板)203の表面にSiO2層(絶縁層)202が形成されると共に、SiO2層202の表面にシリコン層201が薄く形成されたSOI基板が作製される。
Michel Bruel ,"Smart-Cut:A New Silicon On Insulator Material Technology Based on Hydrogen Implantation and Wafer Bonding",Jpn.J.Appl.Phys.,Vol.36(1997),pp.1636-1641
Michel Bruel ,"Smart-Cut:A New Silicon On Insulator Material Technology Based on Hydrogen Implantation and Wafer Bonding",Jpn.J.Appl.Phys.,Vol.36(1997),pp.1636-1641
本発明者らは、MOSトランジスタ等の半導体素子を有する半導体基板に対し、水素注入層を形成して半導体基板の一部を分離することにより、半導体素子を他の基板上に製造できることを見出した。さらに、上記他の基板を透明基板とすることによって、半導体層が薄膜化された半導体素子を、液晶表示装置に適用することが可能となる。
ここで、上記半導体素子を含む半導体デバイス部を、ガラス基板に貼り合わせることについて検討した。すなわち、図9に示すように、ガラス基板101に対し、TFT(薄膜トランジスタ)102と、そのTFT102を駆動するドライバとして適用される半導体デバイス部120とを形成する。
ガラス基板101の表面には、第1のベースコート層111と、第2のベースコート層112とを順に積層する。第2のベースコート層112の上には上記TFT102を形成する。TFT102は、活性領域である半導体層103と、半導体層を覆うゲート絶縁膜104と、ゲート絶縁膜104の上に設けられたゲート電極105と、ゲート電極105を覆う絶縁膜106とを有する。
一方、上記半導体デバイス部120は、MOSトランジスタ121を有し、上記第1のベースコート層111、第2のベースコート層112、ゲート絶縁膜104、及び絶縁膜106を除去して露出させたガラス基板101の表面に貼り付ける。半導体デバイス部120の表面及びTFT102の表面は、絶縁層である保護層107によって覆う。
そして、半導体デバイス部120におけるMOSトランジスタ121のソース電極122と、TFT102における半導体層103のソース領域とを、金属等の配線層125によって接続する。
ところが、半導体デバイス部120がガラス基板101に突出した状態で貼り付けられているため、上記保護層107は半導体デバイス部120の表面とガラス基板101の表面とにより構成される段差面に沿って段差状に形成される。言い換えれば、保護層107の表面には段差部が形成される。その結果、保護層107の表面の段差部に形成される配線層125は、図9に示すように、上記段差部の凹角部分Aにおいて断線する虞れがあることがわかった。
本発明は、斯かる点に鑑みてなされたものであり、その目的とするところは、基板に半導体デバイス部が突出した状態で設けられることにより段差部が形成された半導体装置に対し、その段差部の凹角部分における配線層の断線を防止しようとすることにある。
上記の目的を達成するために、この発明では、段差部に凹角補償膜を形成すると共に、その凹角補償膜の表面に沿って配線層を形成するようにした。
具体的に、本発明に係る半導体装置は、基板と、上記基板に突出した状態で設けられ、半導体素子を有する半導体デバイス部と、上記半導体デバイス部の表面と上記基板の表面とに沿って形成された段差部と、上記段差部の表面に設けられ、上記段差部における少なくとも一部の凹角形状を補償する絶縁性の凹角補償膜と、上記凹角補償膜の表面に沿って形成されると共に上記半導体デバイス部に接続された配線層とを備えている。
上記凹角補償膜の表面は、凸状曲面に形成されていることが好ましい。
上記凹角補償膜は、感光性樹脂により構成されていてもよい。
上記半導体デバイス部の半導体素子は、半導体層を有し、上記半導体層は、該半導体層の一部が剥離層に沿って分離除去されていてもよい。
上記凹角補償膜は、上記半導体デバイス部を覆う層間絶縁膜により構成されていてもよい。
また、本発明に係る半導体装置の製造方法は、半導体素子を有する半導体デバイス部を、基板に突出した状態で形成するデバイス部形成工程と、上記半導体デバイス部の表面と上記基板の表面とに沿って形成された段差部に対し、上記段差部における少なくとも一部の凹角形状を補償する絶縁性の凹角補償膜を形成する凹角補償膜形成工程と、上記半導体デバイス部に接続される配線層を上記凹角補償膜の表面に沿って形成する配線層形成工程とを備えている。
上記半導体デバイス部の半導体素子は、半導体層を有し、上記半導体層は、半導体基板に剥離用物質をイオン注入して剥離層を形成した後に、上記半導体基板の一部を上記剥離層に沿って分離除去することにより形成されていてもよい。
また、本発明に係る液晶表示装置は、複数の画素がマトリクス状に配置されたアクティブマトリクス基板と、該アクティブマトリクス基板に対向して設けられた対向基板と、上記アクティブマトリクス基板と上記対向基板との間に設けられた液晶層とを備えた液晶表示装置であって、上記アクティブマトリクス基板は、透明な基板と、上記基板に突出した状態で設けられ、半導体素子を有する半導体デバイス部と、上記半導体デバイス部の表面と上記基板の表面とに沿って形成された段差部と、上記段差部の表面に設けられ、上記段差部における少なくとも一部の凹角形状を補償する絶縁性の凹角補償膜と、上記凹角補償膜の表面に沿って形成されると共に上記半導体デバイス部に接続された配線層とを備えている。
上記アクティブマトリクス基板は、上記複数の画素毎に、スイッチング素子と、該スイッチング素子に接続された画素電極とを備え、上記凹角補償膜は、上記スイッチング素子を覆うように形成され、上記配線層及び上記画素電極は、上記凹角補償膜の表面に形成されると共に、互いに同じ材料により構成されていることが好ましい。
−作用−
次に、本発明の作用について説明する。
次に、本発明の作用について説明する。
半導体デバイス部は基板に突出した状態で設けられているので、半導体装置には、半導体デバイス部の表面と基板の表面とに沿って段差部が形成される。この段差部には、絶縁性の凹角補償膜が設けられることにより、段差部における少なくとも一部の凹角形状が補償される。すなわち、半導体デバイス部に接続された配線層は、上記段差部の凹角形状に沿ってではなく、凹角形状が補償された上記凹角補償膜の表面に沿って形成されるため、段差部の凹角部分における断線が防止される。
上記凹角補償膜の表面は、平面や凹状の曲面に形成することも可能であるが、凸状の曲面に形成することによって、より確実に断線を防止することが可能となる。また、凹角補償膜を感光性樹脂により構成することにより、フォトリソグラフィにより容易且つ高精度にパターン形成することが可能となる。
上記半導体デバイス部の半導体層は、半導体基板に剥離用物質をイオン注入して剥離層を形成した後に、上記半導体基板の一部を剥離層に沿って分離除去することによって形成することができる。このことにより、半導体層を薄く形成して、半導体デバイス部の動作速度を高めると共に寄生容量をさらに低減することが可能となる。
また、上記半導体装置を液晶表示装置のアクティブマトリクス基板に適用する場合には、アクティブマトリクス基板のスイッチング素子を覆うように凹角補償膜を形成し、その凹角補償膜の表面に対して、配線層及び画素電極を互いに同じ材料で形成することができる。そうすれば、配線層及び画素電極を同じ工程で形成することができ、製造コストの低減を図ることが可能となる。
本発明によれば、段差部に凹角補償膜を形成すると共に、その凹角補償膜の表面に沿って配線層を形成するようにしたので、段差部の凹角部分における配線層の断線を防止することができる。
以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下の実施形態に限定されるものではない。
《発明の実施形態1》
図1〜図7は、本発明の実施形態1を示している。図7は、液晶表示装置Sの要部を概略的に示す断面図である。図1は、アクティブマトリクス基板42の要部を拡大して示す断面図である。また、図1〜図6は、半導体装置であるアクティブマトリクス基板42、及び半導体デバイス部であるドライバ部50の製造方法を説明する断面図である。
図1〜図7は、本発明の実施形態1を示している。図7は、液晶表示装置Sの要部を概略的に示す断面図である。図1は、アクティブマトリクス基板42の要部を拡大して示す断面図である。また、図1〜図6は、半導体装置であるアクティブマトリクス基板42、及び半導体デバイス部であるドライバ部50の製造方法を説明する断面図である。
液晶表示装置Sは、図7に示すように、アクティブマトリクス基板42と、このアクティブマトリクス基板42に対向して設けられた対向基板43と、これらの基板42,43の間に形成された液晶層44とを備えている。
上記アクティブマトリクス基板42には、複数の画素(図示省略)が設けられ、図1に示すようなスイッチング素子であるTFT(薄膜トランジスタ)30が各画素毎に形成されている。また、アクティブマトリクス基板42は、液晶層44側の表面に配向膜45が設けられると共に、液晶層44とは反対側の表面に偏光板46が積層されている。また、アクティブマトリクス基板42には、各TFT30を駆動制御するためのドライバ部50が実装されている。
上記対向基板43には、図示を省略するが、カラーフィルタやITOからなる共通電極等が形成されている。また、対向基板43は、液晶層44側の表面に配向膜47が設けられると共に、液晶層44とは反対側の表面に偏光板48が積層されている。また、上記液晶層44は、アクティブマトリクス基板42と対向基板43との間に介在されたシール部材49によって封止されている。こうして、液晶表示装置Sは、TFT30により液晶層44における液晶分子の配向状態を各画素毎に制御して、所望の表示を行うようになっている。
上記TFT30は、図1に示すように、透明基板であるガラス基板22の表面に順に積層された第1のベースコート層31及び第2のベースコート層32を介して設けられている。第1のベースコート層31は、例えばSiN層により構成されてガラス基板22の表面に積層されている。一方、第2のベースコート層32は、例えばTEOS層により構成されて上記第1のベースコート層31の表面に積層されている。
そして、TFT30は、活性領域を含む半導体層33と、半導体層33を覆うゲート絶縁膜34と、ゲート絶縁膜34の上に設けられたゲート電極35と、ゲート電極35を覆う保護膜36とを有している。半導体層33は、ソース領域33sと、ドレイン領域33dと、これらソース領域33s及びドレイン領域33dの間に形成されたチャネル領域33cとにより構成されている。
上記ドライバ部50は、図1に示ように、ガラス基板22の表面に突出した状態で設けられ、半導体素子であるMOSトランジスタ51を有している。ガラス基板22には、第1の平坦化膜である絶縁膜21と、第2の平坦化膜である層間絶縁膜18と、層間絶縁膜15と、絶縁膜14とがこの順に積層されている。
絶縁膜14の上には、ゲート酸化膜7とLOCOS酸化膜6とが形成されている。ゲート酸化膜7と上記絶縁膜14との間には、ゲート電極8とサイドウォール11とが形成されている。サイドウォール11はゲート電極8の左右両側面にそれぞれ形成されている。
一方、上記絶縁膜21には、層間絶縁膜18との間においてソース電極20s及びドレイン電極20dが形成されている。また、上記層間絶縁膜18、層間絶縁膜15、絶縁膜14及びゲート酸化膜7には、これらの各膜18,15,14,7を貫通するコンタクトホール19s,19dが形成され、各コンタクトホール19s,19dの内部には導電性材料が充填されている。コンタクトホール19s内の導電性材料はソース電極20sと一体に形成される一方、コンタクトホール19d内の導電性材料はドレイン電極20dと一体に形成されている。
上記ゲート酸化膜7の表面には、単結晶シリコン層である半導体層1が形成されている。半導体層1は、LOCOS酸化膜6によって隣り合う他の半導体層(図示省略)との間が分離された状態で、絶縁膜である保護膜52により被覆されている。また、保護膜52は、ドライバ部50の側面及び上記TFT30をも被覆している。こうして、保護膜52には、ドライバ部50の表面とガラス基板22の表面とに沿って段差部53が形成されている。
半導体層1は、後述するように、半導体基板に剥離用物質をイオン注入して剥離層を形成した後に、上記半導体基板の一部を上記剥離層に沿って分離除去することにより形成されている。半導体層1は、保護膜52側において分離されている。剥離用物質には、水素及び不活性ガス元素の少なくとも一方を適用することができる。
半導体層1には活性領域40が形成され、この活性領域40は、チャネル領域41と、その左右両側に形成された低濃度不純物領域10s,10dと、さらにその左右両側に形成された高濃度不純物領域13s,13dとにより構成されている。上記低濃度不純物領域10s,10d及び高濃度不純物領域13s,13dには、例えばリン等のN型不純物が注入されている。低濃度不純物領域10s,10dは、いわゆるLDD領域を構成している。また、高濃度不純物領域13sはソース領域を構成する一方、高濃度不純物領域13dはドレイン領域を構成している。
チャネル領域41は、ゲート酸化膜7を介して上記ゲート電極8に対向するように形成されている。また、低濃度不純物領域10s,10dは、ゲート酸化膜7を介して上記サイドウォール11に対向して形成されている。そして、高濃度不純物領域13sにはコンタクトホール19sを介して上記ソース電極20sが接続される一方、高濃度不純物領域13dにはコンタクトホール19dを介して上記ドレイン電極20dが接続されている。
上記ドライバ部50とTFT30とは、配線層37を介して接続されている。すなわち、上記ドライバ部50には、ソース電極20sの上方で、層間絶縁膜18、層間絶縁膜15、絶縁膜14、LOCOS酸化膜6及び保護膜52を貫通するコンタクトホール38が形成されている。一方、上記TFT30には、ソース領域33sの上方で、ゲート絶縁膜34及び保護膜36,52を貫通するコンタクトホール39が形成されている。これら各コンタクトホール38,39の内部には導電性材料が充填されている。
本発明の特徴として、図1に示すように、上記段差部53の表面には、段差部53における少なくとも一部の凹角形状を補償する絶縁性の凹角補償膜54が設けられている。本実施形態では、凹角補償膜54は、段差部53の凹角部分55と、凸角部分56との双方を覆っている。尚、本発明はこれに限らず、凹角補償膜54は、少なくとも凹角部分55を覆うことにより、その凹角形状を無くすように構成されていればよい。
凹角補償膜54は、感光性樹脂により構成されている。凹角補償膜54の表面は、凸状曲面に形成されている。そして、上記配線層37は凹角補償膜54の表面に沿って形成されている。こうして、段差部53の凹角部分55は、凹角補償膜54により覆われて、配線層37が形成される凹角補償膜54の表面に現れないようになっている。
尚、凹角補償膜54の表面は、凸状の曲面以外に、傾斜面であってもよく、なだらかな凹状の曲面であってもよい。そのことによっても、配線層37の断線を防止することが可能となる。
また、上記TFT30におけるドレイン領域33dの上には、ゲート絶縁膜34及び保護膜36,52を貫通するコンタクトホール58が形成されている。そして、ドレイン領域33dは、コンタクトホール58を介して、保護膜52の上に形成されたドレイン電極59に接続されている。
上記保護膜52の上には、配線層37を覆うように層間絶縁膜61が形成されている。層間絶縁膜61にはドレイン電極59の上においてドレイン電極59が露出するようにコンタクトホール62が形成されている。そして、層間絶縁膜61の表面には、画素電極63が形成され、コンタクトホール62を介してドレイン電極59に接続されている。すなわち、画素電極63は画素毎に設けられてTFT30に接続されている。
また、層間絶縁膜61には、ドライバ部50の上において配線層37が露出するようにコンタクトホール64が形成されている。そして、層間絶縁膜61の表面には、配線部65が形成され、コンタクトホール64を介して配線層37に接続されている。さらに、層間絶縁膜61の上には、図示省略の配向膜が形成される。
−製造方法−
次に、ドライバ部50及びアクティブマトリクス基板42の製造方法について説明する。アクティブマトリクス基板42の製造方法には、ドライバ部50の製造工程であるデバイス部形成工程と、凹角補償膜形成工程と、配線層形成工程とが含まれる。
次に、ドライバ部50及びアクティブマトリクス基板42の製造方法について説明する。アクティブマトリクス基板42の製造方法には、ドライバ部50の製造工程であるデバイス部形成工程と、凹角補償膜形成工程と、配線層形成工程とが含まれる。
まず、ガラス基板22にベースコート層であるSiN層31及びTEOS層32をこの順に積層する。次に、上記TEOS層32の上にTFT30を形成する。すなわち、まず、TEOS層32の表面に半導体層33をフォトリソグラフィによりパターン形成する。続いて、上記TEOS層32の上に上記半導体層33を覆うように、ゲート絶縁膜34を積層する。その後、半導体層33の一部に重なるように、ゲート電極35をフォトリソグラフィによりパターン形成する。このゲート電極35をマスクとして、半導体層33に不純物元素をイオン注入した後に、保護膜36でゲート電極35を覆う。こうして、ガラス基板22上にTFT30を形成する。
続いて、エッチング工程を行い、ガラス基板22におけるドライバ部50を貼り付ける領域を露出させる。その後、露出したガラス基板22に対してドライバ部50を突出した状態で形成するデバイス部形成工程を行う。
デバイス部形成工程には、酸化膜形成工程と、ゲート電極形成工程と、活性領域形成工程と、剥離層形成工程と、平坦化膜形成工程と、貼付工程と、分離工程と、保護膜形成工程とが含まれる。
酸化膜形成工程では、シリコン基板である半導体基板1(一部が分離される前の上記半導体層1に相当する)にPウェル領域4を形成すると共に、LOCOS酸化膜6及びゲート酸化膜7を形成する。
すなわち、図2に示すように、半導体基板1に熱酸化膜2を形成し、P型不純物元素(例えばホウ素)を半導体基板1の内部にイオン注入する。続いて、上記半導体基板1に熱処理を行い、イオン注入されたP型不純物元素を拡散すると共に活性化させることによって、Pウェル領域4を形成する。
次に、熱酸化膜2の表面に窒化珪素膜5をパターン形成した後に、熱酸化膜2及び半導体基板1に対してLOCOS酸化を行い、窒化珪素膜5の左右両側にLOCOS酸化膜6を形成する。次に、図3に示すように、窒化珪素膜5及び熱酸化膜2を一旦除去した後に、熱酸化膜2が形成されていた領域にゲート酸化膜7を形成する。
次に行うゲート電極形成工程では、ゲート酸化膜7の表面に積層した導電性材料をフォトリソグラフィ法等によりパターニングして、ゲート電極8を半導体基板1に形成する(図4参照)。
次に、活性領域形成工程では、図4に示すように、上記半導体基板1のPウェル領域4に活性領域40を形成する。まず、ゲート電極8をマスクとして、リン等のN型不純物元素をイオン注入し、N型低濃度不純物領域10s,10dを形成する。続いて、ゲート酸化膜7の表面にCVD等によりSiO2膜を形成した後に、異方性ドライエッチングを行うことにより、ゲート電極8の両側壁にサイドウォール11を形成する。
続いて、ゲート電極8及びサイドウォール11をマスクとして、リン等のN型不純物元素をイオン注入することにより、N型高濃度不純物領域13s,13dを形成する。その結果、低濃度不純物領域10s,10dは、ゲート酸化膜7を介してサイドウォール11に対向する領域に形成されることとなる。その後、SiO2等の絶縁膜14を形成した後に、上記低濃度不純物領域10s,10d及び高濃度不純物領域13s,13dに対して熱処理を行い、イオン注入した不純物元素の活性化を行う。
次に、剥離層形成工程では、図4に示すように、絶縁膜14の表面に層間絶縁膜15を積層した後に、上記半導体基板1のPウェル領域に対し、上記層間絶縁膜15を介して水素や、He及びNe等の不活性ガス元素からなる剥離用物質をイオン注入する。こうして、図5に示すように、半導体基板1に対し、剥離用物質が含まれる剥離層17を形成する。
次に、平坦化膜形成工程では、図5に示すように、半導体基板1及び層間絶縁膜15を覆うようにSiO2膜を形成し、CMP(Chemical Mechanical Polishing)等により平坦化することによって、層間絶縁膜18を形成する。
続いて、ソース電極20s及びドレイン電極20dを形成する。まず、図6に示すように、上記層間絶縁膜18、層間絶縁膜15、絶縁膜14、及びゲート酸化膜7を貫通するコンタクトホール19s,19dを形成する。コンタクトホール19sは、上記高濃度不純物領域(ソース領域)13sの上方に形成する一方、コンタクトホール19dは、上記高濃度不純物領域(ドレイン領域)13dの上方に形成する。そして、導電性材料を上記コンタクトホール19s,19dの内部と層間絶縁膜18の表面とに設けた後にパターニングする。そのことにより、コンタクトホール19sの上方位置にソース電極20sを形成する一方、コンタクトホール19dの上方位置にドレイン電極20dを形成する。続いて、絶縁膜21を形成した後に、CMP等によりその表面を平坦化する。
次に、貼付工程において、図1に示すように、絶縁膜21の表面を洗浄した後に、その平坦化された表面を、上記第2エッチング工程で露出されたガラス基板22の表面に貼り付ける。
次に行う分離工程では、400〜600℃程度の温度で熱処理を行う。このことにより、図1に示すように、Pウェル領域4を含む半導体基板1の一部を剥離層17に沿って分離して、ドライバ部50のMOSトランジスタ51をガラス基板22の上に移す。尚、本実施形態では、分離工程において一部が分離された半導体基板1を、半導体層1と称する。
次に、保護膜形成工程では、剥離層17をエッチング等により取り除いた後、チャネル領域41を薄膜化すると共に、LOCOS酸化膜6を露出させて素子分離を行うために、半導体層1をさらにエッチングする。その後、露出した半導体層1の表面とドライバ部50の側面とを保護し、電気絶縁性を確保するために、保護膜52を形成する。
以上により、デバイス部形成工程を終了する。
次に、凹角補償膜形成工程では、段差部53に凹角補償膜54を形成する。まず、感光性樹脂の絶縁膜をドライバ部50を覆うように保護膜52の表面に一様に設ける。その後、上記絶縁膜を例えばフォトリソグラフィによりパターニングすることによって、段差部53の凹角部分55を覆う凹角補償膜54を形成する。本実施形態では、図1に示すように、段差部53における凹角部分55の一部を覆うように、凹角補償膜54を形成しているが、本発明はこれに限らず、ドライバ部50の周縁に沿って、段差部53における凹角部分55の全てを覆うように凹角補償膜54を形成するようにしてもよい。このとき、凹角補償膜54の表面は凸状の曲面に形成する。
次に、配線層形成工程では、配線層37を凹角補償膜54の表面に沿って形成する。まず、ドライバ部50に対し、ソース電極20sの上方で、層間絶縁膜18、層間絶縁膜15、絶縁膜14、LOCOS酸化膜6及び保護膜52を貫通するコンタクトホール38を形成する。また、TFT30におけるソース領域33sの上方に、ゲート絶縁膜34及び保護膜36,52を貫通するコンタクトホール39を形成する。続いて、各コンタクトホール38,39の内部に導電性材料を充填すると共に、保護膜52及び凹角補償膜54の表面に導電性膜を一様に形成する。その後、上記導電性膜をパターニングすることによって、ドライバ部50のソース電極20sとTFT30のソース領域33sとを接続する配線層37を形成する。
また、この配線層形成工程において、配線層37と同時にドレイン電極59を形成することが好ましい。すなわち、TFT30におけるドレイン領域33dの上方に、ゲート絶縁膜34及び保護膜36を貫通するコンタクトホール58を形成する。そして、コンタクトホール58の内部に配線層37を形成する導電性材料を充填すると共に保護膜52の表面に上記導電性膜を形成する。この導電性膜を上記配線層37と同時にパターニングすることにより、ドレイン電極59を形成する。
次に、画素電極形成工程を行う。まず、感光性樹脂の層間絶縁膜61を、保護膜52の上においてTFT30及びドライバ部50を覆うように一様に形成する。その後、層間絶縁膜61に対し、ドレイン電極59の上方にコンタクトホール62を形成すると共に、ドライバ部50の上における配線層37の上方にコンタクトホール64を形成する。続いて、ITO等の導電性膜を層間絶縁膜61及び各コンタクトホール62,64の内部に形成した後に、フォトリソグラフィ等により所定の形状にパターニングすることによって、ドレイン電極59に接続される画素電極63と、配線層37に接続される配線部65とを形成する。
以上の各工程により、アクティブマトリクス基板42を製造する。アクティブマトリクス基板42は、対向基板43に貼り合わされて、その対向基板43との間に液晶層44が形成されることによって、液晶表示装置Sが製造される。
−実施形態1の効果−
半導体層1の一部を剥離層に沿って分離除去して形成したドライバ部50が、ガラス基板22に突出した状態で形成されると、ドライバ部50の表面とガラス基板22の表面とに沿った段差部53が形成されてしまう。本実施形態によると、このような段差部53が形成されたとしても、その段差部53の凹角部分55を凹角補償膜54によって覆うようにしたので、ドライバ部50とTFT30とを繋ぐ配線層37を、凹角補償膜54の表面に沿って形成することができる。すなわち、配線層37を断線が生じ易い段差部53の凹角部分55ではなく、凹角形状を補償する凹角補償膜54の表面に形成することが可能となるため、配線層37の断線を未然に防止することができる。特に、凹角補償膜54の表面が凸状曲面に形成されているので、配線層37の断線をより確実に防止することが可能となる。また、凹角補償膜54を感光性樹脂により構成したので、フォトリソグラフィにより容易且つ高精度にパターン形成することができる。
半導体層1の一部を剥離層に沿って分離除去して形成したドライバ部50が、ガラス基板22に突出した状態で形成されると、ドライバ部50の表面とガラス基板22の表面とに沿った段差部53が形成されてしまう。本実施形態によると、このような段差部53が形成されたとしても、その段差部53の凹角部分55を凹角補償膜54によって覆うようにしたので、ドライバ部50とTFT30とを繋ぐ配線層37を、凹角補償膜54の表面に沿って形成することができる。すなわち、配線層37を断線が生じ易い段差部53の凹角部分55ではなく、凹角形状を補償する凹角補償膜54の表面に形成することが可能となるため、配線層37の断線を未然に防止することができる。特に、凹角補償膜54の表面が凸状曲面に形成されているので、配線層37の断線をより確実に防止することが可能となる。また、凹角補償膜54を感光性樹脂により構成したので、フォトリソグラフィにより容易且つ高精度にパターン形成することができる。
《発明の実施形態2》
図8は、本発明の実施形態2を示している。尚、以下の実施形態では、図1〜7と同じ部分については同じ符号を付して、その詳細な説明を省略する。
図8は、本発明の実施形態2を示している。尚、以下の実施形態では、図1〜7と同じ部分については同じ符号を付して、その詳細な説明を省略する。
本実施形態は、凹角補償膜54が層間絶縁膜61により構成されている点に特徴がある。TFT30におけるソース領域33sの上方の保護膜52には、ソース電極70が形成され、コンタクトホール39を介してソース領域33sに接続されている。層間絶縁膜61には、ソース電極70の上にコンタクトホール72が形成されている。
一方、ドライバ部50の上の保護膜52には、配線部71が形成されている。配線部71はコンタクトホール38を介してドライバ部50におけるソース電極20sに接続されている。層間絶縁膜61には、配線部71の上にコンタクトホール64が形成されている。
そして、層間絶縁膜61の表面には、画素電極63及び配線層37が形成されている。配線層37は、コンタクトホール72を介してTFT30のソース電極70に接続される一方、コンタクトホール64を介してドライバ部50の配線部71に接続されている。こうして、ドライバ部50のソース電極20sは、配線層37を介してTFT30のソース電極70に接続されている。
また、図8に示すように、段差部53は層間絶縁膜61により覆われているため、段差部53の凹角形状は、層間絶縁膜61によって補償されている。つまり、段差部53を覆っている層間絶縁膜61は、凹角補償膜54を構成している。
本実施形態のアクティブマトリクス基板42を製造する場合には、TFT30及びドライバ部50を覆うように層間絶縁膜61を保護膜52の表面に一様に形成した後に、フォトリソグラフィ等によって、各コンタクトホール62,64,72をそれぞれ同時に形成する。このことにより、凹角補償膜54も形成される。続いて、層間絶縁膜61(つまり凹角補償膜54)の表面にITO等の導電性膜を一様に形成した後に、所定の形状にパターニングして、画素電極63と配線層37とを同時に形成する。こうして、配線層37及び画素電極63は、同じ工程で同じ材料により形成されている。
したがって、この実施形態2によると、上記実施形態1と同様の効果を得ることができる。そのことに加え、配線層37及び画素電極63を同じ工程で同じ材料により形成できるため、工程数を増加させないで製造コストの低減を図ることができる。
《その他の実施形態》
上記実施形態では、凹角補償膜54を感光性樹脂により構成し、フォトリソグラフィによりパターン形成するようにしたが、本発明はこれに限らず、凹角補償膜54を非感光性樹脂により構成して、ドライエッチング等によりパターン形成するようにしてもよい。このことによっても、凹角補償膜54を形成することができる。
上記実施形態では、凹角補償膜54を感光性樹脂により構成し、フォトリソグラフィによりパターン形成するようにしたが、本発明はこれに限らず、凹角補償膜54を非感光性樹脂により構成して、ドライエッチング等によりパターン形成するようにしてもよい。このことによっても、凹角補償膜54を形成することができる。
以上説明したように、本発明は、半導体装置及びその製造方法、並びにその半導体装置を備えた液晶表示装置について有用であり、特に、段差部の凹角部分における配線層の断線を防止する場合に適している。
S 液晶表示装置
1 半導体層、 半導体基板
17 剥離層
22 ガラス基板(基板)
30 TFT(スイッチング素子)
37 配線層
42 アクティブマトリクス基板(半導体装置)
43 対向基板
44 液晶層
50 ドライバ部(半導体デバイス部)
51 MOSトランジスタ(半導体素子)
53 段差部
54 凹角補償膜
63 画素電極
1 半導体層、 半導体基板
17 剥離層
22 ガラス基板(基板)
30 TFT(スイッチング素子)
37 配線層
42 アクティブマトリクス基板(半導体装置)
43 対向基板
44 液晶層
50 ドライバ部(半導体デバイス部)
51 MOSトランジスタ(半導体素子)
53 段差部
54 凹角補償膜
63 画素電極
Claims (9)
- 基板と、
上記基板に突出した状態で設けられ、半導体素子を有する半導体デバイス部と、
上記半導体デバイス部の表面と上記基板の表面とに沿って形成された段差部と、
上記段差部の表面に設けられ、上記段差部における少なくとも一部の凹角形状を補償する絶縁性の凹角補償膜と、
上記凹角補償膜の表面に沿って形成されると共に上記半導体デバイス部に接続された配線層とを備えている
ことを特徴とする半導体装置。 - 請求項1において、
上記凹角補償膜の表面は、凸状曲面に形成されている
ことを特徴とする半導体装置。 - 請求項1において、
上記凹角補償膜は、感光性樹脂により構成されている
ことを特徴とする半導体装置。 - 請求項1において、
上記半導体デバイス部の半導体素子は、半導体層を有し、
上記半導体層は、該半導体層の一部が剥離層に沿って分離除去されている
ことを特徴とする半導体装置。 - 請求項1において、
上記凹角補償膜は、上記半導体デバイス部を覆う層間絶縁膜により構成されている
ことを特徴とする半導体装置。 - 半導体素子を有する半導体デバイス部を、基板に突出した状態で形成するデバイス部形成工程と、
上記半導体デバイス部の表面と上記基板の表面とに沿って形成された段差部に対し、上記段差部における少なくとも一部の凹角形状を補償する絶縁性の凹角補償膜を形成する凹角補償膜形成工程と、
上記半導体デバイス部に接続される配線層を上記凹角補償膜の表面に沿って形成する配線層形成工程とを備えている
ことを特徴とする半導体装置の製造方法。 - 請求項6において、
上記半導体デバイス部の半導体素子は、半導体層を有し、
上記半導体層は、半導体基板に剥離用物質をイオン注入して剥離層を形成した後に、上記半導体基板の一部を上記剥離層に沿って分離除去することにより形成されている
ことを特徴とする半導体装置の製造方法。 - 複数の画素がマトリクス状に配置されたアクティブマトリクス基板と、該アクティブマトリクス基板に対向して設けられた対向基板と、上記アクティブマトリクス基板と上記対向基板との間に設けられた液晶層とを備えた液晶表示装置であって、
上記アクティブマトリクス基板は、透明な基板と、上記基板に突出した状態で設けられ、半導体素子を有する半導体デバイス部と、上記半導体デバイス部の表面と上記基板の表面とに沿って形成された段差部と、上記段差部の表面に設けられ、上記段差部における少なくとも一部の凹角形状を補償する絶縁性の凹角補償膜と、上記凹角補償膜の表面に沿って形成されると共に上記半導体デバイス部に接続された配線層とを備えている
ことを特徴とする液晶表示装置。 - 請求項8において、
上記アクティブマトリクス基板は、上記複数の画素毎に、スイッチング素子と、該スイッチング素子に接続された画素電極とを備え、
上記凹角補償膜は、上記スイッチング素子を覆うように形成され、
上記配線層及び上記画素電極は、上記凹角補償膜の表面に形成されると共に、互いに同じ材料により構成されている
ことを特徴とする液晶表示装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005149426A JP2008204966A (ja) | 2005-05-23 | 2005-05-23 | 半導体装置及びその製造方法並びに液晶表示装置 |
US11/884,709 US7838936B2 (en) | 2005-05-23 | 2006-03-09 | Semiconductor device and manufacturing method thereof, and liquid crystal display device |
PCT/JP2006/304616 WO2006126323A1 (ja) | 2005-05-23 | 2006-03-09 | 半導体装置及びその製造方法並びに液晶表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005149426A JP2008204966A (ja) | 2005-05-23 | 2005-05-23 | 半導体装置及びその製造方法並びに液晶表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008204966A true JP2008204966A (ja) | 2008-09-04 |
Family
ID=37451755
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005149426A Pending JP2008204966A (ja) | 2005-05-23 | 2005-05-23 | 半導体装置及びその製造方法並びに液晶表示装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7838936B2 (ja) |
JP (1) | JP2008204966A (ja) |
WO (1) | WO2006126323A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8610349B2 (en) | 2010-02-08 | 2013-12-17 | Samsung Display Co., Ltd. | Organic light emitting diode display |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5127357B2 (ja) * | 2007-08-09 | 2013-01-23 | シチズンファインテックミヨタ株式会社 | 透過型液晶表示素子の製造方法、透過型液晶表示素子及び液晶プロジェクタ |
KR101114592B1 (ko) | 2009-02-17 | 2012-03-09 | 엘지이노텍 주식회사 | 발광 디바이스 패키지 및 그 제조방법 |
WO2011089670A1 (ja) * | 2010-01-22 | 2011-07-28 | シャープ株式会社 | 半導体装置及びその製造方法 |
WO2011092781A1 (ja) * | 2010-02-01 | 2011-08-04 | シャープ株式会社 | 半導体装置及びその製造方法 |
CN105093763A (zh) * | 2015-08-19 | 2015-11-25 | 京东方科技集团股份有限公司 | 一种阵列基板、其制作方法、液晶显示面板及显示装置 |
TWI684053B (zh) * | 2018-06-21 | 2020-02-01 | 友達光電股份有限公司 | 顯示裝置及其製造方法 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3638656B2 (ja) * | 1995-03-18 | 2005-04-13 | 株式会社半導体エネルギー研究所 | 表示装置及びその作製方法 |
US6372534B1 (en) * | 1995-06-06 | 2002-04-16 | Lg. Philips Lcd Co., Ltd | Method of making a TFT array with photo-imageable insulating layer over address lines |
JP3299869B2 (ja) * | 1995-09-27 | 2002-07-08 | シャープ株式会社 | 液晶表示装置とその製造方法 |
JPH1054999A (ja) * | 1996-06-04 | 1998-02-24 | Canon Inc | 表示装置とその製造法 |
JP2002124652A (ja) * | 2000-10-16 | 2002-04-26 | Seiko Epson Corp | 半導体基板の製造方法、半導体基板、電気光学装置並びに電子機器 |
JP4463493B2 (ja) * | 2002-04-15 | 2010-05-19 | 株式会社半導体エネルギー研究所 | 表示装置及びその作製方法 |
JP4837240B2 (ja) * | 2002-09-25 | 2011-12-14 | シャープ株式会社 | 半導体装置 |
US7508034B2 (en) * | 2002-09-25 | 2009-03-24 | Sharp Kabushiki Kaisha | Single-crystal silicon substrate, SOI substrate, semiconductor device, display device, and manufacturing method of semiconductor device |
US7253040B2 (en) * | 2003-08-05 | 2007-08-07 | Sharp Kabushiki Kaisha | Fabrication method of semiconductor device |
JP3946683B2 (ja) * | 2003-09-25 | 2007-07-18 | 株式会社東芝 | アクティブマトリクス基板の製造方法 |
CN100565307C (zh) * | 2004-02-13 | 2009-12-02 | 株式会社半导体能源研究所 | 半导体器件及其制备方法,液晶电视***,和el电视*** |
-
2005
- 2005-05-23 JP JP2005149426A patent/JP2008204966A/ja active Pending
-
2006
- 2006-03-09 US US11/884,709 patent/US7838936B2/en not_active Expired - Fee Related
- 2006-03-09 WO PCT/JP2006/304616 patent/WO2006126323A1/ja active Application Filing
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8610349B2 (en) | 2010-02-08 | 2013-12-17 | Samsung Display Co., Ltd. | Organic light emitting diode display |
Also Published As
Publication number | Publication date |
---|---|
US20080164483A1 (en) | 2008-07-10 |
US7838936B2 (en) | 2010-11-23 |
WO2006126323A1 (ja) | 2006-11-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5057981B2 (ja) | 半導体装置及びその製造方法並びに表示装置 | |
JP4467628B2 (ja) | 半導体装置の製造方法 | |
JP2009027008A (ja) | 半導体装置およびその製造方法 | |
JP2008204966A (ja) | 半導体装置及びその製造方法並びに液晶表示装置 | |
US8188564B2 (en) | Semiconductor device having a planarizing film formed in a region of a step portion | |
WO2011039907A1 (ja) | 半導体装置及びその製造方法 | |
JP4175650B2 (ja) | 半導体装置の製造方法 | |
JP4943663B2 (ja) | 半導体装置の製造方法及び半導体装置並びに液晶表示装置 | |
JPWO2006075444A1 (ja) | 半導体装置の製造方法、及び半導体装置 | |
JP5074523B2 (ja) | 半導体装置及びその製造方法 | |
JP2008198628A (ja) | 半導体装置及びその製造方法並びに液晶表示装置 | |
US8361882B2 (en) | Semiconductor device and method for manufacturing same | |
JP2007234628A (ja) | 半導体装置及びその製造方法 | |
JP2004040093A (ja) | Soiウェーハ及びその製造方法 | |
JP2007335837A (ja) | 半導体装置の製造方法 | |
JP2008205104A (ja) | 半導体装置の製造方法 | |
JP2008100325A (ja) | Mems・半導体複合回路及びその製造方法 | |
JP2008066566A (ja) | 半導体装置及びその製造方法 | |
JP2007242723A (ja) | 電気光学装置の製造方法 | |
WO2009101662A1 (ja) | 半導体装置の製造方法、半導体装置及び表示装置 | |
JP3845957B2 (ja) | 半導体装置及びその製造方法 | |
JP2010186883A (ja) | 半導体装置及びその製造方法 | |
JP2004281878A (ja) | 半導体基板の製造方法及びこれにより製造される半導体基板、電気光学装置並びに電子機器 | |
JP2010021258A (ja) | 半導体装置及びその製造方法 | |
WO2010089831A1 (ja) | 半導体装置及びその製造方法 |