JP2007242723A - 電気光学装置の製造方法 - Google Patents
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Abstract
【課題】支持基板上に高速駆動を可能とする高性能なスイッチング素子を形成できる、電気光学装置の製造方法を提供する。
【解決手段】単結晶シリコン基板200の一方の面に貼着膜210を形成し、貼着膜210が形成された側を支持基板10Aに貼り合わせる。単結晶シリコン基板200を弗酸とオゾン水との混合液を用いてエッチングしパターニングすることにより単結晶シリコン基板200からなる半導体層を形成する。そして、半導体層を用いることでスイッチング素子を形成する。
【選択図】図7
【解決手段】単結晶シリコン基板200の一方の面に貼着膜210を形成し、貼着膜210が形成された側を支持基板10Aに貼り合わせる。単結晶シリコン基板200を弗酸とオゾン水との混合液を用いてエッチングしパターニングすることにより単結晶シリコン基板200からなる半導体層を形成する。そして、半導体層を用いることでスイッチング素子を形成する。
【選択図】図7
Description
本発明は、電気光学装置の製造方法に関する。
従来、液晶表示装置等の電気光学装置を構成している電気光学装置用基板は、ガラス基板上に形成されたアモルファスシリコンやポリシリコンからなる薄膜トランジスタ(Thin Film Transistor)を備えている。このような薄膜トランジスタは、例えば単結晶シリコン上に形成されたMOSトランジスタに比べると欠陥が多く界面準位が大きいため、十分な電子移動度を得る事ができず、またトランジスタのOFF時のリーク電流が大きくなる。
そこで近年、ガラス基板上に単結晶シリコン層からなる半導体層を形成し、この半導体層からスイッチング素子等の半導体デバイスを形成することにより、素子の高速化や低消費電力化、高集積化等を可能とするSOI(Silicon on Insulator)技術が知られており、例えば上述した液晶表示装置等の電気光学装置におけるスイッチング素子を形成する基板に採用されている。
このようなSOI技術を適用した電気光学装置は、支持基板に単結晶シリコンなどからなる単結晶半導体層を有する半導体基板を貼り合わせ、例えば研磨して薄膜単結晶半導体層を形成し、その薄膜単結晶半導体層から液晶駆動用のスイッチング素子が形成される。
このような薄膜単結晶半導体層を形成する方法として、例えば、多孔質シリコン単結晶基板にエピタキシャル成長により単結晶シリコン層を形成した後、該単結晶シリコン層側を支持基板に貼り合わせ、前記多孔質シリコン単結晶基板部分をエッチングによって全て除去し、薄膜化された単結晶シリコン層を支持基板上に形成する技術がある(例えば、特許文献1参照)。
特開平5−41505号公報
このような薄膜単結晶半導体層を形成する方法として、例えば、多孔質シリコン単結晶基板にエピタキシャル成長により単結晶シリコン層を形成した後、該単結晶シリコン層側を支持基板に貼り合わせ、前記多孔質シリコン単結晶基板部分をエッチングによって全て除去し、薄膜化された単結晶シリコン層を支持基板上に形成する技術がある(例えば、特許文献1参照)。
しかしながら、上記単結晶シリコン層から電気光学装置のスイッチング素子を形成する場合には、一般的にRIE(反応性イオンエッチング)等のドライエッチングによってパターニングされるため、形成された単結晶シリコン層(半導体層)は例えばプラズマ等のエッチングによるダメージを受けてしまう。このような単結晶シリコン層から形成されたスイッチング素子は、リーク電流が大きくトランジスタ特性が低く、電気光学装置の高速駆動を行うことができなかった。
本発明はこのような事情に鑑みてなされたもので、支持基板上に高速駆動を可能とする高性能なスイッチング素子を形成できる、電気光学装置の製造方法を提供することを目的とする。
本発明の電気光学装置の製造方法は、単結晶シリコン基板の一方の面に貼着膜を形成し、該貼着膜が形成された側を支持基板に貼り合わせる工程と、前記単結晶シリコン基板を弗酸とオゾン水との混合液を用いてエッチングしパターニングすることにより前記単結晶シリコン基板からなる半導体層を形成する工程と、該半導体層を用いることでスイッチング素子を形成する工程と、を備えたことを特徴とする。
本発明の電気光学装置の製造方法によれば、弗酸とオゾン水との混合液を用いたウエットエッチングにより単結晶シリコン基板をパターニングしているので、エッチング時の副生成物の発生や表面荒れ等のダメージが防止され欠陥や界面準位の低い半導体層を支持基板上に形成できる。そして、このような半導体層を用いることで、リーク電流の少ない高性能なスイッチング素子を製造できる。
したがって、高性能なスイッチング素子を備えた高速駆動を可能とする電気光学装置を提供することができる。
したがって、高性能なスイッチング素子を備えた高速駆動を可能とする電気光学装置を提供することができる。
また、上記電気光学装置の製造方法においては、前記単結晶シリコン基板として面方位(100)のものを用いるのが好ましい。
このようにすれば、上記弗酸とオゾン水との混合液が単結晶シリコン基板に対するエッチングレートが大きくなるので、前記マスクに対して大きな選択比を取ることができる。また、(110)面を露出するようにしてエッチングが異方的に進むので、パターニングされる半導体層の側面部分を傾斜面とすることができ、半導体層の表面積を増大できる。
よって、例えば半導体層上に絶縁膜を介してゲート電極を形成した場合、ゲート幅が大きくなりソース・ドレイン間に多くの電流を流すことのできるので、高性能なスイッチング素子を提供できる。
このようにすれば、上記弗酸とオゾン水との混合液が単結晶シリコン基板に対するエッチングレートが大きくなるので、前記マスクに対して大きな選択比を取ることができる。また、(110)面を露出するようにしてエッチングが異方的に進むので、パターニングされる半導体層の側面部分を傾斜面とすることができ、半導体層の表面積を増大できる。
よって、例えば半導体層上に絶縁膜を介してゲート電極を形成した場合、ゲート幅が大きくなりソース・ドレイン間に多くの電流を流すことのできるので、高性能なスイッチング素子を提供できる。
また、上記電気光学装置の製造方法においては、前記単結晶シリコン基板を熱酸化することにより、シリコン酸化物からなる前記貼着膜を形成するのが好ましい。
このようにすれば、単結晶シリコン基板と支持基板とを貼り合わせる際に必要となる貼着膜を簡便かつ確実に形成することができる。
このようにすれば、単結晶シリコン基板と支持基板とを貼り合わせる際に必要となる貼着膜を簡便かつ確実に形成することができる。
また、上記電気光学装置の製造方法においては、前記単結晶シリコン基板として、予め半導体装置が形成されたものを用いるのが好ましい。
このようにすれば、電気光学装置における周辺回路として、例えば単結晶シリコン基板にCMOS等の半導体装置を予め形成しておくことで、単結晶シリコン基板から上記半導体層を形成する際の回路設計の自由度を向上できる。
このようにすれば、電気光学装置における周辺回路として、例えば単結晶シリコン基板にCMOS等の半導体装置を予め形成しておくことで、単結晶シリコン基板から上記半導体層を形成する際の回路設計の自由度を向上できる。
また、上記電気光学装置の製造方法においては、前記半導体装置がCMOSであるのが好ましい。
このようにすれば、同一基板上に高速な駆動を可能とする周辺回路を形成することができ、高性能な電気光学装置を提供することができる。
このようにすれば、同一基板上に高速な駆動を可能とする周辺回路を形成することができ、高性能な電気光学装置を提供することができる。
以下、本発明の電気光学装置の製造方法の一実施形態として、液晶表示装置(電気光学装置)を製造する場合について説明する。液晶表示装置の製造方法を説明するに先んじて、まず本製造方法によって得られた液晶表示装置の構成について図1から図5を参照して説明する。
図1は、液晶表示装置の画像表示領域を構成するマトリクス状に形成された複数の画素における各種素子、配線等の等価回路である。図2は、データ線、走査線、画素電極等が形成された素子基板の相隣接する複数の画素群の平面図である。図3は、図2のA−A´断面図である。また、各図においては、各層・各部材を図面上で認識可能な程度の大きさとするため、各層・各部材ごとに縮尺を異ならせてある。
図1において、液晶表示装置の画像表示領域を構成するマトリクス状に形成された複数の画素には、それぞれ、画素電極9aと画素電極9aをスイッチング制御するためのトランジスタ(スイッチング素子)30とが形成されており、画像信号が供給されるデータ線6aがトランジスタ30のソースに電気的に接続されている。なお、本発明に係る電気光学装置の製造方法は、上記トランジスタ30を形成する工程において特徴を有したものとなっている。
データ線6aに書き込む画像信号S1、S2、・・・、Snは、この順に線順次に供給されてもよいし、相隣接する複数のデータ線6a同士に対して、グループ毎に供給されるようにしてもよい。また、トランジスタ30のゲートには走査線(ゲート電極)3aが電気的に接続されており、走査線3aには、走査信号G1、G2、・・・、Gmが、この順に線順次で印加されるように構成されている。画素電極9aは、トランジスタ30のドレインに電気的に接続されており、スイッチング素子であるトランジスタ30を一定期間だけオンすることにより、画像信号S1、S2、・・・、Snが、データ線6aから画素電極9aに書き込まれている。
画素電極9aに書き込まれた画像信号S1、S2、・・・、Snは、対向基板に形成された対向電極との間で一定期間保持される。液晶は、画素電極9aに印加される電圧レベルに応じて分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能とする。そのため、液晶表示装置からは画像信号に応じたコントラストをもつ光(画像)が出射される。なお、この液晶表示装置がノーマリーホワイトモードを採用しているのであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が減少し、ノーマリーブラックモードを採用しているのであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が増加するように構成されている。
また、画素電極9aと対向電極との間に形成される液晶容量と並列となるように蓄積容量70が形成されている。蓄積容量70は走査線3aに並んで設けられるとともに、後述するように、固定電位側容量電極が含まれるとともに定電位に固定された容量線300が含まれるように構成されている。
以下では、上記データ線6a、走査線3a、トランジスタ30等による、上述のような回路動作が実現される液晶表示装置の構成について、図2および図3を参照して説明する。図3に示すように、本実施形態の液晶装置は、データ線6a、走査線3a、トランジスタ30等が形成されている素子基板10と、これに対向配置された対向基板20と、前記両基板10,20に挟持された液晶層50とを備えて構成されている。
素子基板10は、石英等の透光性材料からなる基板本体(支持基板)10Aとその液晶層50側表面に形成された画素電極9a、トランジスタ30等を主体として構成されており、対向基板20はガラスや石英等の透光性材料からなる基板本体20Aとその液晶層50側表面に形成された対向電極21とを主体として構成されている。なお、本実施形態では、前記基板本体10A,20Aとして、いずれもガラス基板を用いている。
素子基板10を構成する基板本体10A上には、図3に示すように、下から順に絶縁層15、第1層間絶縁膜41、第2層間絶縁膜42、第3層間絶縁膜43が設けられている。そして、基板本体10Aと絶縁層15との間には下側遮光膜11aが設けられ、絶縁層15と第1層間絶縁膜41との間にはトランジスタ30および走査線3aが設けられている。第1層間絶縁膜41と第2層間絶縁膜42との間には蓄積容量70が設けられ、第2層間絶縁膜42と第3層間絶縁膜43との間にはデータ線6aが形成されている。
第3層間絶縁膜43の上には、図3に示すように、画素電極9aが設けられており、その上側には、ラビング処理等の所定の配向処理が施された配向膜16が設けられている。
画素電極9aは、例えばITO(Indium Tin Oxide)膜等の透明導電性膜から形成され、配向膜16は、例えばポリイミド膜等の透明な有機膜から形成されている。また、前記画素電極9aは、図2に示すように、基板本体10A上にマトリクス状に複数設けられており(点線部9a´により輪郭が示されている)、画素電極9aの縦横の境界に各々沿ってデータ線6aおよび走査線3aが設けられている。
画素電極9aは、例えばITO(Indium Tin Oxide)膜等の透明導電性膜から形成され、配向膜16は、例えばポリイミド膜等の透明な有機膜から形成されている。また、前記画素電極9aは、図2に示すように、基板本体10A上にマトリクス状に複数設けられており(点線部9a´により輪郭が示されている)、画素電極9aの縦横の境界に各々沿ってデータ線6aおよび走査線3aが設けられている。
データ線6aは、アルミニウム膜等の金属膜あるいは合金膜から形成されている。走査線3aは、半導体層(単結晶半導体層)1aのうち図中右下がりの斜線領域で示したチャネル領域1a´に対向するように配置されており、走査線3aはゲート電極として機能する。すなわち、走査線3aとデータ線6aとの交差する箇所にはそれぞれ、チャネル領域1a´に走査線3aの本線部がゲート電極として対向配置された画素スイッチング用のトランジスタ30が設けられている。
トランジスタ30は、図3に示すように、LDD(Lightly Doped Drain)構造を有している。その構成要素としては、上述したようにゲート電極として機能する走査線3aと、単結晶シリコン層からなり走査線3aからの電界によりチャネルが形成される半導体層1aのチャネル領域1a´と、走査線3aと半導体層1aとを絶縁するゲート絶縁膜2と、半導体層1aにおける低濃度ソース領域(ソース領域、低濃度領域)1bと、低濃度ドレイン領域(ドレイン領域、低濃度領域)1cと、高濃度ソース領域(ソース領域、高濃度領域)1dと、高濃度ドレイン領域(ドレイン領域、高濃度領域)1eとを備えている。
ここで、前記トランジスタ30の概略構成について説明する。
図4に示すように、基板本体10A上に絶縁層15を介して形成された半導体層1aと直交する方向(図3中、B−B´線矢視方向)に沿って、ゲート絶縁膜2を介してゲート電極3aが形成されている。ゲート絶縁膜2としては誘電率の高い材料を用いるのが好ましい。また、ゲート電極3aはポリSiに限らず、メタルゲート電極でもかまわない。
図4に示すように、基板本体10A上に絶縁層15を介して形成された半導体層1aと直交する方向(図3中、B−B´線矢視方向)に沿って、ゲート絶縁膜2を介してゲート電極3aが形成されている。ゲート絶縁膜2としては誘電率の高い材料を用いるのが好ましい。また、ゲート電極3aはポリSiに限らず、メタルゲート電極でもかまわない。
そして、ゲート電極3aを挟んで前記半導体層1aにはソース・ドレイン領域(1b,1c,1d,1e)が形成されている。なお、半導体層1aの側面は、後述する異方性エッチング工程により、(110)面が露出し傾斜面35をなしている。
すなわち、ゲート電極3aは上記傾斜面35上にゲート絶縁膜2を介して形成されているので、平面視(素子基板10に垂直側から視た場合)した際のゲート幅は略同等であるが、前記傾斜面35に沿って形成された部だけ実質長を長く取ることが可能となる。このような構成により、ソース・ドレイン間に流れる電流を増大させることができ、高速駆動を可能とする高性能なものとなっている。
また、この異方性エッチング工程は、後述するように弗酸とオゾン水との混合液をエッチング液として用いているので、エッチング処理面の表面荒れが低減されたものとなっている(図10参照)。よって、エッチングによる表面荒れによる欠陥が防止され、界面準位密度の小さい半導体層1aとなっている。
また、蓄積容量70は、図3に示すように、画素電位側容量電極として働く中継層(容量電極)71と、固定電位側容量電極として働く容量線300の一部とが、誘電体膜(容量絶縁膜)75を介して対向配置されることにより形成されている。
中継層71は、後述するコンタクトホール83、85を介して、トランジスタ30の高濃度ドレイン領域1eおよび画素電極9aに電気的に接続されるように形成されるとともに、例えばポリシリコン膜などの導電性材料からなり、上述のように画素電位側容量電極として機能する。なお、中継層71は、ポリシリコン膜から形成されてもよいし、金属又は合金を含む単一層膜又は多層膜から形成されてもよい。
中継層71は、後述するコンタクトホール83、85を介して、トランジスタ30の高濃度ドレイン領域1eおよび画素電極9aに電気的に接続されるように形成されるとともに、例えばポリシリコン膜などの導電性材料からなり、上述のように画素電位側容量電極として機能する。なお、中継層71は、ポリシリコン膜から形成されてもよいし、金属又は合金を含む単一層膜又は多層膜から形成されてもよい。
容量線300は、例えば金属又は合金を含む導電膜からなり、前述のように固定電位側容量電極として機能する。容量線300は、図2に示すように平面的に見ると、走査線3aの形成領域と重なるように形成されている。より具体的には容量線300は、走査線3aに沿って延びる本線部と、図中、データ線6aと交差する各個所からデータ線6aに沿って上方にそれぞれ突出した突出部と、コンタクトホール85に対応する個所が僅かに凹んだ凹み部とを備えている。
容量線300は、高融点金属を含む導電性遮光膜から形成されることが好ましく、蓄積容量70の固定電位側容量電極としての機能のほか、トランジスタ30の上側において入射光からトランジスタ30を遮光する遮光層としての機能をもつ。
容量線300は、高融点金属を含む導電性遮光膜から形成されることが好ましく、蓄積容量70の固定電位側容量電極としての機能のほか、トランジスタ30の上側において入射光からトランジスタ30を遮光する遮光層としての機能をもつ。
また、容量線300は、好ましくは、画素電極9aが配置された画像表示領域10a(図4参照)からその周囲に延設され、定電位源と電気的に接続されて、固定電位とされる。このような定電位源としては、データ線駆動回路101に供給される正電源や負電源の定電位源でもよいし、対向基板20の対向電極21に供給される定電位でもよい。
誘電体膜75は、図3に示すように、例えば膜厚5〜200nm程度の比較的薄いHTO(High Temperature Oxide)膜等の酸化シリコン膜、あるいは窒化シリコン膜等から構成されている。
誘電体膜75は、図3に示すように、例えば膜厚5〜200nm程度の比較的薄いHTO(High Temperature Oxide)膜等の酸化シリコン膜、あるいは窒化シリコン膜等から構成されている。
第2層間絶縁膜42および第3層間絶縁膜43には、図3に示すように、第2層間絶縁膜42および第3層間絶縁膜43を貫通するようにコンタクトホール85が穿設されている。
第1層間絶縁膜41および第2層間絶縁膜42には、トランジスタ30の高濃度ソース領域1dとデータ線6aとを電気的に接続するコンタクトホール81が穿設されている。
また、第1層間絶縁膜41には、高濃度ドレイン領域1eと蓄積容量70の中継層71とを電気的に接続するコンタクトホール83が穿設されている。
これら第1層間絶縁膜41、第2層間絶縁膜42、第3層間絶縁膜43は、例えばシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等、絶縁性を有する材料から形成されている。
第1層間絶縁膜41および第2層間絶縁膜42には、トランジスタ30の高濃度ソース領域1dとデータ線6aとを電気的に接続するコンタクトホール81が穿設されている。
また、第1層間絶縁膜41には、高濃度ドレイン領域1eと蓄積容量70の中継層71とを電気的に接続するコンタクトホール83が穿設されている。
これら第1層間絶縁膜41、第2層間絶縁膜42、第3層間絶縁膜43は、例えばシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等、絶縁性を有する材料から形成されている。
トランジスタ30の下側領域には、図2および図3に示したように、下側遮光膜11aが設けられている。下側遮光膜11aは、格子状にパターニングされており、これにより各画素の開口領域を規定している。
なお、開口領域の規定は、図2中縦方向に延びるデータ線6aと図2中横方向に延びる容量線300とが相交差して形成されることによってなされている。
また、下側遮光膜11aについても、前述の容量線300の場合と同様に、その電位変動がトランジスタ30に対して悪影響を及ぼすことを避けるために、画像表示領域からその周囲に延設して定電位源に接続するとよい。
なお、開口領域の規定は、図2中縦方向に延びるデータ線6aと図2中横方向に延びる容量線300とが相交差して形成されることによってなされている。
また、下側遮光膜11aについても、前述の容量線300の場合と同様に、その電位変動がトランジスタ30に対して悪影響を及ぼすことを避けるために、画像表示領域からその周囲に延設して定電位源に接続するとよい。
対向基板20には、その全面に渡って対向電極21が設けられており、その下側には、ラビング処理等の所定の配向処理が施された配向膜22が設けられている。対向電極21は、前述の画素電極9aと同様に、例えばITO膜等の透明導電性膜から形成されており、配向膜22は、例えばポリイミド膜等の透明な有機膜からなっている。また、前記基板10,20間に挟持されている液晶層50は、例えば一種又は数種類のネマチック液晶を混合した液晶からなり、前記一対の配向膜16,22間で所定の配向状態をとる。
(液晶表示装置の全体構成)
以上のように構成された液晶表示装置の全体構成を図5を参照して説明する。なお、図5(a)は、液晶表示装置を対向基板20の側からみた平面図であり、図5(b)は図5(a)中に示されるH−H´矢視の液晶表示装置の側断面図である。
以上のように構成された液晶表示装置の全体構成を図5を参照して説明する。なお、図5(a)は、液晶表示装置を対向基板20の側からみた平面図であり、図5(b)は図5(a)中に示されるH−H´矢視の液晶表示装置の側断面図である。
液晶表示装置は、図5(a),(b)に示すように、素子基板10と対向基板20とが対向配置されている。素子基板10と対向基板20との間には、液晶層50が封入されており、素子基板10と対向基板20とは、画像表示領域10aの周囲に位置するシール領域に設けられたシール材52により相互に接着されている。また、このシール材52中には、両基板間の距離(基板間ギャップ)を所定値とするためのグラスファイバ、あるいはガラスビーズ等のギャップ材(スペーサ)が散布されている。
シール材52の外側の領域には、データ線6aに画像信号を所定のタイミングで供給することによりデータ線6aを駆動するデータ線駆動回路101および外部回路接続端子102が素子基板10の一辺に沿って設けられており、走査線3aに走査信号を所定のタイミングで供給することにより、走査線3aを駆動する走査線駆動回路104が、この一辺に隣接する二辺に沿って設けられている。
素子基板10の残る一辺には、画像表示領域10aの両側に設けられた走査線駆動回路104間をつなぐための複数の配線105が設けられている。また、対向基板20のコーナ部の少なくとも一箇所においては、素子基板10と対向基板20との間で電気的に導通をとるための導通材106が設けられている。
(液晶表示装置の製造方法)
次に、上記液晶表示装置を製造する方法について説明する。
まず図6(a)では、素子基板10を構成する基板材料として、ガラス基板からなる基板本体(支持基板)10Aを用意する。ここで、好ましくはN2(窒素)等の不活性ガス雰囲気下、約850〜1300℃、より好ましくは1000℃の高温でアニール処理し、後に実施される高温プロセスにおいて素子基板10に生じる歪みを少なくする前処理を行っている。
次に、上記液晶表示装置を製造する方法について説明する。
まず図6(a)では、素子基板10を構成する基板材料として、ガラス基板からなる基板本体(支持基板)10Aを用意する。ここで、好ましくはN2(窒素)等の不活性ガス雰囲気下、約850〜1300℃、より好ましくは1000℃の高温でアニール処理し、後に実施される高温プロセスにおいて素子基板10に生じる歪みを少なくする前処理を行っている。
このように処理された基板本体10Aの全面に、Ti、Cr、W、Ta、MoおよびPdのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等を、スパッタリング法などにより、100〜500nm程度の膜厚、好ましくは約200nmの膜厚の遮光層を形成する。その後、フォトリソグラフィおよびエッチングにより、下側遮光膜11aを所定のパターンに形成する。
続いて、下側遮光膜11aの上に、例えば、常圧又は減圧CVD法等によりTEOS(テトラ・エチル・オルソ・シリケート)ガス、TEB(テトラ・エチル・ボートレート)ガス、TMOP(テトラ・メチル・オキシ・フォスレート)ガス等を用いて、NSG(ノンドープトシリケートガラス)、PSG(リンシリケートガラス)、BSG(ボロンシリケートガラス)、BPSG(ボロンリンシリケートガラス)などのシリケートガラス膜、窒化シリコン膜、酸化シリコン膜等からなる下地酸化膜12を形成する。
次に、下地酸化膜12の表面をCMP(化学的機械研磨)法などの方法を用いて研磨し、図6(b)に示すように、下地酸化膜12の表面を平坦化する。下地酸化膜12の膜厚については、約400〜1000nm程度、より好ましくは800nm程度とする。
次に、下地酸化膜12の表面をCMP(化学的機械研磨)法などの方法を用いて研磨し、図6(b)に示すように、下地酸化膜12の表面を平坦化する。下地酸化膜12の膜厚については、約400〜1000nm程度、より好ましくは800nm程度とする。
続いて、基板本体10Aと面方位(100)の単結晶シリコン基板200との貼り合わせを行う。まず、上記単結晶シリコン基板200を用意する。ここで、この単結晶シリコン基板200は、貼り合わせ面(便宜上、以下の説明では裏面側と呼ぶ)側を研磨し、厚さが5〜150μm程度となっている。なお、図7(a)〜(d)に示される基板本体10Aは、図6(b)の一部分を取り出して異なる縮尺で示したものであって、下側遮光膜11aの図示を省略している。
図7(a)に示すように、単結晶シリコン基板200の裏面側を熱酸化することにより、シリコン酸化膜(貼着膜)210を形成する。ここで、上述した下地酸化膜12、及びシリコン酸化膜210は、単結晶シリコン基板200と基板本体10Aとの密着性を確保するために形成されたものである。このシリコン酸化膜210の厚さは、後述する接合工程において貼り合わせ面が親水性となる厚さ以上であればよいが、具体的に本実施形態では200nm程度に形成した。
また、単結晶シリコン基板200には、水素イオン(H+)が、例えば加速電圧100keV、ドーズ量10×1016/cm2にて注入されている。このイオン注入工程は単結晶シリコン基板200から生成され、半導体層を構成する単結晶シリコン層の膜厚を制御するためのもので、水素イオンの加速電圧を変えて水素イオンの注入深さを変えることにより、基板本体10A上に所望の膜厚の単結晶シリコン層を形成できるようになっている。なお、図7(a)〜(c)中に示される一点鎖線は、上記イオン注入工程による水素イオン注入層205の位置を示すものである。
次に、図7(b)に示すように、単結晶シリコン基板200の酸化膜210側の表面と、上記基板本体10Aの下地酸化膜12側の表面とを接合させ、酸化膜210、12を介して単結晶シリコン基板200を貼り合わせる。具体的な貼り合わせ工程としては、例えば300℃で2時間熱処理することにより2枚の基板を直接貼り合わせる方法を採用した。よって基板表面のOH基の作用により、図7(c)に示すように単結晶シリコン基板200と基板本体10Aとが絶縁層(酸化膜210、12)15を介して貼り合わされたものとなる。その後、さらに450℃にて再び熱処理することにより貼り合わせ強度を高めることが望ましい。
次に、基板本体10Aに貼り合わされた単結晶シリコン基板200を例えば200nm程度に薄膜化することで単結晶シリコン層を形成する。
この薄膜化は、貼り合わされた単結晶シリコン基板200と基板本体10Aとを窒素、アルゴンなどの不活性ガス雰囲気中で350℃〜700℃の熱処理を施すことにより、上記水素イオン注入層205の位置で単結晶シリコン基板200の一部を剥離する。なお、剥離した後の単結晶シリコン基板200については、そのまま他の単結晶シリコン層の作製等に用いることができる。
この薄膜化は、貼り合わされた単結晶シリコン基板200と基板本体10Aとを窒素、アルゴンなどの不活性ガス雰囲気中で350℃〜700℃の熱処理を施すことにより、上記水素イオン注入層205の位置で単結晶シリコン基板200の一部を剥離する。なお、剥離した後の単結晶シリコン基板200については、そのまま他の単結晶シリコン層の作製等に用いることができる。
この剥離現象は、水素イオン注入層205に形成された欠陥層領域に注入されたイオンによりマイクロキャビティが生じ、半導体結晶の結合が分断されるために生じるもので、水素イオン注入層205におけるイオン濃度のピーク位置でより顕著なものとなる。すなわち、熱処理によって剥離される位置はイオン濃度のピーク位置、つまり水素イオン注入層205と略一致する。
以上の工程により、基板本体10A上には絶縁層15を介して約200nm±5nm程度の単結晶シリコン層201が形成される。
以上の工程により、基板本体10A上には絶縁層15を介して約200nm±5nm程度の単結晶シリコン層201が形成される。
ところで、単結晶シリコン層201の膜厚については、前述した単結晶シリコン基板200に対して行う水素イオン注入の加速電圧を変えることにより、例えば10nm〜3000nmの範囲で任意に形成することができる。なお、薄膜化した単結晶シリコン層201を得る方法としては、上述した方法・プロセスに限定されるものではなく、単結晶シリコン基板200の表面を研磨して膜厚を3〜5μmとした後、PACE(Plasma Assisted Chemical Etching)法によってその膜厚を0.05〜0.8μm程度までエッチングして仕上げる方法や、多孔質シリコン上に形成したエピタキシャルシリコン層を、多孔質シリコン層の選択エッチングによって貼り合わせ基板上に転写するELTRAN(Epitaxial Layer Transfer)法などその他のSOI基板の一般的な製造方法によっても得ることができる。
次に、上記単結晶シリコン層201をエッチングしてトランジスタを構成する半導体層1aを形成する。
まず、図8(a)に示すように、単結晶シリコン層201の表面を熱酸化することで熱酸化膜(SiO2膜)を形成した後、該熱酸化膜をパターニングすることでマスクMを形成する。なお、前記単結晶シリコン層201上にスパッタ法やCVD法等の公知の方法によってSiO2膜やSi3N4膜を形成し、前記スイッチング素子に対応した形状にパターニングされたマスクMを形成する。
まず、図8(a)に示すように、単結晶シリコン層201の表面を熱酸化することで熱酸化膜(SiO2膜)を形成した後、該熱酸化膜をパターニングすることでマスクMを形成する。なお、前記単結晶シリコン層201上にスパッタ法やCVD法等の公知の方法によってSiO2膜やSi3N4膜を形成し、前記スイッチング素子に対応した形状にパターニングされたマスクMを形成する。
次いで、図8(b)に示すように、弗酸濃度0.05%〜2%、オゾン濃度3〜50ppmの混合溶液をエッチング液とし上記マスクMを用いて、前記単結晶シリコン層201をエッチングする。なお、上記の濃度規定のための「%」は重量パーセント(wt%)を意味するものとする。
ここで、弗酸とオゾン水との混合液による熱酸化膜のエッチングレートとSi基板のエッチングレートのデータを図9に示す。図9に示すように、弗酸とオゾン混合溶液を用いると、Si(シリコン)、すなわち単結晶シリコン層201のエッチングレートはオゾン濃度に依存する。そこで、弗酸とオゾン濃度を適宜選択することにより、熱酸化膜のエッチングレートとSi基板のエッチングレートを任意に設定できる。
混合比率の実用範囲としては、弗化水素0.05〜2%、オゾン3〜50ppmとなっている。このとき、熱酸化膜(SiO2膜)から構成されるマスクMのエッチングレートは0.5〜13nm/min、単結晶シリコン層201のエッチングレートは15〜100nm/min程度となる。本実施形態では、弗化水素0.05%、オゾン50ppmとする混合液をエッチング液として用い、マスク(熱酸化膜)13と単結晶シリコン基板200とのエッチング選択比を十分に確保した。
本実施形態では、上述したように面方位(100)の単結晶シリコン基板200をエッチングしているので、図8(b)に示したように側面が傾斜面35となる台形形状の半導体層1aが形成される。この理由として、上記単結晶シリコン基板200をエッチングする際に、(100)面に比べてエッチングレートの遅い(110)面が析出することにより傾斜面となるためである。
ところで、上記混合液を用いたエッチングの処理面は、表面荒れを少なくすることができる。図10は、上記混合液を用いたエッチング処理後の半導体層1aの表面荒れの状態における測定結果を示したものである。
図10に示すように、例えばアンモニアと過酸化水素との混合液(APM)でエッチング工程を行うと、Ra=2以上となり単結晶シリコン層201における表面荒れがひどくなった。
図10に示すように、例えばアンモニアと過酸化水素との混合液(APM)でエッチング工程を行うと、Ra=2以上となり単結晶シリコン層201における表面荒れがひどくなった。
これに対して、本発明を採用すれば、弗酸とオゾン水との混合液にてエッチングする前のベアSi(単結晶シリコン基板200)では表面ラフネスRa=0.18であったのに対し、混合液にてエッチングするとRa=0.14となり、表面荒れが低減することが確認できた。すなわち、本実施形態のように弗酸とオゾン水との混合液を用いて単結晶シリコン層201をエッチングすることにより、表面荒れの少ない半導体層1aを形成できる。また、上記混合液を用いてエッチングされた面にはエッチングによる副生成物が形成されることがない。
したがって、単結晶シリコン層201をエッチングするに際し、弗酸とオゾン水との混合液を用いることで、エッチングによる表面荒れによる欠陥を防止し、界面準位密度の小さい半導体層1aが得られる。この半導体層1aは、上述した液晶表示装置のスイッチング素子であるトランジスタ30を構成するためのものである。
弗酸とオゾン水の混合薬によるエッチング処理の後、水洗を行い、乾燥機で乾燥する。そして、マスクMを除去した後、次工程に進む。
弗酸とオゾン水の混合薬によるエッチング処理の後、水洗を行い、乾燥機で乾燥する。そして、マスクMを除去した後、次工程に進む。
なお、上述した弗酸とオゾン水との混合液での処理方法は混合液に浸漬するバッチ式でも、ノズルから混合液を吐出し、1枚ずつ処理する枚葉式でもかまわない。弗酸濃度範囲、オゾン濃度範囲が上記濃度範囲であれば、連続的にオゾンを生成し、薬液を使い捨てるシーケンスでも、循環弗酸溶液へオゾンガスを溶解する循環システムでもかまわない。
次に、図11(a)に示すように、半導体層1aを熱酸化して、ゲート絶縁膜2を形成する。ここで、熱酸化によりゲート絶縁膜2を形成する際の温度としては、950℃以下、望ましくは850℃以下となるように制御されている。ここで、ゲート絶縁膜2の厚さとしては、約2〜150nmの厚さ、好ましくは約30〜100nmの厚さとするのが好ましい。
次に、図11(b)に示すように、減圧CVD法等によりポリシリコン膜を約100〜500nmの厚さに堆積し、さらにP(リン)を熱拡散して、このポリシリコン膜を導電化した後、フォトリソグラフィ工程、エッチング工程等により、所定パターンを有し、ゲート電極3a(図3参照)を含んだ走査線3aを画像表示領域10a内に形成する。
このゲート電極3aは、上述したようにゲート幅の実質長が大きいものとなるので、ソース・ドレイン間に多くの電流を流すことができ、高性能スイッチング素子を構成することができる。
次に、低濃度および高濃度の2段階で不純物イオンをドープすることにより、低濃度ソース領域1bおよび低濃度ドレイン領域1c、高濃度ソース領域1dおよび高濃度ドレイン領域1e(図3参照)を含む、LDD構造の画素スイッチング用の半導体層1aを画像表示領域内に形成する。
例えば、半導体層1aにPチャネルのLDD領域を形成する場合には、まず、BなどのIII族元素のドーパント(不純物)を低濃度で(例えば、BF2イオンを90keVの加速電圧、3×1013/cm2のドーズ量にて)ドープし、Pチャネルの低濃度ソース領域および低濃度ドレイン領域を形成する。その後、同じくBなどのIII族元素のドーパントを高濃度で(例えば、BF2イオンを90keVの加速電圧、2×1015/cm2のドーズ量にて)ドープし、Pチャネルの高濃度ソース領域および高濃度ドレイン領域を形成する。
または、NチャネルのLDD領域を形成する場合には、まず、PなどのV族元素のドーパント(不純物)を低濃度で(例えば、Pイオンを70keVの加速電圧、6×1012/cm2のドーズ量にて)ドープし、Nチャネルの低濃度ソース領域および低濃度ドレイン領域を形成する。その後、同じくPなどのV族元素のドーパントを高濃度で(例えば、Pイオンを70keVの加速電圧、4×1015/cm2のドーズ量にて)ドープし、Nチャネルの高濃度ソース領域および高濃度ドレイン領域を形成する。
次に、図11(c)に示すように、例えば、常圧又は減圧CVD法やTEOSガス等を用いて、NSG、PSG、BSG、BPSGなどのシリケートガラス膜、窒化シリコン膜、酸化シリコン膜等からなる第1層間絶縁膜41を形成する。
続いて、減圧CVD法等によりポリシリコン膜を堆積し、さらにリン(P)を熱拡散し、このポリシリコン膜を導電化して中継層71を形成する。そして減圧CVD法、プラズマCVD法等により高温酸化シリコン膜(HTO膜)や窒化シリコン膜からなる誘電体膜75を膜厚50nm程度の比較的薄い厚さに堆積した後、Ti、Cr、W、Ta、MoおよびPd等の金属や金属シリサイド等の金属合金膜を、スパッタリングにより容量線300を形成する。これらにより、画像表示領域10a内に、蓄積容量70を形成する。
その後、例えば、常圧又は減圧CVD法やTEOSガス等を用いて、NSG、PSG、BSG、BPSGなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第2層間絶縁膜42を形成する。
続いて、第2層間絶縁膜42に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホールを開孔した後、第2層間絶縁膜42上の全面に、スパッタリング等により、遮光性のAl等の低抵抗金属や金属シリサイド等を金属膜として、約100〜500nmの厚さ、好ましくは約300nmに堆積する。そして、フォトリソグラフィおよびエッチングにより、所定パターンを有するデータ線6aを画像表示領域10a内に形成する。
ここで、既に形成された第1層間絶縁膜41、第2層間絶縁膜42、誘電体膜75に対して、950℃以下の焼成、好ましくは850℃以下の焼成を行うことにより、半導体層1aに注入したイオンの活性化を図ってもよい。なお、この焼成は、前述のように、まとめて行ってもよいし、別々に行ってもよく、特に限定するものでない。
次に、図8(d)に示すように、例えば、常圧又は減圧CVD法を用いて、酸化シリコン膜を、各画素の開口領域に位置する第2層間絶縁膜42の表面とデータ線6aの上に第3層間絶縁膜43を形成する。
次に、図8(e)に示すように、第3層間絶縁膜43に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール85を開孔する。
次に、図8(e)に示すように、第3層間絶縁膜43に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール85を開孔する。
その後、第3層間絶縁膜43上に、スパッタ処理等によりITO膜を形成する。そして、このITO膜に対して、フォトリソグラフィおよびエッチングを行うことにより、画素電極9aを形成する。その後、この上にポリイミド系の配向膜の塗布液を塗布し、さらに所定のプレティルト角を持つようにかつ所定方向でラビング処理を施すこと等により、配向膜16が形成される(図3参照)。
以上の工程により、基板本体10A上に絶縁層15を介して半導体層1aが形成された電気光学装置用基板を用いて構成されたアクティブマトリクス基板10が形成される。
以上の工程により、基板本体10A上に絶縁層15を介して半導体層1aが形成された電気光学装置用基板を用いて構成されたアクティブマトリクス基板10が形成される。
そして、対向基板20を構成するガラス基板からなる基板本体20Aを用意し、該基板本体20Aの表面上に、周辺見切りとしての遮光膜53を形成する。周辺見切りとしての遮光膜53は、例えばCr、Ni、Alなどの金属材料をスパッタリングした後、フォトリソグラフィ工程、エッチング工程を経て形成される。なお、これらの遮光膜53は、前記の金属材料の他、カーボンやTiなどをフォトレジストに分散させた樹脂ブラックなどの材料から形成してもよい。
その後、スパッタリング法などによって対向基板20の表面上の全面に、ITO等の透明導電性薄膜を約50〜200nmの厚さに堆積し、対向電極21を形成する。さらに、対向電極21の表面上の全面にポリイミドなどの配向膜の塗布液を塗布し、その後、所定のプレティルト角を持つように、かつ所定方向にラビング処理を施すこと等により、配向膜22を形成する。以上のようにして、対向基板20を製造する。
最後に、前述のように製造された素子基板10と対向基板20とを、配向膜16および22が互いに対向するようにシール材52によって貼り合わせる。そして、真空吸引法などの方法により、両基板間の空間に例えば複数種類のネマティック液晶を混合してなる液晶を吸引し、所定の厚みを有する液晶層50を形成する。これにより、上述した液晶表示装置を製造することができる。
また、Si基板上に形成する薄膜は必ずしも酸化膜に限るものではなく、弗酸とオゾン水との混合液に対して基板Siとのエッチング選択比の取れる材料であればよい。さらに、弗酸とオゾン水との混合液における各材料の濃度は、マスクとして用いる薄膜と基板に要求されるエッチング選択比等に応じて適宜変更すればよい。さらに、例えば弗酸とオゾン水から弗酸溶液へ洗浄液を切り換えて、マスク材として用いる酸化膜を除去してもよい。
本実施形態に係る液晶表示装置の製造方法によれば、弗酸とオゾン水との混合液を用いたウエットエッチングにより単結晶シリコン基板200をパターニングしているので、エッチング時の副生成物の発生や表面荒れ等のダメージが防止されることで欠陥や界面準位の低い半導体層1aを支持基板10A上に形成できる。そして、このような半導体層1aを用いることで、リーク電流の少ない高性能なトランジスタ30を製造できる。
したがって、高性能なトランジスタ30を備えた高速駆動を可能とする液晶装置を提供できる。
したがって、高性能なトランジスタ30を備えた高速駆動を可能とする液晶装置を提供できる。
次に上述した電気光学装置の別の実施形態について説明する。上記実施形態で用いる単結晶シリコン基板200には、予め液晶表示装置における周辺回路をなすCMOS(相補型金属酸化物半導体)構造の半導体装置が形成されている。
以下に、本実施形態について図12を参照して説明する。本実施形態に係る単結晶シリコン基板200には、予めCMOS部200cmosが形成されている。このCMOS部200cmosは、従来から公知の方法により形成されたもので、図12(a)に示すように例えばSiO2からなる素子分離領域204を介して、nウェル領域203n、及びpウェル領域203pが形成されていて、それぞれのウェル領域203n、203pにpMOS部200pとnMOS部200nとが形成されたものとなっている。
そして、上記CMOS部200cmosは、p−MOS及びn−MOSを汚染や湿度から保護するための保護膜207によって覆われたものとなっている。この保護膜207は例えばSiO2やSi3N4から構成されたものであって、本実施形態ではSiO2を用いている。この保護膜207はCMOS部200cmosの保護以外にも、後述するように半導体層1aを形成する際のマスクとして用いられる。
まず、図12(b)に示すように、単結晶シリコン基板200の裏面(上記保護膜207が形成されていない側)を研磨することで、5〜150μmの厚みからなる単結晶シリコン層201を形成する。そして、上記実施形態と同様に研磨面に熱酸化膜を形成した後、図12(c)に示すように保護膜207で覆われた単結晶シリコン層201と、ガラス板からなる基板本体10Aとを貼り合わせる。
続いて、上記保護膜207を従来公知のフォトリソグラフィ工程を用いることで、図12(d)に示すように半導体層1aを形成する領域に対応する部分と上記CMOS部200cmosとを覆う保護膜200部分とに分離する。
そして、上記実施形態と同様に、弗酸とオゾン水との混合液をエッチング液に用いて、CMOS部200cmosが形成された単結晶シリコン層201をエッチングすることにより、エッチングによるダメージのない、高性能な半導体層1aを得ることができる。以下、上記実施形態と同様に半導体層1aからトランジスタ30を形成できる。
本実施形態に係る液晶表示装置の製造方法によれば、上述したようにCMOS部200cmosからなる周辺回路を単結晶シリコン基板10に予め形成することで、回路設計の自由度が増し、高密度で高性能な種々の回路設計を可能とした液晶表示装置を提供することができる。
なお、本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば、上記の実施の形態においては、この発明を液晶表示装置に適応して説明したが、この発明は液晶表示装置に限られることなく、他の電気光学装置、例えばプラズマ表示装置などSOI基板を用いる装置全般に適応できるものである。
例えば、上記の実施の形態においては、この発明を液晶表示装置に適応して説明したが、この発明は液晶表示装置に限られることなく、他の電気光学装置、例えばプラズマ表示装置などSOI基板を用いる装置全般に適応できるものである。
1a…半導体層、30…トランジスタ(スイッチング素子)、10A…支持基板、200…単結晶シリコン基板、200cmos…CMOS部(半導体装置)、210…シリコン酸化膜(貼着膜)
Claims (5)
- 単結晶シリコン基板の一方の面に貼着膜を形成し、該貼着膜が形成された側を支持基板に貼り合わせる工程と、
前記単結晶シリコン基板を弗酸とオゾン水との混合液を用いてエッチングしパターニングすることにより前記単結晶シリコン基板からなる半導体層を形成する工程と、
該半導体層を用いることでスイッチング素子を形成する工程と、を備えたことを特徴とする電気光学装置の製造方法。 - 前記単結晶シリコン基板として面方位(100)のものを用いることを特徴とする請求項1に記載の電気光学装置の製造方法。
- 前記単結晶シリコン基板を熱酸化することにより、シリコン酸化物からなる前記貼着膜を形成することを特徴とする請求項1又は2に記載の電気光学装置の製造方法。
- 前記単結晶シリコン基板として、予め半導体装置が形成されたものを用いることを特徴とする請求項1〜3のいずれか一項に記載の電気光学装置の製造方法。
- 前記半導体装置がCMOSであることを特徴とする請求項4に記載の電気光学装置の製造方法。
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WO2018159510A1 (ja) * | 2017-03-03 | 2018-09-07 | シャープ株式会社 | 液晶表示装置の製造方法 |
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