JP2007234628A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】局在準位の発生を抑制すると共に、半導体層の厚みを容易且つ高精度に制御できるようにする。
【解決手段】第1絶縁層11と、第1絶縁層11を挟むように配置された第1半導体層12及び第2半導体層13とにより構成されたSOI構造10を備えている。そして、第1半導体層12は、第1活性領域15が形成されると共に、平坦化膜16を介して支持基板17に貼り付けられている。
【選択図】図2
【解決手段】第1絶縁層11と、第1絶縁層11を挟むように配置された第1半導体層12及び第2半導体層13とにより構成されたSOI構造10を備えている。そして、第1半導体層12は、第1活性領域15が形成されると共に、平坦化膜16を介して支持基板17に貼り付けられている。
【選択図】図2
Description
本発明は、半導体装置及びその製造方法に関するものである。
SOI(Silicon On Insulator)構造とは、半導体層であるシリコン層が、シリコン酸化膜等の絶縁層を介して任意の支持基板に積層された構造をいう。SOI構造にトランジスタ等の素子を形成することにより、寄生容量を低減すると共に絶縁抵抗を高くすることができる。すなわち、デバイスの高集積化や高性能化を図ることができる。また、各素子間の分離性が良いという特徴を有している。例えば、特許文献1には、シリコン酸化膜を形成したシリコンや石英等のハンドルウェハに単結晶シリコンを張り合わせた後に、それを薄膜化してSOI構造を形成することが開示されている。
ところが、前記SOI構造は、半導体層が絶縁層に積層されているために、トランジスタの電流パスとなるチャネル領域の電位が、絶縁層側からの電界等によって影響を受けるという問題がある。
これに対処する方法として、半導体層と絶縁層との間に電極を設けることにより、絶縁層側からの電界等の影響を緩和することが考えられる。一方、チャネル領域の電位が、絶縁層側からの電界等により影響を受けるという問題を積極的に利用して、上記電極によってトランジスタの特性を変化させることもできる。さらに、トランジスタの動作速度や駆動能力の向上を図るために、いわゆるダブルゲート型のMOSトランジスタを、SOI構造に形成することが種々提案されている。上記ダブルゲート型のMOSトランジスタは、半導体層であるシリコン層の両面側の対称位置に一組のゲート電極が配置されると共に、各ゲート電極に共通のチャネル領域、ソース領域及びドレイン領域が上記シリコン層に形成されている。
これらダブルゲート型のMOSトランジスタは、通常、いわゆる貼合せ法によって形成されている。貼合せ法では、半導体基板を支持基板に貼合せた後に、前記半導体基板の裏面側(つまり、支持基板とは反対側)の一部を除去することにより、支持基板側に薄膜の半導体層を形成する。その後、薄膜半導体層に高温プロセスを適用して薄膜トランジスタを形成する。
特開平5−211128号公報
特開平4−307972号公報
しかしながら、この手法では、支持基板上の薄膜半導体層に高温プロセスを施す必要があるために、支持基板が高温に耐え得る材質に限定されるという問題がある。例えば、特許文献2に開示されている製造方法では、支持基板に形成した薄膜半導体層に対し、熱酸化及びイオン注入等の高温プロセスを行っているので、ガラス基板等の耐熱性が低い基板は支持基板として適用できない。
さらに、上記特許文献2の製造方法では、半導体基板としてSOI基板を用いると共に、支持基板を貼り合わせた後にSOI基板の裏面側(支持基板とは反対側)から選択的にシリコン層と、SOI基板の絶縁層である酸化膜とを除去している。その後、支持基板側に残されたシリコン層に活性領域を形成して、薄膜トランジスタを製造するようにしている。
この手法では、支持基板に形成した薄膜トランジスタの裏面側(つまり、上記絶縁層等が除去された側)を保護するために、新たに絶縁層(パッシベーション層)を形成する必要がある。ところが、薄膜トランジスタ裏面の活性領域と新たな絶縁層と界面には、構造欠陥が形成されることが避けられず、局在準位が増大してしまうという問題がある。
さらに、活性領域が形成されるシリコン層に絶縁層を新たに形成する場合には、その形成された絶縁層の平坦性に限界があるため、CMP研磨等による上記シリコン層の厚みの制御が難しいという問題もある。
本発明は、斯かる諸点に鑑みてなされたものであり、その目的とするところは、絶縁層と半導体層との界面における局在準位の発生を抑制すると共に、半導体層の厚みを容易且つ高精度に制御できるようにすることにある。
上記の目的を達成するために、この発明では、半導体装置がSOI基板を構成する第1絶縁層と、その両側の第1及び第2半導体層とを含むようにした。
具体的に、本発明に係る半導体装置は、第1絶縁層と、該第1絶縁層を挟むように配置された第1半導体層及び第2半導体層とにより構成されたSOI構造を備え、前記第1半導体層は、第1活性領域が形成されると共に、平坦化膜を介して支持基板に貼り付けられている。
前記第1半導体層の前記支持基板側には、第1ゲート電極が、第1ゲート絶縁膜を介して前記第1活性領域に対向配置されていてもよい。
前記第2半導体層は、第2ゲート電極を構成し、前記第2ゲート電極の少なくとも一部は、前記第1ゲート電極に対向して配置されていることが好ましい。
前記第2半導体層には、第2活性領域が形成され、前記第2半導体層の前記支持基板と反対側には、第2ゲート電極が、前記第1ゲート電極に対向して配置されていてもよい。
前記第1絶縁層と同じ深さに配置されている第2絶縁層と、該第2絶縁層に積層された第3半導体層とにより構成されたSOI構造を有し、前記第3半導体層は、導電性を有する配線層を構成していてもよい。
前記第1半導体層、第2半導体層及び第1絶縁層の各側端面の少なくとも一部は、互いに揃うことにより連続する1つの表面を構成していることが好ましい。
また、本発明に係る半導体装置の製造方法は、第1絶縁層と、該第1絶縁層を挟むように配置された第1基板部及び第2基板部とにより構成されたSOI基板から半導体装置を製造する方法であって、前記第1基板部の所定領域の周りから該第1基板部の一部を除去することにより、前記所定領域を第1半導体層として形成する第1半導体層形成工程と、前記第1半導体層に第1活性領域を形成する第1活性領域形成工程と、前記第1半導体層を覆う平坦化膜を形成する平坦化膜形成工程と、前記平坦化膜の表面に支持基板を貼り付ける貼付工程と、前記第2基板部における前記支持基板とは反対側の一部を除去することにより、前記第1半導体層に対向する第2半導体層を形成する第2半導体層形成工程とを含む。
前記平坦化膜形成工程の前に、前記第1半導体層の周りから前記第1絶縁層と前記第2基板部の一部とをエッチング除去することにより、前記第1半導体層の周りに溝部を形成するエッチング工程を含み、前記第2半導体層形成工程では、前記溝部内の平坦化膜を露出させることが好ましい。
前記第1半導体層を覆う第1ゲート絶縁膜を形成すると共に、前記第1ゲート絶縁膜の表面に第1ゲート電極を形成する第1ゲート電極形成工程と、前記第1ゲート電極をマスクとして前記第2基板部の一部に第1不純物元素をイオン注入するイオン注入工程と、前記第2半導体層の全体に第2不純物元素をイオン注入することにより、前記第1ゲート電極に少なくとも一部が対向する第2ゲート電極を前記第2半導体層に形成する第2ゲート電極形成工程とを含んでてもよい。
第2半導体層を覆う第2ゲート絶縁膜の表面に第2ゲート電極を形成する第2ゲート電極形成工程と、前記第2半導体層に第2活性領域を形成する第2活性領域形成工程とを含んでもよい。
前記エッチング工程では、前記第1半導体層の外側に残された第1絶縁層の一部を第2絶縁層として形成し、前記第2半導体層形成工程では、前記第2基板部の一部により、前記第2絶縁層に重なる第3半導体層を形成し、前記第3半導体層に第3不純物元素をイオン注入することにより、前記第3半導体層を配線層として形成する配線層形成工程を含んでもよい。
前記第2半導体層形成工程の前に、前記第2基板部に剥離用物質をイオン注入して剥離層を形成する工程と、前記剥離層に沿って前記第2基板部の一部を分離する工程とを行うことが好ましい。
−作用−
次に、本発明の作用について説明する。
次に、本発明の作用について説明する。
本発明に係る半導体装置は、第1半導体層及び第2半導体層が第1絶縁層を挟むSOI構造をそのまま有しており、第1活性領域が形成された前記第1半導体層が、平坦化膜を介して支持基板に貼り付けられている。また、第1半導体層の支持基板側には、第1ゲート電極が、第1ゲート絶縁膜を介して第1活性領域に対向配置される。
ここで、支持基板の貼付前は、第1半導体層及び第2半導体層に対して高温プロセスを行うことが可能であるが、支持基板の貼付後は、その支持基板の耐熱温度に制限されて高温プロセスを行うことができず、高詳細なパターン形成や不純物元素のイオン注入等を行うことが困難になる。そこで、高詳細なパターンや活性領域を形成した後に支持基板を貼り付けるようにすれば、支持基板の材質として比較的耐熱性が低いガラス等を適用することが可能となる。
さらに、本発明に係る半導体装置は、活性領域と積層状態にある第1絶縁層が当初からSOI構造を構成している絶縁層そのものであって、新たに形成したものではないため、その第1絶縁層と活性領域との界面には構造欠陥が形成されず、局在準位の発生が抑制される。加えて、SOI構造を構成している第1絶縁層は、高い平坦性を有しているため、例えばCMP研磨等による第1半導体層の厚みを容易に制御される。
また、第2半導体層が第2ゲート電極を構成し、その第2ゲート電極を前記第1ゲート電極に対向配置させる場合、及び第2活性領域が形成された第2半導体層の支持基板と反対側において、第2ゲート電極を第1ゲート電極に対向配置させる場合には、第2ゲート電極により、活性領域への不要な電界の侵入を防ぐことが可能となる。
本発明に係る半導体装置は、第1基板部及び第2基板部と、その間に挟まれた第1絶縁層とからなるSOI基板から製造され、第1半導体層形成工程と、第1活性領域形成工程と、平坦化膜形成工程と、貼付工程と、第2半導体層形成工程とを行う。
第1半導体層形成工程では、第1基板部の所定領域の周りから第1基板部の一部を除去することにより、前記所定領域を第1半導体層として形成する。第1活性領域形成工程では、例えばイオン注入等により第1半導体層に第1活性領域を形成する。平坦化膜形成工程では、第1半導体層を覆う平坦化膜を形成する。貼付工程では、平坦化膜の表面に支持基板を貼り付ける。第2半導体層形成工程では、第2基板部における支持基板とは反対側の一部を除去することにより、第1半導体層に対向する第2半導体層を形成する。
ここで、平坦化膜形成工程の前に、エッチング工程を行い、第1半導体層の周りから第1絶縁層と第2基板部の一部とをエッチング除去することにより、第1半導体層の周りに溝部を形成する。その後、第2半導体層形成工程において、溝部内の平坦化膜を露出させる。そうすることにより、第1半導体層及び第2半導体層を、精密な加工が可能である支持基板へ貼り付ける前の段階で、素子分離を行うことが可能となる。
さらに、第1ゲート電極形成工程において、第1半導体層を覆う第1ゲート絶縁膜を形成すると共に、その第1ゲート絶縁膜の表面に第1ゲート電極を形成する。その後、イオン注入工程において、第1ゲート電極をマスクとして第2基板部の一部に第1不純物元素をイオン注入する。その後、第2ゲート電極形成工程において、第2半導体層の全体に第2不純物元素をイオン注入することにより、第1ゲート電極に対向する第2ゲート電極を第2半導体層に形成する。このようにすると、詳細な加工が可能である支持基板の貼付前の工程において、第1ゲート電極がマスクとなって第1不純物元素がイオン注入されなかった領域に第2ゲート電極を精度良くパターン形成できる。言い換えれば、第1ゲート電極に対する第2ゲート電極の配置のアライメント精度が向上する。さらに、アライメントマージンを低減できることから、素子の集積度を高めることが可能となる。
また、前記エッチング工程では、第1半導体層の外側に残された第1絶縁層の一部を第2絶縁層として形成し、前記第2半導体層形成工程では、第2基板部の一部により、第2絶縁層に重なる第3半導体層を形成する。さらに、配線層形成工程を行い、第3半導体層に第3不純物元素をイオン注入することにより、第3半導体層を配線層として形成する。そのことにより、SOI基板の第2基板部を有効に利用して配線層を形成できる。
一方、第2ゲート電極形成工程を行うことにより、第2半導体層を覆う第2ゲート絶縁膜の表面に第2ゲート電極を形成し、その後に第2活性領域形成工程を行って、第2半導体層に第2活性領域を形成することにより、局在準位を抑制しつつ、2つの素子を第1絶縁層を介して重なるように形成できる。したがって、素子の集積度の向上が図られる。
また、前記第2半導体層形成工程の前に、第2基板部に剥離用物質をイオン注入して剥離層を形成し、剥離層に沿って第2基板部の一部を分離することにより、容易且つ高精度に第2基板部の一部を除去して薄型化を図ることが可能となる。
本発明によれば、半導体装置がSOI基板を構成する第1絶縁層と、その両側の第1及び第2半導体層とを含むようにしたので、第1絶縁層と第1及び第2半導体層との界面における局在準位の発生を抑制できると共に、半導体層の厚みを容易且つ高精度に制御することができる。
以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下の実施形態に限定されるものではない。
《発明の実施形態1》
図1〜図14は、本発明の実施形態1を示している。図1は半導体装置1の一部を省略して示す斜視図である。図2は図1のII−II線断面図であり、図3は図1のIII−III線断面図である。
図1〜図14は、本発明の実施形態1を示している。図1は半導体装置1の一部を省略して示す斜視図である。図2は図1のII−II線断面図であり、図3は図1のIII−III線断面図である。
半導体装置1は、いわゆるダブルゲート型のMOSトランジスタ2を含んでいる。尚、上記各図面では、1つのMOSトランジスタ2を示しているが、実際には、複数のMOSトランジスタが形成されている。
半導体装置1は、第1絶縁層11と、第1絶縁層11を挟むように配置された第1半導体層12及び第2半導体層13とにより構成されたSOI(Silicon On Insulator)構造10を備えている。上記SOI構造10は、半導体基板であるシリコン基板の内部にシリコン酸化膜からなる第1絶縁層11が埋め込み酸化膜として形成されたものである。
そして、第1半導体層12は、第1活性領域15が形成されると共に、絶縁膜である平坦化膜16を介して支持基板17に貼り付けられている。支持基板17にはガラス基板が適用されている。そのことにより、半導体装置1は液晶表示装置に適用され、当該液晶表示装置の表示画素を駆動制御するように構成されている。
上記第1半導体層12は、単結晶シリコン層であって、図2に示すように、第1絶縁層11の支持基板17側に積層されている。一方、第2半導体層13は、同様に単結晶シリコン層であって、第1絶縁層11の支持基板17とは反対側に積層されている。
第1半導体層12の支持基板17側には、第1ゲート電極18が、第1ゲート絶縁膜19を介して第1活性領域15に対向配置されている。第1活性領域15には、第1ゲート電極18に対向する領域にチャネル領域20が形成され、第1活性領域におけるチャネル領域の両側にはソース領域21及びドレイン領域22が形成されている。
第2半導体層13は、第2ゲート電極23を構成し、第2ゲート電極23の少なくとも一部は、第1ゲート電極18に対向して配置されている。すなわち、第2ゲート電極23は、第1ゲート電極18に対向する第1領域23aと、その両側の第2領域23bとにより構成されている。
第1半導体層12、第1絶縁層11及び第2半導体層13の各側面の少なくとも一部は、図1に示すように、互いに揃うことにより連続する1つの表面を構成している。そして、これら第1半導体層12、第1絶縁層11及び第2半導体層13の各側面は、平坦化膜16によって覆われている。また、図2に示すように、平坦化膜16の支持基板17とは反対側の表面は、第2半導体層13の表面と共に同じ平面を構成しており、保護膜であるパッシベーション層25によって覆われている。
また、図1に示すように、第1ゲート電極18及び第2ゲート電極23の第1領域23aは、積層方向において、第1半導体層12及び第1絶縁層11と交差するように配設されている。また、第2ゲート電極23の第2領域23bは、第1半導体層12及び第1絶縁層11に沿って形成されている。つまり、第2ゲート電極23は、積層方向から見て略十字状に形成されている。
さらに、図1及び図3に示すように、第1ゲート電極18及び第2ゲート電極23の第1領域23aは、平坦化膜16に形成されたコンタクトホールに充填された導電部26を介して、互いに電気的に接続されている。
−製造方法−
次に、上記半導体装置の製造方法について説明する。図4〜図14は本実施形態における各製造工程を示す断面図である。
次に、上記半導体装置の製造方法について説明する。図4〜図14は本実施形態における各製造工程を示す断面図である。
本実施形態では、図4に示すように、埋め込み酸化膜である第1絶縁層11と、第1絶縁層11を挟むように配置された第1基板部8及び第2基板部9とにより構成されたSOI基板10から半導体装置1を製造する。そして、本製造方法には、第1半導体層形成工程、第1ゲート電極形成工程、イオン注入工程、第1活性領域形成工程、エッチング工程、平坦化膜形成工程、剥離層形成工程、貼付工程、分離工程、第2半導体層形成工程、及び第2ゲート電極形成工程が含まれる。
まず、第1半導体層形成工程では、図5に示すように、第1基板部8の所定領域の周りから第1基板部8の一部を除去することにより、前記所定領域を第1半導体層12として形成する。すなわち、第1基板部8は当初から薄膜状に形成されているため、第1半導体層12を形成する予定の所定領域の周りにおいて、第1基板部8を第1絶縁層11の表面が露出するまでエッチングして除去する。そのことにより、第1半導体層12が、素子分離された状態で形成される。また、後に第1ゲート電極18を形成する領域に、第1絶縁層11を貫通して第2基板部9側へ延びるコンタクトホール(図示省略)を形成しておく。尚、このようなエッチングを用いた素子分離方式以外に、LOCOS酸化膜を形成することにより素子分離を行うようにしてもよい。
続いて、第1ゲート電極形成工程では、図5に示すように、第1ゲート絶縁膜19をCVD等により形成し、その後に、図6に示すように、第1半導体層12を覆っている第1ゲート絶縁膜19の表面に、第1ゲート電極18をフォトリソグラフィ等により形成する。第1ゲート電極18は、図5における紙面に垂直な方向に長い直方体状に形成されている。このとき、第1ゲート電極18を構成する導電性材料が、上記コンタクトホールの内部に充填され、そのことにより、図3に示すような導電部26が形成される。
次に、イオン注入工程では、図6に示すように、第1ゲート電極18をマスクとして第2基板部9の一部に第1不純物元素31をイオン注入する。N型チャネルのMOSトランジスタ2を形成する場合、第1不純物元素31には例えばボロン等を適用して、高エネルギーでイオン注入することが望ましい。そうして、図6に示すように、第2基板部9には、第1ゲート電極18の周りの領域において、中抵抗の半導体層32を所定の厚みで形成する。
その後、第1活性領域形成工程では、図7に示すように、第1半導体層12に第1活性領域15を形成する。すなわち、第1ゲート電極18をマスクとして、第1半導体層12にリン等の不純物元素33をイオン注入する。そのことにより、低抵抗の半導体層であるソース領域21及びドレイン領域22を第1半導体層12に形成する。また、このとき、第1半導体層12におけるソース領域21とドレイン領域22との間には、チャネル領域20が形成され、これらチャネル領域20、ソース領域21及びドレイン領域22によって、第1活性領域15が形成される。
次に、エッチング工程では、図8に示すように、次に行う平坦化膜形成工程の前に、第1半導体層12の周りから第1絶縁層11と第2基板部9の一部とをエッチング除去することにより、第1半導体層12の周りに溝部35を形成しておく。このエッチングは、望ましくはトレンチエッチングにより行い、第1半導体層12の少なくとも一部の側端面に沿って行う。そのことにより、第1半導体層12、第1絶縁層11及び第2半導体層13の各側面の少なくとも一部は、互いに揃うことにより連続する1つの表面を構成する。
その後、平坦化膜形成工程では、図8に示すように、第1半導体層12を覆う層間絶縁膜である平坦化膜16を形成する。平坦化膜16は、上記溝部35及び第1ゲート電極18を覆うように堆積させた絶縁膜の表面をCMP研磨等により平坦化することにより形成する。尚、このとき、イオン注入した不純物を加熱して活性化させるようにしてもよい。
続いて、剥離層形成工程では、図9に示すように、第2基板部9に剥離用物質36をイオン注入して剥離層37を形成する。剥離層37は、上記溝部35の底面よりも深い位置に形成される。剥離用物質36には、例えば水素を適用する。
次に、貼付工程では、図10に示すように、平坦化膜16の表面に支持基板17を貼り付ける。支持基板17には例えばガラス基板等の透明基板を適用する。
その後、分離工程では、熱処理を施すことによって、図11に示すように、剥離層37に沿って第2基板部9の一部9aを分離して除去する。
次に、第2半導体層形成工程では、分離後の第2基板部9における支持基板17とは反対側の一部を、溝部35内の平坦化膜16の一部と共に、CMP研磨等により除去する。そのことにより、図12に示すように、溝部35内の平坦化膜16を露出させると共に、第1半導体層12に対向する第2半導体層13を所望の厚みで形成する。こうして、第1半導体層12及び第2半導体層13は、平坦化膜16によって素子分離されることとなる。続いて、図13に示すように、第2半導体層13及び露出している平坦化膜16を覆うように、パッシベーション層25を比較的薄く形成する。
その後、第2ゲート電極形成工程では、図14に示すように、第2半導体層13の全体に第2不純物元素38をイオン注入して、第1ゲート電極18に対向する第2ゲート電極23をこの第2半導体層13に形成する。第2不純物元素38には例えばリン等を適用する。第1ゲート電極18に対向する第2ゲート電極23の第1領域23aは、この第2不純物元素38のイオン注入によって、低抵抗の半導体層として形成される。
一方、第2ゲート電極23の第2領域23bは、上記イオン注入工程で既に注入されている第1不純物元素31に加えて、第2不純物元素38が注入されるため、高抵抗の半導体層として形成される。このことにより、第2ゲート電極23の第2領域23bと、第1半導体層12のソース領域21及びドレイン領域22との間の寄生容量を低減させることができる。
その後、図2に示すように、パッシベーション層25を厚膜化することにより、半導体装置1を製造する。尚、このとき、窒化物を積層することにより上記厚膜化を行うことが好ましい。
−実施形態1の効果−
したがって、この実施形態1によると、まず、支持基板17への貼付前に、SOI基板10に対してイオン注入等の高温プロセスを予め行うようにしたので、支持基板17として耐熱性が比較的低いガラス基板等を適用することができる。さらに、第2基板部9に剥離用物質36をイオン注入して剥離層37を形成し、剥離層37に沿って第2基板部9の一部を分離するようにしたので、容易且つ高精度に第2基板部9の一部を除去して薄型化を図ることができる。
したがって、この実施形態1によると、まず、支持基板17への貼付前に、SOI基板10に対してイオン注入等の高温プロセスを予め行うようにしたので、支持基板17として耐熱性が比較的低いガラス基板等を適用することができる。さらに、第2基板部9に剥離用物質36をイオン注入して剥離層37を形成し、剥離層37に沿って第2基板部9の一部を分離するようにしたので、容易且つ高精度に第2基板部9の一部を除去して薄型化を図ることができる。
さらに、第1活性領域15と積層状態にある第1絶縁層11が当初からSOI構造10を構成している絶縁層11そのものであって、新たに形成したものではないため、その第1絶縁層11と第1活性領域15との界面には構造欠陥が少ない。すなわち、第1絶縁層11と第1活性領域15との界面における局在準位を、当該SOI構造10がSOIウェハとして製造された段階での局在準位の程度に低減させることができる。
言い換えれば、デバイス部分を支持基板17側に移した後に支持基板17に近くなる側の半導体層(第1半導体層12)と、第1絶縁層11との界面における局在準位を増加させることなく、デバイス部分を支持基板17側に移すことができる。
加えて、SOI構造10を構成している第1絶縁層11は、高い平坦性を有しているため、例えばCMP研磨等による第1半導体層12の厚みを容易且つ高精度に制御することができる。これらのことから、半導体装置1の特性を高めることができる。
さらに、第2半導体層13が第2ゲート電極23を構成し、その第2ゲート電極23の第1領域23aを第1ゲート電極18に対向配置させるようにしたので、その第1領域23aにより、第1活性領域15への不要な電界の侵入を防ぐことができる。
さらにまた、平坦化膜形成工程の前に、エッチング工程を行い、第1半導体層12の周りに溝部35を形成し、第2半導体層形成工程において、溝部35内の平坦化膜16を露出させるようにしたので、第1半導体層12及び第2半導体層13を、精密な加工が可能である支持基板17への貼り付け前の段階で、素子分離を行うことが可能となる。つまり、高精度に素子であるMOSトランジスタ2を形成して、その集積度を高めることができる。
加えて、イオン注入工程において、第1ゲート電極18がマスクとなって第1不純物元素31が注入されなかった領域に第2ゲート電極23の第1領域23aを自己整合的に形成するようにしたので、詳細な加工が可能である支持基板の貼付前の工程において、第2ゲート電極23を第1ゲート電極18に対向する領域に精度良く形成することができる。その結果、第1ゲート電極18に対する第2ゲート電極23の配置のアライメント精度を向上させることができる。また、アライメントマージンを低減できることから、素子の集積度を高めることが可能となる。
また、従来から知られているように、支持基板への貼合せ前に第1ゲート電極を形成すると共に、支持基板への貼合せ後に第2ゲート電極を形成する手法では、支持基板の貼合せの前後において、アライメント精度を高めることに限界があるため、これら第1ゲート電極及び第2ゲート電極同士のアライメント精度が低くなることが避けられない。これに対して、本実施形態では、支持基板17への貼合せ前に第1ゲート電極18及び第2ゲート電極23の双方を形成するようにしたので、互いの配置のアライメント精度を高めることができる。
《発明の実施形態2》
図15〜図24は、本発明の実施形態2を示している。図15は、本実施形態の半導体装置1の要部を示す断面図である。尚、以降の各実施形態では、図1〜図14と同じ部分については同じ符号を付して、その詳細な説明を省略する。
図15〜図24は、本発明の実施形態2を示している。図15は、本実施形態の半導体装置1の要部を示す断面図である。尚、以降の各実施形態では、図1〜図14と同じ部分については同じ符号を付して、その詳細な説明を省略する。
本実施形態の半導体装置1は、2層の活性領域15,41を有している。すなわち、図15に示すように、第1絶縁層11の支持基板17側には第1半導体層12が形成される一方、第1絶縁層11の支持基板17とは反対側には第2半導体層13が形成され、互いに対向して配置されている。第2半導体層13は、例えば、積層方向から見て第1半導体層12と同じ形状に形成されている。そして、第1半導体層12には、上記実施形態1と同様に第1活性領域15が形成される一方、第2半導体層13には、第2活性領域41が形成されている。
上記実施形態1の第2ゲート電極23は第2半導体層13自体によって形成されていたのに対し、本実施形態の第2ゲート電極23は、第2半導体層13とは別個独立に設けられている。すなわち、第2半導体層13の支持基板17と反対側には、第2ゲート電極23が、第1ゲート電極18に対向して配置されている。第2ゲート電極23は、第2半導体層13及び第1絶縁層11を覆う第2ゲート絶縁膜42の表面に形成されている。
第2半導体層13の第2活性領域41には、チャネル領域43とその両側のソース領域44及びドレイン領域45とが形成されている。これらチャネル領域43、ソース領域44及びドレイン領域45は、上記第1活性領域15のチャネル領域20、ソース領域21及びドレイン領域22にそれぞれ対向して形成されている。そして、第2ゲート電極
23は、上記チャネル領域43に対向して配置されている。また、第2ゲート電極23は、その周りの第2ゲート絶縁膜42と共にパッシベーション層46によって覆われている。
23は、上記チャネル領域43に対向して配置されている。また、第2ゲート電極23は、その周りの第2ゲート絶縁膜42と共にパッシベーション層46によって覆われている。
−製造方法−
次に、本実施形態の半導体装置1の製造方法について説明する。図16〜図24は本実施形態における各製造工程を示す断面図である。
次に、本実施形態の半導体装置1の製造方法について説明する。図16〜図24は本実施形態における各製造工程を示す断面図である。
まず、上記実施形態1と同様に、第1半導体層形成工程及び第1ゲート電極形成工程を行った後に、図16に示すように、第1活性領域形成工程を行う。この工程では、第1半導体層12に不純物元素33をイオン注入することにより、低抵抗の半導体層である第1活性領域15を形成する。不純物元素33として例えばリンを適用する。
次に、平坦化膜形成工程を行い、図17に示すように、第1半導体層12を覆う層間絶縁膜である平坦化膜16を形成する。平坦化膜16は、第1ゲート電極18及び第1ゲート絶縁膜19を覆うように堆積させた絶縁膜の表面をCMP研磨等により平坦化することにより形成する。尚、この段階までに、イオン注入した不純物を活性化させておくことが望ましい。
その後、剥離層形成工程を行い、図18に示すように、第2基板部9に剥離用物質36をイオン注入して剥離層37を形成する。剥離用物質36には、例えば水素を適用する。次に、貼付工程では、図19に示すように、平坦化膜16の表面に支持基板17を貼り付ける。支持基板17には例えばガラス基板等の透明基板を適用する。その後、分離工程では、熱処理を施すことによって、図20に示すように、剥離層37に沿って第2基板部9の一部9aを分離して除去する。
次に、第2半導体層形成工程を行う。まず、図21に示すように、分離後の第2基板部9における支持基板17とは反対側の一部をCMP研磨等により除去し、所望の厚みに形成する。続いて、図22に示すように、第1絶縁層11上に残った第2基板部9をエッチングして、例えば第1半導体層12と同じ形状にパターニングし、第2半導体層13を形成する。このとき、第2半導体層13の周りでは、第1絶縁層11をエッチングにより露出させる。尚、このようなエッチングによる素子分離ではなく、LOCOS酸化膜による素子分離を行うようにしてもよい。
その後、第2半導体層13及び露出している第1絶縁層11を覆うように、第2ゲート絶縁膜42を形成する。さらに、図23に示すように、第2半導体層13に例えばリン等の不純物元素47をイオン注入し、第2半導体層13を高抵抗の半導体層48に形成する。
次に、第2ゲート電極形成工程を行い、図24に示すように、第2半導体層13を覆う第2ゲート絶縁膜42の表面に第2ゲート電極23をフォトリソグラフィ等により形成する。このとき、第2ゲート電極23は、第1ゲート電極18に対向して配置されるように形成する。
その後、第2活性領域形成工程を行い、図24に示すように、第2ゲート電極23をマスクとして不純物元素48をイオン注入することにより、第2半導体層13に第2活性領域41を形成する。不純物元素48には、例えばボロン等を適用する。こうして、第2半導体層13における第2ゲート電極23に対向する領域には、高抵抗の半導体層であるチャネル領域43が形成される。一方、不純物元素48が導入された領域には、低抵抗の半導体層であるソース領域44及びドレイン領域45が形成される。その後、図15に示すように、第2ゲート電極23及び第2ゲート絶縁膜42を覆うように平坦化膜を形成する。以上により、半導体装置1を製造する。
したがって、本実施形態によると、当初から第1絶縁層11と共にSOI構造を構成していた第1半導体層12及び第2半導体層13を、半導体装置1の活性領域として利用するようにしたので、第1絶縁層11と、第1半導体層12及び第2半導体層13との間の構造欠陥の発生を抑制して、局在準位を低減することができる。すなわち、局在準位を抑制しつつ、2つのMOSトランジスタ2,3を第1絶縁層11を介して重なるように形成してその集積度を向上させることができる。
《発明の実施形態3》
図25〜図35は、本発明の実施形態3を示している。図15は、本実施形態の半導体装置1の要部を示す断面図である。
図25〜図35は、本発明の実施形態3を示している。図15は、本実施形態の半導体装置1の要部を示す断面図である。
本実施形態の半導体装置1は、第2基板部9の一部により形成された配線層51を含む配線構造部4を有している。また、第1半導体層12には第1活性領域15が形成される一方、第2半導体層13には活性領域が形成されていない。
半導体装置1は、上記第1絶縁層11と同じ深さに配置されている第2絶縁層52と、第2絶縁層52に積層された第3半導体層53とにより構成されたSOI構造50を有している。このSOI構造50は、MOSトランジスタ2を構成しているSOI構造10と同じSOI基板10から形成されたものである。すなわち、第1絶縁層11及び第2絶縁層52は、SOI基板10の埋め込み酸化膜の一部によって形成されており、第2半導体層13及び第3半導体層53は、SOI基板10の第2基板部9の一部によって形成されている。第3半導体層53は、導電性を有する配線層51を構成している。
MOSトランジスタ2は、上記実施形態1と同様の構成を有しており、第1半導体層12及び第2半導体層13の周りにおいて、平坦化膜16によって素子分離されている。平坦化膜16は、第1ゲート電極18及び溝部35を覆う第1平坦化膜16aと、第1平坦化膜16a及び支持基板17の間に積層された第2平坦化膜16bとにより構成されている。第2半導体層13はパッシベーション層25によって覆われている。パッシベーション層25は、第2半導体層13に積層された第1パッシベーション層25aと、第1パッシベーション層25aに積層された第2パッシベーション層25bとにより構成されている。
配線構造部4は、上記SOI構造50である第2絶縁層52及び配線層51と、平坦化膜16に形成されると共に上記配線層51に電気的に接続された第1メタル層55と、パッシベーション層25に形成されると共に配線層51に電気的に接続された第2メタル層61とを有している。すなわち、第1メタル層55及び第2メタル層61は、例えば電極を構成し、互いに配線層51を介して電気的に接続されている。
−製造方法−
次に、本実施形態の半導体装置1の製造方法について説明する。図26〜図35は本実施形態における各製造工程を示す断面図である。
次に、本実施形態の半導体装置1の製造方法について説明する。図26〜図35は本実施形態における各製造工程を示す断面図である。
まず、上記実施形態1と同様に、第1半導体層形成工程及び第1ゲート電極形成工程を行う。その後、図26に示すように、第3半導体層53(配線層51)を形成する領域を覆うようにレジスト56を形成する。次に、第1活性領域形成工程を行い、第1ゲート電極18をマスクとして、例えばリン等の不純物元素33をイオン注入する。そのことにより、第1半導体層12を第1活性領域15として形成する。
次に、レジスト56を除去した後に、上記実施形態1と同様にエッチング工程及び平坦化膜形成工程を行う。エッチング工程では、第1半導体層12の外側に残された第1絶縁層11の一部を第2絶縁層52として形成する。すなわち、図27に示すように、第1半導体層12の周りに溝部35を形成して素子分離を行う。溝部35が形成されることによって、第1絶縁層11が分断され、第1半導体層12の溝部35を介して外側に残された元の第1絶縁層11が第2絶縁層52として形成される。
続いて、溝部35及び第1ゲート電極18を覆うように、絶縁膜を堆積させた後にCMP研磨することによって、層間絶縁膜である第1平坦化膜16aを形成する。その後、第2絶縁層52に重なる領域において、第1平坦化膜16a及び第2絶縁層52を貫通すると共に第2基板部9にまで達するコンタクトホール57を形成する。その後、導電材料をコンタクトホール57に充填させると共に、少なくともその開口周りの第1平坦化膜16aの表面に堆積させる。そして、堆積させた導電性材料をフォトリソグラフィ等によりパターニングして第1メタル層55を形成する。こうして、第1メタル層55を第2基板部9に接続させる。その後、図28に示すように、第1メタル層55を覆うように、第2平坦化膜16bを第1平坦化膜16aの表面に形成する。
次に、上記実施形態1と同様に、剥離層形成工程、貼付工程及び分離工程を行う。すなわち、図29に示すように、剥離層形成工程では、第2基板部9に対し、平坦化膜16を介して水素等の剥離用物質をイオン注入する。そのことにより、第2基板部9の所定深さに剥離層37を形成する。続いて、貼付工程では、図30に示すように、平坦化膜16(第2平坦化膜16b)の表面にガラス基板等の支持基板17を貼り付ける。続いて、分離工程では、熱処理を施すことにより、図31に示すように、第2基板部9の一部を剥離層37に沿って分離除去する。
その後、第2半導体層形成工程では、第2基板部9の一部により、第2絶縁層52に重なる第3半導体層53を形成する。すなわち、分離後の第2基板部9における支持基板17とは反対側の一部を、溝部35内の平坦化膜16の一部と共に、CMP研磨等により除去する。そのことにより、図32に示すように、溝部35内の第1平坦化膜16aを露出させると共に、第1半導体層12に対向する第2半導体層13と、第2絶縁層52に積層される第3半導体層53とを所望の厚みで形成する。こうして、第1半導体層12及び第2半導体層13と、第3半導体層とは、平坦化膜16によって素子分離されることとなる。
続いて、配線層形成工程を行う。まず、図33に示すように、第2半導体層13、第3半導体層53及び露出している第1平坦化膜16aを覆うように、第1パッシベーション層25aを比較的薄く形成する。その後、第2半導体層13を覆うように、第1パッシベーション層25aの表面にレジスト58を形成する。その後、このレジスト58をマスクとして、第3半導体層53に第3不純物元素59をイオン注入することにより、第3半導体層53を配線層51として形成する。第3不純物元素59には、例えばリン等を適用する。こうして、第1メタル層55は配線層51に接続されることとなる。次に、図34に示すように、レジスト58を除去した後に、第1平坦化膜16aを厚膜化し、その表面をCMP研磨等により平坦化する。
次に、図35に示すように、配線層51に重なる領域において、第1パッシベーション層25aを貫通すると共に配線層51にまで達するコンタクトホール60を形成する。その後、導電材料をコンタクトホール60に充填させると共に、少なくともその開口周りの第1パッシベーション層25aの表面に堆積させる。そして、堆積させた導電性材料をフォトリソグラフィ等によりパターニングして第2メタル層61を形成する。こうして、第2メタル層61を配線層51に接続させる。その後、図25に示すように、第2メタル層61を覆うように、第2パッシベーション層25bを第1パッシベーション層25aの表面に形成する。以上により、半導体装置1を製造する。
したがって、本実施形態によると、上記実施形態1と同様に、当初からSOI構造10を構成していた第1絶縁層11と、その両側に積層されている第1半導体層12及び第2半導体層13とをそのまま利用するようにしたので、第1絶縁層11と第1活性領域15及び第2半導体層13とのそれぞれの間の局在準位の発生を抑制することができる。
さらに、SOI基板10の第2基板部9及び第1絶縁層11(つまり、SOI構造50の第3半導体層53及び第2絶縁層52)を有効に利用して、配線層51を形成することができる。
《その他の実施形態》
上記各実施形態では、半導体装置1の製造前の当初からSOI構造を構成していた第1絶縁層11、第1半導体層12及び第2半導体層13をそのまま含むようにして、当該半導体装置1を形成するようにしたが、その半導体装置1には、MOSトランジスタに限らず、活性領域を含む他の能動素子やデバイス部が含まれて入れていればよい。
上記各実施形態では、半導体装置1の製造前の当初からSOI構造を構成していた第1絶縁層11、第1半導体層12及び第2半導体層13をそのまま含むようにして、当該半導体装置1を形成するようにしたが、その半導体装置1には、MOSトランジスタに限らず、活性領域を含む他の能動素子やデバイス部が含まれて入れていればよい。
以上説明したように、本発明は、半導体装置及びその製造方法について有用であり、特に、絶縁層と半導体層との界面における局在準位の発生を抑制すると共に、半導体層の厚みを容易且つ高精度に制御する場合に適している。
1 半導体装置
8 第1基板部
9 第2基板部
10 SOI基板(SOI構造)
11 第1絶縁層
12 第1半導体層
13 第2半導体層
15 第1活性領域
16 平坦化膜
16a 第1平坦化膜
16b 第2平坦化膜
17 支持基板
18 第1ゲート電極
19 第1ゲート絶縁膜
23 第2ゲート電極
23a 第1領域
23b 第2領域
31 第1不純物元素
35 溝部
36 剥離用物質
37 剥離層
38 第2不純物元素
41 第2活性領域
42 第2ゲート絶縁膜
50 SOI構造
51 配線層
52 第2絶縁層
53 第3半導体層
59 第3不純物元素
8 第1基板部
9 第2基板部
10 SOI基板(SOI構造)
11 第1絶縁層
12 第1半導体層
13 第2半導体層
15 第1活性領域
16 平坦化膜
16a 第1平坦化膜
16b 第2平坦化膜
17 支持基板
18 第1ゲート電極
19 第1ゲート絶縁膜
23 第2ゲート電極
23a 第1領域
23b 第2領域
31 第1不純物元素
35 溝部
36 剥離用物質
37 剥離層
38 第2不純物元素
41 第2活性領域
42 第2ゲート絶縁膜
50 SOI構造
51 配線層
52 第2絶縁層
53 第3半導体層
59 第3不純物元素
Claims (12)
- 第1絶縁層と、該第1絶縁層を挟むように配置された第1半導体層及び第2半導体層とにより構成されたSOI構造を備え、
前記第1半導体層は、第1活性領域が形成されると共に、平坦化膜を介して支持基板に貼り付けられている
ことを特徴とする半導体装置。 - 請求項1において、
前記第1半導体層の前記支持基板側には、第1ゲート電極が、第1ゲート絶縁膜を介して前記第1活性領域に対向配置されている
ことを特徴とする半導体装置。 - 請求項2において、
前記第2半導体層部は、第2ゲート電極を構成し、
前記第2ゲート電極の少なくとも一部は、前記第1ゲート電極に対向して配置されている
ことを特徴とする半導体装置。 - 請求項2において、
前記第2半導体層には、第2活性領域が形成され、
前記第2半導体層の前記支持基板と反対側には、第2ゲート電極が、前記第1ゲート電極に対向して配置されている
ことを特徴とする半導体装置。 - 請求項2において、
前記第1絶縁層と同じ深さに配置されている第2絶縁層と、該第2絶縁層に積層された第3半導体層とにより構成されたSOI構造を有し、
前記第3半導体層は、導電性を有する配線層を構成している
ことを特徴とする半導体装置。 - 請求項2において、
前記第1半導体層、第2半導体層及び第1絶縁層の各側端面の少なくとも一部は、互いに揃うことにより連続する1つの表面を構成している
ことを特徴とする半導体装置。 - 第1絶縁層と、該第1絶縁層を挟むように配置された第1基板部及び第2基板部とにより構成されたSOI基板から半導体装置を製造する方法であって、
前記第1基板部の所定領域の周りから該第1基板部の一部を除去することにより、前記所定領域を第1半導体層として形成する第1半導体層形成工程と、
前記第1半導体層に第1活性領域を形成する第1活性領域形成工程と、
前記第1半導体層を覆う平坦化膜を形成する平坦化膜形成工程と、
前記平坦化膜の表面に支持基板を貼り付ける貼付工程と、
前記第2基板部における前記支持基板とは反対側の一部を除去することにより、前記第1半導体層に対向する第2半導体層を形成する第2半導体層形成工程とを含む
ことを特徴とする半導体装置の製造方法。 - 請求項7において、
前記平坦化膜形成工程の前に、前記第1半導体層の周りから前記第1絶縁層と前記第2基板部の一部とをエッチング除去することにより、前記第1半導体層の周りに溝部を形成するエッチング工程を含み、
前記第2半導体層形成工程では、前記溝部内の平坦化膜を露出させる
ことを特徴とする半導体装置の製造方法。 - 請求項8において、
前記第1半導体層を覆う第1ゲート絶縁膜を形成すると共に、前記第1ゲート絶縁膜の表面に第1ゲート電極を形成する第1ゲート電極形成工程と、
前記第1ゲート電極をマスクとして前記第2基板部の一部に第1不純物元素をイオン注入するイオン注入工程と、
前記第2半導体層の全体に第2不純物元素をイオン注入することにより、前記第1ゲート電極に少なくとも一部が対向する第2ゲート電極を前記第2半導体層に形成する第2ゲート電極形成工程とを含む
ことを特徴とする半導体装置の製造方法。 - 請求項7において、
第2半導体層を覆う第2ゲート絶縁膜の表面に第2ゲート電極を形成する第2ゲート電極形成工程と、
前記第2半導体層に第2活性領域を形成する第2活性領域形成工程とを含む
ことを特徴とする半導体装置の製造方法。 - 請求項8において、
前記エッチング工程では、前記第1半導体層の外側に残された第1絶縁層の一部を第2絶縁層として形成し、
前記第2半導体層形成工程では、前記第2基板部の一部により、前記第2絶縁層に重なる第3半導体層を形成し、
前記第3半導体層に第3不純物元素をイオン注入することにより、前記第3半導体層を配線層として形成する配線層形成工程を含む
ことを特徴とする半導体装置の製造方法。 - 請求項7において、
前記第2半導体層形成工程の前に、前記第2基板部に剥離用物質をイオン注入して剥離層を形成する工程と、前記剥離層に沿って前記第2基板部の一部を分離する工程とを行う
ことを特徴とする半導体装置の製造方法。
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-
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- 2006-02-27 JP JP2006050572A patent/JP2007234628A/ja not_active Withdrawn
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